JP2006260766A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置に関し、特に、信頼性評価のための試験に関連する回路を有する半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a circuit related to a test for reliability evaluation.
近年では、一般にメモリを含むシステム自体の電源電圧はメモリの動作に必要な電圧より高くなっており、システム自体の電源電圧からメモリの電源電圧を供給するため、メモリチップの内部で電圧を降下させてメモリ動作に必要な内部電源電圧を発生する場合が多い。このようにして内部電源電圧を発生する回路を電圧降下回路と呼ぶ。このような電圧降下回路を用いることによって、メモリチップの消費電力は大きく低減し、安定した電圧をメモリチップ内部に供給することができる。 In recent years, the power supply voltage of the system itself including the memory is generally higher than the voltage necessary for the operation of the memory. In order to supply the memory power supply voltage from the power supply voltage of the system itself, the voltage is dropped inside the memory chip. The internal power supply voltage necessary for memory operation is often generated. A circuit that generates the internal power supply voltage in this way is called a voltage drop circuit. By using such a voltage drop circuit, the power consumption of the memory chip is greatly reduced, and a stable voltage can be supplied into the memory chip.
図16は、従来の半導体集積回路装置としての半導体記憶装置の一部を示す概略図である。 FIG. 16 is a schematic diagram showing a part of a semiconductor memory device as a conventional semiconductor integrated circuit device.
図16を参照して、従来の半導体集積回路装置は、電源パッド41、電圧降下回路(VDC)245およびPMOSトランジスタ47を含む。電圧降下回路245は、外部電源電圧供給線51と内部電源電圧供給線247との間に設けられる。PMOSトランジスタ47は、外部電源電圧供給線51と内部電源電圧供給線247との間に設けられる。PMOSトランジスタ47のゲートには、信号/STRが与えられる。外部電源電圧供給線51には、電源パッド41を介して、外部電源電圧extVccが与えられる。電圧降下回路245は、外部電源電圧extVccを降圧して、内部電源電圧intVccを発生し、この内部電源電圧intVccを内部電源電圧供給線247に与える。電圧降下回路245は、信頼性評価のためのテストモード以外の通常モードでこのような動作をし、信頼性評価のためのテストモードではその動作を停止する。信頼性評価のための試験については後で詳述する。PMOSトランジスタ47は、通常モードでは、オフになっており、外部電源電圧供給線51と内部電源電圧供給線247とを切離している。すなわち、通常モードでは、信号/STRは、「H」レベルである。PMOSトランジスタ47は、信頼性評価のためのテストモードでは、外部電源電圧供給線51と内部電源電圧供給線247とを接続する。すなわち、信頼性評価のためのテストモードでは、信号/STRは、「L」レベルになっている。
Referring to FIG. 16, the conventional semiconductor integrated circuit device includes a
図17は、図16の電圧降下回路(VDC)245の差動アンプ部の詳細を示す回路図である。図17を参照して、従来の半導体記憶装置の差動アンプ部は、スタンバイ用の回路と、アクティブ用の回路とを含む。差動アンプ部のスタンバイ用の回路は、差動アンプ93、NMOSトランジスタ97およびPMOSトランジスタ105を含む。差動アンプ93の一方入力ノードには、参照電圧Vrefが与えられる。差動アンプ93の他方入力ノードは、内部電源電圧供給線247と接続される。NMOSトランジスタ97のドレインは、差動アンプ93と接続され、ソースは接地電圧を有するノードと接続され、ゲートには一定の中間電圧BiasLが与えられる。PMOSトランジスタ105は、外部電源電圧extVccを有するノードと、内部電源電圧供給線247との間に設けられる。PMOSトランジスタ105のゲートは、差動アンプ93の出力ノードに接続される。差動アンプ部のアクティブ用の回路は、差動アンプ95、NMOSトランジスタ101およびPMOSトランジスタ107,109を含む。差動アンプ95の一方入力ノードには参照電圧Vrefが与えられる。差動アンプ95の他方入力ノードは、内部電源電圧供給線247と接続される。NMOSトランジスタ101のドレインは差動アンプ95に接続され、ソースは接地電圧を有するノードと接続され、ゲートには信号ACTが与えられる。PMOSトランジスタ109は、外部電源電圧extVccを有するノードと、内部電源電圧供給線247との間に接続される。PMOSトランジスタ109のゲートは、差動アンプ95の出力ノードN1に接続される。PMOSトランジスタ107は、外部電源電圧extVccを有するノードと、差動アンプ95の出力ノードN1との間に設けられる。PMOSトランジスタ107のゲートには、信号ACTが与えられる。
FIG. 17 is a circuit diagram showing details of the differential amplifier section of the voltage drop circuit (VDC) 245 of FIG. Referring to FIG. 17, the differential amplifier portion of the conventional semiconductor memory device includes a standby circuit and an active circuit. The standby circuit of the differential amplifier section includes a
差動アンプ部のスタンバイ用の回路は、参照電圧Vrefと内部電源電圧intVccとを差動アンプ93で比較し、差動アンプ93の出力を受けるPMOSトランジスタ105を制御することで、内部電源電圧intVccのレベルを調節するフィードバック型の回路である。差動アンプ部のアクティブ用の回路も、スタンバイ用の回路と同様に、参照電圧Vrefと内部電源電圧intVccとを差動アンプ95で比較し、差動アンプ95の出力を受けるPMOSトランジスタ109を制御することで、内部電源電圧intVccのレベルを調節するフィードバック型の回路である。差動アンプ部のスタンバイ用の回路は、常に動作する必要があるが、消費電流低減のため、その差動アンプ93は、一定の中間電圧BiasLで、電流を制限される。差動アンプ部のアクティブ用の回路は、チップが大電流を消費する期間だけ活性化される。すなわち、チップが大電流を消費する期間は、信号ACTがCMOSレベル(「H」レベル)になっており、それ以外の期間では「L」レベルになっている。ここで、チップが大電流を消費しない期間においては、すなわち、信号ACTが「L」レベルになっている期間では、PMOSトランジスタ107がオンしており、ノードN1は、「H」レベルになる。したがって、信号ACTが「L」レベルのときは、PMOSトランジスタ109はオフになり、アクティブ用の回路は非活性化される。
The standby circuit of the differential amplifier section compares the reference voltage Vref and the internal power supply voltage intVcc with the
次に、信頼性評価のための試験について説明する。一般に、デバイスの故障は3つの期間に大別される。すなわち、時間の経過につれて、初期故障期間、偶発故障期間、摩耗故障期間である。初期故障は使用直後に発生する故障で、デバイス作成時の欠陥が現われるものである。この故障の割合は時間とともに急速に減少していく。その後は低い故障率が、ある一定期間長く続く(偶発故障期間)。やがて、デバイスは耐用寿命に近づき、急激に故障率が増大する(摩耗故障期間)。デバイスは、偶発故障期間内で使用することが望ましく、この領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには、偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。一方で初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障期間に入ることが望ましい。現在このスクリーニング手法の1つとして一般にバーイン試験(高温動作試験)を行なっている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションを始め、あらゆる不良要因を高温かつ高電界のストレスを印加して顕在化させる試験である。特に温度加速中にデバイスを動作させて加速性を高めると効果的となる。 Next, a test for reliability evaluation will be described. In general, a device failure is roughly divided into three periods. That is, as time passes, there are an initial failure period, an accidental failure period, and a wear failure period. An initial failure is a failure that occurs immediately after use, and a defect appears when a device is created. This failure rate decreases rapidly with time. After that, a low failure rate continues for a certain period of time (an accidental failure period). Eventually, the device approaches the useful life and the failure rate increases rapidly (wear failure period). The device is preferably used within a random failure period, and this area is the useful life. Therefore, in order to improve the reliability of the device, it is required that the accidental failure is low and constant and the accidental failure period lasts long. On the other hand, in order to remove the initial failure in advance, it is necessary to perform accelerated operation aging for a certain period of time on the device to perform screening for removing defective products. In order to perform this effectively in a short period, it is desirable that the initial failure rate decreases rapidly with respect to time and enters the accidental failure period early. Currently, a burn-in test (high temperature operation test) is generally performed as one of the screening methods. The burn-in test is a method that allows direct evaluation of dielectric films using actual devices, and is a test that reveals all defective factors by applying high-temperature and high-field stresses, including migration of aluminum wiring. . In particular, it is effective to increase the acceleration by operating the device during temperature acceleration.
図16に示したような従来の半導体集積回路装置としての半導体記憶装置では、1種類の電圧降下回路245を用い、1種類のレベルの内部電源電圧intVccを使用している。この場合、次のような問題が生ずる。
In the semiconductor memory device as the conventional semiconductor integrated circuit device as shown in FIG. 16, one type of
一般に、メモリセルアレイは、周辺回路に比べ大きな電力消費源となっている。このため、メモリセルアレイに与える内部電源電圧intVccを小さくして、低消費電力化を図る。しかし、従来の半導体記憶装置では、1種類の電圧降下回路245しか設けていないため、周辺回路にも、このような小さな内部電源電圧intVccを与えるのでは高速動作が図れない。
In general, a memory cell array is a large power consumption source compared to peripheral circuits. Therefore, the internal power supply voltage intVcc applied to the memory cell array is reduced to reduce power consumption. However, since the conventional semiconductor memory device is provided with only one type of
一方、高速動作を図るため、内部電源電圧intVccを大きくして、周辺回路に与えることも考えられる。しかし、従来の半導体記憶装置では、1種類の電圧降下回路245しか設けておらず、メモリセルアレイにもこのような大きな内部電源電圧intVccを与えたのでは消費電力の低減を図れない。
On the other hand, in order to achieve high-speed operation, the internal power supply voltage intVcc may be increased and applied to the peripheral circuit. However, in the conventional semiconductor memory device, only one type of
この発明は、以上のような問題を解決するためになされたもので、高速動作および低消費電力化を実現できるとともに、有効な信頼性評価のための試験を行なうことのできる半導体集積回路装置を提供することを目的とする。 The present invention has been made to solve the above-described problems. A semiconductor integrated circuit device capable of realizing high-speed operation and low power consumption and capable of performing a test for effective reliability evaluation is provided. The purpose is to provide.
本発明の請求項1の半導体集積回路装置は、複数のメモリセルと、複数のワード線と、複数のドライバ手段と、昇圧電圧発生手段と、テスト電圧供給手段とを備える。複数のメモリセルは、行および列のマトリクス状に配列される。ワード線は、各行に対応して配置される。各ワード線には、対応のメモリセルが接続される。ドライバ手段は、ワード線に対応して設けられる。昇圧電圧発生手段は、通常モードにおいて、昇圧電圧を発生し、その昇圧電圧をドライバ手段に与える。テスト電圧供給手段は、信頼性評価のためのテストモードにおいて、外部電源電圧に基づいて、第1のテスト電圧を、電圧供給線を介して各ドライバ手段に与える。通常モードにおいては、選択されたワード線に対応するドライバ手段は、昇圧電圧に基づいて、対応するワード線に電圧を供給する。テストモードにおいては、各ドライバ手段は、第1のテスト電圧に基づいて、対応するワード線に電圧を供給する。テスト電圧供給手段は、電圧供給線に流れ込む電流を制限する電流制限手段を含む。 A semiconductor integrated circuit device according to a first aspect of the present invention includes a plurality of memory cells, a plurality of word lines, a plurality of driver means, a boosted voltage generating means, and a test voltage supply means. The plurality of memory cells are arranged in a matrix of rows and columns. A word line is arranged corresponding to each row. A corresponding memory cell is connected to each word line. Driver means is provided corresponding to the word line. The boosted voltage generating means generates a boosted voltage in the normal mode and supplies the boosted voltage to the driver means. The test voltage supply means supplies the first test voltage to each driver means via the voltage supply line based on the external power supply voltage in the test mode for reliability evaluation. In the normal mode, the driver means corresponding to the selected word line supplies a voltage to the corresponding word line based on the boosted voltage. In the test mode, each driver means supplies a voltage to the corresponding word line based on the first test voltage. The test voltage supply means includes current limiting means for limiting the current flowing into the voltage supply line.
本発明の請求項2の半導体集積回路装置は、請求項1に記載のものであって、電流制限手段は、定電流を発生する定電流源と、カレントミラー手段とを含む。 A semiconductor integrated circuit device according to a second aspect of the present invention is the semiconductor integrated circuit device according to the first aspect, wherein the current limiting means includes a constant current source for generating a constant current and a current mirror means.
本発明の請求項3の半導体集積回路装置は、請求項1に記載のものであって、複数のビット線対をさらに備える。ビット線対は、各列に対応して配置される。各ビット線対には対応の列のメモリセルが接続される。メモリセルは、メモリセルトランジスタと、メモリセルキャパシタとを含む。メモリセルトランジスタの制御電極は、対応するワード線に接続され、メモリセルトランジスタの第1電極は、対応するビット線対の、対応するビット線に接続され、メモリセルトランジスタの第2電極は、メモリセルキャパシタの一方端に接続される。テストモードにおいては、各メモリセルキャパシタの他方端には第2のテスト電圧が与えられ、各ビット線対には接地電圧が与えられる。 According to a third aspect of the present invention, there is provided a semiconductor integrated circuit device according to the first aspect, further comprising a plurality of bit line pairs. Bit line pairs are arranged corresponding to the respective columns. Each bit line pair is connected to a memory cell in a corresponding column. The memory cell includes a memory cell transistor and a memory cell capacitor. The control electrode of the memory cell transistor is connected to the corresponding word line, the first electrode of the memory cell transistor is connected to the corresponding bit line of the corresponding bit line pair, and the second electrode of the memory cell transistor is connected to the memory Connected to one end of the cell capacitor. In the test mode, a second test voltage is applied to the other end of each memory cell capacitor, and a ground voltage is applied to each bit line pair.
本発明の請求項4の半導体集積回路装置は、請求項3に記載のものであって、複数のセンスアンプと、イコライズ/プリチャージ手段と、センスアンプ制御手段とをさらに備える。センスアンプは、各ビット線対に対応して設けられる。各センスアンプは、対応するビット線対のビット線間の電位差を増幅する。イコライズ/プリチャージ手段は、複数のビット線対を所定電位に設定する。センスアンプ制御手段は、テストモードにおいて、各センスアンプの動作を停止させる。イコライズ/プリチャージ手段は、テストモードでは、各ビット線対を接地電位にする。 According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit device according to the third aspect, further comprising a plurality of sense amplifiers, equalizing / precharging means, and sense amplifier control means. A sense amplifier is provided corresponding to each bit line pair. Each sense amplifier amplifies the potential difference between the bit lines of the corresponding bit line pair. The equalize / precharge means sets a plurality of bit line pairs to a predetermined potential. The sense amplifier control means stops the operation of each sense amplifier in the test mode. The equalize / precharge means sets each bit line pair to the ground potential in the test mode.
この発明に係る半導体集積回路装置では、信頼性評価のためのテストモードにおいて、第1のテスト電圧を、電圧供給線を介してドライバ手段に与える場合に、電圧供給線に流れ込む電流を制限する。このため、この発明に係る半導体集積回路装置では、過剰電流が電圧供給線に流れ込むのを防止でき、チップ不良を回避できる。 In the semiconductor integrated circuit device according to the present invention, when the first test voltage is applied to the driver means via the voltage supply line in the test mode for reliability evaluation, the current flowing into the voltage supply line is limited. Therefore, in the semiconductor integrated circuit device according to the present invention, excessive current can be prevented from flowing into the voltage supply line, and chip defects can be avoided.
また、好ましくは、信頼性評価のためのテストモードにおいて、昇圧電圧に基づいて、ワード線に電圧を与えるときに、メモリセルキャパシタの他方端に第2のテスト電圧を与えるとともに、ビット線対に接地電圧を与える。このため、ワード線に接続されるメモリセルトランジスタのゲート酸化膜の信頼性試験と、メモリセルキャパシタの信頼性試験とを同時に行なうことができる。 Preferably, in the test mode for reliability evaluation, when a voltage is applied to the word line based on the boosted voltage, a second test voltage is applied to the other end of the memory cell capacitor, and a bit line pair is applied to the word line. Apply ground voltage. Therefore, the reliability test of the gate oxide film of the memory cell transistor connected to the word line and the reliability test of the memory cell capacitor can be performed simultaneously.
以下、本発明による半導体集積回路装置について、図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1による半導体集積回路装置としてのダイナミック・ランダム・アクセス・メモリ(以下、「DRAM」という)の全体構成を示す概略ブロック図である。図1を参照して、実施の形態1によるDRAMは、クロック発生回路17、論理ゲート21、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入出力回路29、センスアンプ列31、メモリセルアレイ33、入力バッファ35、出力バッファ37、intVcc発生ユニット19、/CAS入力パッド1、/RAS入力パッド3、/W入力パッド5、アドレス信号入力パッド群7、外部電源電圧入力パッド群9、接地電圧入力パッド群11、データ入出力パッド群13および/OE入力パッド15を備える。/CAS入力パッド1には、列アドレスストローブ信号/CASが与えられる。/RAS入力パッド3には、行アドレスストローブ信号/RASが与えられる。/W入力パッド5には、書込制御信号/Wが与えられる。アドレス信号入力パッド群7には、アドレス信号A1 〜An が与えられる。外部電源電圧入力パッド群9には、外部電源電圧extVccが与えられる。接地電圧入力パッド群11には、接地電圧Vssが与えられる。データ入出力パッド群13には、入力データDQ1〜DQ4が与えられ、または、出力データDQ1〜DQ4が出力される。/OE入力パッド15には、出力イネーブル信号/OEが与えられる。
A semiconductor integrated circuit device according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 is a schematic block diagram showing an overall configuration of a dynamic random access memory (hereinafter referred to as “DRAM”) as a semiconductor integrated circuit device according to a first embodiment of the present invention. Referring to FIG. 1, the DRAM according to the first embodiment includes a
メモリセルアレイ33には、複数のワード線(図示せず)が行方向に沿って配置され、複数のビット線対(図示せず)が列方向に沿って配置される。そして、複数のワード線と複数のビット線対の交差部に複数のメモリセル(図示せず)が配置される。以下、信頼性評価のためのテストモード以外のモードである通常モードでのDRAMの動作について説明する。行デコーダ25は、行および列アドレスバッファ23から供給される行アドレス信号に応答して、複数のワード線のうちの1本を選択して駆動する。列デコーダ27は、行および列アドレスバッファ23から供給される列アドレス信号に応答して、複数のビット線対のうちの1本を選択する。センスアンプ列31は、複数のセンスアンプ(図示せず)を備える。複数のセンスアンプは複数のビット線対に対応して設けられる。各センスアンプは、対応するビット線対のビット線間の電位差を増幅する。入出力回路29は、列デコーダ27によって選択されたビット線対の電圧を出力バッファ37に供給する。出力バッファ37は、その供給された電圧を増幅して出力データDQ1〜DQ4として外部に出力する。入力バッファ35は、外部から供給された入力データDQ1〜DQ4を増幅する。入出力回路29は、入力バッファ35において増幅された入力データを、列デコーダ27によって選択されたビット線対に供給する。行および列アドレスバッファ23は、外部から供給されたアドレス信号A1 〜An を、行デコーダ25および列デコーダ27に選択的に供給する。クロック発生回路17は、行アドレスストローブ信号/RASおよび列アドレスストローブ信号/CASなどに応答してさまざまな内部制御信号を発生する。intVcc発生ユニット19は、内部電源電圧intVccpおよびintVccaを発生する。入出力回路29、センスアンプ列31およびメモリセルアレイ33には、消費電流低減のために、内部電源電圧intVccpに比べて小さい内部電源電圧intVccaが供給される。クロック発生回路17、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入力バッファ35および出力バッファ37には、高速動作実現のため、内部電源電圧intVccaに比べて大きい内部電源電圧intVccpが供給される。
In the
図2は、図1のDRAMの一部を示す概略図である。図2を参照して、図1のDRAMは、キャパシタ32,34,36,38、電圧降下回路(VDC)43,45、電源パッド41およびPMOSトランジスタ47,49を備える。ここで、電圧降下回路43および45は、図1のintVcc発生ユニット19を構成する。PMOSトランジスタ47は、外部電源電圧供給線51と、内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47のゲートには、バーンインモード検知信号/STRが与えられる。電圧降下回路43は、外部電源電圧供給線51と内部電源電圧供給線53との間に設けられる。PMOSトランジスタ49は、外部電源電圧供給線51と、内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。電圧降下回路45は、外部電源電圧供給線51と、内部電源電圧供給線55との間に設けられる。キャパシタ32,36は、外部電源電圧供給線51と、接地電圧を有するノードとの間に設けられる。キャパシタ38は、内部電源電圧供給線55と接地電圧を有するノードとの間に設けられる。キャパシタ34は、内部電源電圧供給線53と、接地電圧を有するノードとの間に設けられる。
FIG. 2 is a schematic diagram showing a part of the DRAM of FIG. Referring to FIG. 2, the DRAM of FIG. 1 includes
外部電源電圧供給線51には、電源パッド41を介して、外部電源電圧extVccが与えられる。信頼性評価のためのテストモード(たとえば、バーンイン試験モード)以外のモードである通常モード(読出動作、書込動作など)では、バーンインモード検知信号/STRは、「H」レベルになっており、PMOSトランジスタ47,49はオフしている。このため、外部電源電圧供給線51と、内部電源電圧供給線53,55とは切離されている。次に、電圧降下回路43,45の通常モードでの動作について説明する。電圧降下回路43は、外部電源電圧extVccを降圧して、内部電源電圧intVccpを発生し、内部電源電圧intVccpを内部電源電圧供給線53に与える。電圧降下回路45は、外部電源電圧extVccを降圧し、内部電源電圧intVccaを発生し、内部電源電圧intVccaを、内部電源電圧供給線55に与える。内部電源電圧供給線53から、クロック発生回路17、行および列アドレスバッファ23、列デコーダ27、行デコーダ25、入力バッファ35および出力バッファ37に、大きい内部電源電圧intVccpが与えられる。内部電源電圧供給線55から、入出力回路29、センスアンプ列31およびメモリセルアレイ33に小さい内部電源電圧intVccaが与えられる。このように、同一の外部電源電圧extVccに基づいて、異なる電圧降下回路43,45によって、異なる内部電源電圧intVccp,intVccaが、対応する内部回路に印加される。このため、内部電源電圧供給線53と、内部電源電圧供給線55とは切離されている。
External power supply voltage extVcc is applied to external power supply
バーンイン試験時には(信頼性評価のための試験時には)、電圧降下回路43,45は非活性化される。そして、バーンイン試験時には、バーンインモード検知信号/STRは、「L」レベルになっているため、PMOSトランジスタ47,49はオンする。このため、バーンイン試験時には、外部電源電圧供給線51と、内部電源電圧供給線53,55とが接続され、内部電源電圧供給線53,55には、直接、外部電源電圧extVccが与えられる。このように、バーンイン試験時に、外部電源電圧extVccを、直接、内部電源電圧供給線53,55に与えるのは、次の理由による。すなわち、電圧降下回路43,45は、外部電源電圧extVccを降圧して、一定の内部電源電圧intVccp,intVccaを、対応する内部回路に伝達しようとするものであるため、十分高電界を、すなわち、十分に高電圧を、内部回路に与えることができないからである。
During the burn-in test (during a test for reliability evaluation), the
ここで、電源パッド41は、図1の外部電源電圧入力パッド群9に含まれるものである。また、キャパシタ32,34,36,38は、電源パッド41に静電気のようなサージが入った場合、電界の緩和を行なうために設けられている。すなわち、キャパシタ32,34,36,38は、ノイズ対策用に意図的に挿入してあるカップリング防止のためのキャパシタである。キャパシタ32,36の容量は、約数百pFであり、キャパシタ34,38の容量は約数千pFである。なお、キャパシタ32,34,36,38は、MOSキャパシタである。
Here, the
図3は、電圧降下回路3および電圧降下回路5(図1のintVcc発生ユニット19)の詳細を示す回路図である。なお、図2と同様の部分については同一の参照符号を付し、その説明を適宜省略する。図2および図3を参照して、電圧降下回路43は、定電流源57、Vrefp発生回路61および差動アンプ部65を含む。電圧降下回路45は、定電流源57、Vrefa発生回路59および差動アンプ部63を含む。ここで、定電流源57は、電圧降下回路43と、電圧降下回路45との共通部分である。定電流源57は、PMOSトランジスタ67,69、NMOSトランジスタ87,89および抵抗素子91を含む。PMOSトランジスタ67およびNMOSトランジスタ87は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。抵抗素子91、PMOSトランジスタ69およびNMOSトランジスタ89は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ67のゲートおよびドレインならびにPMOSトランジスタ69のゲートは、PMOSトランジスタ71,79のゲートに接続される。NMOSトランジスタ87,89のゲートは、NMOSトランジスタ89のドレイン(ノードN2)に接続される。
FIG. 3 is a circuit diagram showing details of
Vrefa発生回路59は、PMOSトランジスタ71,73,75,77を含む。PMOSトランジスタ71,73,75,77は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ73〜77のゲートは、接地電圧を有するノードに接続される。ノードN3は、差動アンプ部63に接続される。ノードN3の電位が、参照電圧Vrefaとなる。Vrefp発生回路61は、PMOSトランジスタ79,81,83,85を含む。PMOSトランジスタ79〜85は、外部電源電圧extVccを有するノードと接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ81〜85のゲートは、接地電圧を有するノードに接続される。ノードN4は、差動アンプ部65と接続される。ノードN4の電位が、参照電圧Vrefpとなっている。
定電流源57で、外部電源電圧extVcc依存性の少ない一定電流iを発生し、それをVrefa発生回路59およびVrefp発生回路61に入力する。そして、Vrefa発生回路59において、入力された一定電流iを、PMOSトランジスタ71〜77のチャネル抵抗で、電圧に変換する。一方、Vrefp発生回路61において、入力された一定電流iを、PMOSトランジスタ79〜85のチャネル抵抗で電圧に変換する。ここで、3つのPMOSトランジスタ73〜77のチャネル抵抗の合計をチャネル抵抗raとし、3つのPMOSトランジスタ81〜85のチャネル抵抗の合計をチャネル抵抗rpとする。この場合、チャネル抵抗raを、チャネル抵抗rpと別の値に設定しておく。こうすることで、Vrefa発生回路59が発生する参照電圧(ノードN3の電位)Vrefaはi×raになり、Vrefp発生回路61が発生する参照電圧(ノードN4の電位)Vrefpはi×rpになり、参照電圧Vrefaと参照電圧Vrefpとを異なる値にすることができる。Vrefa発生回路59から発生された参照電圧Vrefaは、差動アンプ部63に入力される。Vrefp発生回路61から発生された参照電圧Vrefpは、差動アンプ部65に入力される。
A constant
図4は、図3の差動アンプ部63の詳細を示す回路図である。なお、図3と同様の部分については同一の参照符号を付しその説明は適宜省略する。
FIG. 4 is a circuit diagram showing details of the
図4を参照して、メモリセルアレイ33(図1)などに供給する内部電源電圧intVccaを発生する差動アンプ部は、スタンバイ用の回路と、アクティブ用の回路とで構成される。スタンバイ用の回路は、差動アンプ93、PMOSトランジスタ103,105およびNMOSトランジスタ97,99を含む。差動アンプ93は、外部電源電圧Vccを有するノードと、ノードN5との間に設けられる。差動アンプ93の一方入力ノードには、参照電圧Vrefaが与えられる。差動アンプ93の他方入力ノードは、内部電源電圧供給線55に接続される。差動アンプ93の出力ノードは、PMOSトランジスタ105のゲートに接続される。NMOSトランジスタ97,99は、ノードN5と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ97のゲートは図3の定電流源57のノードN2に接続される。ここで、NMOSトランジスタ97のサイズは、図3のNMOSトランジスタ87,89のサイズと同じである。NMOSトランジスタ99のゲートには、バーンインモード検知信号/STRが与えられる。PMOSトランジスタ103は、外部電源電圧extVccを有するノードと、差動アンプ93の出力ノードとの間に設けられる。PMOSトランジスタ103のゲートには、バーンインモード検知信号/STRが与えられる。PMOSトランジスタ105は、外部電源電圧extVccを有するノードと内部電源電圧供給線55との間に設けられる。
Referring to FIG. 4, the differential amplifier section that generates internal power supply voltage intVcca to be supplied to memory cell array 33 (FIG. 1) and the like includes a standby circuit and an active circuit. The standby circuit includes a
アクティブ用の回路は、AND回路111、差動アンプ95、NMOSトランジスタ101およびPMOSトランジスタ107,109を含む。AND回路111の一方入力ノードには、信号ACTが与えられる。AND回路111の他方入力ノードには、スタンバイモード検知信号/STRが与えられる。AND回路111の出力ノードは、NMOSトランジスタ101およびPMOSトランジスタ107のゲートと接続される。NMOSトランジスタ101は、ノードN6と接地電圧を有するノードとの間に設けられる。差動アンプ95は、外部電源電圧extVccを有するノードとノードN6との間に設けられる。差動アンプ95の一方入力ノードには、参照電圧Vrefaが与えられる。差動アンプ95の他方入力ノードは、内部電源電圧供給線55と接続される。差動アンプ95の出力ノードN7は、PMOSトランジスタ109のゲートと接続される。PMOSトランジスタ107は、外部電源電圧extVccを有するノードと、ノードN7との間に設けられる。PMOSトランジスタ109は、外部電源電圧extVccを有するノードと内部電源電圧供給線55との間に設けられる。
The active circuit includes an AND circuit 111, a
スタンバイ用の回路およびアクティブ用の回路は、参照電圧Vrefaと、内部電源電圧intVccaとを差動アンプ93,95で比較し、差動アンプ93,95の出力を受けるPMOSトランジスタ105,109を制御することで、内部電源電圧intVccaのレベルを調節するフィードバック型の回路である。バーンイン試験時には、バーンインモード検知信号/STRは、「L」レベルになっているため、NMOSトランジスタ99,101はオフになる。さらに、PMOSトランジスタ103,107がオンになるため、PMOSトランジスタ105,109はオフになる。このようにして、バーンイン試験時には、スタンバイ用の回路およびアクティブ用の回路が非活性化される。PMOSトランジスタ107を設けたのは次の理由による。すなわち、バーンインモード検知信号/STRが「L」レベルあるいは信号ACTが「L」レベルのとき、ノードN7の電位が一意に決まらないので、PMOSトランジスタ109を強制的にオフにして、アクティブ用の回路を非活性化するためである。なお、PMOSトランジスタ103を設けた理由も同様である。
The standby circuit and the active circuit compare the reference voltage Vrefa and the internal power supply voltage intVcca with the
通常モードでの、スタンバイ用の回路およびアクティブ用の回路の動作について説明する。通常モードでは、バーンインモード検知信号/STRが「H」レベル(CMOSレベル)になっている。このため、NMOSトランジスタ99がオンし、PMOSトランジスタ103がオフしている。通常モードでは、スタンバイ用の回路は、常に動作する必要があるが、消費電流低減のため、その差動アンプ93は、一定の中間電圧BiasLで電流を制限される。一方、アクティブ用の回路は、通常モードでは、チップが大電流を消費する期間だけ活性化される。通常モードにおいて、チップが大電流を消費する期間は、バーンインモード検知信号/STRが「H」レベルで、信号ACTが「H」レベル(CMOSレベル)であるため、NMOSトランジスタ101はオンし、PMOSトランジスタ107はオフする。チップが大電流を消費する期間とは、たとえば、センス時などである。アクティブ用の回路は、スタンバイ用の回路に比べて、電流をたくさん消費するが、高駆動能力で高速動作するように設計される。また、通常モードでも、チップが大電流を消費しない期間では、信号ACTは「L」レベルになっており、NMOSトランジスタ101がオフし、PMOSトランジスタ107がオンする。このため、アクティブ用の回路は非活性化されている。
The operation of the standby circuit and the active circuit in the normal mode will be described. In the normal mode, burn-in mode detection signal / STR is at “H” level (CMOS level). For this reason, the
アクティブ用の回路の活性/非活性は、信号ACTと、バーンインモード検知信号/STRとのAND信号で制御しているのに対し、スタンバイ用の回路では、その活性/非活性を制御するのに、AND回路を用いていないのはNMOSトランジスタ97は中間電圧BiasLで制御されるからである。 ここで、図3の差動アンプ部65の構成および動作は、図4の差動アンプ部(図3の差動アンプ部63)の構成および動作と同様である。なお、図3の差動アンプ部65のアクティブ用の回路は、差動アンプ部63のアクティブ用の回路と同様に、通常モードにおいてチップが大電流を消費する期間だけ活性化される。チップが大電流を消費する期間とは、たとえば、行アドレスストローブ信号/RASが活性化されている期間である。
The activation / inactivation of the active circuit is controlled by the AND signal of the signal ACT and the burn-in mode detection signal / STR, whereas the standby circuit controls the activation / inactivation of the circuit. The reason why the AND circuit is not used is that the
図5は、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路の詳細を示す回路図である。図5を参照して、バーンインモード検知信号発生回路は、スーパーVIH検知回路115、NAND回路117,119,121およびインバータ123,125,127を含む。スーパーVIH検知回路115は、アドレス信号入力パッド113に接続される。このアドレス信号入力パッド113は図1のアドレス信号入力パッド群7に含まれるものである。たとえば、アドレス信号入力パッド113は、通常モードにおいて、アドレス信号A1 が入力されるアドレス信号入力パッドである。NAND回路117の一方入力ノードには、テストモードエントリ信号TENTが与えられ、他方入力ノードには、スーパーVIH検知回路115から信号SVIHが与えられる。NAND回路119の一方入力ノードは、NAND回路117の出力ノードに接続される。NAND回路119の出力ノードはインバータ125の入力ノードに接続される。インバータ125の出力ノードからは、バーンインモード検知信号/STRが出力される。インバータ123の入力ノードには、テストモード終了信号TEXTが与えられる。NAND回路121の一方入力ノードは、インバータ123の出力ノードと接続される。NAND回路121の出力ノードは、インバータ127の入力ノードに接続される。インバータ127の出力ノードからは、バーンインモード検知信号/STRと逆のレベルを持つ信号STRが出力される。NAND回路119とNAND回路121とで、セットリセットフリップフロップ回路を構成している。
FIG. 5 is a circuit diagram showing details of a burn-in mode detection signal generating circuit for generating burn-in mode detection signal / STR. Referring to FIG. 5, the burn-in mode detection signal generation circuit includes a super
図6は、図5のスーパーVIH検知回路115の詳細を示す回路図である。なお、図5と同様の部分については同一の参照符号を付しその説明は適宜省略する。図6を参照して、スーパーVIH検知回路は、入力保護回路129、NMOSトランジスタ131,133,Tr1,…,Trn、PMOSトランジスタ139、インバータ141,143およびリセット回路145を含む。入力保護回路129は、アドレス信号入力パッド113に接続される。NMOSトランジスタ131,133およびPMOSトランジスタ139は、ノードN8と入力保護回路129との間に直列に接続される。NMOSトランジスタ131,133はダイオード接続される。PMOSトランジスタ139のゲートには、内部電源電圧intVccpが与えられる。ノードN8と、インバータ141の入力ノードが接続される。インバータ141の出力ノードはインバータ143の入力ノードに接続される。インバータ143の出力ノードから、信号SVIHが出力される。この信号SVIHは、図5のNAND回路117に与えられる。NMOSトランジスタTr1,…,Trnは、ノードN8と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタTr1,…,Trnのゲートには、内部電源電圧intVccpが与えられる。リセット回路145は、遅延回路147、論理ゲート149、インバータ151およびNMOSトランジスタ153を含む。遅延回路147の入力ノードには、行アドレスストローブ信号/RASが与えられる。論理ゲート149の一方入力ノードには、行アドレスストローブ信号/RASが与えられ、他方入力ノードには、行アドレスストローブ信号/RASを遅延した信号が与えられる。論理ゲート129の出力ノードは、インバータ151の入力ノードに接続される。インバータ151の出力ノードは、NMOSトランジスタ153のゲートに接続される。NMOSトランジスタ153は、ノードN8と接地電圧を有するノードとの間に設けられる。
FIG. 6 is a circuit diagram showing details of the super
モールド後のチップでバーンインモードに入ったことを検知するには、スーパーVIH検知と呼ばれる手法を使う。たとえば、実施の形態1によるDRAMでは、ある特定のアドレス信号入力パッドに通常の外部電源電圧extVccの「H」レベル以上の過剰電圧が入力された場合に、バーンインモードに入るような構成を採用する。図6を参照して、バーンインモードの検知を含めて、スーパーVIH検知回路の動作について説明する。通常モードでは、ノードN8は、抵抗として設けられたNMOSトランジスタTr1,…,Trnを介して、「L」レベルに維持されている。このため、信号SVIHも、通常モードでは、「L」レベルに維持される。ここで、各NMOSトランジスタTr1,…,Trnは、低消費電力化のため、抵抗値を大きくしてある。アドレス信号入力パッド113に過剰電圧が入力された場合、2つのNMOSトランジスタ131,133で降圧された電圧が、内部電源電圧intVccpに比べて十分大きいときは、PMOSトランジスタ139がオンし、ノードN8に「H」レベルとして十分な電圧が供給される。したがって、信号SVIHも「H」レベルになる。このようにすることで、専用のパッドを追加することなく、バーンインモードを検知することができる。しかし、このままではNMOSトランジスタTr1,…,Trnを介して流れる微小電流でしか回路をリセットできないため、スーパーVIH検知回路は、リセット回路145を有している。アクティブサイクルの終了時に、行アドレスストローブ信号/RASの立上がりのタイミングで、ノードN9にパルスが生成され、ノードN8の電位を「L」レベルまで下げるべく、PMOSトランジスタ139と比べてより大きな駆動力を有するNMOSトランジスタ153をオンさせる。これにより、スーパーVIH検知回路の高速リセットが可能となる。
In order to detect that the burn-in mode is entered in the chip after molding, a technique called super VIH detection is used. For example, the DRAM according to the first embodiment employs a configuration in which the burn-in mode is entered when an excessive voltage equal to or higher than the “H” level of the normal external power supply voltage extVcc is input to a specific address signal input pad. . With reference to FIG. 6, the operation of the super VIH detection circuit including detection of the burn-in mode will be described. In the normal mode, the node N8 is maintained at the “L” level via the NMOS transistors Tr1,..., Trn provided as resistors. Therefore, signal SVIH is also maintained at the “L” level in the normal mode. Here, the resistance values of the NMOS transistors Tr1,..., Trn are increased in order to reduce power consumption. When an excessive voltage is input to the address
図5を参照して、バーンインモード検知信号発生回路の動作について説明する。モールド後のチップではバーンイン試験だけでなく、他にもテストを行ないたい場合もある。一連のテストを行なうモードを一般にテストモードと呼ぶ。テストモードエントリ信号TENTが「H」レベルで、かつ、スーパーVIH検知回路115からの信号SVIHが「H」レベルのときに、NAND回路119,121によって構成されるセットリセットフリップフロップ回路はセットされる。これによって、バーンインモード検知信号/STRが「L」レベルになり、信号STRが「H」レベルになる。一方、NAND回路119,121からなるセットリセットフリップフロップ回路は、「H」レベルのテストモード終了信号TEXTによってリセットされる。これによって、バーンインモード検知信号/STRが「H」レベルになり、信号STRが「L」レベルになる。テストモードエントリ信号TENTおよびテストモード終了信号TEXTは、さまざまな発生法が考えられる。たとえば、WCBR(/W,/CAS before /RAS)のタイミングで、テストモードエントリ信号TENTを「H」レベルにして、テストモードに入り、CBR(/CAS before /RAS)のタイミングで、テストモード終了信号TEXTを「H」レベルにし、テストモードを出る。
The operation of the burn-in mode detection signal generation circuit will be described with reference to FIG. In addition to the burn-in test, there are cases where it is desired to perform other tests on the chip after molding. A mode for performing a series of tests is generally called a test mode. When test mode entry signal TENT is at “H” level and signal SVIH from super
以上のように、実施の形態1によるDRAMでは、周辺回路(クロック発生回路17、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入力バッファ35および出力バッファ37)に内部電源電圧intVccpを供給する電圧降下回路43と、入出力回路29、センスアンプ列31およびメモリセルアレイ33に内部電源電圧intVccaを供給する電圧降下回路45とを備える。さらに、各電圧降下回路43,45に対応して、NMOSトランジスタ47,49が設けられ、バーンイン試験時には、このNMOSトランジスタ47,49によって、直接、外部電源電圧extVccが、内部電源電圧供給線53,55に与えられる。このため、実施の形態1によるDRAMでは、高速動作および低消費電力化を実現できるとともに、有効なバーンイン試験を実行できる。
As described above, in the DRAM according to the first embodiment, internal power supply voltage intVccp is applied to peripheral circuits (
(実施の形態2)
図2を参照して、内部電源電圧intVccpは、内部電源電圧intVccaより大きくなっている。このため、バーンイン試験時に、同一の外部電源電圧extVccを、内部電源電圧供給線53,55に供給すると、内部電源電圧供給線53から電圧が与えられる内部回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる内部回路に対するストレス条件とが異なってくる。本発明の実施の形態2による半導体集積回路装置としてのDRAMでは、内部電源電圧供給線53から電圧が与えられる内部回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる内部回路に対するストレス条件とを一致させることを課題とする。
(Embodiment 2)
Referring to FIG. 2, internal power supply voltage intVccp is larger than internal power supply voltage intVcca. Therefore, when the same external power supply voltage extVcc is supplied to the internal power supply
実施の形態2によるDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図7は、実施の形態2によるDRAMの一部を示す概略図である。なお、図2と同様の部分については同一の参照符号を付しその説明は適宜省略する。図7を参照して、実施の形態2によるDRAMは、電源パッド155,157、キャパシタ32,34,36,38、電圧降下回路43,45およびPMOSトランジスタ47,49を含む。電圧降下回路43は、外部電源電圧供給線159と、内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47は、外部電源電圧供給線159と内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47のゲートには、バーンインモード検知信号/STRが与えられる。外部電源電圧供給線159には、電源パッド155を介して、外部電源電圧が与えられる。電圧降下回路45は、外部電源電圧供給線161と内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49は、外部電源電圧供給線161と内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。キャパシタ32は、外部電源電圧供給線159と接地電圧を有するノードとの間に設けられる。キャパシタ36は外部電源電圧供給線161と接地電圧を有するノードとの間に設けられる。外部電源電圧供給線161には、パッド157を介して外部電源電圧が与えられる。ここで、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路は、図5および図6に示したバーンインモード検知信号発生回路と同様のものである。
The overall configuration of the DRAM according to the second embodiment is the same as that of the DRAM according to the first embodiment (FIG. 1). FIG. 7 is a schematic diagram showing a part of the DRAM according to the second embodiment. The same parts as those in FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate. Referring to FIG. 7, the DRAM according to the second embodiment includes
通常モードでの動作について説明する。パッド155,157からは、同一の外部電源電圧extVcc1が、外部電源電圧供給線159,161に与えられる。バーンインモード検知信号/STRは「H」レベルであるため、PMOSトランジスタ47,49はオフになっている。このため、電圧降下回路43は、外部電源電圧extVcc1を降圧して、内部電源電圧intVccpを内部電源電圧供給線53に与える。一方、電圧降下回路45は、外部電源電圧extVcc1を降圧して、内部電源電圧intVccaを発生し、内部電源電圧供給線55に与える。なお、intVccp>intVccaである。通常モードにおけるその他の動作およびパッド155,157からの外部電源電圧extVcc1の印加の仕方は、実施の形態2によるDRAMと同様である。
The operation in the normal mode will be described. The same external power supply voltage extVcc1 is applied to external power supply
バーンイン試験時の動作について説明する。電圧降下回路43,45は非活性化される。バーンインモード検知信号/STRが「L」レベルであるため、PMOSトランジスタ47,49はオンになる。そして、内部電源電圧供給線53には、パッド155、外部電源電圧供給線159およびPMOSトランジスタ47を介して、外部電源電圧extVcc2が与えられる。一方、内部電源電圧供給線55には、パッド157、外部電源電圧供給線161およびPMOSトランジスタ49を介して、外部電源電圧extVcc3が与えられる。ここで、外部電源電圧extVcc2と、内部電源電圧intVccpとの差が、外部電源電圧extVcc3と、内部電源電圧intVccaとの差に等しくなるように、パッド155,157から、外部電源電圧供給線159,161に、外部電源電圧extVcc2,extVcc3を与える。つまり、(extVcc2−intVccp)=(extVcc3−intVcca)となるように、パッド155,157から、外部電源電圧供給線159,161に、外部電源電圧extVcc2,extVcc3を与える。すなわち、内部電源電圧供給線53から電圧が供給される回路に対するストレス条件と、内部電源電圧供給線55から電圧が供給される回路に対するストレス条件とを一致させる。なお、バーンイン試験時におけるその他の動作および、パッド155,157からの外部電源電圧extVcc2,extVcc3の印加の仕方は、実施の形態2によるDRAMと同じである。
The operation during the burn-in test will be described. The
以上のように、実施の形態2によるDRAMでは、外部電源電圧供給線を、内部電源電圧供給線53に対応するものと、内部電源電圧供給線38に対応するものとを、2つ設けている。このため、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させることができる。このため、実施の形態2によるDRAMでは、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。さらに、実施の形態1によるDRAMと同様の効果を奏する。
As described above, in the DRAM according to the second embodiment, two external power supply voltage supply lines are provided, one corresponding to the internal power supply
(実施の形態3)
実施の形態3による半導体集積回路装置としてのDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図8は、実施の形態3によるDRAMの一部を示す概略図である。なお、図7と同様の部分については同一の参照符号を付しその説明を適宜省略する。外部電源電圧供給線159と、外部電源電圧供給線161との間にPMOSトランジスタ163が設けられる。PMOSトランジスタ163のゲートには、信号STRが与えられる。ここで、バーンインモード検知信号/STRおよび信号STRを発生するバーンインモード検知信号発生回路は、図5および図6のバーンインモード検知信号発生回路と同様である。
(Embodiment 3)
The overall configuration of the DRAM as the semiconductor integrated circuit device according to the third embodiment is the same as that of the DRAM according to the first embodiment (FIG. 1). FIG. 8 is a schematic diagram showing a part of the DRAM according to the third embodiment. 7 that are the same as those in FIG. 7 are assigned the same reference numerals, and descriptions thereof are omitted as appropriate. A
通常モードでは、信号STRは、「L」レベルであるため、PMOSトランジスタ163はオンになっており、外部電源電圧供給線159と外部電源電圧供給線161とは接続される。一方、バーンイン試験時では、信号STRは、「H」レベルになっているため、PMOSトランジスタ163はオフし、外部電源電圧供給線159と外部電源電圧供給線161とは切離される。このように、バーンイン試験時において、外部電源電圧供給線159と、外部電源電圧供給線161とを切離すのは、実施の形態2によるDRAMと同様に、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させるためである。通常モードにおいて、外部電源電圧供給線159と、外部電源電圧供給線161とを接続するのは次の理由による。すなわち、チップの信頼性を考えたものである。つまり、電源パッド155または157のいずれかに、静電気のようなサージが入った場合、外部電源電圧供給線159と、外部電源電圧供給線161とをつなげておけば、高電圧がかかる領域を、広い領域に分散することができ、電界の緩和をより効果的に行なうことができるからである。たとえば、電源パッド155にサージが入った場合は、外部電源電圧供給線159と、外部電源電圧供給線161とが接続されているため、2つのキャパシタ32,36で電界の緩和を行なうことができる。これに対し、図7に示すような回路では、たとえば、電源パッド155にサージが入った場合、外部電源電圧供給線159と外部電源電圧供給線161とが切離されているため、キャパシタ32のみで電界の緩和を行なうことになる。
In the normal mode, since the signal STR is at the “L” level, the
以上のように、実施の形態3によるDRAMでは、PMOSトランジスタ163を設けることにより、通常モードでは、外部電源電圧供給線159と外部電源電圧供給線161とを接続している。このため、実施の形態3によるDRAMは、実施の形態2によるDRAMに比べ、パッド155または157のいずれかにサージが入った場合、電界の緩和をより効果的に行なうことができる。
As described above, in the DRAM according to the third embodiment, by providing the
さらに、実施の形態3によるDRAMは、実施の形態2によるDRAMと同様に、バーンイン試験時においては、外部電源電圧供給線159と、外部電源電圧供給線161とを切離し、(extVcc2−intVccp)=(extVcc3−intVcca)となるように、外部電源電圧extVcc2,extVcc3を印加する。このため、実施の形態3によるDRAMでは、内部電源電圧供給線53から電圧が供給される回路に対するストレス条件と、内部電源電圧供給線55から電圧が供給される回路に対するストレス条件とを一致させることができ、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。また、実施の形態1によるDRAMと同様の効果を奏する。
Further, as in the DRAM according to the second embodiment, the DRAM according to the third embodiment disconnects the external power supply
(実施の形態4)
実施の形態4による半導体集積回路装置としてのDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図9は、実施の形態4によるDRAMの一部を示す概略図である。なお、図2と同様の部分については同一の参照符号を付しその説明を適宜省略する。図9を参照して、PMOSトランジスタ49およびNMOSトランジスタ165は、外部電源電圧供給線11と外部電源電圧供給線55との間に直列に接続される。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。NMOSトランジスタ165は、ダイオード接続されている。ここで、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路は、図5および図6に示したバーンインモード検知信号発生回路と同様である。
(Embodiment 4)
The overall configuration of the DRAM as the semiconductor integrated circuit device according to the fourth embodiment is the same as that of the DRAM according to the first embodiment (FIG. 1). FIG. 9 is a schematic diagram showing a part of the DRAM according to the fourth embodiment. The same parts as those in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. Referring to FIG. 9,
バーンイン試験時では、バーンインモード検知信号/STRは「L」レベルになる。このため、NMOSトランジスタ165によって、外部電源電圧extVccを降圧した電圧が、内部電源電圧供給線55に与えられることになる。ここで、NMOSトランジスタ165は、外部電源電圧extVccを降圧して内部電源電圧供給線55に与えた電圧と、内部電源電圧intVccaとの差が、外部電源電圧extVccと、内部電源電圧intVccpとの差に等しくなるように、外部電源電圧extVccを降圧する。すなわち、バーンイン試験時において、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させる。なお、バーンイン試験におけるその他の動作は、実施の形態1によるDRAMと同様である。また、通常モードにおける動作は、実施の形態1によるDRAMと同様である。
During the burn-in test, burn-in mode detection signal / STR is at "L" level. Therefore, a voltage obtained by stepping down external power supply voltage extVcc by
以上のように、実施の形態4によるDRAMでは、ダイオード接続されたNMOSトランジスタ165を設けることにより、バーンイン試験時において、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させることができる。このため、実施の形態4によるDRAMでは、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。また、実施の形態1によるDRAMと同様の効果を奏する。
As described above, in the DRAM according to the fourth embodiment, by providing the diode-connected
(実施の形態5)
バーンイン試験に、バーンイン時間を大幅に短縮するために複数のワード線を活性化して、パッドからワード線駆動用電圧を供給し、ゲート酸化膜の信頼性試験を行なうことがある。このようなモードを、複数ワード線駆動モードと呼ぶ。この場合、ワード線駆動用電圧の大きさは、内部昇圧電圧発生回路が発生する昇圧電圧Vppと同じ大きさである。パッドから、ワード線駆動用電圧を供給するのは、内部昇圧電圧発生回路では能力不足だからである。
(Embodiment 5)
In the burn-in test, in order to significantly shorten the burn-in time, a plurality of word lines are activated, a word line driving voltage is supplied from a pad, and a gate oxide film reliability test is sometimes performed. Such a mode is called a multiple word line drive mode. In this case, the magnitude of the word line driving voltage is the same as the boosted voltage Vpp generated by the internal boosted voltage generating circuit. The reason why the voltage for driving the word line is supplied from the pad is that the internal boost voltage generation circuit has insufficient capability.
図10は、一般的なDRAMにおいて、バーンイン試験時における問題点を説明するための図である。図10を参照して、一般的なDRAMは、パッド167、PMOSトランジスタ169およびワードドライバ171を含む。複数ワード線駆動モードにおいては、信号/BIACが、「L」レベルになっているため、PMOSトランジスタ169はオンしている。このため、パッド167から、ワード線駆動用電圧が、ワードドライバ171に与えられる。しかし、図10に示したような回路構成では、第1のテスト電圧を、ワードドライバ171に与える過程で、過剰電流がパッド167を介してアルミ配線に流れてしまい、このような一時的に発生した過剰電流によって、アルミのマイグレーションによるチップ不良が生じる恐れがある。実施の形態5による半導体集積回路装置としてのDRAMでは、このような過剰電流を防止することを課題とする。
FIG. 10 is a diagram for explaining a problem in a burn-in test in a general DRAM. Referring to FIG. 10, a typical DRAM includes a
図11は、実施の形態5によるDRAMの全体構成を示す概略ブロック図である。なお、図1と同様の部分については同一の参照符号を付しその説明は適宜省略する。図11を参照して、実施の形態5によるDRAMは、BIAC検知回路(テスト電圧供給回路)173および昇圧電圧発生回路175を含む。昇圧電圧発生回路175は、昇圧電圧Vppを発生し、Vpp供給線177に与える。そして、Vpp供給線177から、昇圧電圧Vppは、行デコーダ25およびセンスアンプ列31に与えられる。行デコーダ25に昇圧電圧Vppを供給するのは、ワード線を「H」レベルで駆動するためである。また、センスアンプ列31に昇圧電圧Vppを供給するのはビット線を「H」レベルで駆動するためである。BIAC検知回路173は、複数ワード線駆動モードを検知し、パッドから、電流を制限しつつVpp供給線に昇圧電圧Vppと同じ大きさのワード線駆動用電圧(以下、「第1のテスト電圧」という)を供給する。ここで、複数ワード線駆動モードは、メモリセルトランジスタのゲート酸化膜の信頼性を試す試験であるため、/OE入力パッド15は使用しない。このため、複数ワード線駆動モードにおいて、第1のテスト電圧は、/OE入力パッド15から与えられる。
FIG. 11 is a schematic block diagram showing the overall configuration of the DRAM according to the fifth embodiment. The same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. Referring to FIG. 11, the DRAM according to the fifth embodiment includes a BIAC detection circuit (test voltage supply circuit) 173 and a boosted
図12は、実施の形態5によるDRAMの一部を示す概略図である。なお、図11と同様の部分については同一の参照符号を付しその説明を適宜省略する。図12を参照して、実施の形態5によるDRAMは、/OE入力パッド15、BIAC検知回路173、昇圧電圧発生回路175およびワードドライバ171を含む。BIAC検知回路173は、定電流源187およびPMOSトランジスタ181,183,185を含む。定電流源187は、ノードN11と接地電圧を有するノードとの間に設けられる。PMOSトランジスタ181は、ノードN10とノードN11との間に設けられる。PMOSトランジスタ183,185は、ノードN10とVpp供給線177との間に直列に接続される。PMOSトランジスタ181,183のゲートは、ノードN11に接続される。PMOSトランジスタ185のゲートには、信号/BIACが与えられる。ワードドライバ171は、Vpp供給線177に接続される。昇圧電圧発生回路175は、Vpp供給線177に接続される。
FIG. 12 is a schematic diagram showing a part of the DRAM according to the fifth embodiment. Note that portions similar to those in FIG. 11 are denoted by the same reference numerals, and description thereof is omitted as appropriate. Referring to FIG. 12, the DRAM according to the fifth embodiment includes /
複数ワード線駆動モード(バーンイン試験時)では、信号/BIACが「L」レベルになっているため、PMOSトランジスタ185はオンになっている。また、複数ワード線駆動モードにおいては、昇圧電圧発生回路175は、非活性化されている。したがって、/OE入力パッド15から、ワードドライバ171に第1のテスト電圧が与えられる。そして、ワードドライバ171は、この第1のテスト電圧をワード線WLに与える。図12には、1つのワードドライバ171および1本のワード線WLしか示していないが、実際には、複数のワードドライバおよび複数のワード線が存在し、複数ワード線駆動モードでは、これら複数のワードドライバに第1のテスト電圧が与えられ、複数のワード線に第1のテスト電圧が与えられる。ここで、PMOSトランジスタ181,183は、カレントミラー回路を構成しているため、PMOSトランジスタ185に流れる電流は、定電流源187が発生する電流に従って制限される。すなわち、複数ワード線駆動モード(バーンイン試験時)において、/OE入力パッド15から、過剰電流がVpp供給線177に流れ込むのを防止できる。なお、定電流源187およびカレントミラー回路(PMOSトランジスタ181,183)は、電流制限回路を構成する。
In the multiple word line drive mode (during burn-in test), since the signal / BIAC is at the “L” level, the
通常モードでは、信号/BIACが「H」レベルになっており、PMOSトランジスタ185はオフしている。一方、昇圧電圧発生回路175は、昇圧電圧Vppを発生し、ワードドライバ171に昇圧電圧Vppを与える。ワードドライバ171は、行アドレス信号によって選択されたワード線WLに、昇圧電圧Vppを与える。
In the normal mode, the signal / BIAC is at “H” level, and the
図13は、図12の昇圧電圧発生回路175の詳細を示す回路図である。なお、図12と同様の部分については同一の参照符号を付しその説明は適宜省略する。図13を参照して、昇圧電圧発生回路は、NAND回路189、インバータ191、キャパシタ193,195,197およびNMOSトランジスタ199,201,203,205,207,209を含む。NAND回路189の一方入力ノードには、クロック信号CLKが与えられ、他方入力ノードには、信号/BIACが与えられる。キャパシタ193の一方端は、NAND回路189の出力ノードと接続される。キャパシタ193の他方端は、NMOSトランジスタ203〜207のゲートおよびNMOSトランジスタ199,203のソースに接続される。NMOSトランジスタ199のゲートおよびドレインは、電源電圧Vccを有するノードに接続される。NMOSトランジスタ201は、電源電圧Vccを有するノードと、NMOSトランジスタ203のドレインに接続される。NMOSトランジスタ201のゲートは、NMOSトランジスタ203のドレインに接続される。インバータ191の入力ノードは、NAND回路189の出力ノードに接続される。キャパシタ195,197の一方端は、インバータ191の出力ノードに接続される。キャパシタ195の他方端は、NMOSトランジスタ207のソースおよびNMOSトランジスタ209のゲートに接続される。キャパシタ197の他方端は、NMOSトランジスタ209の一方ソース/ドレインに接続される。NMOSトランジスタ205は、電源電圧Vccを有するノードと、キャパシタ197の他方端との間に接続される。NMOSトランジスタ209の他方ソース/ドレインは、Vpp供給線177に接続される。NMOSトランジスタ207は、電源電圧Vccを有するノードとNMOSトランジスタ209のゲートとの間に設けられる。
FIG. 13 is a circuit diagram showing details of the boosted
通常モードでは、信号/BIACが「H」レベルであるため、クロック信号CLKは、キャパシタ193およびインバータ191に与えられることになる。このクロック信号CLKに応じて、Vpp供給線177に昇圧電圧Vppを発生する。複数ワード線駆動モードにおいては、信号/BIACは「L」レベルになっているため、クロック信号CLKは、キャパシタ193およびインバータ191には与えられず、昇圧電圧発生回路は非活性化される。
In the normal mode, since signal / BIAC is at “H” level, clock signal CLK is applied to
信号/BIACを発生する回路の構成は、図5および図6に示したバーンインモード検知信号発生回路と同様の回路構成である。この場合、図5のバーンインモード検知信号発生回路が発生するバーンイン検知信号/STRに相当するのが、信号/BIACであり、信号STRに相当するのが信号BIACである。 The configuration of the circuit for generating signal / BIAC is the same as that of the burn-in mode detection signal generating circuit shown in FIGS. In this case, the signal / BIAC corresponds to the burn-in detection signal / STR generated by the burn-in mode detection signal generation circuit of FIG. 5, and the signal BIAC corresponds to the signal STR.
以上のように、実施の形態5によるDRAMでは、電流制限回路(定電流源187およびPMOSトランジスタ181,183からなる)を設けているため、複数ワード線駆動モードにおいて、/OE入力パッド15から過剰電流がVpp供給線177に流れ込むのを防止できる。
As described above, the DRAM according to the fifth embodiment is provided with the current limiting circuit (consisting of the constant
(実施の形態6)
実施の形態6による半導体集積回路装置としてのDRAMの全体構成は、実施の形態5によるDRAMの全体構成(図11)と同様である。すなわち、実施の形態6によるDRAMは、実施の形態5によるDRAMを前提としている。
(Embodiment 6)
The overall configuration of the DRAM as the semiconductor integrated circuit device according to the sixth embodiment is the same as that of the DRAM according to the fifth embodiment (FIG. 11). That is, the DRAM according to the sixth embodiment is premised on the DRAM according to the fifth embodiment.
図14は、実施の形態6によるDRAMのメモリセルの詳細を示す回路図である。なお、図12と同様の部分については同一の参照符号を付しその説明は適宜省略する。図14を参照して、実施の形態6によるDRAMのメモリセルは、メモリセルトランジスタ211およびメモリセルキャパシタ213を含む。メモリセルトランジスタ211は、ビット線BLと、ストレージノードSNとの間に設けられる。メモリセルトランジスタ211のゲートは、ワード線WLに接続される。キャパシタ213の一方端はストレージノードSNに接続される。なお、メモリセルによっては、メモリセルトランジスタ211は、ビット線/BLとストレージノードSNとの間に接続される。ここで、ビット線BLとビット線/BLとは、ビット線対を構成する。実施の形態6によるDRAMでは、実施の形態5で説明したメモリセルトランジスタ211のゲート酸化膜の信頼性試験を行なうと同時に、メモリセルキャパシタ213の信頼性試験を行なうものである。すなわち、メモリセルトランジスタ211のゲート酸化膜の信頼性試験を行なうため、ワード線WLを活性化しているときに、ビット線BLの電位を「L」レベル(GNDレベル)にし、かつ、メモリセルキャパシタ213の他方端(セルプレート)を「H」レベル(Vccレベル)にする。このようにすることで、ワード線WLが活性化しているため、メモリセルキャパシタ213に十分な電位が供給され、メモリセルキャパシタ213の信頼性試験を、メモリセルトランジスタ211のゲート酸化膜の信頼性試験と同時に行なうことができる。
FIG. 14 is a circuit diagram showing details of a memory cell of a DRAM according to the sixth embodiment. Note that portions similar to those in FIG. 12 are denoted by the same reference numerals, and description thereof is omitted as appropriate. Referring to FIG. 14, the DRAM memory cell according to the sixth embodiment includes a
次に、ビット線BL(/BL)を、メモリセルキャパシタ213の信頼性試験のために、「L」レベル(「GND」レベル)にするときのDRAMの動作について詳しく説明する。図15は、実施の形態6によるDRAMの一部の詳細を示す回路図である。実施の形態6によるDRAMは、PMOSトランジスタ231,233,235およびNMOSトランジスタ221,223,225からなるセンスアンプと、OR回路239およびAND回路241からなるセンスアンプ制御回路と、NMOSトランジスタ215,217,219、OR回路237、インバータ243およびNMOSトランジスタ227,229からなるイコライズ/プリチャージ回路とを備える。また、このDRAMは、ビット線対BL,/BLを備える。図15を参照して、OR回路239の出力ノードは、PMOSトランジスタ231のゲートに接続される。OR回路239の一方入力ノードには、信号S0P1が与えられ、他方入力ノードには、信号BIACが与えられる。AND回路241の出力ノードは、NMOSトランジスタ225のゲートに接続される。AND回路241の一方入力ノードには、信号S0N1が与えられ、他方入力ノードには、信号/BIACが与えられる。OR回路237の出力ノードは、NMOSトランジスタ215〜219のゲートに接続される。OR回路237の一方入力ノードには、信号BLEQ1が与えられ、他方入力ノードには信号BIACが与えられる。NMOSトランジスタ227は、接地電圧を有するノードとプリチャージ電圧供給線VBL2との間に設けられる。NMOSトランジスタ227のゲートには、信号BIACが与えられる。NMOSトランジスタ229は、プリチャージ電圧供給線VBL1と、プリチャージ電圧供給線VBL2との間に設けられる。NMOSトランジスタ229のゲートには、インバータ243によって信号BIACを反転した信号が与えられる。
Next, the operation of the DRAM when the bit line BL (/ BL) is set to the “L” level (“GND” level) for the reliability test of the
通常モードにおいては、信号BIACが「L」レベルになり、信号/BIACが「H」レベルになっている。したがって「H」レベルのセンスアンプ活性化信号S0N1がAND回路241に与えられた場合には、信号S0N2も「H」レベルになる。一方、OR回路239に、「L」レベルのセンスアンプ活性化信号S0P1が与えられると、信号S0P2も「L」レベルになる。以上のようにして、NMOSトランジスタ225およびPMOSトランジスタ231がオンになり、センスアンプが活性化する。
In the normal mode, signal BIAC is at "L" level and signal / BIAC is at "H" level. Therefore, when “H” level sense amplifier activation signal S0N1 is applied to AND
通常モードにおいて、センスアンプ非活性化時に、信号BLEQ1が「H」レベルになるため、信号BLEQ2も「H」レベルになる。これによって、NMOSトランジスタ215〜219はすべてオンする。一方、通常モードでは、信号BIACが「L」レベルになっているため、NMOSトランジスタ227はオフし、NMOSトランジスタ229がオンする。このため、ビット線対BL,/BLには、電源電圧Vccの1/2の電圧(1/2Vcc)が供給される。すなわち、ビット線対BL,/BLをプリチャージするのである。センスアンプ活性化時(センス時)には、信号BLEQ1が「L」レベルになるため、信号BLEQ2が「L」レベルになる。これによって、NMOSトランジスタ215〜219はすべてオフになり、ビット線BLと、ビット線/BLとが切離される。ビット線BLと、ビット線/BLとが切離された後、センスが開始される。
In the normal mode, when the sense amplifier is deactivated, the signal BLEQ1 is set to the “H” level, so that the signal BLEQ2 is also set to the “H” level. As a result, the
テストモード(複数ワード線駆動モード)に入ったとき、すなわち、メモリセルトランジスタのゲート酸化膜の信頼性試験およびメモリセルキャパシタの信頼性試験を行なうときは、信号BIACが、「H」レベルになり、信号/BIACが「L」レベルになる。したがって、信号S0N2が「L」レベルになる。さらに、信号S0P2が「H」レベルになる。このようにして、テストモードに入ったときは、センスアンプは非活性化される。一方、信号BLEQ2は、「H」レベルになるため、NMOSトランジスタ215〜219のすべてがオンになる。そして、信号BIACが「H」レベルであるため、NMOSトランジスタ227がオンになり、NMOSトランジスタ229がオフになる。これによって、プリチャージ電圧供給線VBL2には、接地電圧が与えられる。すなわち、ビット線BL,/BLに接地電圧が与えられることになる。以上は、ビット線対の1組に対して説明したが、メモリセルアレイ33(図11)が備える複数のビット線対BL,/BLについても、上述したように、通常モードでは、プリチャージ電圧が供給され、テストモードでは、接地電圧が供給されることになる。
When the test mode (multiple word line drive mode) is entered, that is, when the reliability test of the gate oxide film of the memory cell transistor and the reliability test of the memory cell capacitor are performed, the signal BIAC becomes “H” level. , Signal / BIAC attains “L” level. Therefore, the signal S0N2 becomes “L” level. Further, the signal S0P2 becomes “H” level. In this way, the sense amplifier is deactivated when the test mode is entered. On the other hand, since the signal BLEQ2 becomes “H” level, all of the
以上のように、実施の形態6によるDRAMでは、実施の形態5によるDRAMを前提とし、メモリセルトランジスタのゲート酸化膜の信頼性試験を行なうときに、ビット線対BL,/BLには接地電圧を与え、かつ、セルプレートには電源電圧Vccを与える。このため、実施の形態6によるDRAMでは、メモリセルトランジスタのゲート酸化膜の信頼性試験を行なうと同時に、メモリセルキャパシタの信頼性試験も行なうことができる。また、実施の形態6によるDRAMは、実施の形態5によるDRAMを前提としているため、実施の形態5によるDRAMと同様の効果を奏する。 As described above, the DRAM according to the sixth embodiment is premised on the DRAM according to the fifth embodiment, and when the reliability test of the gate oxide film of the memory cell transistor is performed, the bit line pair BL, / BL has a ground voltage. And the power supply voltage Vcc is applied to the cell plate. Therefore, in the DRAM according to the sixth embodiment, the reliability test of the memory cell capacitor can be performed simultaneously with the reliability test of the gate oxide film of the memory cell transistor. Further, since the DRAM according to the sixth embodiment is premised on the DRAM according to the fifth embodiment, the same effects as the DRAM according to the fifth embodiment are obtained.
1 /CAS入力パッド、3 /RAS入力パッド、5 /W入力パッド、7 アドレス信号入力パッド群、9 外部電源電圧入力パッド群、11 接地電圧入力パッド群、13 データ入出力パッド群、15 /OE入力パッド、17 クロック発生回路、19 intVcc発生ユニット、21,149 論理ゲート、23 行および列アドレスバッファ、25 行デコーダ、27 列デコーダ、29 入出力回路、31 センスアンプ列、32,34,36,38,193〜197 キャパシタ、33 メモリセルアレイ、35 入力バッファ、37 出力バッファ、41,155,157 電源パッド、43,45,245 電圧降下回路(VDC)、47,49,67〜85,103〜109,139,163,169,181〜185,231〜235 PMOSトランジスタ、51,159,161 外部電源電圧供給線、53,55,247 内部電源電圧供給線、57,187 定電流源、59 Vrefa発生回路、61 Vrefp発生回路、63,65 差動アンプ部、87,89,97〜101,131,133,153,165,199〜209,215〜229 NMOSトランジスタ、91 抵抗素子、93,95 差動アンプ、111,241 AND回路、113 アドレス信号入力パッド、115 スーパーVIH検知回路、117〜121,189 NAND回路、123〜127,141,143,151,191,243 インバータ、129 入力保護回路、145 リセット回路、147 遅延回路、171 ワードドライバ、173 BIAC検知回路、175 昇圧電圧発生回路、177 Vpp供給線、211 メモリセルトランジスタ、213 メモリセルキャパシタ、237,239 OR回路、167 パッド。 1 / CAS input pad, 3 / RAS input pad, 5 / W input pad, 7 address signal input pad group, 9 external power supply voltage input pad group, 11 ground voltage input pad group, 13 data input / output pad group, 15 / OE Input pad, 17 clock generation circuit, 19 intVcc generation unit, 21,149 logic gate, 23 row and column address buffer, 25 row decoder, 27 column decoder, 29 input / output circuit, 31 sense amplifier row, 32, 34, 36, 38,193-197 Capacitor, 33 Memory cell array, 35 Input buffer, 37 Output buffer, 41, 155, 157 Power supply pad, 43, 45, 245 Voltage drop circuit (VDC), 47, 49, 67-85, 103-109 , 139, 163, 169, 181 to 185, 231 235 PMOS transistor, 51, 159, 161 External power supply voltage supply line, 53, 55, 247 Internal power supply voltage supply line, 57, 187 Constant current source, 59 Vrefa generation circuit, 61 Vrefp generation circuit, 63, 65 Differential amplifier section 87, 89, 97-101, 131, 133, 153, 165, 199-209, 215-229 NMOS transistor, 91 resistance element, 93, 95 differential amplifier, 111, 241 AND circuit, 113 address signal input pad, 115 Super VIH detection circuit, 117-121,189 NAND circuit, 123-127,141,143,151,191,243 inverter, 129 input protection circuit, 145 reset circuit, 147 delay circuit, 171 word driver, 173 BIAC detection circuit 1 5 step-up voltage generator, 177 Vpp supply line, 211 a memory cell transistor, 213 a memory cell capacitor, 237, 239 OR circuit, 167 a pad.
Claims (4)
前記各行に対応して配置され、各々に対応の前記メモリセルが接続される複数のワード線と、
前記各ワード線に対応して設けられる複数のドライバ手段と、
信頼性評価のためのテストモードにおいて、外部電源電圧に基づいて、第1のテスト電圧を、電圧供給線を介して前記各ドライバ手段に与えるテスト電圧供給手段と、
前記テストモード以外の通常モードにおいて、昇圧電圧を発生し、その昇圧電圧を前記ドライバ手段に与える昇圧電圧発生手段とを備え、
前記通常モードにおいては、選択された前記ワード線に対応する前記ドライバ手段は、前記昇圧電圧に基づいて、対応する前記ワード線に電圧を供給し、
前記テストモードにおいては、前記各ドライバ手段は、前記第1のテスト電圧に基づいて、対応する前記ワード線に電圧を供給し、
前記テスト電圧供給手段は、
前記電圧供給線に流れ込む電流を制限する電流制限手段を含む、半導体集積回路装置。 A plurality of memory cells arranged in a matrix of rows and columns;
A plurality of word lines arranged corresponding to each row and connected to the corresponding memory cells;
A plurality of driver means provided corresponding to each word line;
A test voltage supply means for supplying a first test voltage to each of the driver means via a voltage supply line based on an external power supply voltage in a test mode for reliability evaluation;
In a normal mode other than the test mode, a boosted voltage generating means for generating a boosted voltage and supplying the boosted voltage to the driver means;
In the normal mode, the driver means corresponding to the selected word line supplies a voltage to the corresponding word line based on the boosted voltage,
In the test mode, each driver means supplies a voltage to the corresponding word line based on the first test voltage,
The test voltage supply means includes
A semiconductor integrated circuit device comprising current limiting means for limiting a current flowing into the voltage supply line.
定電流を発生する定電流源と、
カレントミラー手段とを含む、請求項1に記載の半導体集積回路装置。 The current limiting means includes
A constant current source for generating a constant current;
2. The semiconductor integrated circuit device according to claim 1, further comprising current mirror means.
前記各メモリセルは、
メモリセルトランジスタと、
メモリセルキャパシタとを含み、
前記メモリセルトランジスタの制御電極は、対応する前記ワード線に接続され、前記メモリセルトランジスタの第1電極は、対応する前記ビット線対の、対応するビット線に接続され、前記メモリセルトランジスタの第2電極は、前記メモリセルキャパシタの一方端に接続され、
前記テストモードにおいて、前記各メモリセルキャパシタの他方端には第2のテスト電圧が与えられ、前記各ビット線対には接地電圧が与えられる、請求項1に記載の半導体集積回路装置。 A plurality of bit line pairs arranged corresponding to the respective columns and connected to the memory cells in the corresponding columns;
Each memory cell has
A memory cell transistor;
Including a memory cell capacitor,
The control electrode of the memory cell transistor is connected to the corresponding word line, the first electrode of the memory cell transistor is connected to the corresponding bit line of the corresponding bit line pair, and the first electrode of the memory cell transistor Two electrodes are connected to one end of the memory cell capacitor,
2. The semiconductor integrated circuit device according to claim 1, wherein a second test voltage is applied to the other end of each memory cell capacitor and a ground voltage is applied to each bit line pair in the test mode.
前記各ビット線対を所定電位に設定するイコライズ/プリチャージ手段と、
前記テストモードにおいて、前記各センスアンプの動作を停止させるセンスアンプ制御手段とをさらに備え、
前記イコライズ/プリチャージ手段は、前記テストモードでは、前記各ビット線対を接地電位にする、請求項3に記載の半導体集積回路装置。 A plurality of sense amplifiers provided corresponding to the respective bit line pairs and amplifying a potential difference between the bit lines of the corresponding bit line pairs;
Equalizing / precharging means for setting each bit line pair to a predetermined potential;
In the test mode, further comprising sense amplifier control means for stopping the operation of each sense amplifier,
4. The semiconductor integrated circuit device according to claim 3, wherein said equalize / precharge means sets each bit line pair to a ground potential in the test mode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006132921A JP2006260766A (en) | 2006-05-11 | 2006-05-11 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006132921A JP2006260766A (en) | 2006-05-11 | 2006-05-11 | Semiconductor integrated circuit device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17383896A Division JP3839873B2 (en) | 1996-07-03 | 1996-07-03 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006260766A true JP2006260766A (en) | 2006-09-28 |
Family
ID=37099787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006132921A Pending JP2006260766A (en) | 2006-05-11 | 2006-05-11 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006260766A (en) |
-
2006
- 2006-05-11 JP JP2006132921A patent/JP2006260766A/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |