JP2006260200A - 半導体レイアウトモジュールの自動配置方法 - Google Patents

Abstract

【課題】 タイミング制約を考慮しつつ、セル配置を容易に行うことができる半導体レイアウトモジュールの自動配置方法を実現する。
【解決手段】 本発明の半導体レイアウトモジュールの自動配置方法は、ネットリストの接続情報に従って生成される配線の特定方向の配線長Ｌｈを求める抽出ステップ２１と、Ｌｈを基準長Ｌ０と比較し判定する判定ステップ２２と、Ｌｈ≧Ｌ０である場合に、部分配線を形成する複数の配線層における単位長抵抗と複数の配線層に対応した重み係数α1、β1とに基づいて、第１の換算抵抗値を算出する換算ステップ２４と、Ｌｈ＜Ｌ０である場合に、重み係数α0、β0と単位長抵抗とに基づいて、第２の換算抵抗値を算出する換算ステップ２３と、Ｌｈと第１または第２の換算抵抗値とに基づいて、タイミング制約と比較すべき配線の遅延量を算出する遅延推定ステップ２５を有する。
【選択図】 図２

Description

本発明は、自動配置配線ツールにおける半導体レイアウトモジュールの自動配置方法に関する。

半導体装置の設計においては、大容量の汎用メモリや、アナログ素子を多用する一部の特殊なものを除いて、セルライブラリやＩＰライブラリを利用した自動配置配線ツールが用いられる。半導体装置の設計工程は、ネットリストを生成する論理設計工程と、ネットリストに従って具体的なチップレイアウトを生成するレイアウト設計工程に大別され、レイアウト設計工程には、セル配置、概略配線、ＥＣＯ、詳細配線などのステップ（例えば、特許文献１を参照。）がある。

ところで、従来の自動配置配線ツールを用いたレイアウト設計工程では、ＥＣＯステップで、配線遅延を考慮したタイミングドリブンシミュレーションによってタイミング制約を満たすように回路修正、セル配置の変更などが行われる。このため、セル配置ステップでの半導体レイアウトモジュールの配置状況によっては、ＥＣＯステップでの処理時間が大幅に増加するという問題があった。特に、システムが大規模、複雑でタイミング制約が厳しい場合には、ＥＣＯステップが現実的な処理時間で終了しないという問題（例えば、特許文献２を参照。）があった。

近年、半導体プロセス技術の微細化に伴って、ＳｏＣ（System On Chip）と呼ばれる大規模システムが開発されるようになっており、ＥＣＯステップでの処理時間の問題は、今後、ますます重要になっていくと思われる。
特開２００４−１５７６２７号公報（第４頁、図５） 特開２００３−４４５３６号公報（第２〜３頁、）

本発明は、タイミング制約を考慮しつつ、セル配置を容易に行うことができる半導体レイアウトモジュールの自動配置方法を提供する。

本発明の一態様によれば、要求されるタイミング制約を満たしつつ、ネットリストに従って半導体装置のレイアウトを自動生成する配置配線ツールにおける半導体レイアウトモジュールの自動配置方法であって、前記ネットリストの接続情報に従って生成される配線の特定方向に沿った部分配線を抽出し、前記部分配線の長さの合計を前記特定方向における配線長とする抽出ステップと、前記配線長をあらかじめ定められた基準長と比較し判定する判定ステップと、前記判定ステップで前記配線長が前記基準長以上である場合に、前記部分配線を形成する複数の配線層における単位長さあたりの抵抗値と前記複数の配線層に対応した第１の重み係数とに基づいて、前記特定方向における単位長さあたりの第１の換算抵抗値を算出する第１の換算ステップと、前記判定ステップで前記配線長が前記基準長未満である場合に、前記第１の重み係数とは異なる第２の重み係数と前記単位長さあたりの抵抗値とに基づいて、前記特定方向における単位長さあたりの第２の換算抵抗値を算出する第２の換算ステップと、前記配線長と前記第１または前記第２の換算抵抗値とに基づいて、前記タイミング制約と比較すべき前記配線の遅延量を算出する遅延推定ステップを有することを特徴とする半導体レイアウトモジュールの自動配置方法が提供される。

本発明の別の一態様によれば、要求されるタイミング制約を満たしつつ、ネットリストに従って半導体装置のレイアウトを自動生成する配置配線ツールにおける半導体レイアウトモジュールの自動配置方法であって、前記ネットリストの接続情報に従って生成される配線の特定方向に沿った部分配線を抽出し、前記部分配線の長さの合計を前記特定方向における配線長とする抽出ステップと、前記配線長をあらかじめ定められた基準長と比較し判定する判定ステップと、前記判定ステップで前記配線長が前記基準長以上である場合に、前記部分配線を形成する第１の配線層における単位長さあたりの抵抗値を前記特定方向における単位長さあたりの第１の換算抵抗値とする第１の換算ステップと、前記判定ステップで前記配線長が前記基準長未満である場合に、前記部分配線を形成する第２の配線層における単位長さあたりの抵抗値を前記特定方向における単位長さあたりの第２の換算抵抗値とする第２の換算ステップと、前記配線長と前記第１または前記第２の換算抵抗値とに基づいて、前記タイミング制約と比較すべき前記配線の遅延量を算出する遅延推定ステップを有することを特徴とする半導体レイアウトモジュールの自動配置方法が提供される。

本発明によれば、タイミング制約を考慮したセル配置を容易に行うことができるので、レイアウト設計における開発期間を大幅に短縮することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法を示すフロー図である。ここでは、一例として、自動配置配線ツールを使用した半導体装置の設計工程におけるセル配置ステップおよび概略配線ステップに対して、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法を適用する場合を説明する。

本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法は、初期配置ステップ１１、遅延算出ステップ１２、制約チェックステップ１３、および配置修正ステップ１４を備えている。

初期配置ステップ１１では、論理設計で生成されたネットリストに従って、セルライブラリから半導体レイアウトモジュール（以下、「セル」という。）が選択され、指定されたセル領域に配置される。

セル領域は複数の矩形領域として半導体装置上の座標で指定され、セルはネットリストでの論理的な緊密度と出現順に基づいて配置される。初期配置ステップ１１では、配線遅延によるタイミング制約違反などの設計上の制約は考慮されない。

遅延算出ステップ１２では、ネットリストの接続情報に基づいて、各ネットに対応する配線の抵抗値と配線長とによってそれぞれの配線経路における配線遅延の推定値が算出される。

この段階での概略配線では、配線経路の詳細な座標値や配線の各部分配線がどの配線層に割り当てられるかなどは設定されないので、遅延算出ステップ１２では、接続される入力および出力ポートの座標値とその配線に使用される可能性がある配線層の単位長さあたりの抵抗値（以下、「単位長抵抗」という。）とから配線遅延の推定値が算出される。

制約チェックステップ１３では、あらかじめ設定されているタイミング制約と遅延算出ステップ１２で推定された全ネットの配線遅延（以下、「遅延情報」という。）とが比較され、タイミング制約に違反するネット（以下、「違反ネット」という。）が判定される。

遅延情報にタイミング制約の違反がない場合（“ＭＥＴ”）には、遅延情報がネットリストに追加され、実行が終了する。

その後、追加された遅延情報をもとにイベントドリブンシミュレーションなどを用いて配線遅延のより詳細な影響を調べてセル配置をさらに修正するＥＣＯステップが実行される。

制約チェックステップ１３で違反ネットが見つかった場合（“ＶＩＯＬＡＴＥＤ”）には、配置修正ステップ１４で、違反ネットの配線遅延が短くなるように関連するセルの配置が変更される。

ここで、このセル配置の変更に伴って他のネットでタイミング制約の違反が生じないよう、配置が他に変更されるセルは、関連するネットの配線遅延がタイミング制約に対して十分に余裕のあるセルが選択される。

このようなタイミングに余裕のあるセルがネットリスト内に存在しない場合には、違反ネットをドライブするトランジスタのドライバビリティの増強や違反ネットの途中にバッファを追加するなどの回路修正がネットリストに対して行われる。

図２は、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップ１２を示す詳細フロー図である。また、図３は、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップ１２を説明するためのレイアウト図である。

以下、一例として、図３に示した２つの初期配線について、図２に示した各ステップの詳細動作を説明する。

はじめに、図３に示したセル配置と初期配線について説明する。
ｚ個の半導体レイアウトモジュール１〜ｚ（以下、「セル１〜ｚ」という。）が、初期配置ステップ１１で、４列のセル領域３１〜３４に配置されている。セル領域３１〜３４は、セルを垂直方向に隣接して配置できるよう設定された矩形領域で、水平方向に配線領域３７〜３９を挟んでほぼ等間隔の配置ピッチで設定されている。

セル領域３１に配置されたセル１の出力ポート１（図３には“×”印で示した。以下、入力ポートおよび出力ポートは同様である。）には水平方向に沿った部分配線３５ａ（図３には太い実線で示した。以下、水平方向の部分配線は同様である。）の一端が接続され、部分配線３５ａの他端には垂直方向に沿った部分配線３５ｂ（図３には太い破線で示した。以下、垂直方向の部分配線は同様である。）の一端が接続され、部分配線３５ｂの他端には水平方向に沿った部分配線３５ｃの一端が接続され、部分配線３５ｃの他端はセル領域３３に配置されたセルｍの入力ポートｍへ接続されている。

セル領域３１に配置されたセル２の出力ポート２には水平方向に沿った部分配線３６ａの一端が接続され、部分配線３６ａの他端には垂直方向に沿った部分配線３６ｂの一端が接続され、部分配線３６ｂの他端には水平方向に沿った部分配線３６ｃの一端が接続され、部分配線３６ｃの他端はセル領域３４に配置されたセルｎの入力ポートｎへ接続されている。

遅延算出ステップ１２の段階ではまだ詳細な割り当てはされないが、水平方向の部分配線３５ａおよび３５ｃには２種類の配線層、Ｍ０およびＭ２が使用され、垂直方向の部分配線３５ｂには１種類の配線層、Ｍ１が使用される。

Ｍ０の使用はセル１〜ｚへの接続部分を除いて配線領域３７〜３９に限定され、Ｍ１の使用は配線領域３７〜３９に限定されている。これに対して、Ｍ２はセル領域３１〜３４を通過して配置することができる。

下層の配線層Ｍ０は、通常、上層の配線層Ｍ２より単位長抵抗が大きいため、短い配線にはＭ０が使用され、より長い配線にはＭ２が使用される。しかし、この配線層の割り当ては、この段階では設定されていない。

Ｍ０の単位長抵抗がＭ２より大きいのは、Ｍ２に比べ配線が細いことと、高抵抗の材料、例えば、タングステン（Ｗ）などが使用されるためである。

次に、上述した初期配線に対して配線遅延の推定を行う遅延算出ステップ１２について説明する。
本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップ１２は、図２に示したように、Ｌｈ抽出ステップ２１、Ｌｈ判定ステップ２２、２つのＴｈ換算ステップ２３および２４、遅延推定ステップ２５、および終了判定ステップ２６を備えている。

Ｌｈ算出ステップでは、まず、水平方向の部分配線３５ａおよび３５ｃが抽出され、これらの水平方向に沿った長さの合計が水平方向の配線長Ｌｈ１として算出される。

Ｌｈ判定ステップ２２では、あらかじめ定められた基準となる配線長Ｌ０とＬｈ１とが比較され、Ｌｈ１がＬ０より短ければ（“Ｌｈ＜Ｌ０”）、実行はＴｈ換算ステップ２３へ移行する。また、Ｌｈ１がＬ０以上（“Ｌｈ≧Ｌ０”）であれば、実行はＴｈ換算ステップ２４へ移行する。

Ｔｈ換算ステップ２３では、Ｍ０およびＭ２の単位長抵抗とＬｈ１とから部分配線３６ａおよび３６ｃの単位長さあたりの換算抵抗値（以下、「Ｔｈ」という。）が以下の式に従って算出される。
Ｔｈ ＝ α0・Ｔｍ０ ＋ β0・Ｔｍ１
α0 ＋ β0 ＝ １ ……………………（１）
ここで、Ｔｍ０はＭ０の単位長抵抗、Ｔｍ１はＭ２の単位長抵抗を表し、α0およびβ0は単位長抵抗の比率などによって設定される重み係数で、例えば、Ｔｍ０＞Ｔｍ１であれば、
α0 ＜ β0 ……………………（２）
となるよう設定される。

Ｔｈ換算ステップ２４では、Ｔｈ換算ステップ２３と同様に、以下の式に従ってＴｈが算出される。
Ｔｈ ＝ α1・Ｔｍ０ ＋ β1・Ｔｍ１
α0 ＋ β0 ＝ １ ……………………（３）
ここで、α1およびβ1は、α0およびβ0とは値の異なる重み係数で、例えば、Ｔｍ０＞Ｔｍ１であれば、
α1 ＜ α0
β1 ＞ β0 ……………………（４）
となるよう設定される。

（４）式は、長い配線にはより単位長抵抗の小さいＭ２を多く割り当てることに対応している。

遅延推定ステップ２５では、Ｔｈ換算ステップ２３または２４で算出されたＴｈを用いて、以下の式に従って、配線遅延の推定値τが算出される。
τ ＝ Ｌｈ１・Ｔｈ ＋ Ｌｖ１・Ｔｖ ……………………（５）
ここで、Ｌｖ１は、図３に示したように、垂直方向に沿った部分配線３５ｂの配線長であり、ＴｖはＭ１の単位長抵抗を表している。

終了判定ステップ２６では、ネットリストにあるすべてのネットに対して処理が終了したかが判定される。まだ、τが算出されていないネットがあれば（“ＮＧ”）、例えば、図３のセル２からセルｎへの配線のτが算出されていなければ、上述したＬｈ抽出ステップ２１に戻って、部分配線３６ａ〜３６ｃに対して水平方向に沿った配線長Ｌｈ２が抽出され、これをもとに、上述したＬｈ１と同様に、τが算出される。

すべてのネットに対するτが算出されると（“ＯＫ”）、これらが遅延情報としてネットリストに格納され、遅延算出ステップ１２が終了する。

そして、図１で説明したように、制約チェックステップ１３で遅延情報とタイミング制約が比較され、もし、制約違反があれば、配置修正ステップ１４でセルの配置が変更される。

例えば、図３に示したセルｎへの配線がタイミング制約に違反している場合には、タイミング制約に対して十分な余裕のあるセル領域３２のセルｋとの交換が試みられる。このセル交換によって、新たな制約違反が生じなければ、実行は終了する。

上述した本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法では、より長い配線により単位長抵抗の小さい配線層を割り当てる場合に、複数配線を使用する水平方向に沿った配線長Ｌｈを基準長Ｌ０と比較することで、配線遅延の推定方法を動的に変更している。これにより、後のＥＣＯステップでタイミング制約違反となる可能性を大幅に低下させている。

次に、配線が分岐する場合の本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法について説明する。図４は、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップ１２を説明するための別のレイアウト図である。ここで、ポートや配線の記法は図３と同様なので説明は省略する。

ｚ個のセル１〜ｚが、図３と同様に、４列のセル領域４１〜４４に配置されている。

セル領域４１に配置されたセル１の出力ポート１には水平方向に沿った部分配線４５ａの一端が接続され、部分配線４５ａの他端には垂直方向に沿った部分配線４５ｄの一端が接続され、部分配線４５ｄの他端には水平方向に沿った部分配線４５ｅの一端が接続され、部分配線４５ｅの他端はセル領域４４に配置されたセルｎの入力ポートｎへ接続されている。

部分配線４５ａの途中にある分岐点４６には垂直方向に沿った部分配線４５ｂの一端が接続され、部分配線４５ｂの他端には水平方向に沿った部分配線４５ｃの一端が接続され、部分配線４５ｃの他端はセル領域４３に配置されたセルｍの入力ポートｍへ接続されている。

図４に示したように、分岐配線がある場合のＬｈ抽出ステップ２１では、セルｍへの配線の水平方向に沿った配線長Ｌｈ１と、セルｎへの配線の水平方向に沿った配線長Ｌｈ２が別々に抽出される。

そして、Ｌｈ１およびＬｈ２に対して、それぞれ、Ｌｈ判定ステップ２２〜遅延推定ステップ２５が実行される。Ｌｈ判定ステップ２２以降の各ステップの動作は、図３と同様なので説明は省略する。

遅延算出ステップ１２が終了すると制約チェックステップ１３で、Ｌｈ１およびＬｈ２に対応するτがそれぞれ判定され、判定結果に従って、配置修正ステップ１４が実行される。例えば、図４に示したＬｈ２が制約違反に該当した場合には、図３と同様に、セル領域４４のセルｎとセル領域４２のセルｋとの交換が試みられる。

このように、分岐配線に対しては、その分岐ごとに水平方向に沿った配線長を算出し、それぞれに対して、（１）〜（５）式を適用してセルの配置を最適化することができる。

次に、配線が複数の入力ポートに順次接続される場合の本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法について説明する。図５は、本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップ１２を説明するための別のレイアウト図である。ここで、ポートや配線の記法は図３と同様なので説明は省略する。

ｚ個のセル１〜ｚが、図３と同様に、４列のセル領域５１〜５４に配置されている。

セル領域５１に配置されたセル１の出力ポート１には水平方向に沿った部分配線５５ａの一端が接続され、部分配線５５ａの他端には垂直方向に沿った部分配線５５ｂの一端が接続され、部分配線５５ｂの他端には水平方向に沿った部分配線５５ｃの一端が接続され、部分配線５５ｃの他端はセル領域５４に配置されたセルｎの入力ポートｎへ接続されている。

部分配線５５ｃの途中には、セル領域５２に配置されたセルｋの入力ポートｋ、およびセル領域５３に配置されたセルｍの入力ポートｍが接続されている。

入力ポートｋ、ｍ、およびｎが連続して順次接続される場合のＬｈ抽出ステップ２１では、図５に示したように、セルｋ、ｍ、およびｎへの水平方向に沿った配線長Ｌｈ１〜Ｌｈ３が別々に抽出される。

そして、Ｌｈ１〜Ｌｈ３に対して、それぞれ、Ｌｈ判定ステップ２２〜遅延推定ステップ２５が実行される。Ｌｈ判定ステップ２２以降の各ステップの動作は、図３と同様なので説明は省略する。

遅延算出ステップ１２が終了すると制約チェックステップ１３で、Ｌｈ１〜Ｌｈ３に対応するτがそれぞれ判定され、判定結果に従って、配置修正ステップ１４が実行される。例えば、図５に示したＬｈ３が制約違反に該当した場合には、図３と同様に、セル領域５４のセルｎとセル領域５１のセルｉとの交換が試みられる。

このように、複数の入力ポートに連続して接続されている配線に対しては、入力ポートごとに水平方向に沿った配線長を算出し、それぞれに対して、（１）〜（５）式を適用してセルの配置を最適化することができる。

上記実施例によれば、タイミング制約を考慮したセル配置を容易に行うことができ、タイミングドリブンシミュレーションにおける制約違反によるセル配置の修正回数を削減できるので、レイアウト設計における開発期間を大幅に短縮することができる。

上述の実施例では、Ｔｈは重み係数α、βによる単位長抵抗Ｔｍ０、Ｔｍ１の線形結合で算出される（（１）および（３）式）としたが、本発明はこれに限られるものではなく、例えば、Ｌｈ＜Ｌ０ではα＝０とし、Ｌｈ≧Ｌ０ではβ＝０として、配線遅延を推定しても良い。

また、原理的には、線形結合でなく、Ｔｈをα、β、Ｔｍ０、およびＴｍ１の関数として算出することも可能である。

さらに、上述の実施例では、基準長を直接配線長と比較しているが、本発明はこれに限られるものではなく、例えば、図３に示したように、セル領域３１〜３４がほぼ等間隔で配置されている場合には、そのカラム数、つまり、セル領域３１〜３４の配置ピッチの整数倍で基準長を与えることもできる。

さらに、上述の実施例では、水平方向の配線層に対してその換算抵抗値を算出しているが、本発明はこれに限られるものではない。

さらに、上述の実施例では、２つの配線層Ｍ０およびＭ２に対して（１）式または（３）式を適用するとしたが、本発明はこれに限られるものではなく、例えば、３層以上の配線層に対して、複数の基準長を設定して、配線層の単位長抵抗値と重み係数との関数として（１）式または（３）式を拡張することもできる。

さらに、上述の実施例では、Ｍ０の単位長抵抗はＭ２のそれより大きいとしたが、本発明はこれに限られるものではない。

さらに、上述の実施例では、１つの出力ポートからの配線について説明したが、本発明はこれに限られるものではなく、例えば、１つのネットに複数の出力ポートが接続される場合には、それぞれについて、独立に、（１）式または（３）式を適用してその配線遅延を算出すればよい。

さらに、上述の実施例では、自動配置配線ツールを用いたレイアウト設計におけるセル配置ステップに適用されるとしたが、本発明はこれに限られるものではなく、例えば、ロジックシミュレーションと組み合わせて、カスタムレイアウト設計で用いるセミオートの自動配置配線ツールを構成することもできる。

本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法を示すフロー図。 本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップを示す詳細フロー図。 本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップを説明するためのレイアウト図。 本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップを説明するための別のレイアウト図。 本発明の実施例に係わる半導体レイアウトモジュールの自動配置方法における遅延算出ステップを説明するための別のレイアウト図。

符号の説明

１１ 初期配置ステップ
１２ 遅延算出ステップ
１３ 制約チェックステップ
１４ 配置修正ステップ
２１ Ｌｈ抽出ステップ
２２ Ｌｈ判定ステップ
２３、２４ Ｔｈ換算ステップ
２５ 遅延推定ステップ
２６ 終了判定ステップ
３１〜３４、４１〜４４、５１〜５４ セル領域
３５ａ〜３５ｃ、３６ａ〜３６ｃ、４５ａ〜４５ｅ、５５ａ〜５５ｃ 部分配線
３７〜３９ 配線領域

Claims (4)

1. 半導体レイアウトモジュールの自動配置方法であって、
   ネットリストの接続情報に従って生成される配線の特定方向に沿った部分配線を抽出し、前記部分配線の長さの合計を前記特定方向における配線長とする抽出ステップと、
   前記配線長をあらかじめ定められた基準長と比較し判定する判定ステップと、
   前記判定ステップで前記配線長が前記基準長以上である場合に、前記部分配線を形成する複数の配線層における単位長さあたりの抵抗値と前記複数の配線層に対応した第１の重み係数とに基づいて、前記特定方向における単位長さあたりの第１の換算抵抗値を算出する第１の換算ステップと、
   前記判定ステップで前記配線長が前記基準長未満である場合に、前記第１の重み係数とは異なる第２の重み係数と前記単位長さあたりの抵抗値とに基づいて、前記特定方向における単位長さあたりの第２の換算抵抗値を算出する第２の換算ステップと、
   前記配線長と前記第１または前記第２の換算抵抗値とに基づいて、タイミング制約と比較すべき前記配線の遅延量を算出する遅延推定ステップを有することを特徴とする半導体レイアウトモジュールの自動配置方法。
2. 半導体レイアウトモジュールの自動配置方法であって、
   ネットリストの接続情報に従って生成される配線の特定方向に沿った部分配線を抽出し、前記部分配線の長さの合計を前記特定方向における配線長とする抽出ステップと、
   前記配線長をあらかじめ定められた基準長と比較し判定する判定ステップと、
   前記判定ステップで前記配線長が前記基準長以上である場合に、前記部分配線を形成する第１の配線層における単位長さあたりの抵抗値を前記特定方向における単位長さあたりの第１の換算抵抗値とする第１の換算ステップと、
   前記判定ステップで前記配線長が前記基準長未満である場合に、前記部分配線を形成する第２の配線層における単位長さあたりの抵抗値を前記特定方向における単位長さあたりの第２の換算抵抗値とする第２の換算ステップと、
   前記配線長と前記第１または前記第２の換算抵抗値とに基づいて、タイミング制約と比較すべき前記配線の遅延量を算出する遅延推定ステップを有することを特徴とする半導体レイアウトモジュールの自動配置方法。
3. 前記抽出ステップ、前記判定ステップ、前記第１または前記第２の換算ステップ、および前記遅延推定ステップにより前記ネットリストのすべてのネットに対して前記遅延量を算出し、遅延情報として生成する遅延算出ステップと、
   前記タイミング制約と前記遅延情報を比較し、制約違反を判定する制約チェックステップと、
   前記制約チェックステップで前記遅延情報に制約違反がある場合に、該当する前記ネットが接続されている前記半導体レイアウトモジュールの配置を変更する配置修正ステップをさらに有することを特徴とする請求項１または請求項２に記載の半導体レイアウトモジュールの自動配置方法。
4. 配線領域を挟んで前記特定方向にほぼ等間隔で繰り返し設定された矩形領域へ前記ネットリストに従って前記半導体レイアウトモジュールを隣接して配置する初期配置ステップをさらに有し、
   前記基準長は、前記配置ピッチの整数倍であることを特徴とする請求項１または請求項２に記載の半導体レイアウトモジュールの自動配置方法。

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