JP2006235517A - 表示パネル駆動装置および接続ケーブル - Google Patents

Abstract

【課題】 高速伝送することができるとともに、低コストにより伝送路長を長くすることができるケーブルを用いることによって、各部品の集積化を図り、小型化および軽量化により製造コストを低減させる表示パネル駆動装置を提供すること。
【解決手段】 表示パネル駆動装置１００は、シリアライザやデシリアライザなどのＰＤＰ１０の表示制御に関する所定の動作を行う複数の動作手段と、各動作手段を接続するとともに、所定の動作を行う際に当該各動作手段間における各種のデータを伝送する接続ケーブルＣと、を備え、接続ケーブルＣが、撓可性を備えた絶縁体によって被覆され、並設された複数の導線Ｍを有し、隣接する導線Ｍ間の並設されているピッチを示す並設ピッチＰを変化させて当該導線Ｍを並設している構成を有している。
【選択図】 図６

Description

本願は、ＰＤＰなどの表示装置の信号伝送用のケーブルに関する技術分野に属する。

近年、表示装置の大型化に伴って薄型のものが要求され、各種の薄型表示装置が実用化されており、最近では、ＣＲＴ（Cathode-Ray Tube）や液晶ディスプレイなどの他に、プラズマディスプレイパネル（以下、「ＰＤＰ（Plasma Display Panel）」という。）という自発光型のディスプレイも実用化され、普及しつつある。このような状況下において、ＰＤＰなどの表示装置においては、製造コストを低減させるとともに、小型化および軽量化を図るため、制御基板をはじめとする各種の基板その他の部品間を接続するケーブルについても各種の開発が進んでいる。

従来、液晶表示装置には、基板その他の部品間における結線には、フラットケーブル（「フレキシブルフラットケーブル」ともいう。）と呼ばれる、樹脂皮膜で被覆された導線を帯状に束ねたケーブルが用いられ、特に、このフラットケーブルは、液晶表示パネルと電極端子間を接続するようになっている。

一方、ＰＤＰなどの高画質を特徴とする映像機器においては、一定周期内において、より多くのデータを伝送する必要、すなわち、高速伝送を行う必要があるため、一般的には、フレキシブルプリント配線板（ＦＰＣ）と呼ばれる配線を用いて各種の装置内における部品間の接続し、各部品間における高速伝送を行うようになっている。

しかしながら、高速伝送を行う表示装置に上述のフラットケーブルを用いる場合にあっては、伝送路長を長くすると、隣接チャンネル間やＧＮＤ（アース線）との関係において静電容量結合が発生し、フラットケーブル内において他の伝送路とのクロストークおよび当該各伝送線路における静電容量の変化が生じるため、当該フラットケーブルを長くすることができず、基板その他の部品の集積化を図るには限界がある。

また、同様に高速伝送を行う表示装置に上述のフレキシブルプリント配線板を用いる場合にあっては、集積化を行うために伝送路長を長くすることができるものの、当該フレキシブルプリント配線板の伝送路長を長くすると製造コストが嵩み、小型化および軽量化させて製造コストを低減させることが難しい。

そこで、本願は、上記の課題の一例を解決するものとして、高速伝送することができるとともに、低コストにより伝送路長を長くすることができるケーブルを用いることによって、各部品の集積化を図り、小型化および軽量化により製造コストを低減させることのできる表示装置を提供することにある。

上記の課題を解決するために、本願に係る請求項１に記載の発明は、表示パネルを駆動する駆動制御装置であって、前記表示パネルの表示制御に関する所定の動作を行う複数の動作手段と、前記各動作手段間を接続し、当該動作手段が所定の動作を行う際に各種のデータを伝送する複数の導線を有する接続ケーブルと、を備え、前記各導線が、撓可性を備えた絶縁体によって被覆されているとともに隣接する導線間の並設されているピッチを示す並設ピッチを変化させて並設されている構成を有している。

また、請求項１２に記載の発明は、表示パネルの表示制御に関する所定の動作を行う複数の動作手段を接続するための接続ケーブルであって、前記各動作手段を接続するとともに、前記所定の動作を行う際に当該各動作手段間における各種のデータを伝送する並設された複数の導線と、前記各導線を被覆する絶縁体と、前記導線の両端に設けられ、前記各動作手段と接続される電極と、を備え、前記導線が、隣接する導線間の並設されているピッチを示す並設ピッチを変化させて並設されている構成を有している。

次に、本願に好適な実施の形態について、図面に基づいて説明する。なお、以下に説明する実施の形態は、ＰＤＰを駆動する表示パネル駆動装置について本願の駆動制御装置を適用した場合の実施形態である。

まず、図１を用いて本実施形態における表示パネル駆動装置の一実施形態について説明する。なお、図１は、本実施形態における表示パネル駆動装置を示すブロック図である。

本実施形態の表示パネル駆動装置１００は、図１に示すように、表示するデータを表示パネルに表示する際の出力制御その他の制御を行う表示制御部２００と、制御されたデータに基づいて表示パネル（ＰＤＰ）１０を駆動するパネル駆動部３００と、有し、伝送ラインによって表示制御部２００とパネル駆動部３００を互いに接続して構成している。

表示制御部２００は、アドレスデータを記憶するフレームメモリ２１０と、フレームメモリ２１０にアドレスデータを書き込むための書込制御部２２０と、フレームメモリ２１０からアドレスデータを読み出すための読出制御部２３０と、表示制御部２００内の各部を制御するメイン制御部２４０と、メイン制御部２４０から出力されるクロックおよび読出制御部２３０から出力される信号ＨＡの論理積をとるアンド回路２５０と、を備えている。

また、この表示制御部２００は、フレームメモリ２１０から読み出されたアドレスデータ等の多ビットのパラレルデータをシリアル差動シリアル信号に変換する第１シリアライザ２６０と、メイン制御部２４０から出力された制御データ等の多ビットのパラレルデータをシリアル差動シリアル信号に変換する第２シリアライザ２７０と、を備えている。

なお、本実施形態の表示制御部２００における各部の構成およびその動作の詳細については後述する。

一方、パネル駆動部３００は、第１シリアライザ２６０から第１伝送ラインを介して転送されたシリアル差動シリアル信号を多ビットのパラレルデータに変換する第１デシリアライザ３１０と、第２シリアライザ２７０から第２伝送ラインを介して転送されたシリアル差動シリアル信号を多ビットのパラレルデータに変換する第２デシリアライザ３２０と、を備えている。

また、このパネル駆動部３００は、所定のデータパルスをＰＤＰ１０の列電極ＥＺ１〜Ｚｍに同時に印加するアドレスドライバ部３３０と、アドレスドライバ部３３０の出力制御を行うアドレス共振電源回路３４０と、一ライン毎に同時にデータパルスを印可するためのラッチイネーブルを生成するラッチイネーブル生成部３５０と、走査パルスをサステイン電極ＥＹ１〜Ｙｎに順次印加するスキャンドライバ３６０と、ＹサステインパルスをＰＤＰ１０のサステイン電極ＥＹ１〜Ｙｎに同時に印加する第１サステインドライバ３７０と、ＸサステインパルスをＰＤＰ１０のサステイン電極ＥＸ１〜Ｘｎに同時に印加する第２サステインドライバ３８０と、備えている。

そして、このパネル駆動部３００は、各部を制御する駆動制御部３９０と、行電極ＥＹ１〜Ｙｎにリセットパルスを印可する第１リセットパルス回路４００と、電極ＥＸ１〜Ｘｎにリセットパルスを印可する第２リセットパルス回路４１０と、を備えている。

なお、本実施形態のパネル駆動部３００における各部の構成およびその動作の詳細については後述する。

次に、本実施形態の表示制御部２００における各部の構成およびその動作の詳細について説明する。

フレームメモリ２１０には、書込制御部２２０の制御の下、Ｒ、Ｇ、Ｂの各セルに対するサブフィールドごとのビットデータ（シリアルデータ）を示すアドレスデータが書き込まれ、記憶されるようになっている。また、このフレームメモリ２１０は、読出制御部２３０の制御の下、記憶された各アドレスデータをパラレルデータとして第１シリアライザ２６０に出力するようになっている。

読出制御部２３０は、メイン制御部２４０におけるクロックに基づいて、フレームメモリ２１０から、Ｒ、Ｇ、Ｂのそれぞれのシリアル形式のアドレスデータを読み出し、当該読み出した各アドレスデータを第１シリアライザ２６０に出力させるようになっている。また、この読出制御部２３０は、フレームメモリ２１０からアドレスデータを読み出している間のみ信号ＨＡをアンド回路２５０に出力するようになっている。

アンド回路２５０には、読出制御部２３０から出力された信号ＨＡと、メイン制御部２４０から出力されたクロックとが入力されるようになっており、このアンド回路２５０は、信号ＨＡが出力されている期間のみ入力されたクロックを通過させ、当該クロックをシフトクロックとして第１シリアライザ２６０に出力するようになっている。

第１シリアライザ２６０には、フレームメモリ２１０から読み出されたアドレスデータと、アンド回路２５０から出力されたシフトクロックと、メイン制御部２４０から出力されたパルス生成用制御データとがパラレルデータ形式にて入力されるようなっている。この第１シリアライザ２６０は、メイン制御部２４０からのクロックに基づいて、入力されたアドレスデータ、パルス生成用制御データおよびシフトクロックの各パラレルデータをシリアルデータに変換するとともに、シリアルデータに変換された各パラレルデータを差動シリアル伝送方式（ＬＶＤＳ（Low Voltage Differential Signaling）伝送方式）に従った差動シリアル信号（以下、「ＬＶＤＳ信号」という。）に変換するようになっている。そして、この第１シリアライザ２６０は、変換されて得られたＬＶＤＳ信号を、第１伝送ラインを介してパネル駆動部３００に高速ＬＶＤＳデータ転送するようになっている。

具体的には、第１シリアライザ２６０は、図１に示すように、メイン制御部２４０からのクロックを受けて送信クロックを生成する表示制御用第１ＰＬＬ部２６１と、フレームメモリ２１０から読み出されたアドレスデータ、アンド回路２５０６から出力されたシフトクロック、および、メイン制御部２４０から出力されたパルス生成用制御データをメイン制御部２４０からのクロックに基づいてそれぞれラッチする第１入力ラッチ部２６２と、第１入力ラッチ部２６２によりラッチされたパラレルデータを表示制御用第１ＰＬＬ部２６１からの、メイン制御部２４０から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化する第１パラレル／シリアル変換部２６３と、第１パラレル／シリアル変換部２６３から出力されたシリアルデータを、第１伝送ラインを介して差動シリアル送信する第１送信出力部２６４と、を備えている。

なお、本実施形態では、第１伝送ラインには、絶縁フィルムＦなどの絶縁体にて被覆されている複数の導線Ｍを並設することによって構成されている接続ケーブルＣ（「フレキシブルフラットケーブル」ともいう。）を用いるようになっており、この接続ケーブルＣの詳細については後述する。

第２シリアライザ２７０には、メイン制御部２４０から出力されたスキャンドライバ用制御データと、サステインドライバ用制御データと、その他のパルス生成用制御データと、クロックと、がパラレルデータ形式にて入力されるようになっている。この第２シリアライザ２７０は、メイン制御部２４０からのクロックに基づいて、入力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、および、クロックの各パラレルデータをシリアルデータに変換するとともに、変換された各シリアルデータを第２送信出力部２７４により差動シリアル伝送方式（ＬＶＤＳ伝送方式）に従った差動シリアル信号（ＬＶＤＳ信号）に変換するようになっている。そして、この第２シリアライザ２７０は、変換されたＬＶＤＳ信号を、第２伝送ラインを介してパネル駆動部３００に高速ＬＶＤＳデータ転送するようになっている。

具体的には、第２シリアライザ２７０は、メイン制御部２４０からのクロックを受けて送信クロックを生成する表示制御用第２ＰＬＬ部２７１と、メイン制御部２４０から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、および、クロックを、それぞれメイン制御部２４０から出力されたクロックに基づいてラッチする第２入力ラッチ部２７２と、第２入力ラッチ部２７２によりラッチされたパラレルデータを、メイン制御部２４０から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化する第２パラレル／シリアル変換部２７３と、第２パラレル／シリアル変換部２７３から出力されたシリアルデータを第２伝送ラインを介して差動シリアル送信する第２送信出力部２７４と、を備えている。

なお、本実施形態では、第１伝送ラインと同様に、第２伝送ラインには、絶縁フィルムＦなどの絶縁体にて被覆されている複数の導線Ｍを並設することによって構成されている接続ケーブルＣを用いるようになっており、この接続ケーブルＣの詳細については後述する。

次に、本実施形態のパネル駆動部３００における各部の構成およびその動作の詳細について説明する。

第１デシリアライザ３１０には、第１伝送ラインを介して転送されたシリアルデータが入力されるようになっており、この第１デシリアライザ３１０は、入力されたシリアルデータをパラレルデータに変換し、元のパラレルデータに復元するようになっている。そして、この第１デシリアライザ３１０は、第１データラインを介してパラレルデータをアドレスドライバ部３３０に出力するようになっている。特に、この第１デシリアライザ３１０は、パラレルデータに復元されたアドレスデータを、１ラインずつ分順次シフトレジスタ３３１に書き込むようになっているとともに、パラレルデータに復元されたパルス生成用制御データを、アドレス共振電源回路３４０に出力するようになっている。また、この第１シリアライザ２６０は、パラレルデータに復元されたシフトクロックを、第１データラインを介してシフトレジスタ３３１に出力するようになっている。

具体的には、第１デシリアライザ３１０は、第１伝送ラインを介して転送された差動シリアル信号を受信する第１受信部３１１と、第１伝送ラインを介して転送された転送クロックを受けてクロックを生成するパネル駆動用第１ＰＬＬ部３１２と、第１受信部３１１から出力されるシリアル信号をパネル駆動用第１ＰＬＬ部３１２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化する第１シリアル／パラレル変換部３１３と、第１シリアル／パラレル変換部３１３から出力されたパラレルデータをパネル駆動用第１ＰＬＬ部３１２からのクロックでラッチする第１出力ラッチ部３１４と、を備えている。

なお、本実施形態では、第１データラインには、第１伝送ラインと同様に、絶縁フィルムＦなどの絶縁体にて被覆されている複数の導線Ｍを並設することによって構成されている接続ケーブルＣを用いるようになっており、この接続ケーブルＣの詳細については後述する。

第２デシリアライザ３２０には、第２伝送ラインを介して転送されたシリアルデータが入力されるようになっており、この第２シリアライザ２７０は、入力されたシリアルデータをパラレルデータに変換し、元のパラレルデータに復元するようになっている。そして、この第２デシリアライザ３２０は、パラレルデータに復元されたスキャンドライバ用制御データと、サステインドライバ用制御データと、その他のパルス生成用制御データとを、それぞれ駆動制御部３９０に出力するようになっている。

具体的には、第２デシリアライザ３２０は、第２伝送ラインを介して転送された差動シリアル信号を受信する第２受信部３２１と、第２伝送ラインを介して転送された転送クロックを受けてクロックを生成するパネル駆動用第２ＰＬＬ部３１２と、第２受信部３２１から出力されるシリアル信号をパネル駆動用第２ＰＬＬ部３１２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化する第２シリアル／パラレル変換部３２３と、第２シリアル／パラレル変換部３２３から出力されたパラレルデータをパネル駆動用第２ＰＬＬ部３１２からのクロックでラッチする第２出力ラッチ部３２４と、を備えている。なお、上記転送クロックおよび第２出力ラッチ部３２４に与えられるクロックは、表示制御用第２ＰＬＬ部２７１に入力されるクロックと同一周波数である。

アドレスドライバ部３３０には、アドレスデータと、シフトクロックと、ラッチイネーブルと、が入力されるようになっている。このアドレスドライバ部３３０は、シフトクロックおよびラッチイネーブルに基づいて、１ライン分のアドレスデータがラッチされ、当該１ライン分のアドレスデータに基づいて所定のデータパルスを発生するようになっており、当該発生されたデータパルスをＰＤＰ１０の列電極ＥＺ１〜Ｚｍに同時に印加するようになっている。

具体的には、アドレスドライバ部３３０は、シフトレジスタ３３１と、当該シフトレジスタ３３１に１ライン分のアドレスデータが蓄積された時点で、１ライン分のアドレスデータをラッチしてアドレスドライバ３３３に同時に入力するアドレスドライバ用ラッチ回路３３２と、１ライン分のアドレスデータに応じて１ライン分のデータパルスを発生させ、このデータパルスをＰＤＰ１０の列電極ＥＺ１〜Ｚｍに同時に印加するアドレスドライバ３３３と、を具備するようになっている。

アドレス共振電源回路３４０には、パルス生成用制御データが入力されるようになっており、このアドレス共振電源回路３４０は、入力されたパルス生成用制御データに基づいて、アドレスドライバ３３３において出力される電源電圧パルスの出力制御、すなわち、アドレスドライバ３３３における出力スイッチのオン／オフの制御を行うようになっている。

ラッチイネーブル生成部３５０には、シフトクロックが入力されるようになっており、このラッチイネーブル生成部３５０は、１ライン分の最後のデータを書き込むためのシフトクロックの立ち上がりと同時に、ラッチイネーブルを生成するようになっており、生成されたラッチイネーブルをアドレスドライバ部３３０に出力するようになっている。

駆動制御部３９０には、スキャンドライバ用制御データと、サステインドライバ用制御データと、その他のパルス生成用制御データと、が入力されるようになっている。この駆動制御部３９０は、入力されたスキャンドライバ用制御データに基づいてスキャンドライバ３６０に設けられたスイッチング素子をオン／オフする信号を生成するとともに、入力されたサステインドライバ用制御データに基づいて第１サステインドライバ３７０に設けられたスイッチング素子をオン／オフする信号を生成するようになっている。また、この駆動制御は、入力されたその他のパルス生成用制御データに基づいてリセットパルス、および、消去パルス等を発生させるためのスイッチング素子をオン／オフする信号をそれぞれ生成するようになっている。

また、駆動制御部３９０には、第２デシリアライザ３２０から出力されたパラレル信号に含まれるクロックが入力されるようになっており、この駆動制御部３９０は、このクロックに基づいてリセットパルスを発生する第１リセットパルス発生回路および第２リセットパルス発生回路と、第１サステインドライバ３７０と、スキャンドライバ３６０と、第２サステインドライバ３８０と、を制御するようになっている。各部の動作タイミングを制御するようになっている。

スキャンドライバ３６０は、アドレスドライバ部３３０によってデータパルスが列電極ＥＺ１〜Ｚｍに印加されるタイミングと同一のタイミングにて、走査パルスを生成し、生成された走査パルスを順次行電極ＥＹ１〜Ｙｎに印加するようになっている。

第１サステインドライバ３７０は、複数のスイッチング素子を有し、駆動制御部３９０の制御の下、サステインドライバ用制御データに基づいて行電極ＥＹ１〜Ｙｎにサステインパルスを印加するようになっている。

第２サステインドライバ３８０は、複数のスイッチング素子を有し、駆動制御部３９０の制御の下、サステインドライバ用制御データに基づいて行電極ＥＸ１〜Ｘｎにサステインパルスを印加するようになっている。

第１リセットパルス回路４００は、スイッチング素子を有し、駆動制御部３９０の制御の下、パルス生成用制御データに基づいて、後述するリセット期間に行電極ＥＹ１〜Ｙｎにリセットパルスを印加するようになっている。

第２リセットパルス回路４１０は、スイッチング素子を有し、駆動制御部３９０の制御の下、パルス生成用制御データに基づいて、後述するリセット期間に行電極ＥＸ１〜Ｘｎにリセットパルスを印加するようになっている。

次に、図２および図３を用いて本実施形態におけるパネル駆動装置１００の動作について説明する。なお、図２は、ＰＤＰ１０を駆動する際の１フィールドの構成を示す図であり、図３は、ＰＤＰ１０を駆動する際の１フィールド内の駆動パルスを示す図である。

ＰＤＰ１０は、１フィールド毎に各セルの点灯または非点灯を行うようになっており、一フィールド毎に、すべてのセルにおいて壁電荷を消去するリセット期間、点灯すべきセルを選択するアドレス期間、および、選択されたセルを点灯する表示期間が設けられおり、この三動作で各セルの点灯または非点灯の２値表示を行うようになっている。また、ＰＤＰ１０は、１フィールドを輝度の異なる複数のサブフィールドに分け、サブフィールドの組み合わせによって多階調の表示を行うようになっている。

具体的には、ＰＤＰ１０は、図２に示すように、１フィールドを輝度の異なる複数のサブフィールドＳＦ１〜ＳＦＮに分けられており、各サブフィールドＳＦ１〜ＳＦＮは、点灯させるセルを選択するアドレス期間と、そのアドレス期間において選択されたセルを所定時間点灯させ続けるサステイン期間と、によって構成されるようになっている。また、最初のサブフィールドであるＳＦ１の先頭部分に、リセット期間が設けられており、最後のサブフィールドＳＦＮには、全セルを消灯セルに設定する消去期間が設けられている。そして、サステイン期間は、サブフィールドＳＦ１〜ＳＦＮの順に段階的に長くされており、点灯させ続けるサブフィールドの個数を変化させることにより、所定の階調表示が行なわれるようになっている。

アドレス期間では、所定のセルを点灯セルから消灯セルに、または、消灯セルから点灯セルに切換えられるようになっており、アドレス走査が終了すると、サブフィールドにおけるすべてのセルが、それぞれ点灯セルあるいは消灯セルのいずれかに設定されるようになっている。そして、次のサステイン期間においてサステインパルスが印加されるごとに点灯セルのみ発光が繰り返されるようになっている。

具体的には、各サブフィールドのアドレス期間では、図３に示すように、１ラインごとにアドレス走査が行われるようになっている。すなわち、第１のラインを構成する行電極ＥＹ１に走査パルスが印加されると同時に、列電極ＥＺ１〜Ｚｍに第１のラインのセルに対応するアドレスデータに応じたデータパルスＤＰ１が印加され、次に第２のラインを構成する行電極ＥＹ２に走査パルスが印加されると同時に、列電極ＥＺ１〜Ｚｍに第２のセルに対応するアドレスデータに応じたデータパルスＤＰ２が印加されるようになっている。また、第３のライン以下についても同様に走査パルスおよびデータパルスが同時に印加されるようになっており、最後に、第ｎのラインを構成する行電極ＥＹｎに走査パルスが印加されると同時に、列電極ＥＺ１〜Ｚｍに第ｎのラインのセルに対応するアドレスデータに応じたデータパルスＤＰｎが印加されるようになっている。そして、図３に示すように、サステイン期間では行電極ＥＸ１〜Ｘｎおよび行電極ＥＹ１〜Ｙｎに対し、ＸサステインパルスおよびＹサステインパルスが、それぞれ所定のタイミングで繰り返し印加されるようになっている。

次に、図４〜図７を用いて本実施形態の第１伝送ラインおよび第２伝送ラインにおいて用いられる接続ケーブルＣについて説明する。

なお、図４は、シングルエンド信号と差動シリアル信号を説明するための図であり、図５は、従来の均等ピッチにて導線Ｍが並設されている接続ケーブルＣの構造図である。また、図６は、本実施形態における第１伝送ラインおよび第２伝送ラインに用いられる接続ケーブルＣの構造図であり、図７は、本実施形態における接続ケーブルＣにて伝送されるデータの例を示す図である。

通常、表示パネルを駆動するためのデータは、伝送するデータ容量が多く、高速に、すなわち、高周波数によって伝送する必要がある。したがって、一般的に用いられている電圧レベルの「Ｈｉｇｈ」と「Ｌｏｗ」によってデータを伝送するシングルエンド信号では、高速にデータを伝送することに限界があることから、本実施形態では、上述のように第１シリアライザ２６０または第２シリアライザ２７０と第１デシリアライザ３１０または第２デシリアライザ３２０との間のデータ伝送など高速にデータを伝送するため、差動シリアル信号方式を用いるようになっている。

すなわち、図４（ａ）に示すように、一般的に用いられているシングルエンド信号によって高速伝送を行うと、ノイズの影響および伝送路長が長くなることによる弊害が生じ、的確にデータを伝送することが困難である。しかしながら、差動シリアル信号は、図４（ｂ）に示すように、一つのデータ当たり、すなわち、一チャンネル当たり、プラス信号（ポジティブ側）とマイナス信号（ネガティブ側）の２本の導線Ｍを用いるようになっており、２つの導線Ｍにて伝送される信号レベルの差によって伝送されるデータを認識するようになっている。したがって、差動シリアル信号方式は、データの高速伝送に適しており、本実施形態においても高速伝送するデータに関しては、この方式を採用している。

一方、図５に示すように、均等なピッチによって並設された接続ケーブルＣを用いて、差動シリアル信号方式などのデータの高速伝送を行うと、隣接チャンネル間やＧＮＤ（アース線）との関係において静電容量結合が発生し、フラットケーブル内において他の伝送路とのクロストークおよび当該各伝送線路における静電容量の変化が生じてしまい、的確にデータを伝送することが難しい。

また、同様に高速伝送を行う表示装置にプリント配線板を用いる方法もあるが、当該プリント配線板では、伝送路長を長くすることができるものの、ケーブルでなく、基板上に配線パターンをそれぞれの特性に併せてパターニングすることから、当該プリント配線板の伝送路長を長くすると、製造コストが嵩み、小型化および軽量化させて製造コストを低減させることが難しい。

そこで、本実施形態では、撓可性を有する複数の導線Ｍと当該各導線Ｍを被覆する絶縁フィルムＦからなる接続ケーブルＣであって、伝送するデータの種別に基づいて、隣接する導線Ｍ間の並設されているピッチを示す並設ピッチＰを変化させて構成されている接続ケーブルＣを用いるようになっている。そして、本実施形態では、この接続ケーブルＣを用いることによって、高速にてデータ伝送を行う基板その他の部品の集積化を実現することができるとともに、低コスト化を図ることができるようになっている。なお、本実施形態において、絶縁フィルムＦは、接着剤Ｇを介して各導線Ｍを被覆するようになっている。

本実施形態の接続ケーブルＣは、図６に示すように、複数の並設された導線Ｍと、接続ケーブルＣの両端に各導線Ｍ毎に設けられ、任意の回路その他の部品と接続するための接続端子として用いられる電極Ｅと、を備え、伝送するデータの種別に基づいて、隣接する導線Ｍ間の並設ピッチＰを変化させて当該各導線Ｍを並設している。また、この接続ケーブルＣは、絶縁フィルムＦに並設された複数の導線Ｍを接着剤Ｇなどの接着層を介して挟み込むことによって被覆する構成を有しており、柔軟性、すなわち、撓可性を備えるようになっている。

各電極Ｅは、接続ケーブルＣの両端において、各導線Ｍの各終端に設けられ、均一な所定の幅を有するとともに、均一のピッチによって並設されている。なお、本実施形態では、各電極Ｅにおいて均一の幅および均一のピッチによって構成することによって、一般的なフラットケーブル用コネクタを用いることができるようになっている。

各導線Ｍは、各電極Ｅと接合されていると共に、当該各電極Ｅの幅より狭い幅によって構成されている。そして、各導線Ｍは、伝送するデータの種別に基づいて隣接する導線Ｍとの並設ピッチＰを変化させて並行に配設されている。

具体的には、同一チャンネル間において、伝送路長を均等にする必要があり、データを伝送する際の影響を密にするために、導線Ｍ間の並設ピッチＰを狭めるとともに、他チャンネル間においては、データを伝送する際の影響を疎にするために導線Ｍ間の並設ピッチＰを広くする必要があるので、各導線Ｍは、同一チャンネルに属する導線Ｍとの並設ピッチＰ１を狭めるとともに、異なるチャンネルの導線Ｍの並設ピッチＰ２を広くするように、各電極Ｅの幅より狭い幅にて構成されている。

例えば、図７に示すように、各導線Ｍは、電極Ｅの幅より狭い線幅によって並設しているとともに、Ａチャンネルのプラス信号（ポジティブ側）とマイナス信号（ネガティブ側）、および、Ｂチャンネルのプラス信号（ポジティブ側）とマイナス信号（ネガティブ側）の並設ピッチＰ１は、電極Ｅに対する並設位置を変化させることによって、他チャンネル同士の並設ピッチＰ２よりも狭められて並設されている。すなわち、伝送すべきデータが対のデータとして構成されている場合に、対となるデータが伝送される各導線Ｍが、他のデータを伝送する導線Ｍとの並設ピッチＰ２より狭い並設ピッチＰ１によって並設されているようになっている。

なお、本実施形態において、対となるデータには、動作クロックを示すクロックデータ、映像データまたは前記動作手段の動作制御を行う制御データが含まれ、上述のように、第１シリアライザ２６０または第２シリアライザ２７０にてシリアルデータ形式に変換されるデータがこの接続ケーブルＣを用いて伝送されるようになっている。

次に、図８を用いて本実施形態の第１データラインにおいて用いられる接続ケーブルＣについて説明する。なお、図８は、一実施形態における第１データラインに用いられる接続ケーブルＣの構造図である。

本実施形態の接続ケーブルＣは、第１伝送ラインおよび第２伝送ラインの他に、第１データラインにも用いられるようになっており、叙述の第１伝送ライン等に用いられる接続ケーブルＣと同じ基本原理を有している。ただし、第１データラインに用いられる接続ケーブルＣは、上述の第１伝送ライン等にて用いられる接続ケーブルと異なり、映像データを伝送する導線Ｍを電極Ｅの幅より狭い線幅によって並設し、当該映像データ以外のデータ、例えば、アドレスドライバ部３３０を制御するための制御データを伝送する導線Ｍの並設ピッチより広い並設ピッチによって並設するようになっている。

例えば、第１データラインに用いられる接続ケーブルＣは、図８に示すように、１０ｂｉｔのパラレルデータ形式を有する映像データを伝送する場合に、各ビット間のデータを伝送する際の導線Ｍの並設ピッチＰ２を、当該映像データの制御を行うための制御データ、電源およびアース線（ＧＮＤ）などの導線Ｍの並設ピッチＰ１と変化させるようになっている。

以上のように本実施形態によれば、シリアライザやデシリアライザなどのＰＤＰ１０の表示制御に関する所定の動作を行う複数の動作手段と、各動作手段間を接続し、当該動作手段が所定の動作を行う際に各種のデータを伝送する複数の導線Ｍを有する接続ケーブルＣと、を備え、各導線Ｍが、撓可性を備えた絶縁体によって被覆されているとともに隣接する導線Ｍ間の並設されているピッチを示す並設ピッチＰを変化させて並設されている構成を有している。

この構成により、本実施形態の表示パネル駆動装置１００は、隣接する導線Ｍ間の並設ピッチＰを変化させて導線Ｍが並設された接続ケーブルＣによって動作手段同士を接続しているので、接続ケーブルＣのケーブル長を長くして高速伝送を行う場合にも、隣接チャンネル間やＧＮＤ（アース線）との関係などによって生ずるクロストークおよび当該各導線Ｍにおける静電容量の変化を抑制することができる。

したがって、本実施形態の表示パネル駆動装置１００は、並設ピッチＰを変化させて複数の導線Ｍが並設された撓可性を有する接続ケーブルＣを、表示パネル駆動装置１００内におけるデータの高速伝送にも用いることができるので、シリアライザなどの基板その他の部品の集積化を図ることができるとともに、小型化および軽量化により製造コストを低減させることができる。

また、本実施形態の表示パネル駆動装置１００は、接続ケーブルＣは、各導線Ｍの両端に設けられ、動作手段に接続される電極Ｅを有し、各電極Ｅの幅を同一の幅によって構成されているので、各動作手段と電極Ｅを接続するためのコネクタにおいて、各電極Ｅ毎に形状を変える必要がないため、規格化されたコネクタを使用することができる。

したがって、本実施形態の表示パネル駆動装置１００は、接続ケーブルＣを低コストにて製造することができ、装置全体として製造コストを低減させることができる。

また、本実施形態の表示パネル駆動装置１００は、各導線Ｍが、電極Ｅの幅より狭い線幅によって並設されているので、シリアライザなどの基板その他の部品の集積化を図ることができるとともに、小型化および軽量化により製造コストを低減させることができる。

また、本実施形態の表示パネル駆動装置１００は、各導線Ｍが、前記電極の幅より狭い線幅を有し、少なくとも一方の隣接する他の導線との前記電極に対する並設位置を変化させ並設されている構成を有している。すなわち、本実施形態の表示パネル駆動装置１００は、複数の前記導線Ｍによって伝送される複数の信号によって所定のデータが構成される場合に、接続ケーブルＣが、前記データを構成する複数の信号を伝送する導線Ｍ間の並設ピッチＰ１を他のデータを伝送する導線Ｍとの並設ピッチＰ２より狭く構成されている。

この構成により、本実施形態の表示パネル駆動装置１００は、シリアライザなどの基板その他の部品の集積化を図ることができるとともに、小型化および軽量化により製造コストを低減させることができる。

なお、本実施形態の接続ケーブルＣでは、各導線Ｍを電極Ｅより狭い線幅によって並設ピッチＰを変化させ、並設するようになっているが、図９に示すように、高速伝送が必要となる導線Ｍ１のみ電極Ｅより狭い線幅とし、高速伝送が必要でない導線Ｍ２の線幅を電極Ｅの幅と略同一にすることによって並設ピッチＰを変化させて並設するようにしてもよい。すなわち、本実施形態において差動シリアル信号によって伝送していないデータについては、電極Ｅと同一の線幅によって構成されていてもよい。

また、本実施形態では、接続ケーブルＣにおいて、予め定められた導線Ｍを電極Ｅの幅より狭い線幅によって並設しているとともに、当該予め定められた導線Ｍにおける隣接する導線Ｍとの電極Ｅに対する並設位置を変化させることによって、並設ピッチＰを変化させて導線Ｍを並設しているが、導線Ｍが均等ピッチによって並設されているフラットケーブルと呼ばれる接続ケーブルＣにおいて、高速伝送する必要のある導線Ｍに隣接する導線Ｍを抜き、製造時に並設された所定の導線Ｍを間引くことによって本実施形態と同様の効果を有することができる。

すなわち、図１０に示すように、導線Ｍが均等ピッチによって形成されたフラットケーブルにおいて、差動シリアル信号によって伝送する導線Ｍにおいて、異なるチャンネルを伝送する導線Ｍとの隣接する導線Ｍを間引くことによって、各並設ピッチＰを確保し、高速伝送することによって低コストにより伝送路長を長くする。

本願に係る一実施形態の表示パネル駆動装置を示すブロック図である。 一実施形態における１フィールドの構成を示す図である。 一実施形態におけるＰＤＰを駆動する際の１フィールド内の駆動パルスを示す図である。 シングルエンド信号と差動シリアル信号を説明するための図である。 従来の均等ピッチにて導線が並設されている接続ケーブルの構造図である。 一実施形態における第１伝送ラインおよび第２伝送ラインに用いられる接続ケーブルの構造図である。 一施形態における接続ケーブルにて伝送されるデータの例を示す図である。 一実施形態における第１データラインに用いられる接続ケーブルの構造図のその他の例である。 本願に係る表示パネル駆動装置におけるその他の接続ケーブルの構造図（Ｉ）である。 本願に係る表示パネル駆動装置におけるその他の接続ケーブルの構造図（II）である。

符号の説明

Ｃ … 接続ケーブル
Ｅ … 電極
Ｆ … 絶縁フィルム
Ｇ … 接着剤
Ｍ … 導線
Ｐ … 並設ピッチ
１０ … ＰＤＰ
１００ … 表示パネル駆動装置
２００ … 表示制御部
３００ … パネル駆動部

Claims (12)

1. 表示パネルを駆動する駆動制御装置であって、
   前記表示パネルの表示制御に関する所定の動作を行う複数の動作手段と、
   前記各動作手段間を接続し、当該動作手段が所定の動作を行う際に各種のデータを伝送する複数の導線を有する接続ケーブルと、
   を備え、
   前記各導線が、撓可性を備えた絶縁体によって被覆されているとともに隣接する導線間の並設されているピッチを示す並設ピッチを変化させて並設されていることを特徴とする表示パネルの駆動制御装置。
2. 請求項１に記載の表示パネルの駆動制御装置において、
   前記接続ケーブルは、前記各導線の両端に設けられ、前記動作手段に接続される電極を有し、前記各電極の幅を同一の幅によって構成されていることを特徴とする表示パネルの駆動制御装置。
3. 請求項２に記載の表示パネルの駆動制御装置において、
   前記複数の導線のうち予め定められた前記導線が、前記電極の幅より狭い線幅によって並設されていることを特徴とする表示パネルの駆動制御装置。
4. 請求項３に記載の表示パネルの駆動制御装置において、
   前記予め定められた導線以外の導線の線幅を前記電極の幅と略同一の線幅によって並設されていることを特徴とする表示パネルの駆動制御装置。
5. 請求項２または３に記載の表示パネルの駆動制御装置において、
   前記複数の導線のうち予め定められた前記導線が、前記電極の幅より狭い線幅を有し、少なくとも一方の隣接する他の導線との前記電極に対する並設位置を変化させ並設されていることを特徴とする表示パネルの駆動制御装置。
6. 請求項１乃至５の何れか一項に記載の表示パネルの駆動制御装置において、
   前記各導線が、当該導線によって伝送するデータの種別に基づいて隣接する導線間の前記並設ピッチを変化させて並設されていることを特徴とする表示パネルの駆動制御装置。
7. 請求項１乃至６の何れか一項に記載の表示パネルの駆動制御装置において、
   複数の前記導線によって伝送される複数の信号によって所定のデータが構成される場合に、
   所定のデータを構成する複数の信号を伝送する前記各導線が、他のデータを伝送する導線との並設ピッチより狭い並設ピッチによって並設されていることを特徴とする表示パネルの駆動制御装置。
8. 請求項７に記載の表示パネルの駆動制御装置において、
   前記所定のデータが動作クロックを示すクロックデータ、映像データまたは前記動作手段の動作制御を行う制御データの少なくとも何れか一方のデータが対のデータとして構成されている場合に、
   前記対となるデータが伝送される各導線が、他のデータを伝送する導線との並設ピッチより狭い並設ピッチによって並設されていることを特徴とする表示パネルの駆動制御装置。
9. 請求項８に記載の表示パネルの駆動制御装置において、
   前記接続ケーブルは、所定のデータをシリアルデータ形式にて前記動作手段間を伝送するとともに、当該所定データをシリアルデータ形式にて受信した前記動作手段が、当該受信されたシリアルデータ形式のデータをパラレルデータに変換することを特徴とする表示パネルの駆動制御装置。
10. 請求項６に記載の表示パネルの駆動制御装置において、
    前記所定のデータが映像データの場合に、
    前記映像データを伝送する各導線が、映像データ以外のデータを伝送する導線の並設ピチより広い並設ピッチによって並設されていることを特徴とする表示パネルの駆動制御装置。
11. 請求項１に記載の駆動制御装置であって、
    前記接続ケーブルが、製造時に均等な前記並設ピッチにて並設された導線のうち、所定の導線を間引くことによって前記並設ピッチを変化させて並設されている当該各導線を有することを特徴とする表示パネルの駆動制御装置。
12. 表示パネルの表示制御に関する所定の動作を行う複数の動作手段を接続するための接続ケーブルであって、
    前記各動作手段を接続するとともに、前記所定の動作を行う際に当該各動作手段間における各種のデータを伝送する並設された複数の導線と、
    前記各導線を被覆する絶縁体と、
    前記導線の両端に設けられ、前記各動作手段と接続される電極と、
    を備え、
    前記導線が、隣接する導線間の並設されているピッチを示す並設ピッチを変化させて並設されていることを特徴とする接続ケーブル。

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