JP2006234456A - Detection device - Google Patents
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Abstract
Description
本発明は、人間の指紋や動物の鼻紋など微細な凹凸を有する表面の形状を検出する技術に関する。 The present invention relates to a technique for detecting the shape of a surface having fine irregularities such as human fingerprints and animal noseprints.
ひとつの電極(以下「検出用電極」という)とこれに近接する物体(以下「対象物」という)とによって構成される容量素子(以下「検出用容量」という)の静電容量は、検出用電極と対象物の表面との距離に応じて変動する。この静電容量を検出することによって対象物の表面の形状を検出する技術がいわゆる指紋センサなどの分野において従来から提案されている。例えば、特許文献1には、図8に示されるように、表面が誘電体によって覆われた検出用電極81に特定の静電容量を持った容量素子(以下「基準容量素子」という)82を直列に接続し、その接続点Qにおける電位Vを検出することによって対象物の表面の形状を特定する技術が開示されている。この特許文献1には、接続点Qを所定の電位(以下「リセット電位」という)Vresにリセットするためのトランジスタ(以下「リセット用トランジスタ」という)85を備えた構成も開示されている。このリセット用トランジスタ85は、リセット電位Vresが印加される電位供給線86と接続点Qとの間に介在して両者の導通および非導通を切り替える能動素子である。この構成によれば、対象物の検出に先立って接続点Qの電位をリセット電位Vresとすることにより不要な電荷を排除することができるから、その検出の精度を向上させることができる。
しかしながら、図8に示される構成においては、例えば接続点Qなどの各部に容量が寄生するために、対象物の表面の形状を検出する精度を向上させるには限界があるという問題があった。特に、図8に示されるようにリセット用トランジスタ85が接続点Qに接続された構成においては、このリセット用トランジスタ85の容量が検出の精度を低下させる原因となり得る。本発明は、このような事情に鑑みてなされたものであり、各部に容量が寄生する場合であっても高い精度で対象物の表面の形状を検出するという課題の解決を目的としている。
However, in the configuration shown in FIG. 8, there is a problem that there is a limit to improving the accuracy of detecting the shape of the surface of the target object because, for example, capacitance is parasitic on each part such as the connection point Q. In particular, in the configuration in which the
この課題を解決するために、本発明に係る検出装置の第1の特徴は、検出面に接触した対象物と対向する検出用電極と、ひとつの電極が検出用電極に接続された基準容量素子とを具備し、対象物が検出面に接触したときの検出用電極と基準容量素子との接続点の電位に応じて当該対象物の表面の形状を検出する装置であって、検出面に接触した対象物の凸部が検出用電極と対向するときに検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXRとし、検出面に接触した対象物の凹部が検出用電極と対向するときに検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXVとしたときに、基準容量素子の静電容量CRが、
接続点に導通する配線に寄生する静電容量をCSとすると、より望ましくは、基準容量素子の静電容量CRは、
本発明に係る検出装置においては、前記検出用電極と前記基準容量素子との接続点に接続された第1端子と、リセット電位VAが印加される電位供給線に接続された第2端子との導通および非導通が制御端子の電位に応じて切り替わるリセット用トランジスタが設けられ、前記リセット用トランジスタを導通状態(オン状態)とするリセット動作と、当該リセット用トランジスタを非導通状態(オフ状態)とする読出動作とが実行される構成も採用される。この構成においては、電源電位Vddおよび接地電位の一方である第1電位(例えば、リセット用トランジスタがnチャネル型であれば電源電位Vddが第1電位とされ、リセット用トランジスタがpチャネル型であれば接地電位が第1電位とされる)を前記制御端子に印加するとともに前記電源電位Vddおよび前記接地電位の他方である第2電位を前記第1端子および前記第2端子に印加することによって導通状態となった前記リセット用トランジスタの静電容量をCSWとし、前記リセット動作時における前記制御端子と前記第1端子との間の静電容量をb・CSWとし(ただし0≦b≦1)、前記検出面に接触した対象物の凹部が前記検出用電極に対向するときの前記読出動作時における前記制御端子と前記第1端子との間の静電容量をBV・CSWとしたときに、前記基準容量素子の静電容量CRは、
また、本発明に係る検出装置の第2の特徴は、検出面に接触した対象物と対向する検出用電極と、ひとつの電極が検出用電極に接続された基準容量素子とを具備し、対象物が検出面に接触したときの検出用電極と基準容量素子との接続点の電位に応じて当該対象物の表面の形状を検出する装置であって、検出面に接触した対象物の凸部が検出用電極と対向する第1の状態において検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXRとし、検出面に接触した対象物の凹部が検出用電極と対向する第2の状態において検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXVとしたときに、第1の状態における接続点の電位VBRと第2の状態における接続点の電位VBVとの差分値ΔVBが、基準容量素子の静電容量CRを、
より望ましい態様においては、接続点に導通する配線に寄生する静電容量をCSとしたときに、差分値ΔVBが、基準容量素子の静電容量CRを、
<A:検出装置の構成>
図1は、本発明の実施形態に係る検出装置の構成を示すブロック図である。この検出装置Dは、外部に露出する平面(以下「検出面」という)に接触した対象物の表面の形状を検出するための装置であり、同図に示されるように、人間の手指などの対象物が接触するセンサアレイ部10と、このセンサアレイ部10を動作させるための行選択回路20および列選択回路30と、この動作によって検出された信号を処理する検出回路40とを有する。
<A: Configuration of detection device>
FIG. 1 is a block diagram showing a configuration of a detection apparatus according to an embodiment of the present invention. This detection device D is a device for detecting the shape of the surface of an object in contact with a flat surface exposed to the outside (hereinafter referred to as “detection surface”). As shown in FIG. It has a
センサアレイ部10は、X方向(行方向)に延在して行選択回路20に接続されたm本の行線11(11[1]ないし11[m])と、X方向に直交するY方向(列方向)に延在して列選択回路30に接続されたn本の列線13(13[1]ないし13[n])と、各列線13と対をなすようにY方向に延在して検出回路40に接続されたn本の出力線15(15[1]ないし15[n])とを有する(mおよびnはともに自然数)。各行線11と各列線13との交差には単位回路Uが配置される。したがって、これらの単位回路Uは、X方向およびY方向にわたって縦m行×横n列のマトリクス状に配列する。各単位回路Uは、これに対向する対象物の表面の形状に応じた信号(以下「検出信号」という)を生成するための回路である。
The
図2は、各単位回路Uの構成を示す回路図である。同図においては、第i行および第(i+1)行の各々に属する第(j−1)列目および第j列目の4個の単位回路Uのみが図示されているが(iは1≦i≦mを満たす整数であり、jは1≦j≦nを満たす整数である)、その他の単位回路Uも同様の構成である。以下では第i行の第j列目の単位回路Uに特に注目してその構成を説明する。なお、図2においては単位回路Uに含まれる総てのトランジスタをnチャネル型とした構成を例示するが、これらのトランジスタの一部または全部の導電型は適宜にpチャネル型に変更される。 FIG. 2 is a circuit diagram showing a configuration of each unit circuit U. In the drawing, only four unit circuits U in the (j−1) th column and the jth column belonging to the i-th row and the (i + 1) -th row are shown (i is 1 ≦ 1). (i is an integer satisfying i ≦ m, and j is an integer satisfying 1 ≦ j ≦ n), and the other unit circuits U have the same configuration. The configuration will be described below with particular attention paid to the unit circuit U in the i-th row and the j-th column. FIG. 2 illustrates a configuration in which all transistors included in the unit circuit U are n-channel type. However, part or all of the conductivity types of these transistors are appropriately changed to a p-channel type.
同図に示される検出用電極51は、検出面と平行に配列された導電性の膜体であり、その表面は図示しない誘電体によって覆われている。この検出用電極51は、検出面に接触した対象物の表面に誘電体(図示略)を挟んで対向する。したがって、検出用電極51と対象物と両者間に挟まれた誘電体とによって検出用容量50が構成される。この検出用容量50の静電容量CXは、検出用電極51と対象物の表面との距離に応じて変動する。一方、基準容量素子52は、接続点Nにて検出用電極51に接続された第1電極521と列線13[j]に接続された第2電極522とを対向させた容量である。接続点Nの電位は、対象物と列線13[j]との電位差を基準容量素子52の静電容量CRと検出用容量50の静電容量CXとに応じて分割した電位となる。
The
接続点Nには増幅用トランジスタ53のゲート電極が接続される。この増幅用トランジスタ53は、接続点Nの電位の変動を増幅して検出信号を生成する(すなわち接続点Nの電位を検出信号に変換する)ためのスイッチング素子であり、そのソース電極は電源の低位側の電位(以下「接地電位」という)Gndが供給される電源線61に接続される。この電源線61は総ての単位回路Uに共通に接続されてその各々に接地電位Gndを給電する。一方、増幅用トランジスタ53のドレイン電極は列選択トランジスタ54のソース電極に接続される。この列選択トランジスタ54は、ゲート電極が列線13[j]に接続されるとともにドレイン電極が行選択トランジスタ55のソース電極に接続されたスイッチング素子である。行選択トランジスタ55のゲート電極は第i行目の行線11[i]に接続され、そのドレイン電極は第j列目の出力線15[j]に接続される。
A gate electrode of the amplifying
また、接続点Nにはリセット用トランジスタ57のドレイン電極が接続される。このリセット用トランジスタ57は、接続点Nの電位を所定の電位(以下「リセット電位」という)VAに設定するためのスイッチング素子である。リセット用トランジスタ57のソース電極はリセット電位VAが供給される電位供給線62に接続される。この電位供給線62は、総ての単位回路Uに共通に接続されてその各々にリセット電位VAを給電するための配線である。また、第j列目の単位回路Uにおけるリセット用トランジスタ57のゲート電極は、その前段に隣接する第(j−1)列目の列線13[j-1]に接続される。
Further, the drain electrode of the resetting
図1に示される行選択回路20は、m本の行線11[1]ないし11[m]の各々を所定の期間(以下「行選択期間」という)ごとに順番に選択し、この選択した行線11[i]に電源の高位側の電位(以下「電源電位」という)Vddを印加するとともにそれ以外の行線11に接地電位Gndを印加する回路(例えばシフトレジスタ)である。行選択回路20によって行線11[i]に電源電位Vddが印加されると、第i行に属するn個の単位回路Uの行選択トランジスタ55が一斉にオン状態となる。一方、列選択回路30は、図3に示されるように、ひとつの行選択期間内の所定の期間(以下「列選択期間」という)ごとにn本の列線13[1]ないし13[n]の各々を順番に選択し、この選択した列線13[j]に電源電位Vddを印加するとともにそれ以外の列線13に接地電位Gndを印加する回路(例えばシフトレジスタ)である。
The
次に、第i行に属する第j列目の単位回路Uに特に着目して検出装置Dの動作を説明する。この検出装置Dは、接続点Nの電位をリセット電位VAにリセットする動作(以下「リセット動作」という)と、接続点Nの電位に応じた検出信号を出力する動作(以下「読出動作」という)とを実行する。図4は、リセット動作を実行している単位回路Uの各部の電位および静電容量を示す回路図であり、図5は、読出動作を実行している単位回路Uの各部の電位および静電容量を示す回路図である。 Next, the operation of the detection device D will be described with particular attention paid to the unit circuit U in the j-th column belonging to the i-th row. The detection device D operates to reset the potential at the connection point N to the reset potential V A (hereinafter referred to as “reset operation”) and to output a detection signal corresponding to the potential at the connection point N (hereinafter referred to as “read operation”). And execute. FIG. 4 is a circuit diagram showing the potential and capacitance of each part of the unit circuit U performing the reset operation. FIG. 5 is a circuit diagram showing the potential and electrostatic capacity of each part of the unit circuit U performing the read operation. It is a circuit diagram which shows a capacity | capacitance.
(1)リセット動作
図3および図4に示されるように、行線11[i]が選択される行選択期間内のタイミングT1において列選択回路30が列線13[j-1]に電源電位Vddを供給すると、第(j−1)列に属する各単位回路Uの列選択トランジスタ54がオン状態に遷移するとともに、第j列に属するm個の単位回路Uのリセット用トランジスタ57が一斉にオン状態に遷移する。したがって、第j列に属する各単位回路Uの接続点Nの電位はリセット電位VAとなる。そして、第(j−1)番目の列選択期間の終点であるタイミングT2が到来すると、第(j−1)列に属する各単位回路Uの列選択トランジスタ54がオフ状態に遷移するとともに、第j列に属する各単位回路Uのリセット用トランジスタ57が一斉にオフ状態に遷移する。以上のようにゲート電極に対する電源電位Vddの供給によってリセット用トランジスタ57をオン状態とするために、リセット電位VAは、「Vdd−Vth」以下の電位とされる(Vthはリセット用トランジスタ57の閾値電圧)。
(1) Reset operation
As shown in FIGS. 3 and 4, when the
(2)読出動作
図3および図5に示されるように、列選択回路30は、第j番目の列選択期間の始点であるタイミングT3において、列線13[j]に対する電源電位Vddの印加を開始する。基準容量素子52の第2電極522は列線13[j]に接続され、対象物の表面は接地電位Gndであるため、列線13[j]に電源電位Vddが供給されると、列線13[j]と対象物との間で直列に接続された検出用容量50と基準容量素子52との両端には電位Vddが印加される。このときに接続点Nは、検出用容量50の静電容量CXおよび基準容量素子52の静電容量CRとの相対比に応じて電位Vddを分割した電位とリセット電位VAとを加算した電位となる。この静電容量CRは検出用容量50と対象物の表面との距離に応じて定まるから、読出動作中には、接続点Nの電位は検出用容量50と対象物の表面との距離に応じた電位VBとなる。また、列線13[j]に電源電位Vddが供給されると、第(j+1)列目の各単位回路Uのリセット用トランジスタ57がオン状態に遷移するとともに、第j列の各単位回路Uの列選択トランジスタ54が一斉にオン状態となる。このときに行選択トランジスタ55がオン状態となっているのは第i行の単位回路Uのみであるから、この列選択期間においては第i行に属する第j列目の単位回路Uから接続点Nの電位VBに応じた検出信号(すなわち検出用電極51と対象物の表面との距離に応じた検出信号)が出力線15[j]に出力される。
(2) Read operation
As shown in FIGS. 3 and 5, the
他の単位回路Uについても以上のリセット動作とその直後の読出動作とが順次に繰り返されることにより、縦m行×横n列の単位回路Uの各々について、各単位回路Uの検出用電極51と対象物の表面との距離に応じた検出信号が順次に検出回路40に入力される。検出回路40は、各出力線15から順次に入力される検出信号に基づいて、対象物の表面の形状を示すデータを生成する。このデータを解析することによって対象物の表面の形状が特定される。以上に説明したように、本実施形態においては、接続点Nの電位に応じた検出信号の検出に先立ってリセット動作を実行することにより接続点Nの不要な電荷を排除することができるから、このリセット動作が実行されない構成と比較して検出の精度を向上させることができる。
For the other unit circuits U, the above reset operation and the reading operation immediately after that are sequentially repeated, so that the
ところで、以上に説明したようにリセット用トランジスタ57がオン状態に遷移すると、接続点Nにはリセット電位VAが供給される。しかしながら、リセット用トランジスタ57に付随する容量に起因して、リセット動作が終了するタイミングT2において接続点Nの電位がリセット電位VAより低位に変動する場合がある。すなわち、リセット用トランジスタ57のゲート電極とドレイン電極とが容量的に結合しているため、タイミングT2においてゲート電極に印加される電位が電源電位Vddから接地電位Gndに変動するとドレイン電極の電位も低下し、この結果として接続点Nの電位がリセット電位VAよりも低くなるのである。そして、この接続点Nの電位の変動は、検出装置Dによる検出の精度の向上を阻害する原因となり得る。また、仮にリセット用トランジスタ57の容量が問題とならないとしても、接続点Nに導通する各種の配線に寄生する容量によって同様の問題が引き起こされる可能性はある。そこで、本実施形態においては、リセット用トランジスタ57の容量や接続点Nにおける寄生容量の影響を考慮して基準容量素子52の静電容量CRが選定される。この選定の方法について詳述すると以下の通りである。
By the way, as described above, when the
<B:静電容量CRの選定>
いま、リセット用トランジスタ57のソース電極とドレイン電極とに接地電位Gndを印加するとともにゲート電極に電源電位Vddを印加することによってオン状態としたときにリセット用トランジスタ57のゲート電極とソース電極およびドレイン電極との間に静電容量CSWが付随するとすれば、図4に示すリセット動作におけるゲート・ドレイン間の容量731の静電容量(すなわちゲート電極gに電位Vddが印加されるとともにドレイン電極およびソース電極にリセット電位VAが印加されたときの静電容量)は「b・CSW」と表現される(ただし0≦b≦1)。また、図4に示されるように、接続点Nには静電容量CSを持った容量71が寄生する。このとき、接続点Nに蓄積される電荷量QAは以下の式(1)によって表わされる。
Now, when the ground potential Gnd is applied to the source electrode and the drain electrode of the
一方、図5に示されるように、読出動作においてリセット用トランジスタ57のゲート・ドレイン間に存在する容量731の静電容量を「B・CSW」とする(0≦B≦1)。なお、リセット用トランジスタ57にはリセット動作時に順バイアスが印加されるとともに読出動作時に逆バイアスが印加されるから、一般的に係数bは係数Bよりも大きく、より具体的には係数bは係数Bの10倍程度となる。ここで、図5に示されるように読出動作時における接続点Nの電位を「VB」とすると、このときの接続点Nの電荷量QBは以下の式(2)によって表わされる。
リセット動作時と読出動作時とでは接続点Nからの電荷の流出も接続点Nへの電荷の流入も発生しないから、式(1)の電荷量QAと式(2)の電荷量QBとは等しい(QA=QB)。したがって、式(1)と式(2)とから、読出動作時における接続点Nの電位VBを表わす以下の式(3)が導出される。
ところで、人間の手指といった対象物の表面は微細な凸部と凹部とを有する。そして、検出用容量50の静電容量CXは、対象物の表面の凸部および凹部の何れが検出用電極51に対向しているのかによって相違する。そこで、読出動作に際して検出用電極51に凸部が対向しているときの検出用容量50の静電容量(すなわち静電容量CXの最大値)を「CXR」とし、検出用電極51に凹部が対向しているときの検出用容量50の静電容量(すなわち静電容量CXの最小値)を「CXV」とすると、式(3)は、読出動作に際して検出用電極51に凸部が対向しているときの接続点Nの電位VBRを表わす式(4)と、検出用電極51に凹部が対向しているときの接続点Nの電位VBVを表わす式(5)とに書き換えることができる。
検出装置Dによる検出の感度を向上させるためには、検出用電極51に対象物の凸部が対向するときの接続点Nの電位VBRと凹部が対向するときの接続点Nの電位VBVとの相違が大きいことが望ましい。この相違が大きいほど検出用電極51に凸部および凹部の何れが対向しているのかを明瞭に分別することができるからである。そこで、以下の式(6)に示されるように電位VBVと電位VBRとの差分値ΔVBを考える。
ここで、対象物の凹部が検出用電極51に対向しているときにはその表面と検出用電極51との間隙に空気層が介在することになるから、このときの静電容量CXVは、対象物の凸部が検出用電極51に対向しているときの静電容量CXRと比較して充分に小さい(CXR≫CXV)。また、静電容量CXRは、寄生容量CSやリセット用トランジスタ57の容量CSWと比較しても充分に大きい(CXR≫CS、CXR≫CSW)。これらの事情を考慮すると、式(6)は以下の式(7)に近似される。
さらに、静電容量CXRが基準容量素子52の静電容量CRと比較して充分に大きく(CXR≫CR)、かつ、静電容量CXVが基準容量素子52の静電容量CRと比較して充分に小さく(CXV≪CR)なるように、検出用電極51の形態やこれを覆う誘電体の形態を選定すると、式(7)は以下の式(8)に近似される。
まず、差分値ΔVBが最大となる静電容量CRは、式(7)の内容から、以下の式(9)によって表わされる(図6参照)。
いま、接続点Nの寄生容量CSやリセット用トランジスタ57の静電容量CSWを考慮しないとすれば、このときの静電容量CR(以下では特に「容量値CR0」と表記する)は、式(9)において「CS=0」および「CSW=0」とすることによって以下の式(10)で表わされる。
したがって、基準容量素子52の静電容量CRを式(10)の容量値CR0よりも大きい数値に設定すれば、寄生容量CSや容量CSWを何ら考慮することなく静電容量CRを選定した場合(すなわち静電容量CRが容量値CR0よりも小さい場合)と比較して、これらの容量に起因した差分値ΔVBの減少を緩和することができる。
Therefore, by setting the capacitance C R of the
一方、読出動作時における接続点Nの電位VBを検出用電極51と対象物との距離に応じた電位とするためには、基準容量素子52の静電容量CRを、対象物の凸部が接触したときの検出用容量50の静電容量CXRよりも小さくする必要がある。したがって、本実施形態における基準容量素子52の静電容量CRは、式(10)によって表わされる容量値CR0よりも大きく、かつ、静電容量CXRよりも小さい範囲Rc0内の数値に設定される(CR0<CR<CXR)。換言すると、差分値ΔVBが、基準容量素子52の静電容量CRを容量値CR0に設定したときに式(7)から算定される数値ΔV0よりも大きくなるように(すなわち差分値ΔVBが図6の範囲Rv0内の数値となるように)、本実施形態における基準容量素子52の静電容量CRは選定される。
Meanwhile, in order to potential corresponding to the potential V B at the connection point N at the time of reading operation of the distance between the detecting
次に、接続点Nの寄生容量CSのみを考慮してリセット用トランジスタ57の静電容量CSWを考慮しないとすれば、このときの静電容量CR(以下では特に「容量値CR1」と表記する)は、式(9)において「CSW=0」とすることによって以下の式(11)で表わされる。
基準容量素子52の静電容量CRを式(11)の容量値CR1以上の数値に設定すれば、寄生容量CSを何ら考慮することなく静電容量CRを選定した場合(すなわち静電容量CRが容量値CR1よりも小さい場合)と比較して、この寄生容量に起因した差分値ΔVBの減少を緩和することができる。そこで、より望ましい態様において、基準容量素子52の静電容量CRは、式(11)によって表わされる容量値CR1以上であり、かつ、静電容量CXRよりも小さい範囲Rc1内の数値に設定される(CR1≦CR<CXR)。換言すると、差分値ΔVBが、基準容量素子52の静電容量CRを容量値CR1に設定したときに式(7)から算定される数値ΔV1以上となるように(すなわち差分値ΔVBが図6の範囲Rv1内の数値となるように)、基準容量素子52の静電容量CRが選定される。
If the capacitance C R of the
また、差分値ΔVBが大きいほど対象物の凸部と凹部とを明確に分別することができるから、さらに望ましくは、差分値ΔVBが最大値となるように、基準容量素子52の静電容量CRは、式(9)によって表わされる数値(以下「容量値CR2」という)に設定される。例えば、基準容量素子52の静電容量CRは、図6に示されるように、容量値CR2以上であり、かつ、静電容量CXRよりも小さい範囲Rc2内の数値に設定される(CR2≦CR<CXR)。
Further, since the convex portion and the concave portion of the object can be clearly distinguished as the difference value ΔV B is larger, more desirably, the electrostatic capacitance of the
次に、本実施形態に係る単位回路Uの各部の具体的な態様を例示する。この態様においては、電源電位Vddを3.3Vとし、リセット電位VAを接地電位としている。増幅用トランジスタ53およびリセット用トランジスタ57のゲート絶縁層は、SiO2(比誘電率は3.9)によって形成された厚さ4.5μm程度の薄膜である。増幅用トランジスタ53のゲート長を3μmとし、そのゲート幅を5μmとすれば、この増幅用トランジスタ53の容量は12.9fFとなる。ここでは、この増幅用トランジスタ53の容量を考慮して、接続点Nの寄生容量CSを13fFとする。一方、リセット用トランジスタ57のゲート長を3μmとし、そのゲート幅を3μmとすれば、このリセット用トランジスタ57の静電容量CSWは7.77fFとなる。また、検出用電極51に対象物の凸部が対向する場合の検出用容量50の静電容量CXRは400fF、凹部が対向するときの静電容量CXVは4fFである。また、リセット期間においてリセット用トランジスタ57のドレイン電極とソース電極とは同電位となるから、係数bは約0.5と考えることができる。
Next, specific modes of each part of the unit circuit U according to this embodiment will be exemplified. In this embodiment, the power supply potential Vdd is 3.3 V, and the reset potential V A is the ground potential. The gate insulating layers of the amplifying
次に、図7は、リセット用トランジスタ57のゲート電極に印加される電位とその容量との関係を示すグラフである。同図に示されるように、例えば読出動作時のように逆バイアスが印加されたときのリセット用トランジスタ57の容量(約2.25fF)は、リセット動作時のように順バイアスが印加されたときのリセット用トランジスタ57の容量(約25fF)の9%ないし10%程度である。また、ゲート・ドレイン間の容量731とゲート・ソース間の容量732とは静電容量が略等しいから、係数BVは0.045ないし0.05となる。ただし、以下では係数BVを0.045とする。
Next, FIG. 7 is a graph showing the relationship between the potential applied to the gate electrode of the resetting
以上の数値を式(10)に代入すると、寄生容量71やリセット用トランジスタ57の容量731を考慮しない場合の容量値CR0は40fF程度と算定される。また、このときの差分値ΔVBは、式(7)から1.89V程度である。実際の基準容量素子52の静電容量CRを容量値CR0よりも大きい数値に設定すれば、検出用電極51に凸部が対向するときの接続点Nの電位VBRと凹部が対向するときの電位VBVと差分値ΔVBを1.89Vよりも大きくすることができるから、対象物の表面の形状を高精度に特定することができる。例えば、以上の数値を式(11)に代入することによって算定される容量値CR1は82fF程度であり、このときの差分値ΔVBは式(7)から2.15V程度と算定される。したがって、例えば基準容量素子52の静電容量CRを容量値CR1と同等またはこれよりも大きい数値とすれば対象物の凸部と凹部とを明確に判定することができる。さらに、以上の数値を式(9)に代入すると容量値CR2は96fFと算定され、このときの差分値ΔVBは2.16Vとなる。すなわち、静電容量素子の静電容量CRを容量値CR2と同等に設定すれば、対象物の凸部と凹部とをさらに明確に判別することが可能となる。
Substituting the above numerical values into equation (10), the capacitance value C R0 when the
<C:変形例>
以上に説明した実施形態に対しては種々の変形を加えることができる。具体的な変形の態様を例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
<C: Modification>
Various modifications can be made to the embodiment described above. An example of a specific modification is as follows. In addition, you may combine each following aspect suitably.
(1)変形例1
リセット用トランジスタ57をpチャネル型のトランジスタとしてもよい。この場合には、リセット用トランジスタ57のゲート電極に対し、リセット動作時には接地電位Gndが印加されるとともに読出動作時には電源電位Vddが印加されることになる。また、実施形態にて説明した式(1)ないし式(11)において「Vdd」が「−Vdd」に変更されるとともに「VA」が「−VA」に変更されるが、この結果として導出される最適な静電容量CRは実施形態(例えば式(9))と同様である。
(1)
The
(2)変形例2
実施形態においてはリセット用トランジスタ57によって接続点Nの電位がリセット電位VAにリセットされる構成を例示したが、このリセット用トランジスタ57は必ずしも必要な要素ではない。すなわち、例えば読出動作の直前における接続点Nの電荷が検出の精度に影響を与えないほど小さければ、リセット用トランジスタ57や電位供給線62を省略した構成(したがってリセット動作が実行されない構成)としてもよい。この構成においても実施形態と同様に、基準容量素子52の静電容量CRは、図6の容量値CR0よりも大きい数値とされ、より望ましくは図6の容量値CR1よりも大きい数値とされる。換言すると、基準容量素子52の静電容量CRは、差分値ΔVBが数値ΔV0よりも大きくなるように設定され、より望ましくは差分値ΔV1以上となるように設定される。
(2)
In the embodiment, the configuration in which the potential of the connection point N is reset to the reset potential V A by the
(3)変形例3
実施形態においては、第j列目に位置する単位回路Uのリセット用トランジスタ57の挙動がその前列(第(j−1)列目)の列線13の電位に応じて制御される構成を例示したが、リセット用トランジスタ57を制御するための構成はこれに限られない。例えば、第j列目に位置する単位回路Uのリセット用トランジスタ57のゲート電極をその次列(第(j+1)列目)の列線13に接続し、この列線13の電位に応じてリセット用トランジスタ57が制御される構成としてもよい。また、列線13がリセット用トランジスタ57の制御に兼用される構成は必ずしも必要ではなく、列線13とは別個の要素によってリセット用トランジスタ57が制御される構成としてもよい。例えば、単位回路Uの各列ごとに配置された配線をリセット用トランジスタ57のゲート電極に接続し、この配線の電位に応じてリセット用トランジスタ57を制御する構成も採用される。このように、リセット用トランジスタ57は、検出用電極51と基準容量素子52との接続点Nとリセット電位VAが印加される電位供給線62との導通および非導通を切り替えるスイッチング素子であれば足り、その動作を制御するための構成の如何は不問である。
(3)
The embodiment exemplifies a configuration in which the behavior of the
(4)変形例4
実施形態においては複数の単位回路Uがマトリクス状に配列された構成を例示したが、これらの単位回路が直線状に配列された構成としてもよい。また、各単位回路Uの構成は図2の構成に限られない。例えば、実施形態においては基準容量素子52の第2電極522が列線13に接続された構成を例示したが、この第2電極522は、定電位が印加される他の部位に接続されてもよい。また、列線13や列選択トランジスタ54を設けない構成としてもよい。この構成においては、行線11[i]に電源電位Vddが印加されると、第i行に属するn個の単位回路Uの行選択トランジスタ55がオン状態となるから、これらの単位回路Uから出力線15[1]ないし15[n]の各々に対して一斉に検出信号が出力される。
(4) Modification 4
In the embodiment, a configuration in which a plurality of unit circuits U are arranged in a matrix is illustrated, but a configuration in which these unit circuits are arranged in a straight line may be used. Further, the configuration of each unit circuit U is not limited to the configuration of FIG. For example, in the embodiment, the configuration in which the
D……検出装置、U……単位回路、10……センサアレイ部、20……行選択回路、30……列選択回路、40……検出回路、11……行線、13……列線、15……出力線、50……検出用容量、51……検出用電極、52……基準容量素子、53……増幅用トランジスタ、54……列選択トランジスタ、55……行選択トランジスタ、57……リセット用トランジスタ、61……電源線、62……電位供給線。 D ... detection device, U ... unit circuit, 10 ... sensor array section, 20 ... row selection circuit, 30 ... column selection circuit, 40 ... detection circuit, 11 ... row line, 13 ... column line , 15... Output line, 50... Detection capacitor, 51... Detection electrode, 52 .. reference capacitance element, 53... Amplification transistor, 54. ... Reset transistor, 61 ... Power supply line, 62 ... Potential supply line.
Claims (6)
前記検出面に接触した対象物の凸部が前記検出用電極と対向するときに前記検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXRとし、前記検出面に接触した対象物の凹部が前記検出用電極と対向するときに前記検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXVとしたときに、前記基準容量素子の静電容量CRが、
When the convex portion of the object in contact with the detection surface is opposed to the detection electrode, the capacitance of the detection capacitor constituted by the detection electrode and the object is C XR , When the capacitance of the detection capacitor formed by the detection electrode and the target object is C XV when the concave portion of the target object that is in contact with the detection electrode is static, The capacitance CR is
電源電位Vddおよび接地電位の一方である第1電位を前記制御端子に印加するとともに前記電源電位Vddおよび前記接地電位の他方である第2電位を前記第1端子および前記第2端子に印加することによって導通状態となった前記リセット用トランジスタの静電容量をCSWとし、前記リセット動作時における前記制御端子と前記第1端子との間の静電容量をb・CSWとし(ただし0≦b≦1)、前記検出面に接触した対象物の凹部が前記検出用電極に対向するときの前記読出動作時における前記制御端子と前記第1端子との間の静電容量をBV・CSWとしたときに、前記基準容量素子の静電容量CRが、
A first potential that is one of a power supply potential Vdd and a ground potential is applied to the control terminal, and a second potential that is the other of the power supply potential Vdd and the ground potential is applied to the first terminal and the second terminal. The capacitance of the resetting transistor that has become conductive due to is set to C SW, and the capacitance between the control terminal and the first terminal during the reset operation is set to b · C SW (where 0 ≦ b ≦ 1), the capacitance between the control terminal and the first terminal during the reading operation when the concave portion of the object in contact with the detection surface faces the detection electrode is represented by B V · C SW When the electrostatic capacity C R of the reference capacitive element is
ことを特徴とする請求項1から請求項3の何れかに記載の検出装置。 Detection device according to claim 3 the capacitance C R of the reference capacitor element from claim 1, characterized in that less than the electrostatic capacitance C XR.
前記検出面に接触した対象物の凸部が前記検出用電極と対向する第1の状態において前記検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXRとし、前記検出面に接触した対象物の凹部が前記検出用電極と対向する第2の状態において前記検出用電極と当該対象物とによって構成される検出用容量の静電容量をCXVとしたときに、
前記第1の状態における前記接続点の電位VBRと前記第2の状態における前記接続点の電位VBVとの差分値ΔVBが、前記基準容量素子の静電容量CRを、
ことを特徴とする検出装置。 The detection electrode when the detection object is opposed to an object in contact with the detection surface, and a reference capacitive element having one electrode connected to the detection electrode, and the object is in contact with the detection surface And a device for detecting the shape of the surface of the object according to the potential of the connection point between the reference capacitance element and
In the first state in which the convex portion of the object in contact with the detection surface opposes the detection electrode, the capacitance of the detection capacitor constituted by the detection electrode and the object is C XR , When the capacitance of the detection capacitor constituted by the detection electrode and the target object is C XV in the second state in which the concave portion of the target object contacting the detection surface faces the detection electrode,
Difference [Delta] V B and the potential V BV of the connecting point in the second state the potential V BR at the node in the first state, the capacitance C R of the reference capacitive element,
ことを特徴とする請求項5に記載の検出装置。 When the capacitance parasitic to the wiring conducted to the connection point is C S , the difference value ΔV B is the capacitance C R of the reference capacitance element.
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