JP2006228919A - Wiring board, semiconductor device, and their manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board wherein a water system process is used to stably form a wiring structural body on a supporting substrate, and the wiring structural body can be easily peeled off from the supporting substrate. <P>SOLUTION: The wiring board 10 includes a supporting substrate 11 and a wiring structural body 17 which is arranged on the supporting substrate 11 with an adhesion layer 24 in-between. The adhesion layer 24 is comprised of a first layer 12 made of a water-soluble material, and a second layer 13 which is formed so as to cover the entire surface of the first layer 12 and is made of a waterproof material. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、配線基板、及び、配線基板上に半導体素子を搭載した半導体装置、並びに、それらの製造方法に関し、特に、高速伝送特性に優れた薄型の配線基板を実現する技術に関する。   The present invention relates to a wiring board, a semiconductor device in which a semiconductor element is mounted on the wiring board, and a manufacturing method thereof, and particularly relates to a technique for realizing a thin wiring board excellent in high-speed transmission characteristics.

近年、携帯端末等の電子機器の小型化及び薄型化が図られ、電子機器に内蔵される半導体素子や、これら半導体素子と実装基板との間の配線を行う配線基板について、薄型化が進められている。また、ＬＳＩチップ等の半導体素子では、高速化及び高機能化に伴って端子数が増加し、これにフリップチップ接続される配線基板の高密度化が要請されている。   2. Description of the Related Art In recent years, electronic devices such as portable terminals have been reduced in size and thickness, and thinning has been promoted for semiconductor elements incorporated in electronic devices and wiring boards for wiring between these semiconductor elements and a mounting substrate. ing. In addition, in a semiconductor element such as an LSI chip, the number of terminals increases as the speed and function increase, and there is a demand for higher density of a wiring board that is flip-chip connected thereto.

従来、配線基板として、複数層の絶縁基板の間に配線パターンを形成して積層し、これらの絶縁基板を貫通して形成されたスルーホールを介して層間の配線接続を行うビルドアップ基板や、テープ基材の表面に配線パターンを形成したテープ基板が一般的に用いられている。しかし、ビルドアップ基板では、絶縁基板が厚く、また、広い表面積を占有するスルーホールを必要とするため、配線回路の高密度化が困難である。また、テープ基板では、テープ基材の伸縮が大きくパターンの位置精度が劣るため、同様に配線回路の高密度化が困難である。このため、これらの配線基板では、配線回路の高密度化によって、信号伝送の高速化を実現することが困難である。   Conventionally, as a wiring board, a build-up board that forms and laminates a wiring pattern between a plurality of layers of insulating substrates, and performs wiring connection between layers through through holes formed through these insulating substrates, A tape substrate having a wiring pattern formed on the surface of a tape base material is generally used. However, in the build-up substrate, since the insulating substrate is thick and a through hole that occupies a large surface area is required, it is difficult to increase the density of the wiring circuit. Further, in the tape substrate, the expansion and contraction of the tape base material is large and the pattern positional accuracy is inferior. For this reason, in these wiring boards, it is difficult to realize high-speed signal transmission by increasing the density of the wiring circuit.

上記問題を解決する配線基板の製造方法として、支持基板上に配線構造体を形成した後、支持基板を配線構造体から剥離する方法が提案されている。特許文献１、２では、支持基板上に低い密着性を有する膜を形成する方法が記載されている。特許文献１では、ステンレス板から成る支持基板の表面に、ニッケルめっきを施す。このニッケルめっきが施された支持基板上に配線構造体を形成し、支持基板とニッケルめっきとの界面で配線構造体を剥離している。特許文献２では、セラミック基板から成る支持基板上にスパッタ法によりＣｕ薄膜を成膜する。このＣｕ薄膜が成膜された支持基板上に配線構造体を形成し、支持基板とＣｕ薄膜との界面で配線構造体を剥離している。   As a method for manufacturing a wiring board that solves the above problem, a method is proposed in which a wiring structure is formed on a support substrate and then the support substrate is peeled from the wiring structure. Patent Documents 1 and 2 describe a method of forming a film having low adhesion on a support substrate. In Patent Document 1, nickel plating is applied to the surface of a support substrate made of a stainless steel plate. A wiring structure is formed on the nickel-plated support substrate, and the wiring structure is peeled off at the interface between the support substrate and nickel plating. In Patent Document 2, a Cu thin film is formed by sputtering on a support substrate made of a ceramic substrate. A wiring structure is formed on the support substrate on which the Cu thin film is formed, and the wiring structure is peeled off at the interface between the support substrate and the Cu thin film.

また、特許文献３では、支持基板を構成するガラス基板上に配線構造体を形成し、ガラス基板の底面からＫｒＦレーザを照射する。これによって、配線構造体の最下層を構成する樹脂膜の底面をアブレーションし、配線構造体を剥離している。   Moreover, in patent document 3, a wiring structure is formed on the glass substrate which comprises a support substrate, and a KrF laser is irradiated from the bottom face of a glass substrate. As a result, the bottom surface of the resin film constituting the lowermost layer of the wiring structure is ablated, and the wiring structure is peeled off.

しかし、特許文献１、２では、支持基板との間で低い密着性を有する膜上に配線構造体を形成するので、配線構造体を形成する際に、配線構造体が支持基板からランダムに剥離する等の現象が生じ、支持基板上に配線構造体を安定して形成できない問題があった。また、特許文献２では、熱処理を施すことによって、Ｃｕ原子がセラミックの内部へ拡散し、セラミックとＣｕ薄膜との間の密着力が変化して、剥離工程での制御が困難になる問題もあった。   However, in Patent Documents 1 and 2, since the wiring structure is formed on a film having low adhesion with the support substrate, the wiring structure is randomly separated from the support substrate when the wiring structure is formed. Such a phenomenon occurs that the wiring structure cannot be stably formed on the support substrate. Further, in Patent Document 2, there is a problem that Cu atoms diffuse into the ceramic due to heat treatment, and the adhesion between the ceramic and the Cu thin film changes, making control in the peeling process difficult. It was.

特許文献１、２の問題に対して、特許文献３では、ガラス基板上に配線構造体を安定して形成できると共に、樹脂膜の底面をアブレーションすることによって、配線構造体を支持基板から容易に剥離できる。しかし、支持基板を構成する材料が使用するレーザ光を透過する材料に限定されるため、支持基板の選択範囲が著しく限定される問題がある。また、アブレーションによって、樹脂膜の底面の平坦性が損なわれ、或いは樹脂膜の物性が変化する問題もある。つまり、アブレーションは樹脂を分子レベルで熱分解して、気化させる手法であるため、処理を行った樹脂膜の機械特性や電気特性が劣化し、必要な特性が得られない恐れがある。   With respect to the problems of Patent Documents 1 and 2, in Patent Document 3, the wiring structure can be stably formed on the glass substrate, and the wiring structure can be easily removed from the support substrate by ablating the bottom surface of the resin film. Can peel. However, since the material constituting the support substrate is limited to the material that transmits the laser light used, there is a problem that the selection range of the support substrate is remarkably limited. In addition, there is a problem in that the flatness of the bottom surface of the resin film is impaired or the physical properties of the resin film change due to ablation. That is, ablation is a technique in which a resin is thermally decomposed and vaporized at a molecular level, so that mechanical properties and electrical properties of a treated resin film are deteriorated, and necessary properties may not be obtained.

上記問題に対して、特許文献４では、支持基板上に水溶性塗料膜を介して配線構造体を形成することを提案している。
特開２００２−３４３９２３号公報 特開２００３−１４２６２４号公報 特開２０００−１９６２４３号公報 特開平７−２０２４２８号公報 To solve the above problem, Patent Document 4 proposes forming a wiring structure on a support substrate through a water-soluble paint film.
JP 2002-343923 A JP 2003-142624 A JP 2000-196243 A JP-A-7-202428

特許文献４によれば、水溶性塗料膜を水に溶かすことによって、配線構造体を支持基板から容易に剥離できる。また、水溶性塗料膜が高い密着力を有するので、配線構造体を安定して形成できる。しかし、同文献に記載の配線基板では、水溶性塗料膜上に配線構造体を形成するので、この水溶性塗料膜を溶かす恐れがある、水を処理液として用いた水系プロセスを使用して配線構造体を形成することが出来ない。今後開発が予想される更に微細化された配線基板を製造するためには、めっき法やウェットエッチングなどの水系プロセスを用いることが必須であり、同文献に記載の配線基板では、これらの水系プロセスを用いることによって、そのような配線基板を製造することが出来ない問題があった。   According to Patent Document 4, the wiring structure can be easily peeled from the support substrate by dissolving the water-soluble paint film in water. Further, since the water-soluble paint film has a high adhesion, the wiring structure can be formed stably. However, in the wiring board described in the same document, since the wiring structure is formed on the water-soluble paint film, there is a risk of dissolving the water-soluble paint film, and wiring is performed using an aqueous process using water as a treatment liquid. A structure cannot be formed. In order to manufacture a further miniaturized wiring board that is expected to be developed in the future, it is essential to use an aqueous process such as plating or wet etching. In the wiring board described in this document, these aqueous processes are required. However, there is a problem that such a wiring board cannot be manufactured.

本発明は、上記に鑑み、水系プロセスを用いて、支持基板上に安定して配線構造体を形成できると共に、配線構造体を支持基板から容易に剥離できる、配線基板及び半導体装置並びにそれらの製造方法を提供することを目的とする。   In view of the above, the present invention can form a wiring structure stably on a support substrate using an aqueous process, and can easily peel the wiring structure from the support substrate. It aims to provide a method.

上記目的を達成するために、本発明に係る配線基板は、支持基板と、該支持基板上に密着層を介して配設された配線構造体とを備える配線基板において、
前記密着層が、水溶性材料から成る第１層と、該第１層の全面を覆って形成され、且つ耐水性材料から成る第２層とから構成されることを特徴とする。 In order to achieve the above object, a wiring board according to the present invention includes a support substrate and a wiring structure disposed on the support substrate via an adhesion layer.
The adhesion layer includes a first layer made of a water-soluble material, and a second layer made of a water-resistant material so as to cover the entire surface of the first layer.

本発明に係る半導体装置は、上記配線基板と、該配線基板上に搭載された１又は複数の半導体素子とを備えることを特徴とする。   A semiconductor device according to the present invention includes the above wiring board and one or a plurality of semiconductor elements mounted on the wiring board.

本発明に係る配線基板の製造方法は、支持基板上に水溶性材料から成る第１層を形成する工程と、前記第１層を覆って前記支持基板上に、耐水性材料から成る第２層を形成する工程と、前記第２層上に配線構造体を形成する工程とを有することを特徴とする。   The method for manufacturing a wiring board according to the present invention includes a step of forming a first layer made of a water-soluble material on a support substrate, and a second layer made of a water-resistant material on the support substrate so as to cover the first layer. And a step of forming a wiring structure on the second layer.

本発明に係る半導体装置の製造方法は、支持基板上に水溶性材料から成る第１層を形成する工程と、前記第１層を覆って前記支持基板上に、耐水性材料から成る第２層を形成する工程と、前記第２層上に配線構造体を形成する工程と、前記配線構造体上に１又は複数の半導体素子を搭載する工程と、水を含む処理液によって前記第１層を溶かし、前記第２層及び配線構造体を前記支持基板から剥離する工程とを有することを特徴とする。   The method of manufacturing a semiconductor device according to the present invention includes a step of forming a first layer made of a water-soluble material on a support substrate, and a second layer made of a water-resistant material on the support substrate so as to cover the first layer. Forming a wiring structure on the second layer; mounting one or more semiconductor elements on the wiring structure; and processing the first layer with a treatment liquid containing water. And melting and peeling the second layer and the wiring structure from the support substrate.

本発明に係る配線基板及び半導体装置によれば、第１層が水溶性材料から成るので、第１層を水を含む処理液で溶かすことによって第２層及び配線構造体を支持基板から容易に剥離できる。また、第１層を高い密着性を有する材料で構成することによって、半導体素子を安定して配線構造体上に接続できる。   According to the wiring board and the semiconductor device of the present invention, since the first layer is made of a water-soluble material, the second layer and the wiring structure can be easily removed from the support substrate by dissolving the first layer with a treatment liquid containing water. Can peel. In addition, by configuring the first layer with a material having high adhesion, the semiconductor element can be stably connected to the wiring structure.

また、それらの製造に際して、水溶性材料から成る第１層に、他の層との間で高い密着性を有する材料を用いることが出来るので、密着層の剥離を防ぎ、配線構造体を支持基板上に安定して形成できる。これによって、配線基板の高い歩留まりを得ることが出来る。更に、水溶性材料から成る第１層の全面が、耐水性材料から成る第２層で覆われるので、配線構造体の形成に際して、めっき法やウェットエッチングなどの水系プロセスを用いることが出来る。これによって、高密度化された配線基板を製造でき、配線パターンの微細化や電極の狭ピッチ化を実現できる。   Further, in the production thereof, the first layer made of the water-soluble material can be made of a material having high adhesion with other layers, so that the adhesion layer is prevented from being peeled off, and the wiring structure is supported on the support substrate. It can be stably formed on the top. Thereby, a high yield of the wiring board can be obtained. Furthermore, since the entire surface of the first layer made of the water-soluble material is covered with the second layer made of the water-resistant material, an aqueous process such as plating or wet etching can be used when forming the wiring structure. As a result, a high-density wiring board can be manufactured, and the wiring pattern can be miniaturized and the pitch of the electrodes can be reduced.

本発明に係る配線基板では、前記第２層を、耐水性を有する有機樹脂膜又は金属膜で構成できる。本発明に係る配線基板では、前記支持基板を、半導体ウエハ材料、金属、石英、ガラス、セラミック、及びプリント板の何れかで構成できる。これらの支持基板から、熱膨張係数が搭載する半導体素子に近いものを選択して用いることにより、狭い電極ピッチを有する半導体素子を安定して、配線構造体上に接続できる。   In the wiring board according to the present invention, the second layer can be composed of a water-resistant organic resin film or metal film. In the wiring board according to the present invention, the support substrate can be composed of any one of a semiconductor wafer material, metal, quartz, glass, ceramic, and a printed board. A semiconductor element having a narrow electrode pitch can be stably connected to the wiring structure by selecting and using one of these support substrates that has a thermal expansion coefficient close to that of the semiconductor element mounted.

本発明に係る配線基板の好適な実施態様では、前記第１層の縁部が前記支持基板の側面の一部に形成され、前記第２層の縁部が前記第１層の縁部から突出して前記支持基板の側面に接している。或いは、前記第１層の縁部が、前記支持基板の底面にまで延び、前記第２層の縁部が前記第１層の縁部から突出して前記支持基板の底面に接している。第２層の縁部を支持基板から容易に除去し、第１層を露出させることが出来る。   In a preferred embodiment of the wiring board according to the present invention, the edge of the first layer is formed on a part of the side surface of the support substrate, and the edge of the second layer protrudes from the edge of the first layer. In contact with the side surface of the support substrate. Alternatively, the edge of the first layer extends to the bottom surface of the support substrate, and the edge of the second layer protrudes from the edge of the first layer and contacts the bottom surface of the support substrate. The edge of the second layer can be easily removed from the support substrate to expose the first layer.

本発明に係る半導体装置では、前記配線基板上に前記半導体素子を封止するモールド樹脂を備えることが出来る。第１層を溶かして第２層及び支持基板を剥離する際に、配線基板上の電極や半導体素子が、モールド樹脂によって水を含む処理液から保護される。   In the semiconductor device according to the present invention, a mold resin for sealing the semiconductor element can be provided on the wiring board. When the first layer is melted and the second layer and the support substrate are peeled off, the electrodes and the semiconductor elements on the wiring board are protected from the treatment liquid containing water by the mold resin.

本発明の配線基板の製造方法では、前記第２層上に配線構造体を形成する工程に後続して、水を含む処理液によって前記第１層を溶かし、前記第２層及び配線構造体を前記支持基板から剥離する工程を更に有することが出来る。   In the method for manufacturing a wiring board according to the present invention, following the step of forming the wiring structure on the second layer, the first layer is melted with a treatment liquid containing water, and the second layer and the wiring structure are formed. It may further include a step of peeling from the support substrate.

本発明の半導体装置の製造方法では、好適には、前記剥離する工程に先立って、前記配線構造体上に前記半導体素子を封止するモールド樹脂を形成する工程を更に有する。   Preferably, the method for manufacturing a semiconductor device of the present invention further includes a step of forming a mold resin for sealing the semiconductor element on the wiring structure prior to the peeling step.

本発明の半導体装置の製造方法では、前記第２層を金属層とし、前記剥離する工程に後続して、該金属層をパターニングする工程を更に有することが出来る。第２層を電極として利用できる。この場合、前記パターニングした金属層の表面に、電極を形成する工程を更に有することが出来る。   The method for manufacturing a semiconductor device according to the present invention may further include a step of patterning the metal layer after the step of peeling the second layer as a metal layer. The second layer can be used as an electrode. In this case, the method may further include a step of forming an electrode on the surface of the patterned metal layer.

本発明の半導体装置の製造方法では、前記第２層を絶縁層とし、前記剥離する工程に後続して、該剥離工程によって露出した前記絶縁層をパターニングして、前記配線構造体の配線の一部を露出させる工程を更に有することが出来る。この場合、前記露出した配線の表面に、電極を形成する工程を更に有することが出来る。   In the method for manufacturing a semiconductor device according to the present invention, the second layer is used as an insulating layer, and after the peeling step, the insulating layer exposed by the peeling step is patterned to form one wiring of the wiring structure. The method may further include a step of exposing the portion. In this case, the method may further include a step of forming an electrode on the surface of the exposed wiring.

本発明の半導体装置の製造方法では、前記配線構造体の最下層がパターニングされた金属層から成り、前記第２層を剥離して前記パターニングされた金属層を露出させる工程を更に有することが出来る。   The method of manufacturing a semiconductor device according to the present invention may further include a step of forming a lowermost layer of the wiring structure from a patterned metal layer and peeling the second layer to expose the patterned metal layer. .

以下に、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態に係る配線基板の構成を示す断面図である。配線基板１０は、支持基板１１上に、水溶性の絶縁材料から成る第１層１２、及び耐水性の絶縁材料又は金属から成る第２層１３が順に積層され、第２層１３上に、配線層１４、絶縁層１５、及び電極１６から構成される配線構造体１７が配設されている。第１層１２と第２層１３は、支持基板１１と配線構造体１７とを密着させる密着層２４を構成する。   Hereinafter, the present invention will be described in more detail based on embodiments according to the present invention with reference to the drawings. FIG. 1 is a cross-sectional view showing a configuration of a wiring board according to the first embodiment of the present invention. The wiring substrate 10 is formed by sequentially laminating a first layer 12 made of a water-soluble insulating material and a second layer 13 made of a water-resistant insulating material or metal on a support substrate 11. A wiring structure 17 composed of the layer 14, the insulating layer 15, and the electrode 16 is disposed. The first layer 12 and the second layer 13 constitute an adhesion layer 24 that closely adheres the support substrate 11 and the wiring structure 17.

支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

第１層１２は、支持基板１１と第２層１３及び配線構造体１７とを分離するために配設される。第１層１２の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えば、ポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料で形成される。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is disposed to separate the support substrate 11 from the second layer 13 and the wiring structure 17. Suitable examples of the first layer 12 include water or an alkali component such as TMAH in water, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide, diethylene glycol monobutyl ether, and the like. Any one of organic additives or a material that can be relatively easily dissolved by a mixed liquid can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive Formed of a material such as an agent. In this embodiment, a polyamide-based adhesive is used.

第２層１３は、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。図２に、図１の配線基板１０の縁部近傍を拡大して示す。同図では、支持基板１１、及び、第１層１２と第２層１３とで構成される密着層２４について示している。第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われる構成を有する。第１層１２は、その平面形状が支持基板１１よりも小さく、第２層１３の平面形状は、支持基板１１とほぼ同じ大きさである。この構造により、第１層１２の側面が第２層１３によって覆われる。   The second layer 13 is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. FIG. 2 is an enlarged view of the vicinity of the edge of the wiring board 10 of FIG. In the figure, the support substrate 11 and the adhesion layer 24 composed of the first layer 12 and the second layer 13 are shown. The first layer 12 is disposed on the support substrate 11 and further has a configuration covered with the second layer 13. The planar shape of the first layer 12 is smaller than that of the support substrate 11, and the planar shape of the second layer 13 is approximately the same size as the support substrate 11. With this structure, the side surface of the first layer 12 is covered by the second layer 13.

第２層１３は、有機材料や金属から成り、好適な例としては、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成される。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜を用いる。   The second layer 13 is made of an organic material or a metal, and suitable examples of the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), It is made of PBO (polybenzoxazole) or polynorbornene resin, and the metal is mainly composed of titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. It is formed by any one or a combination of materials. In the present embodiment, a metal film in which titanium and copper are stacked in this order on the first layer 12 is used.

配線構造体１７は、配線層１４、絶縁層１５、及び半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することもできる。図１における配線構造体１７では、第２層１３上に配線層１４を配設しているが、この構造に限定されるものではなく、第２層１３上に絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting to the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit may be formed by alternately stacking the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 1, the wiring layer 14 is disposed on the second layer 13, but is not limited to this structure, and the insulating layer 15 is disposed on the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述の如くように例えば銅で形成され、その厚さは例えば５μｍである。配線層１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is made of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring layer 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることでによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため、少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部が形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に埋め込まれたビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   The wiring structure 17 is provided with an electrode 16, and the electrode 16 is electrically connected to the wiring layer 14 through a via 23 embedded in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

本実施形態によれば、製造に際して、支持基板１１と第１層１２、及び第１層１２と第２層１３がそれぞれ高い密着性で保持された状態で配線構造体１７が形成されるので、支持基板１１上に配線構造体１７を安定して形成できる。また、水溶性材料から成る第１層１２を耐水性材料から成る第２層１３が覆っていることによって、めっき法やウェットエッチング等の水系プロセスを用いることが出来、配線を微細化させることが出来る。支持基板１１の除去に際して、先ず、第２層１３の縁部を支持基板１１から除去することによって、第１層１２の縁部を露出させた後、水溶液を用いて第１層１２を除去することによって、配線構造体１７を支持基板１１から容易に剥離できる。   According to the present embodiment, during manufacturing, the wiring structure 17 is formed in a state where the support substrate 11 and the first layer 12 and the first layer 12 and the second layer 13 are held with high adhesion. The wiring structure 17 can be stably formed on the support substrate 11. Further, since the first layer 12 made of a water-soluble material is covered with the second layer 13 made of a water-resistant material, an aqueous process such as plating or wet etching can be used, and the wiring can be miniaturized. I can do it. When removing the support substrate 11, first, the edge of the second layer 13 is removed from the support substrate 11 to expose the edge of the first layer 12, and then the first layer 12 is removed using an aqueous solution. Thus, the wiring structure 17 can be easily peeled from the support substrate 11.

図３〜５は、第１実施形態の第１〜第３変形例に係る配線基板について、図２に相当する断面をそれぞれ示す部分断面図である。図３の配線基板３０では、第１層１２の縁部が支持基板１１の縁部と揃うように形成され、第２層１３の縁部が支持基板１１の側面まで形成されている。図４の配線基板３１では、支持基板１１の側面まで第１層１２が形成され、第２層１３は第１層１２の縁部を超える位置まで形成されている。図５の配線基板３２では、支持基板１１の底面まで第１層１２が回り込んで形成され、第２層１３が第１層１２を覆うように形成されている。   3 to 5 are partial cross-sectional views each showing a cross-section corresponding to FIG. 2 for the wiring boards according to the first to third modifications of the first embodiment. In the wiring substrate 30 of FIG. 3, the edge of the first layer 12 is formed so as to be aligned with the edge of the support substrate 11, and the edge of the second layer 13 is formed up to the side surface of the support substrate 11. In the wiring substrate 31 of FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. In the wiring substrate 32 of FIG. 5, the first layer 12 is formed to reach the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

なお、図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   2 to 5 show the first layer 12 and the second layer 13 with the same thickness for convenience, but if the second layer 13 covers the first layer 12, the film thickness at each part varies. It does not matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

図６は、本発明の第２実施形態に係る配線基板の構成を示す断面図である。配線基板３３は、図１に示した配線基板１０で、支持基板１１と第１層１２が除去され、第２層１３が配設された側の面に電極１８が形成された構成を有する。支持基板１１及び第１層１２の除去は、水溶性材料から成る第１層１２を除去し、支持基板１１と第２層１３とを分離することによって行う（図示せず）。本実施形態の配線基板３３では、第２層１３は有機材料から成るため、図６では符号１３ａで示す。   FIG. 6 is a cross-sectional view showing a configuration of a wiring board according to the second embodiment of the present invention. The wiring board 33 is the wiring board 10 shown in FIG. 1 and has a configuration in which the support substrate 11 and the first layer 12 are removed, and the electrode 18 is formed on the surface on which the second layer 13 is disposed. The support substrate 11 and the first layer 12 are removed by removing the first layer 12 made of a water-soluble material and separating the support substrate 11 and the second layer 13 (not shown). In the wiring board 33 of this embodiment, since the second layer 13 is made of an organic material, it is denoted by reference numeral 13a in FIG.

第２層１３は、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。本実施形態では、第２層１３ａは有機材料から成るため、表面保護の絶縁膜、つまりソルダーレジストとして使用できる。第２層１３ａの好適な例としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等が挙げられる。本実施形態ではポリイミド樹脂を用いる。   The second layer 13 is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. In the present embodiment, since the second layer 13a is made of an organic material, it can be used as an insulating film for surface protection, that is, a solder resist. Suitable examples of the second layer 13a include, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), or polynorbornene resin. Can be mentioned. In this embodiment, a polyimide resin is used.

配線構造体１７は、配線層１４、絶縁層１５、及び半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することも出来る。図６における配線構造体１７では、第２層１３に接して配線層１４を配設しているが、この構造に限定されるものではなく、第２層１３に接して絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting to the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit can be configured by alternately laminating the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 6, the wiring layer 14 is disposed in contact with the second layer 13. However, the structure is not limited to this structure, and the insulating layer 15 is disposed in contact with the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成され、その厚さは例えば５μｍである。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部が形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

電極１８は、配線構造体１７の最下層に配設され、第２層１３ａに形成された開口部２５内に露出している。また、電極１８は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。   The electrode 18 is disposed in the lowermost layer of the wiring structure 17 and is exposed in the opening 25 formed in the second layer 13a. The electrode 18 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy.

電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などを用いて第２層１３ａの所望の位置に開口部２５を形成して最下層の配線層１４を露出させる。   When forming the electrode 18, a film is formed on the second layer 13 a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, an opening is formed at a desired position of the second layer 13a by using a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like. 25 is formed to expose the lowermost wiring layer 14.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

本実施形態によれば、基板の上面及び底面に電極１６，１８を有する薄型の配線基板３３を得ることが出来る。基板の底面では、第２層１３ａがソルダーレジストとして機能し、電極１８上に形成される半田ボールの転がりを防止できる。   According to this embodiment, a thin wiring substrate 33 having the electrodes 16 and 18 on the top and bottom surfaces of the substrate can be obtained. On the bottom surface of the substrate, the second layer 13a functions as a solder resist and can prevent the solder balls formed on the electrodes 18 from rolling.

図７は、第２実施形態の変形例に係る配線基板の断面図を示している。配線基板３４は、電極１８の構成が異なることを除いては、第２実施形態の配線基板３３と同様の構成を有している。以下に、異なる部分の説明を記載する。本変形例の配線基板３４でも、第２層１３は有機材料から成るため、図７では符号１３ａで示す。   FIG. 7 shows a cross-sectional view of a wiring board according to a modification of the second embodiment. The wiring board 34 has the same configuration as the wiring board 33 of the second embodiment except that the configuration of the electrodes 18 is different. In the following, explanations of the different parts are given. Also in the wiring board 34 of the present modification, the second layer 13 is made of an organic material, and therefore is denoted by reference numeral 13a in FIG.

電極１８は、開口部２５内に露出する最下層の配線層１４及び開口部２５周辺の第１層１３ａを覆うように形成される。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８の形成に際しては、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などを用いて第２層１３ａの所望の位置に開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   The electrode 18 is formed so as to cover the lowermost wiring layer 14 exposed in the opening 25 and the first layer 13 a around the opening 25. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. In forming the electrode 18, an opening 25 is formed at a desired position of the second layer 13 a using a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and a subtractive method or a semi-additive method is used. Thus, the electrode 18 is formed.

本変形例によれば、基板の上面及び底面に電極１６，１８を有する薄型の配線基板３４を得ることが出来る。また、電極１８が凹状の断面を有するため、電極１８の表面に配設される半田ボールがこれに凸状に接合されることによって接合強度が高まり、半田ボールの接続信頼性が向上する。   According to this modification, a thin wiring substrate 34 having the electrodes 16 and 18 on the upper and lower surfaces of the substrate can be obtained. Further, since the electrode 18 has a concave cross section, the solder ball disposed on the surface of the electrode 18 is joined to the convex shape to increase the joining strength, and the connection reliability of the solder ball is improved.

図８は、本発明の第３実施形態に係る配線基板の構成を示す断面図である。配線基板３５は、図１に示した配線基板１０で、支持基板１１及び第１層１２が除去され、第２層１３が配設された側の面に電極１８が形成された構成を有する。支持基板１１及び第１層１２の除去は、水溶性材料から成る第１層１２を除去し、支持基板１１と第２層１３とを分離することによって行う（図示せず）。本実施形態の配線基板３５では、第２層１３は金属から成るため、図８では符号１３ｂで示す。   FIG. 8 is a cross-sectional view showing a configuration of a wiring board according to the third embodiment of the present invention. The wiring board 35 has the configuration in which the supporting board 11 and the first layer 12 are removed and the electrode 18 is formed on the surface on which the second layer 13 is disposed in the wiring board 10 shown in FIG. The support substrate 11 and the first layer 12 are removed by removing the first layer 12 made of a water-soluble material and separating the support substrate 11 and the second layer 13 (not shown). In the wiring board 35 of this embodiment, since the second layer 13 is made of metal, it is denoted by reference numeral 13b in FIG.

第２層１３ｂは、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。本実施形態では、第２層１３ｂは金属から構成される。第２層１３ｂの好適な例としては、例えば、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくはこれら材料の複数の組み合わせにより、サブトラクティブ法やセミアディティブ法により電極の形状に形成される。本実施形態では、サブトラクティブ法により銅で形成する。   The second layer 13b is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. In the present embodiment, the second layer 13b is made of metal. As a suitable example of the second layer 13b, for example, any of materials mainly composed of titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron, Alternatively, a plurality of combinations of these materials are formed into an electrode shape by a subtractive method or a semi-additive method. In this embodiment, it forms with copper by a subtractive method.

配線構造体１７は、配線層１４、絶縁層１５、及び、半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することも出来る。図８における配線構造体１７では、第２層１３ｂに接して配線層１４を配設しているが、この構造に限定されるものではなく、第２層１３に接して絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit can be configured by alternately laminating the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 8, the wiring layer 14 is disposed in contact with the second layer 13 b, but is not limited to this structure, and the insulating layer 15 is disposed in contact with the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成され、その厚さは例えば５μｍである。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部が形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

本実施形態によれば、基板の上面及び底面に電極１６，１８を有する薄型の配線基板３５を得ることが出来る。また、電極１８が、電極１８の表面を覆って形成される半田ボールの内部に凸状に接合されることによって、接合強度が高まり、半田ボールの接続信頼性が向上する。   According to this embodiment, it is possible to obtain a thin wiring substrate 35 having the electrodes 16 and 18 on the top and bottom surfaces of the substrate. Further, since the electrode 18 is joined in a convex shape inside the solder ball formed so as to cover the surface of the electrode 18, the joining strength is increased and the connection reliability of the solder ball is improved.

図９は、第３実施形態の変形例に係る配線基板の構成を示す断面図である。配線基板３６は、最下層の配線層１４に接していない側の第２層１３ｂの面上に電極１８が形成されていること以外は、図８に示した配線基板３５と同様の構成を有している。配線基板３６では、最下層の配線層１４と接していない側の第２層１３ｂの面上にのみ電極１８を形成しているが、第２層１３ｂの側面にも電極１８が形成されていても構わない。以下に、異なる部分の説明を記載する。本変形例の配線基板３６でも、第２層１３は金属から成るため、図９では符号１３ｂで示す。   FIG. 9 is a cross-sectional view showing a configuration of a wiring board according to a modification of the third embodiment. The wiring board 36 has the same configuration as the wiring board 35 shown in FIG. 8 except that the electrode 18 is formed on the surface of the second layer 13b on the side not in contact with the lowermost wiring layer 14. is doing. In the wiring board 36, the electrode 18 is formed only on the surface of the second layer 13b that is not in contact with the lowermost wiring layer 14, but the electrode 18 is also formed on the side surface of the second layer 13b. It doesn't matter. In the following, explanations of the different parts are given. Also in the wiring board 36 of the present modification, the second layer 13 is made of metal, and is denoted by reference numeral 13b in FIG.

配線基板３６では、最下層の配線層１４と接していない側の第２層１３ｂの面上に電極１８が形成されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８は、第２層１３ｂを給電層としたサブトラクティブ法やセミアディティブ法により形成してもよく、サブトラクティブ法により第２層１３ｂを電極形状に形成した後、第２層１３ｂの表面に無電解めっき法により形成してもよい。   In the wiring substrate 36, the electrode 18 is formed on the surface of the second layer 13 b on the side not in contact with the lowermost wiring layer 14. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer. After the second layer 13b is formed into an electrode shape by the subtractive method, the electrode 18 is formed on the surface of the second layer 13b. It may be formed by an electroless plating method.

本変形例によれば、基板の上面及び底面に電極１６，１８を有する薄型の配線基板３６を得ることが出来る。また、電極１８が、電極１８の表面を覆って形成される半田ボールの内部に凸状に接合されることによって、接合強度が高まり、半田ボールの接続信頼性が向上する。   According to this modification, it is possible to obtain a thin wiring substrate 36 having the electrodes 16 and 18 on the top and bottom surfaces of the substrate. Further, since the electrode 18 is joined in a convex shape inside the solder ball formed so as to cover the surface of the electrode 18, the joining strength is increased and the connection reliability of the solder ball is improved.

図８及び図９で、配線構造体１７の最下層の配線層１４と第２層１３ｂとを同じ横幅で示したが、この関係に限定されることはなく、配線層１４の平面形状が第２層１３ｂの平面形状より小さくても構わない。また、配線構造体１７の最下層が配線層１４でなく、第２層１３ｂがビア２３に接続される構成であっても構わない。   8 and 9, the lowermost wiring layer 14 and the second layer 13b of the wiring structure 17 are shown with the same horizontal width, but the relationship is not limited to this, and the planar shape of the wiring layer 14 is the first shape. It may be smaller than the planar shape of the two layers 13b. The lowermost layer of the wiring structure 17 may not be the wiring layer 14 and the second layer 13b may be connected to the via 23.

図１０は、本発明の第４実施形態に係る配線基板の構成を示す断面図である。配線基板３７は、図６〜９に示した配線基板３３〜３６と異なり、図１に示した配線基板１０で、支持基板１１、第１膜１２、及び第２膜１３を除去した構成を有している。図６に示した配線基板３３と同様に、第１膜１２を除去することによって支持基板１１と配線構造体１７及び第２層１３とを分離した後、第２膜１３を完全に除去することによって得られる。   FIG. 10 is a cross-sectional view showing a configuration of a wiring board according to the fourth embodiment of the present invention. Unlike the wiring boards 33 to 36 shown in FIGS. 6 to 9, the wiring board 37 has a configuration in which the supporting board 11, the first film 12, and the second film 13 are removed from the wiring board 10 shown in FIG. is doing. Similar to the wiring substrate 33 shown in FIG. 6, the second film 13 is completely removed after the support substrate 11 is separated from the wiring structure 17 and the second layer 13 by removing the first film 12. Obtained by.

配線構造体１７は、配線層１４、絶縁層１５、及び半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することも出来る。図１０における配線構造体１７では、第２層１３に接して配線層１４が配設されるが、この構造に限定されるものではなく、第２層１３に接して絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting to the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit can be configured by alternately laminating the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 10, the wiring layer 14 is disposed in contact with the second layer 13, but is not limited to this structure, and the insulating layer 15 is disposed in contact with the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成され、その厚さは例えば５μｍである。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部が形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

配線構造体１７で最下層の配線層１４が電極１８として構成され、この配線層１４は、例えば複数の層が積層された構成を有し、例えば、その表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。   In the wiring structure 17, the lowermost wiring layer 14 is configured as an electrode 18, and the wiring layer 14 has, for example, a configuration in which a plurality of layers are stacked. For example, the surface has gold, silver, copper, aluminum Preferably, it is formed of at least one metal selected from the group consisting of tin, and a solder material, or an alloy.

電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させる。   When forming the electrode 18, a film is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form a lowermost wiring layer. 14 is exposed.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

なお、前述の各実施形態において、第２層１３（１３ａ，１３ｂ）に接する側の配線構造体１７の面、又は、配線構造体１７の所望の位置に、回路のノイズフィルタの役割を果たすコンデンサが配設されていてもよい。コンデンサを構成する誘電体材料は、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、又は、Ｎｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、又は、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料、若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。 In each of the above-described embodiments, a capacitor serving as a circuit noise filter is provided on the surface of the wiring structure 17 on the side in contact with the second layer 13 (13a, 13b) or on a desired position of the wiring structure 17. May be provided. The dielectric material constituting the capacitor is a metal oxide such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2 , or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 2). 3), PZT (PbZr x Ti 1-x O 3), or, PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material such as, or SrBi 2 Ta 2 O 9, etc. Bi A layered compound is preferable. However, 0 ≦ x ≦ 1 and 0 <y <1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used.

更に、配線構造体１７の絶縁層１５の何れか一層若しくは複数層を、誘電率が９以上の材料で構成し、その上下の配線層１４の所望の位置に対向電極を形成することによって回路のノイズフィルタとして機能するコンデンサを形成してもよい。コンデンサを構成する誘電体材料は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、又は、Ｎｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、又は、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料、若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。 Further, one or more of the insulating layers 15 of the wiring structure 17 are made of a material having a dielectric constant of 9 or more, and a counter electrode is formed at a desired position of the wiring layer 14 above and below the insulating layer 15. A capacitor that functions as a noise filter may be formed. The dielectric material constituting the capacitor is a metal oxide such as Al 2 O 3 , ZrO 2 , HfO 2 , or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3 ), PZT (PbZr x Ti 1). -x O 3), or preferably a PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite materials, or SrBi Bi-based layered compounds such as 2 Ta 2 O 9, such as. However, 0 ≦ x ≦ 1 and 0 <y <1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used.

図１１（ａ）〜（ｄ）は、本発明の第５実施形態に係る配線基板の製造方法を工程順に示す部分断面図である。本実施形態は、図１に示した配線基板１０を製造する製造方法を示している。なお、各工程間で適宜に洗浄及び熱処理を行う。   FIGS. 11A to 11D are partial cross-sectional views illustrating a method of manufacturing a wiring board according to the fifth embodiment of the present invention in the order of steps. This embodiment shows a manufacturing method for manufacturing the wiring substrate 10 shown in FIG. Note that cleaning and heat treatment are appropriately performed between the respective steps.

先ず、図１１（ａ）に示すように、支持基板１１を用意し、必要であれば表面のウェット洗浄、ドライ洗浄、平坦化、又は、粗化などの処理を施す。支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   First, as shown in FIG. 11A, a support substrate 11 is prepared, and if necessary, processing such as surface wet cleaning, dry cleaning, planarization, or roughening is performed. The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

次に、図１１（ｂ）に示すように、支持基板１１の表面に第１層１２を形成する。第１層１２の形成は、第１層１２の材料が液状であれば、スピンコート法、ダイコート法、カーテンコート法、又は、印刷法等を用いて形成し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。   Next, as shown in FIG. 11B, the first layer 12 is formed on the surface of the support substrate 11. If the material of the first layer 12 is liquid, the first layer 12 is formed using a spin coating method, a die coating method, a curtain coating method, a printing method, or the like, and subjected to a treatment such as drying. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed.

第１層１２は水溶性材料で形成され、好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えばポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料により形成される。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is formed of a water-soluble material, and preferable examples include water or water, an alkali component such as TMAH, an alcohol component, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl, and the like. Any one of organic additives such as sulfoxide and diethylene glycol monobutyl ether, or a material that is relatively easily dissolved by a liquid in which these are mixed can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive Formed of a material such as In this embodiment, a polyamide-based adhesive is used.

次に、図１１（ｃ）に示すように、第１層１２上に第２層１３を形成する。第２層１３は、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。このため、第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われるように構成する。支持基板１１縁部では、図２に示したように、第１層１２を第２層１３が覆う構成とし、支持基板１１の縁部手前に第１層１２の縁部を形成し、その縁部を超える位置まで第２層１３を形成する。   Next, as shown in FIG. 11C, the second layer 13 is formed on the first layer 12. The second layer 13 is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. For this reason, the first layer 12 is arranged on the support substrate 11 and further covered with the second layer 13. At the edge of the support substrate 11, as shown in FIG. 2, the first layer 12 is covered with the second layer 13, and the edge of the first layer 12 is formed in front of the edge of the support substrate 11. The second layer 13 is formed to a position exceeding the part.

なお、図３の配線基板３０の製造に際しては、第１層１２を支持基板１１と縁部が揃うように形成し、第２層１３を支持基板１１の側面まで形成する。また、図４の配線基板３１の製造に際しては、第１層１２を支持基板１１の側面まで形成し、第２層１３を第１層１２の縁部を超える位置まで形成する。更に、図５の配線基板３２の形成に際しては、第１層１２を支持基板１１の底面まで回り込むように形成し、第２層１３が第１層１２を覆うように形成する。   3, the first layer 12 is formed so that the edge portion is aligned with the support substrate 11, and the second layer 13 is formed up to the side surface of the support substrate 11. Further, when manufacturing the wiring substrate 31 of FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. Further, when forming the wiring substrate 32 of FIG. 5, the first layer 12 is formed so as to go around to the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   In FIGS. 2 to 5, the first layer 12 and the second layer 13 are shown with the same thickness for convenience. However, if the second layer 13 covers the first layer 12, the film thickness at each part varies. It doesn't matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

第２層１３は、有機材料や金属から成り、好適な例として、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成される。   The second layer 13 is made of an organic material or a metal. As a suitable example, for an organic material, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (Polybenzoxazole) or polynorbornene resin, etc., and the metal is titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Any one of or a combination of a plurality of them.

第２層１３が有機材料の場合は、その材料が液状であればスピンコート法、ダイコート法、カーテンコート法、又は、印刷法等で成膜し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。また、第２層１３が金属の場合は、電解めっき法、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等、若しくはこれらの組み合わせにより形成される。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜とする。   In the case where the second layer 13 is an organic material, if the material is liquid, a film is formed by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like, and a treatment such as drying is performed. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed. When the second layer 13 is a metal, it is formed by an electrolytic plating method, an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or a combination thereof. In the present embodiment, a metal film in which titanium and copper are laminated in this order on the first layer 12 is used.

次に、図１１（ｄ）に示すように、配線層１４、絶縁層１５、及び電極１６から成る配線構造体１７を形成する。配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成し、その厚さを例えば５μｍとする。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成する。   Next, as illustrated in FIG. 11D, a wiring structure 17 including the wiring layer 14, the insulating layer 15, and the electrode 16 is formed. The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and has a thickness of, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成し、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成する。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material. For example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成する。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成する。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４を形成し、感光性ポリイミド樹脂を用いて絶縁層１５を形成し、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部を形成する。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. Form. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In this embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. Form.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層を積層して構成し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成してもよい。本実施形態では、スパッタ法で形成された給電層を用いたセミアディティブ法により、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように電極１６を形成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 is formed by laminating a plurality of layers, for example. For example, in consideration of wettability of solder balls formed on the surface of the electrode 16 or connectivity with bonding wires, the surface of the electrode 16 is made of gold, It is preferably formed of at least one metal selected from the group consisting of silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Furthermore, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially laminated by a semi-additive method using a power feeding layer formed by sputtering, and the electrode 16 is formed so that the outermost surface is gold. To do.

本実施形態によれば、図１に示した配線基板１０を効率的に製造できる。   According to this embodiment, the wiring board 10 shown in FIG. 1 can be efficiently manufactured.

図１２（ａ）、（ｂ）は、本発明の第６実施形態に係る配線基板の製造方法を工程順に示す断面図であり、図１１に後続する工程を示している。本実施形態では、図１１に示した配線基板の製造方法に、支持基板１１を除去する工程が追加される。図１２（ａ）は、図１１に示した配線基板の製造方法によって製造された配線基板を示している。   12A and 12B are cross-sectional views showing a method of manufacturing a wiring board according to the sixth embodiment of the present invention in the order of steps, and show steps subsequent to FIG. In the present embodiment, a process of removing the support substrate 11 is added to the method for manufacturing the wiring board shown in FIG. FIG. 12A shows a wiring board manufactured by the wiring board manufacturing method shown in FIG.

先ず、図１１（ａ）〜（ｄ）に示した工程によって、図１２（ａ）に示す配線基板を製造する。次に、図１２（ｂ）に示すように、水溶液を用いて第１層１２を除去する。第１層１２は、耐水性を有する第２層１３によって覆われているため、第２層１３の除去予定部位をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法等により除去し、第１層１２を露出させる。この場合、露出する面積が多いほど、溶解が容易となる。第１層１２の除去は、除去に適している水溶液に浸す、浸した状態で揺動や回転させる、浸した状態で超音波振動をかける、又は噴流をあてるなどの方法や組み合わせにより行うことができる。必要があれば、水溶液を加熱しても構わない。   First, the wiring board shown in FIG. 12A is manufactured by the steps shown in FIGS. Next, as shown in FIG. 12B, the first layer 12 is removed using an aqueous solution. Since the first layer 12 is covered with the second layer 13 having water resistance, a portion to be removed of the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The first layer 12 is exposed. In this case, the more the exposed area, the easier the dissolution. The removal of the first layer 12 may be performed by a method or combination such as immersing in an aqueous solution suitable for removal, swinging or rotating in the immersed state, applying ultrasonic vibration in the immersed state, or applying a jet. it can. If necessary, the aqueous solution may be heated.

第１層１２除去の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体を用いて行う。本実施形態では、第１層１２がポリアミド系接着剤から成るため、ＮＭＰ、及びジメチルスルホキシドを主に添加した水溶液を８０℃で用いる。   Suitable examples of the removal of the first layer 12 include water or an alkali component such as TMAH, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide or diethylene glycol monobutyl ether in water. Any of these organic additives or a liquid in which these are mixed is used. In the present embodiment, since the first layer 12 is made of a polyamide-based adhesive, an aqueous solution mainly containing NMP and dimethyl sulfoxide is used at 80 ° C.

支持基板１１を除去した後に得られる図１２（ｂ）の配線基板の底面を加工することによって、図６〜１０に示した配線基板３３〜３７を効率的に製造できる。図６の配線基板３３は、次のように製造できる。第２層１３ａ上に配線層１４を形成する際に、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成して最下層の配線層１４を露出させる。   By processing the bottom surface of the wiring substrate of FIG. 12B obtained after removing the support substrate 11, the wiring substrates 33 to 37 shown in FIGS. 6 to 10 can be efficiently manufactured. The wiring board 33 of FIG. 6 can be manufactured as follows. When the wiring layer 14 is formed on the second layer 13a, the wiring layer 14 is formed on the second layer 13a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. Then, the lowermost wiring layer 14 is exposed.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３ａの除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13a. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

また、図７の配線基板３４は、次のように製造できる。第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   Moreover, the wiring board 34 of FIG. 7 can be manufactured as follows. An opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and an electrode 18 is formed by a subtractive method or a semi-additive method.

また、図８の配線基板３５は、次のように製造できる。チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせを用い、サブトラクティブ法やセミアディティブ法により、電極１８の形状に形成する。   Moreover, the wiring board 35 of FIG. 8 can be manufactured as follows. Titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or a material mainly composed of iron, or a combination of a plurality of materials, subtractive method or semi-additive By the method, the electrode 18 is formed into a shape.

更に、図９の配線基板３６は、次のように製造できる。第２層１３ｂを給電層とするサブトラクティブ法やセミアディティブ法により電極１８を形成してもよく、サブトラクティブ法により第２層１３ｂを電極形状に形成し、無電解めっき法により第２層１３ｂの表面に電極１８を形成してもよい。   Furthermore, the wiring board 36 of FIG. 9 can be manufactured as follows. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer. The second layer 13b is formed into an electrode shape by the subtractive method, and the second layer 13b is formed by an electroless plating method. The electrode 18 may be formed on the surface.

更に、図１０の配線基板３７は、次のように製造できる。第２層１３上に配線層１４を形成する際に、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させることによって形成する。   Furthermore, the wiring board 37 of FIG. 10 can be manufactured as follows. When the wiring layer 14 is formed on the second layer 13, a film is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form a lowermost wiring layer. 14 is exposed.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

図１３は、本発明の第７実施形態に係る半導体装置の構成を示す断面図である。半導体装置４０は、図１に示した配線基板１０上に半導体素子２１を搭載した構成を有する。図１３では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態でペーストや接着剤を用いて基板に固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じてコンデンサや抵抗などの部品を搭載してもよい。   FIG. 13 is a cross-sectional view showing a configuration of a semiconductor device according to the seventh embodiment of the present invention. The semiconductor device 40 has a configuration in which the semiconductor element 21 is mounted on the wiring substrate 10 shown in FIG. In FIG. 13, flip chip mounting using the solder balls 20 is shown, but the mounting method of the semiconductor element 21 is not limited to this, and typical examples include flip chip mounting using anisotropic conductive materials and gold bumps. Alternatively, flip-chip mounting by pressure bonding or pressure bonding, or a mounting method in which a semiconductor element is fixed to a substrate using a paste or an adhesive in a face-up state and connected by wire bonding may be used. Moreover, you may mount components, such as a capacitor | condenser and resistance, as needed.

半導体装置４０では、支持基板１１上に、水溶性の絶縁材料から成る第１層１２、及び耐水性の絶縁材料又は金属から成る第２層１３が順に積層され、第２層１３上に、配線層１４、絶縁層１５、及び電極１６から構成される配線構造体１７が配設されている。第１層１２と第２層１３は、支持基板１１と配線構造体１７とを密着させる密着層２４を構成する。電極１６と半導体素子２１の電極（図示せず）とが半田ボール２０を介して接続され、アンダーフィル１９が充填されている。   In the semiconductor device 40, a first layer 12 made of a water-soluble insulating material and a second layer 13 made of a water-resistant insulating material or metal are sequentially stacked on the support substrate 11, and a wiring is formed on the second layer 13. A wiring structure 17 composed of the layer 14, the insulating layer 15, and the electrode 16 is disposed. The first layer 12 and the second layer 13 constitute an adhesion layer 24 that closely adheres the support substrate 11 and the wiring structure 17. The electrode 16 and the electrode (not shown) of the semiconductor element 21 are connected via a solder ball 20 and filled with an underfill 19.

支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

第１層１２は、支持基板１１と第２層１３及び配線構造体１７を分離するために配設される。第１層１２の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えばポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料により形成される。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is disposed to separate the support substrate 11 from the second layer 13 and the wiring structure 17. Suitable examples of the first layer 12 include water or an alkali component such as TMAH in water, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide, diethylene glycol monobutyl ether, and the like. Any one of organic additives or a material that can be relatively easily dissolved by a mixed liquid can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive Formed of a material such as In this embodiment, a polyamide-based adhesive is used.

第２層１３は、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。このため、第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われるように構成する。支持基板１１縁部では、図２に示したように、第１層１２を第２層１３が覆う構成とし、支持基板１１の縁部手前に第１層１２の縁部が形成され、その縁部を超える位置まで第２層１３が形成される。   The second layer 13 is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. For this reason, the first layer 12 is arranged on the support substrate 11 and further covered with the second layer 13. At the edge of the support substrate 11, as shown in FIG. 2, the first layer 12 is covered with the second layer 13, and the edge of the first layer 12 is formed in front of the edge of the support substrate 11. The second layer 13 is formed up to a position exceeding the portion.

なお、図３の配線基板３０に対応する構造では、第１層１２が支持基板１１と縁部が揃うように形成され、第２層１３が支持基板１１の側面まで形成される。また、図４の配線基板３１に対応する構造では、第１層１２が支持基板１１の側面まで形成され、第２層１３が第１層１２の縁部を超える位置まで形成される。更に、図５の配線基板３２に対応する構造では、第１層１２が支持基板１１の底面まで回り込むように形成され、第２層１３が第１層１２を覆うように形成される。   In the structure corresponding to the wiring substrate 30 in FIG. 3, the first layer 12 is formed so that the edge is aligned with the support substrate 11, and the second layer 13 is formed up to the side surface of the support substrate 11. In the structure corresponding to the wiring substrate 31 of FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. Further, in the structure corresponding to the wiring substrate 32 of FIG. 5, the first layer 12 is formed so as to go around to the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   In FIGS. 2 to 5, the first layer 12 and the second layer 13 are shown with the same thickness for convenience. However, if the second layer 13 covers the first layer 12, the film thickness at each part varies. It doesn't matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

第２層１３は、有機材料や金属から成り、好適な例として、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成される。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜を用いる。   The second layer 13 is made of an organic material or a metal. As a suitable example, for an organic material, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (Polybenzoxazole) or polynorbornene resin, etc., and the metal is titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Any one of or a combination of a plurality of them. In the present embodiment, a metal film in which titanium and copper are stacked in this order on the first layer 12 is used.

配線構造体１７は、配線層１４、絶縁層１５、及び半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することも出来る。図１における配線構造体１７では、第２層１３に接して配線層１４を配設しているが、この構造に限定されるものではなく、第２層１３に接して絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting to the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit can be configured by alternately laminating the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 1, the wiring layer 14 is disposed in contact with the second layer 13, but is not limited to this structure, and the insulating layer 15 is disposed in contact with the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成され、その厚さは例えば５μｍである。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に形成されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is formed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, it is composed of at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部を形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

アンダーフィル１９はエポキシ系の材料から成り、半導体素子２１が半田ボール２０を介して接続された後に、充填される。半田ボール２０は、半田材料から成る微小ボールで、半導体素子２１の電極上にボール転写や印刷法により形成される。半田ボール２０の材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜に選択できる。   The underfill 19 is made of an epoxy-based material, and is filled after the semiconductor element 21 is connected via the solder ball 20. The solder ball 20 is a minute ball made of a solder material, and is formed on the electrode of the semiconductor element 21 by ball transfer or printing. The material of the solder ball 20 can be appropriately selected from lead-tin eutectic solder and lead-free solder material.

本実施形態により、配線構造体１７が支持基板１１に安定して保持された状態で半導体素子２１を搭載できるため、接続信頼性の高い半導体装置を製造できる。また、支持基板１１を半導体素子２１に近い熱膨張係数の材料で構成しているので、狭ピッチでの接続を安定して行うことができる。更に、支持基板１１の除去に際して、先ず、第２層１３の縁部を支持基板１１から除去することによって、第１層１２の縁部を露出させた後、水溶液を用いて第１層１２を除去することによって、半導体素子２１が搭載された配線構造体１７を支持基板１１から容易に剥離できる。   According to this embodiment, since the semiconductor element 21 can be mounted in a state where the wiring structure 17 is stably held on the support substrate 11, a semiconductor device with high connection reliability can be manufactured. Further, since the support substrate 11 is made of a material having a thermal expansion coefficient close to that of the semiconductor element 21, connection at a narrow pitch can be stably performed. Further, when removing the support substrate 11, first, the edge of the second layer 13 is removed from the support substrate 11 to expose the edge of the first layer 12, and then the first layer 12 is removed using an aqueous solution. By removing, the wiring structure 17 on which the semiconductor element 21 is mounted can be easily peeled from the support substrate 11.

図１４は、本発明の第８実施形態に係る半導体装置の構成を示す断面図である。半導体装置４１は、図１３に示した半導体装置４０から支持基板１１を分離した後、第２層１３を選択的に除去した構成、又は、図６に示した配線基板３３上に半田ボール２０等を介して半導体素子２１を搭載した構成を有する。図６の配線基板３３や図１３の半導体装置４０等と同一符号の構成は同じであるため、詳細な説明は省略する。なお、図７〜１０に示した配線基板３４〜３７上に半導体素子２１を搭載した構成としても構わない。   FIG. 14 is a cross-sectional view showing a configuration of a semiconductor device according to the eighth embodiment of the present invention. The semiconductor device 41 has a configuration in which the support substrate 11 is separated from the semiconductor device 40 shown in FIG. 13 and then the second layer 13 is selectively removed, or the solder balls 20 or the like are formed on the wiring substrate 33 shown in FIG. The semiconductor element 21 is mounted via Since the configuration with the same reference numerals as those of the wiring substrate 33 in FIG. 6 and the semiconductor device 40 in FIG. 13 is the same, detailed description thereof is omitted. Note that the semiconductor element 21 may be mounted on the wiring boards 34 to 37 shown in FIGS.

図１４では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態でペーストや接着剤を用いて基板に固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じて別の半導体素子、及びコンデンサや抵抗などの受動部品を搭載してもよい。   FIG. 14 shows flip chip mounting using the solder balls 20, but the mounting method of the semiconductor element 21 is not limited to this, and is representative of flip chip mounting using an anisotropic conductive material, gold bumps, and the like. Alternatively, flip-chip mounting by pressure bonding or pressure bonding, or a mounting method in which a semiconductor element is fixed to a substrate using a paste or an adhesive in a face-up state and connected by wire bonding may be used. Moreover, you may mount another semiconductor element and passive components, such as a capacitor | condenser and resistance, as needed.

半導体装置４１で、電極１８は、配線構造体１７の最下層に配設され、第２層１３ａの開口部２５内に露出している。また、電極１８は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。   In the semiconductor device 41, the electrode 18 is disposed in the lowermost layer of the wiring structure 17, and is exposed in the opening 25 of the second layer 13a. The electrode 18 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy.

電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成して最下層の配線層１４を露出させる。   When forming the electrode 18, a film is formed on the second layer 13 a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. Then, the lowermost wiring layer 14 is exposed.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３ａの除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13a. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

なお、図７の配線基板３４を用いる場合について下記に示す。電極１８は、開口部２５内に露出する配線構造体１７の最下層の配線層１４及び開口部２５周辺の第２層１３ａを覆うように形成される。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８の形成に際しては、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   Note that the case where the wiring board 34 of FIG. 7 is used will be described below. The electrode 18 is formed so as to cover the lowermost wiring layer 14 of the wiring structure 17 exposed in the opening 25 and the second layer 13 a around the opening 25. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. In forming the electrode 18, an opening 25 is formed at a desired position of the second layer 13 a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and the electrode is formed by a subtractive method or a semi-additive method. 18 is formed.

また、図８の配線基板３５を用いる場合について下記に示す。電極１８は、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより、サブトラクティブ法やセミアディティブ法により電極の形状に形成する。   The case where the wiring board 35 of FIG. 8 is used will be described below. The electrode 18 is formed by a subtractive method using any one or a combination of materials mainly containing titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Or by the semi-additive method.

更に、図９の配線基板３６を用いる場合について下記に示す。第２層１３ｂの配線構造体１７と接していない側の面上に電極１８が配設されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８は、第２層１３ｂを給電層としたサブトラクティブ法やセミアディティブ法により形成してもよく、サブトラクティブ法により第２層１３ｂを電極形状に形成した後、第２層１３ｂの表面に無電解めっき法により形成してもよい。   Further, the case where the wiring board 36 of FIG. 9 is used will be described below. An electrode 18 is disposed on the surface of the second layer 13b that is not in contact with the wiring structure 17. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer. After the second layer 13b is formed into an electrode shape by the subtractive method, the electrode 18 is formed on the surface of the second layer 13b. It may be formed by an electroless plating method.

更に、図１０の配線基板３７を用いる場合について下記に示す。配線構造体１７で最下層の配線層１４が電極１８として構成され、この配線層１４は、例えば複数の層が積層された構成を有し、例えば、その表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させることによって、電極１８を形成できる。   Further, the case where the wiring board 37 of FIG. 10 is used will be described below. In the wiring structure 17, the lowermost wiring layer 14 is configured as an electrode 18, and the wiring layer 14 has, for example, a configuration in which a plurality of layers are stacked. For example, the surface has gold, silver, copper, aluminum Preferably, it is formed of at least one metal selected from the group consisting of tin, and a solder material, or an alloy. When forming the electrode 18, a film is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form a lowermost wiring layer. By exposing 14, the electrode 18 can be formed.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

本実施形態によれば、配線基板が薄い厚みを有し、且つ配線回路が高密度化されているので、高速伝送特性に優れ、高周波信号にも対応可能な半導体装置を実現できる。   According to the present embodiment, since the wiring board has a thin thickness and the wiring circuit has a high density, it is possible to realize a semiconductor device that has excellent high-speed transmission characteristics and can handle high-frequency signals.

図１５は、本発明の第９実施形態に係る半導体装置の構成を示す断面図である。半導体装置４２は、図１に示した配線基板１０上に半田ボール２０等を介して半導体素子２１を搭載し、封止樹脂２２でモールディングした構成を有する。図１５では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態で基板にペーストや接着剤により固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じてコンデンサや抵抗などの部品を搭載してもよい。   FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device according to the ninth embodiment of the present invention. The semiconductor device 42 has a configuration in which the semiconductor element 21 is mounted on the wiring substrate 10 shown in FIG. In FIG. 15, flip chip mounting using the solder balls 20 is shown, but the mounting method of the semiconductor element 21 is not limited to this, and is representative of flip chip mounting using an anisotropic conductive material, gold bumps, and the like. Alternatively, flip-chip mounting by pressure bonding or pressure bonding, or a mounting method in which a semiconductor element is fixed to a substrate with a paste or an adhesive in a face-up state and connected by wire bonding may be used. Moreover, you may mount components, such as a capacitor | condenser and resistance, as needed.

半導体装置４２では、支持基板１１上に、水溶性の絶縁材料から成る第１層１２、及び耐水性の絶縁材料又は金属から成る第２層１３が順に積層され、第２層１３上に、配線層１４、絶縁層１５、及び電極１６から構成される配線構造体１７が配設されている。第１層１２と第２層１３は、支持基板１１と配線構造体１７とを密着させる密着層２４を構成する。電極１６と半導体素子２１の電極（図示せず）とが半田ボール２０により接続され、アンダーフィル１９が充填され、封止樹脂２２でモールディングされている。   In the semiconductor device 42, a first layer 12 made of a water-soluble insulating material and a second layer 13 made of a water-resistant insulating material or metal are sequentially stacked on the support substrate 11, and a wiring is formed on the second layer 13. A wiring structure 17 composed of the layer 14, the insulating layer 15, and the electrode 16 is disposed. The first layer 12 and the second layer 13 constitute an adhesion layer 24 that closely adheres the support substrate 11 and the wiring structure 17. The electrode 16 and an electrode (not shown) of the semiconductor element 21 are connected by a solder ball 20, filled with an underfill 19, and molded with a sealing resin 22.

支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

第１層１２は、支持基板１１と第２層１３及び配線構造体１７を分離するために配設される。第１層１２の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えばポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料により形成される。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is disposed to separate the support substrate 11 from the second layer 13 and the wiring structure 17. Suitable examples of the first layer 12 include water or an alkali component such as TMAH in water, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide, diethylene glycol monobutyl ether, and the like. Any one of organic additives or a material that can be relatively easily dissolved by a mixed liquid can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive Formed of a material such as In this embodiment, a polyamide-based adhesive is used.

第２層１３は、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。このため、第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われる構成を有する。第１層１２は、その平面形状が支持基板１１よりも小さく、第２層１３の平面形状は、支持基板１１とほぼ同じ大きさである。この構造により、第１層１２の側面が第２層１３によって覆われる。   The second layer 13 is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. For this reason, the first layer 12 is arranged on the support substrate 11 and is further covered with the second layer 13. The planar shape of the first layer 12 is smaller than that of the support substrate 11, and the planar shape of the second layer 13 is approximately the same size as the support substrate 11. With this structure, the side surface of the first layer 12 is covered by the second layer 13.

なお、図３の配線基板３０に対応する構造では、第１層１２が支持基板１１と縁部が揃うように形成され、第２層１３が支持基板１１の側面まで形成されている。更に、図４の配線基板３１に対応する構造では、支持基板１１の側面まで第１層１２が形成され、第２層１３は第１層１２の縁部を超える位置まで形成されている。更に、図５の配線基板３２に対応する構造では、支持基板１１の底面まで第１層１２が回り込んで形成され、第２層１３が第１層１２を覆うように形成されている。   In the structure corresponding to the wiring substrate 30 of FIG. 3, the first layer 12 is formed so that the edge is aligned with the support substrate 11, and the second layer 13 is formed up to the side surface of the support substrate 11. Further, in the structure corresponding to the wiring substrate 31 in FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. Further, in the structure corresponding to the wiring substrate 32 in FIG. 5, the first layer 12 is formed to wrap around to the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   In FIGS. 2 to 5, the first layer 12 and the second layer 13 are shown with the same thickness for convenience. However, if the second layer 13 covers the first layer 12, the film thickness at each part varies. It doesn't matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

第２層１３は、有機材料や金属から成り、好適な例として、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成される。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜を用いる。   The second layer 13 is made of an organic material or a metal. As a suitable example, for an organic material, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (Polybenzoxazole) or polynorbornene resin, etc., and the metal is titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Any one of or a combination of a plurality of them. In the present embodiment, a metal film in which titanium and copper are stacked in this order on the first layer 12 is used.

配線構造体１７は、配線層１４、絶縁層１５、及び半導体素子などと電気的に接続するための電極１６を備える。配線層１４と絶縁層１５とを交互に積層して多層の回路を構成することも出来る。図１５における配線構造体１７では、第２層１３に接して配線層１４を配設しているが、この構造に限定されるものではなく、第２層１３に接して絶縁層１５を配設しても構わない。   The wiring structure 17 includes an electrode 16 for electrically connecting to the wiring layer 14, the insulating layer 15, and a semiconductor element. A multilayer circuit can be configured by alternately laminating the wiring layers 14 and the insulating layers 15. In the wiring structure 17 in FIG. 15, the wiring layer 14 is disposed in contact with the second layer 13. However, the structure is not limited to this structure, and the insulating layer 15 is disposed in contact with the second layer 13. It doesn't matter.

配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成され、その厚さは例えば５μｍである。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成される。   The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and the thickness thereof is, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成され、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成される。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material, and includes, for example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成される。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成される。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４が形成され、感光性ポリイミド樹脂を用いて絶縁層１５が形成され、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部が形成される。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. It is formed. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In the present embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. It is formed.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層が積層された構成を有し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成した構造としてもよい。本実施形態では、電極１６を、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように構成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 has, for example, a configuration in which a plurality of layers are stacked. For example, in consideration of wettability of a solder ball formed on the surface of the electrode 16 or connectivity with a bonding wire, the surface of the electrode 16 is It is preferably formed of at least one metal selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Further, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is configured such that 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially stacked, and the outermost surface is gold.

アンダーフィル１９はエポキシ系の材料から成り、半導体素子２１が半田ボール２０を介して接続された後に、充填される。半田ボール２０は、半田材料から成る微小ボールで、半導体素子２１の電極上にボール転写や印刷法により形成される。半田ボール２０の材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜に選択できる。封止樹脂２２は、エポキシ系の材料にシリカフィラーを混ぜた材料から成り、搭載される半導体素子２０と接続部分の配線を覆うように金型を用いたトランスファーモールディング法や印刷法などで形成される。   The underfill 19 is made of an epoxy-based material, and is filled after the semiconductor element 21 is connected via the solder ball 20. The solder ball 20 is a minute ball made of a solder material, and is formed on the electrode of the semiconductor element 21 by ball transfer or printing. The material of the solder ball 20 can be appropriately selected from lead-tin eutectic solder and lead-free solder material. The sealing resin 22 is made of a material in which a silica filler is mixed with an epoxy-based material, and is formed by a transfer molding method using a mold or a printing method so as to cover the semiconductor element 20 to be mounted and the wiring of the connection portion. The

本実施形態によれば、支持基板１１に安定保持された状態で、配線構造体１７上に半導体素子２１を搭載できるため、高い接続信頼性を有する半導体装置を構成できる。また、支持基板１１を半導体素子２１の熱膨張係数に近い材料で構成しているので、狭ピッチでの接続を安定に行うことができる。更に、支持基板１１の除去に際して、先ず、第２層１３の縁部を支持基板１１から除去することによって、第１層１２の縁部を露出させた後、水溶液を用いて第１層１２を除去することによって、半導体素子２１が搭載された配線構造体１７を支持基板１１から容易に剥離できる。   According to this embodiment, since the semiconductor element 21 can be mounted on the wiring structure 17 while being stably held on the support substrate 11, a semiconductor device having high connection reliability can be configured. In addition, since the support substrate 11 is made of a material having a thermal expansion coefficient close to that of the semiconductor element 21, connection at a narrow pitch can be stably performed. Further, when removing the support substrate 11, first, the edge of the second layer 13 is removed from the support substrate 11 to expose the edge of the first layer 12, and then the first layer 12 is removed using an aqueous solution. By removing, the wiring structure 17 on which the semiconductor element 21 is mounted can be easily peeled from the support substrate 11.

図１６は、本発明の第１０実施形態に係る半導体装置の構成を示す断面図である。半導体装置４３は、図１５に示した半導体装置４２から支持基板１１を分離した後、第２層１３を選択的に除去した構成、又は、図６に示した配線基板３３上に半導体素子２１を搭載し、モールディングした構成を有する。図６の配線基板３３や図１５の半導体装置４２等と同一符号の構成は同じであるため、詳細な説明は省略する。なお、図７〜１０に示した配線基板３４〜３７上に半導体素子２１を搭載し、モールディングした構成としても構わない。   FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device according to the tenth embodiment of the present invention. In the semiconductor device 43, the support substrate 11 is separated from the semiconductor device 42 shown in FIG. 15, and then the second layer 13 is selectively removed. Alternatively, the semiconductor element 21 is placed on the wiring substrate 33 shown in FIG. It has a configuration that is mounted and molded. Since the configuration with the same reference numerals as those of the wiring substrate 33 in FIG. 6 and the semiconductor device 42 in FIG. 15 is the same, detailed description thereof is omitted. The semiconductor element 21 may be mounted on the wiring boards 34 to 37 shown in FIGS.

図１６では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態で基板にペーストや接着剤により固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じてコンデンサや抵抗などの受動部品を搭載してもよい。   In FIG. 16, flip chip mounting using the solder balls 20 is shown, but the mounting method of the semiconductor element 21 is not limited to this, and is representative of flip chip mounting using an anisotropic conductive material, gold bumps, and the like. Alternatively, flip-chip mounting by pressure bonding or pressure bonding, or a mounting method in which a semiconductor element is fixed to a substrate with a paste or an adhesive in a face-up state and connected by wire bonding may be used. Moreover, you may mount passive components, such as a capacitor | condenser and resistance, as needed.

電極１８は、配線構造体１７の最下層に配設され、第２層１３ａの開口部２５内に露出している。また、電極１８は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。   The electrode 18 is disposed in the lowermost layer of the wiring structure 17 and is exposed in the opening 25 of the second layer 13a. The electrode 18 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy.

電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成して最下層の配線層１４を露出させる。   When forming the electrode 18, a film is formed on the second layer 13 a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. Then, the lowermost wiring layer 14 is exposed.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

なお、図７に示した配線基板３４を用いる場合について下記に示す。電極１８は、第２層１３ａの開口部２５内に露出する配線構造体１７の最下層の配線層１４及び開口部２５周辺の第２層１３ａを覆うように形成される。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８の形成に際しては、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   The case where the wiring board 34 shown in FIG. 7 is used will be described below. The electrode 18 is formed so as to cover the lowermost wiring layer 14 of the wiring structure 17 exposed in the opening 25 of the second layer 13 a and the second layer 13 a around the opening 25. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. In forming the electrode 18, an opening 25 is formed at a desired position of the second layer 13 a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and the electrode is formed by a subtractive method or a semi-additive method. 18 is formed.

また、図８に示した配線基板３５を用いる場合について下記に示す。電極１８は、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより、サブトラクティブ法やセミアディティブ法により電極の形状に形成する。   Further, the case where the wiring board 35 shown in FIG. 8 is used will be described below. The electrode 18 is formed by a subtractive method using any one or a combination of materials mainly containing titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Or by the semi-additive method.

更に、図９に示した配線基板３６を用いる場合について下記に示す。第２層１３ｂの配線構造体１７と接していない側の面上に電極１８が配設されている。電極１８は、例えば複数の層が積層された構成を有し、例えば、電極１８の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。電極１８は、第２層１３ｂを給電層としたサブトラクティブ法やセミアディティブ法により形成してもよく、第２層１３ｂをサブトラクティブ法により電極形状としてから表面に無電解めっき法によって形成してもよい。   Further, the case where the wiring board 36 shown in FIG. 9 is used will be described below. An electrode 18 is disposed on the surface of the second layer 13b that is not in contact with the wiring structure 17. The electrode 18 has, for example, a configuration in which a plurality of layers are laminated. For example, the surface of the electrode 18 is at least one kind selected from the group consisting of gold, silver, copper, aluminum, tin, and a solder material. It is preferable to form with a metal or an alloy. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer, and the second layer 13b is formed on the surface by an electroless plating method after being formed into an electrode shape by the subtractive method. Also good.

更に、図１０に示した配線基板３７を用いる場合について下記に示す。配線構造体１７で最下層の配線層１４が電極１８として構成され、この配線層１４は、例えば複数の層が積層された構成を有し、例えば、その表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種類の金属、又は、合金で形成することが好ましい。   Further, the case where the wiring board 37 shown in FIG. 10 is used will be described below. In the wiring structure 17, the lowermost wiring layer 14 is configured as an electrode 18, and the wiring layer 14 has, for example, a configuration in which a plurality of layers are stacked. For example, the surface has gold, silver, copper, aluminum Preferably, it is formed of at least one metal selected from the group consisting of tin, and a solder material, or an alloy.

最下層の配線層１４の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させることで形成される。   When the lowermost wiring layer 14 is formed, the lowermost wiring layer 14 is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form a lowermost wiring layer. 14 is exposed.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

本実施形態によれば、配線基板が薄い厚みを有し、且つ配線回路が高密度化されているので、高速伝送特性に優れ、高周波信号にも対応可能な半導体装置を実現できる。   According to the present embodiment, since the wiring board has a thin thickness and the wiring circuit has a high density, it is possible to realize a semiconductor device that has excellent high-speed transmission characteristics and can handle high-frequency signals.

なお、前述の各実施形態において、第２層１３（１３ａ，１３ｂ）に接する側の配線構造体１７の面、又は、配線構造体１７の所望の位置に、回路のノイズフィルタの役割を果たすコンデンサが配設されていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、又は、Ｎｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、又は、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料、若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。 In each of the above-described embodiments, a capacitor serving as a circuit noise filter is provided on the surface of the wiring structure 17 on the side in contact with the second layer 13 (13a, 13b) or on a desired position of the wiring structure 17. May be provided. Examples of the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2 , or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3), PZT (PbZr x Ti 1-x O 3), or, PLZT (Pb 1-y La y Zr x Ti 1-x O 3) or the like perovskite materials, or SrBi such 2 Ta 2 O 9 of A Bi-based layered compound is preferable. However, 0 ≦ x ≦ 1 and 0 <y <1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used.

更に、配線構造体１７の絶縁層１５の何れか一層若しくは複数層を、誘電率が９以上の材料で構成し、その上下の配線層１４の所望の位置に対向電極を形成することによって回路のノイズフィルタとして機能するコンデンサを形成してもよい。コンデンサを構成する誘電体材料は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、又は、Ｎｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、又は、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料、若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。 Further, one or more of the insulating layers 15 of the wiring structure 17 are made of a material having a dielectric constant of 9 or more, and a counter electrode is formed at a desired position of the wiring layer 14 above and below the insulating layer 15. A capacitor that functions as a noise filter may be formed. The dielectric material constituting the capacitor is a metal oxide such as Al 2 O 3 , ZrO 2 , HfO 2 , or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3 ), PZT (PbZr x Ti 1). -x O 3), or preferably a PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite materials, or SrBi Bi-based layered compounds such as 2 Ta 2 O 9, such as. However, 0 ≦ x ≦ 1 and 0 <y <1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used.

図１７（ａ）〜（ｅ）は、本発明の第１１実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１３に示した半導体装置４０の製造方法を示している。図１７（ｅ）では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態でペーストや接着剤を用いて基板に固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じてコンデンサや抵抗などの部品を搭載してもよい。なお、各工程間において適宜洗浄及び熱処理を行う。   17A to 17E are cross-sectional views showing a method of manufacturing a semiconductor device according to the eleventh embodiment of the present invention in the order of steps, and show a method of manufacturing the semiconductor device 40 shown in FIG. Although FIG. 17E shows flip chip mounting using the solder balls 20, the mounting method of the semiconductor element 21 is not limited to this, and flip chip mounting using an anisotropic conductive material or gold bumps is used. For example, flip chip mounting by pressure bonding or pressure welding represented by the above, or a mounting method in which a semiconductor element is fixed to a substrate using a paste or an adhesive in a face-up state and connected by wire bonding. Moreover, you may mount components, such as a capacitor | condenser and resistance, as needed. Note that cleaning and heat treatment are appropriately performed between the respective steps.

先ず、図１７（ａ）に示すように、支持基板１１を用意し、必要であれば表面のウェット洗浄、ドライ洗浄、平坦化、又は、粗化など処理を施す。支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   First, as shown in FIG. 17A, a support substrate 11 is prepared, and if necessary, processing such as wet cleaning, dry cleaning, planarization, or roughening of the surface is performed. The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

次に、図１７（ｂ）に示すように、支持基板１１の表面に第１層１２を形成する。第１層１２の形成は、第１層１２の材料が液状であればスピンコート法、ダイコート法、カーテンコート法、又は、印刷法等で成膜し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。   Next, as shown in FIG. 17B, the first layer 12 is formed on the surface of the support substrate 11. If the material of the first layer 12 is liquid, the first layer 12 is formed by spin coating, die coating, curtain coating, printing, or the like, and subjected to treatment such as drying. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed.

第１層１２は水溶性材料で形成され、好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えばポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料により形成される。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is formed of a water-soluble material, and preferable examples include water or water, an alkali component such as TMAH, an alcohol component, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl, and the like. Any one of organic additives such as sulfoxide and diethylene glycol monobutyl ether, or a material that is relatively easily dissolved by a liquid in which these are mixed can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive Formed of a material such as In this embodiment, a polyamide-based adhesive is used.

次に、図１７（ｃ）に示すように、第１層１２上に第２層１３を形成する。第２層１３は、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。このため、第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われるように構成する。支持基板１１縁部では、図２に示したように、第１層１２を第２層１３が覆う構成とし、支持基板１１の縁部手前に第１層１２の縁部を形成し、その縁部を超える位置まで第２層１３を形成する。   Next, as shown in FIG. 17C, the second layer 13 is formed on the first layer 12. The second layer 13 is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. For this reason, the first layer 12 is arranged on the support substrate 11 and further covered with the second layer 13. At the edge of the support substrate 11, as shown in FIG. 2, the first layer 12 is covered with the second layer 13, and the edge of the first layer 12 is formed in front of the edge of the support substrate 11. The second layer 13 is formed to a position exceeding the part.

なお、図３の配線基板３０に対応する構造の製造に際しては、第１層１２を支持基板１１と縁部が揃うように形成し、第２層１３を支持基板１１の側面まで形成する。また、図４の配線基板３１に対応する構造の製造に際しては、第１層１２を支持基板１１の側面まで形成し、第２層１３を第１層１２の縁部を超える位置まで形成する。更に、図５の配線基板３２に対応する構造の形成に際しては、第１層１２を支持基板１１の底面まで回り込むように形成し、第２層１３が第１層１２を覆うように形成する。   When manufacturing the structure corresponding to the wiring board 30 of FIG. 3, the first layer 12 is formed so that the edge is aligned with the support substrate 11, and the second layer 13 is formed up to the side surface of the support substrate 11. In manufacturing the structure corresponding to the wiring substrate 31 of FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. Further, when forming a structure corresponding to the wiring substrate 32 of FIG. 5, the first layer 12 is formed so as to go around to the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   In FIGS. 2 to 5, the first layer 12 and the second layer 13 are shown with the same thickness for convenience. However, if the second layer 13 covers the first layer 12, the film thickness at each part varies. It doesn't matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

第２層１３は、有機材料や金属から成り、好適な例として、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成される。   The second layer 13 is made of an organic material or a metal. As a suitable example, for an organic material, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (Polybenzoxazole) or polynorbornene resin, etc., and the metal is titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron. Any one of or a combination of a plurality of them.

第２層１３が有機材料の場合は、その材料が液状であればスピンコート法、ダイコート法、カーテンコート法、又は、印刷法等で成膜し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。また、第２層１３が金属の場合は、電解めっき法、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等、若しくはこれらの組み合わせにより形成される。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜とする。   In the case where the second layer 13 is an organic material, if the material is liquid, a film is formed by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like, and a treatment such as drying is performed. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed. When the second layer 13 is a metal, it is formed by an electrolytic plating method, an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or a combination thereof. In the present embodiment, a metal film in which titanium and copper are laminated in this order on the first layer 12 is used.

次に、図１７（ｄ）に示すように、配線層１４、絶縁層１５、及び電極１６から成る配線構造体１７を形成する。配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成し、その厚さを例えば５μｍとする。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成する。   Next, as illustrated in FIG. 17D, a wiring structure 17 including the wiring layer 14, the insulating layer 15, and the electrode 16 is formed. The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and has a thickness of, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成し、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成する。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material. For example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成する。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成する。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４を形成し、感光性ポリイミド樹脂を用いて絶縁層１５を形成し、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部を形成する。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. Form. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In this embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. Form.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層を積層して構成し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成してもよい。本実施形態では、スパッタ法による給電層を用いたセミアディティブ法により銅２μｍ、ニッケル３μｍ及び金１μｍを最表面が金になる順に積層した電極１６を形成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 is formed by laminating a plurality of layers, for example. For example, in consideration of wettability of solder balls formed on the surface of the electrode 16 or connectivity with bonding wires, the surface of the electrode 16 is made of gold, It is preferably formed of at least one metal selected from the group consisting of silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Furthermore, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, the electrode 16 is formed by laminating copper 2 μm, nickel 3 μm, and gold 1 μm in the order in which the outermost surface is gold by a semi-additive method using a power feeding layer by sputtering.

次に、図１７（ｅ）に示すように、半田ボール２０を用いたフリップチップ実装により半導体素子２１を搭載し、アンダーフィル１９を充填する。フリップチップ実装は、半導体素子２１の電極（図示せず）にボール転写や印刷法により半田ボール２１を形成し、配線基板１１上にフラックスを供給した後にフリップチップマウンターを用いて配線基板１１にフラックスの粘着性を利用して仮置きする。その後、リフローを行い、配線基板１１と半導体素子２１を接続し、フラックスを洗浄する。その後、アンダーフィル１９を半導体素子２１の２若しくは３辺から充填し、熱処理を施して硬化させる。   Next, as shown in FIG. 17 (e), the semiconductor element 21 is mounted by flip chip mounting using the solder balls 20, and the underfill 19 is filled. In flip chip mounting, solder balls 21 are formed on the electrodes (not shown) of the semiconductor element 21 by ball transfer or printing, and flux is supplied onto the wiring board 11 and then flux is applied to the wiring board 11 using a flip chip mounter. Temporary placement using the stickiness of. Then, reflow is performed, the wiring board 11 and the semiconductor element 21 are connected, and the flux is cleaned. Thereafter, the underfill 19 is filled from two or three sides of the semiconductor element 21 and is cured by heat treatment.

本実施形態によれば、図１３に示した半導体装置４０を効率的に製造できる。   According to this embodiment, the semiconductor device 40 shown in FIG. 13 can be efficiently manufactured.

図１８（ａ）、（ｂ）は、本発明の第１２実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１７に後続する工程を示している。本実施形態では、図１７に示した半導体装置の製造方法に、支持基板１１を除去する工程が追加される。なお、本発明の第６実施形態に係る配線基板の製造方法に示したように、支持基板１１を除去した後に配線基板の底面を加工することによって、図６〜１０に示した配線基板３３〜３７に対応した構造を有する半導体装置をそれぞれ製造することも可能である。   18A and 18B are cross-sectional views showing a method of manufacturing a semiconductor device according to the twelfth embodiment of the present invention in the order of steps, and show steps subsequent to FIG. In the present embodiment, a process of removing the support substrate 11 is added to the method for manufacturing the semiconductor device shown in FIG. In addition, as shown in the method for manufacturing a wiring board according to the sixth embodiment of the present invention, the bottom surface of the wiring board is processed after removing the support board 11, thereby the wiring boards 33 to 33 shown in FIGS. It is also possible to manufacture each semiconductor device having a structure corresponding to 37.

先ず、図１７（ａ）〜（ｅ）に示した工程によって、図１８（ａ）に示す半導体装置を形成する。次に、図１８（ｂ）に示すように、水溶液を用いて第１層１２を除去する。第１層１２は、耐水性を有する第２層１３によって覆われているため、第２層１３の除去予定部位をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法等により除去し、第１層１２を露出させる。この場合、露出する面積が多いほど、溶解が容易となる。第１層１２の除去は、除去に適している水溶液に浸すか、浸した状態で揺動や回転させる、浸した状態で超音波振動をかける、噴流をあてるなどの方法や組み合わせにより行うことができる。必要があれば、水溶液を加熱しても構わない。   First, the semiconductor device shown in FIG. 18A is formed by the steps shown in FIGS. Next, as shown in FIG. 18B, the first layer 12 is removed using an aqueous solution. Since the first layer 12 is covered with the second layer 13 having water resistance, a portion to be removed of the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The first layer 12 is exposed. In this case, the more the exposed area, the easier the dissolution. The removal of the first layer 12 may be performed by a method or combination such as immersing in an aqueous solution suitable for removal, swinging or rotating in the immersed state, applying ultrasonic vibration in the immersed state, or applying a jet. it can. If necessary, the aqueous solution may be heated.

第１層１２除去の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体を用いて行う。本実施形態では、第１層１２がポリアミド系接着剤のため、ＮＭＰ、及びジメチルスルホキシドを主に添加した水溶液を８０℃で用いる。   Suitable examples of the removal of the first layer 12 include water or an alkali component such as TMAH, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide or diethylene glycol monobutyl ether in water. Any of these organic additives or a liquid in which these are mixed is used. In the present embodiment, since the first layer 12 is a polyamide-based adhesive, an aqueous solution mainly containing NMP and dimethyl sulfoxide is used at 80 ° C.

支持基板１１を除去した後に得られる図１８（ｂ）の半導体装置の底面を加工することによって、図６〜１０に示した配線基板３３〜３７に対応した構造を有する半導体装置をそれぞれ効率的に製造できる。配線基板の底面の加工により形成される電極１８は、別基板に実装する際の外部端子として使用できる。また、電極１８上に別の半導体素子、及びコンデンサや抵抗などの受動部品を搭載してもよい。   By processing the bottom surface of the semiconductor device of FIG. 18B obtained after removing the support substrate 11, the semiconductor devices having structures corresponding to the wiring substrates 33 to 37 shown in FIGS. Can be manufactured. The electrode 18 formed by processing the bottom surface of the wiring board can be used as an external terminal when mounted on another board. Further, another semiconductor element and passive components such as a capacitor and a resistor may be mounted on the electrode 18.

図６の配線基板３３に対応する構造は、次のように製造できる。電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成して最下層の配線層１４を露出させる。   The structure corresponding to the wiring board 33 of FIG. 6 can be manufactured as follows. When forming the electrode 18, a film is formed on the second layer 13 a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. Then, the lowermost wiring layer 14 is exposed.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

図７の配線基板３４に対応する構造は、次のように製造できる。第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   A structure corresponding to the wiring board 34 of FIG. 7 can be manufactured as follows. An opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and an electrode 18 is formed by a subtractive method or a semi-additive method.

また、図８の配線基板３５に対応する構造は、次のように製造できる。電極１８は、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせを用い、サブトラクティブ法やセミアディティブ法により、電極１８の形状に形成する。   Moreover, the structure corresponding to the wiring board 35 of FIG. 8 can be manufactured as follows. The electrode 18 is made of titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or a material mainly composed of iron, or a combination thereof, and is subtractive. The electrode 18 is formed into a shape by a method or a semi-additive method.

更に、図９の配線基板３６に対応する構造は、次のように製造できる。第２層１３ｂを給電層とするサブトラクティブ法やセミアディティブ法により電極１８を形成してもよく、サブトラクティブ法により第２層１３ｂを電極形状に形成し、無電解めっき法によって第２層１３ｂの表面に電極１８を形成してもよい。   Furthermore, the structure corresponding to the wiring board 36 of FIG. 9 can be manufactured as follows. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer. The second layer 13b is formed into an electrode shape by the subtractive method, and the second layer 13b is formed by an electroless plating method. The electrode 18 may be formed on the surface.

更に、図１０の配線基板３７に対応する構造は、次のように製造できる。最下層の配線層１４の形成に際して、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させることによって形成する。   Furthermore, the structure corresponding to the wiring board 37 of FIG. 10 can be manufactured as follows. When the lowermost wiring layer 14 is formed, the lowermost wiring layer 14 is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. After separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form the lowermost wiring layer 14. It is formed by exposing.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

本実施形態によれば、図１６に示した半導体装置４３等を効率的に製造できる。   According to this embodiment, the semiconductor device 43 and the like shown in FIG. 16 can be efficiently manufactured.

図１９（ａ）〜（ｄ）、及び、図２０（ｅ）、（ｆ）は、本発明の第１３実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態は、図１５に示した半導体装置４２を製造する製造方法を示している。図２０では、半田ボール２０を用いたフリップチップ実装を示しているが、半導体素子２１の搭載方法はこれに限定されず、異方性導電材料を用いたフリップチップ実装や、金バンプなどに代表される圧着や圧接によるフリップチップ実装や、半導体素子をフェースアップの状態でペーストや接着剤を用いて基板に固定し、ワイヤボンディングにより接続する搭載方法でも構わない。また、必要に応じてコンデンサや抵抗などの部品を搭載してもよい。なお、各工程間において適宜洗浄及び熱処理を行う。   FIGS. 19A to 19D and FIGS. 20E and 20F are cross-sectional views showing a method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention in the order of steps. This embodiment shows a manufacturing method for manufacturing the semiconductor device 42 shown in FIG. In FIG. 20, flip chip mounting using the solder balls 20 is shown, but the mounting method of the semiconductor element 21 is not limited to this, and is representative of flip chip mounting using an anisotropic conductive material, gold bumps, and the like. Alternatively, flip-chip mounting by pressure bonding or pressure bonding, or a mounting method in which a semiconductor element is fixed to a substrate using a paste or an adhesive in a face-up state and connected by wire bonding may be used. Moreover, you may mount components, such as a capacitor | condenser and resistance, as needed. Note that cleaning and heat treatment are appropriately performed between the respective steps.

先ず、図１９（ａ）に示すように、支持基板１１を用意し、必要であれば表面のウェット洗浄、ドライ洗浄、平坦化、又は、粗化など処理を施す。支持基板１１は、適度な剛性を有していることが望ましく、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又は、プリント板を用いることができる。特に、半導体素子と１００μｍ以下の狭ピッチ接続を行う場合は、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料を用いることが好適であり、更にシリコンを用いた半導体素子が多いことから、シリコンウエハを用いることが最も好適である。本実施形態では、８インチ（直径２００ｍｍ）で、厚さが０．７２５ｍｍのシリコンウエハを用いる。   First, as shown in FIG. 19A, a support substrate 11 is prepared, and if necessary, processing such as wet cleaning, dry cleaning, planarization, or roughening of the surface is performed. The support substrate 11 desirably has an appropriate rigidity, and a semiconductor wafer material such as silicon, sapphire, and GaAs, metal, quartz, glass, ceramic, or a printed board can be used. In particular, when a narrow pitch connection of 100 μm or less is performed with a semiconductor element, it is preferable to use a semiconductor wafer material such as silicon, sapphire, and GaAs, and since there are many semiconductor elements using silicon, a silicon wafer is used. Is most preferred. In this embodiment, a silicon wafer of 8 inches (diameter 200 mm) and a thickness of 0.725 mm is used.

次に、図１９（ｂ）に示すように、支持基板１１の表面に第１層１２を形成する。第１層１２の形成は、第１層１２用の材料が液状であればスピンコート法、ダイコート法、カーテンコート法、又は、印刷法等で成膜し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。   Next, as shown in FIG. 19B, the first layer 12 is formed on the surface of the support substrate 11. When the material for the first layer 12 is liquid, the first layer 12 is formed by spin coating, die coating, curtain coating, printing, or the like, and subjected to treatment such as drying. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed.

第１層１２は水溶性材料で形成し、好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体によって比較的容易に溶解する材料から適宜に選択できる。例えばポリビニルアルコール系、水性ビニルウレタン系、アクリル系、ポリビニルピロリドン、アルファオレフィン、マレイン酸系、光硬化型接着剤、アクリル系接着剤、エポキシ系接着剤、ポリアミド系接着剤、又は、シリコーン系接着剤などの材料により形成する。本実施形態では、ポリアミド系接着剤を用いる。   The first layer 12 is formed of a water-soluble material, and preferable examples include water or an alkali component such as TMAH, an alcohol component, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl, and the like. Any one of organic additives such as sulfoxide and diethylene glycol monobutyl ether, or a material that is relatively easily dissolved by a liquid in which these are mixed can be appropriately selected. For example, polyvinyl alcohol, aqueous vinyl urethane, acrylic, polyvinyl pyrrolidone, alpha olefin, maleic acid, photo-curing adhesive, acrylic adhesive, epoxy adhesive, polyamide adhesive, or silicone adhesive It is made of a material such as In this embodiment, a polyamide-based adhesive is used.

次に、図１９（ｃ）に示すように、第１層１２上に第２層１３を形成する。第２層１３は、耐水性材料から成り、水溶性材料から成る第１層１２をめっき法やウェットエッチングなどの水系プロセスから保護するために配設される。このため、第１層１２は、支持基板１１上に配設され、更に第２層１３により覆われるように構成する。支持基板１１縁部では、図２に示したように、第１層１２を第２層１３が覆う構成とし、支持基板１１の縁部手前に第１層１２の縁部を形成し、その縁部を超える位置まで第２層１３を形成する。   Next, as shown in FIG. 19C, the second layer 13 is formed on the first layer 12. The second layer 13 is made of a water-resistant material, and is disposed to protect the first layer 12 made of a water-soluble material from an aqueous process such as plating or wet etching. For this reason, the first layer 12 is arranged on the support substrate 11 and further covered with the second layer 13. At the edge of the support substrate 11, as shown in FIG. 2, the first layer 12 is covered with the second layer 13, and the edge of the first layer 12 is formed in front of the edge of the support substrate 11. The second layer 13 is formed to a position exceeding the part.

なお、図３の配線基板３０に対応する構造の製造に際しては、第１層１２を支持基板１１と縁部が揃うように形成し、第２層１３を支持基板１１の側面まで形成する。更に、図４の配線基板３１に対応する構造の製造に際しては、第１層１２を支持基板１１の側面まで形成し、第２層１３を第１層１２の縁部を超える位置まで形成する。更に、図５の配線基板３２に対応する構造の製造に際しては、第１層１２を支持基板１１の底面まで回り込むように形成し、第２層１３が第１層１２を覆うように形成する。   When manufacturing the structure corresponding to the wiring board 30 of FIG. 3, the first layer 12 is formed so that the edge is aligned with the support substrate 11, and the second layer 13 is formed up to the side surface of the support substrate 11. Furthermore, when manufacturing the structure corresponding to the wiring substrate 31 of FIG. 4, the first layer 12 is formed up to the side surface of the support substrate 11, and the second layer 13 is formed up to a position beyond the edge of the first layer 12. Further, when the structure corresponding to the wiring substrate 32 of FIG. 5 is manufactured, the first layer 12 is formed so as to go around to the bottom surface of the support substrate 11, and the second layer 13 is formed so as to cover the first layer 12.

図２〜５では、便宜上同一の厚みで第１層１２と第２層１３を示しているが、第２層１３が第１層１２を覆っていれば、各部位における膜厚が変動していても構わない。更に、第２層１３が第１層１２を覆っていれば、第１層１２の縁部が支持基板１１の縁部手前や側面にあっても、第２層１３の縁部が支持基板１１の側面や底面に回り込んでも構わない。   In FIGS. 2 to 5, the first layer 12 and the second layer 13 are shown with the same thickness for convenience. However, if the second layer 13 covers the first layer 12, the film thickness at each part varies. It doesn't matter. Further, if the second layer 13 covers the first layer 12, even if the edge of the first layer 12 is in front of or on the side of the edge of the support substrate 11, the edge of the second layer 13 is the support substrate 11. You may wrap around the side or bottom of

第２層１３は、有機材料や金属から成り、好適な例として、有機材料では、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成され、金属では、チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより形成する。   The second layer 13 is made of an organic material or a metal. As a suitable example, for an organic material, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (Polybenzoxazole) or a polynorbornene resin, etc., and as a metal, a material mainly composed of titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron Any one of or a combination of a plurality of them.

第２層１３が有機材料の場合は、その材料が液状であればスピンコート法、ダイコート法、カーテンコート法、又は、印刷法等で成膜し、乾燥等の処理を施す。また、ドライフィルムであれば、真空プレス法やラミネート法等で積層した後、乾燥等の処理を施す。また、第２層１３が金属の場合は、電解めっき法、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等、若しくはこれらの組み合わせにより形成する。本実施形態では、第１層１２上にチタン、銅の順に積層した金属膜とする。   In the case where the second layer 13 is an organic material, if the material is liquid, a film is formed by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like, and a treatment such as drying is performed. In the case of a dry film, after being laminated by a vacuum press method or a laminating method, a treatment such as drying is performed. When the second layer 13 is a metal, it is formed by an electrolytic plating method, an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or a combination thereof. In the present embodiment, a metal film in which titanium and copper are laminated in this order on the first layer 12 is used.

次に、図１９（ｄ）に示すように、配線層１４、絶縁層１５、及び電極１６から成る配線構造体１７を形成する。配線層１４は、少なくとも１層以上で構成され、２層以上の場合は、配線層１４の間に介在する絶縁層１５に配設されるビア２３により電気的に接続される。また、配線層１４は、例えば銅、アルミニウム、ニッケル、金、及び、銀から成る群から選択された少なくとも１種の金属で形成する。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、配線層１４は、前述のように例えば銅で形成し、その厚さを例えば５μｍとする。配線１４は、例えばサブトラクティブ法、セミアディティブ法、又は、フルアディティブ法等の方法により形成する。   Next, as illustrated in FIG. 19D, a wiring structure 17 including the wiring layer 14, the insulating layer 15, and the electrode 16 is formed. The wiring layer 14 includes at least one layer, and in the case of two or more layers, the wiring layer 14 is electrically connected by a via 23 disposed in the insulating layer 15 interposed between the wiring layers 14. The wiring layer 14 is formed of at least one metal selected from the group consisting of copper, aluminum, nickel, gold, and silver, for example. In particular, copper is preferable from the viewpoint of electrical resistance value and cost. Further, nickel can prevent an interface reaction with other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing characteristics as a magnetic material. In the present embodiment, the wiring layer 14 is formed of, for example, copper as described above, and has a thickness of, for example, 5 μm. The wiring 14 is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.

サブトラクティブ法は、基板上に形成された銅箔上に所望のパターンのレジストを形成し、エッチングにより不要な銅箔を除去した後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、又は、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成する。レジストの開口部内に電解めっき法による金属を析出させ、レジストを除去した後に、エッチングにより給電層を除去して所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることによって所望の配線パターンを得る方法である。   The subtractive method is a method of forming a resist having a desired pattern on a copper foil formed on a substrate, removing unnecessary copper foil by etching, and then removing the resist to obtain a desired pattern. In the semi-additive method, a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like, and then a resist having an opening in a desired pattern is formed. In this method, a metal is deposited by electrolytic plating in the opening of the resist, and after removing the resist, the power feeding layer is removed by etching to obtain a desired wiring pattern. In the full additive method, after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film. In this method, a desired wiring pattern is obtained by depositing metal.

絶縁層１５は、配線構造体１７の厚み方向について配線層１４の片側、若しくは両側に配設されるため少なくとも１層以上で構成される。また、絶縁層１５は、例えば感光性又は非感光性の有機材料で形成し、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、又は、ポリノルボルネン樹脂等で形成する。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率、及び、破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   Since the insulating layer 15 is disposed on one side or both sides of the wiring layer 14 in the thickness direction of the wiring structure 17, the insulating layer 15 includes at least one layer. The insulating layer 15 is formed of, for example, a photosensitive or non-photosensitive organic material. For example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobutene), PBO ( polybenzoxazole) or polynorbornene resin. In particular, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.

感光性の有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部はフォトリソグラフィにより形成する。非感光性の有機材料、又は感光性の有機材料でパターン解像度が低い有機材料を使用する場合、ビア２３を埋め込む絶縁層１５の開口部は、レーザ加工法、ドライエッチング法、又は、ブラスト法により形成する。また、ビア２３を形成する位置に予めめっきポストを形成した後に絶縁膜を形成し、研磨により絶縁膜表面を削ってめっきポストを露出させてビア２３を形成する方法を用いれば、絶縁層１５に予め開口部を形成する必要が無い。本実施形態では、スパッタ膜を給電層とするセミアディティブ法により配線層１４を形成し、感光性ポリイミド樹脂を用いて絶縁層１５を形成し、フォトリソグラフィにより絶縁層１５にビアを埋め込む開口部を形成する。   When a photosensitive organic material is used, the opening of the insulating layer 15 in which the via 23 is embedded is formed by photolithography. In the case of using a non-photosensitive organic material or a photosensitive organic material having a low pattern resolution, the opening of the insulating layer 15 in which the via 23 is embedded is formed by a laser processing method, a dry etching method, or a blast method. Form. Further, if a method of forming an insulating film after forming a plating post in advance at a position where the via 23 is to be formed, and removing the plating post by polishing the surface of the insulating film by polishing, the insulating layer 15 is formed. There is no need to form an opening in advance. In this embodiment, the wiring layer 14 is formed by a semi-additive method using a sputtered film as a power feeding layer, the insulating layer 15 is formed using a photosensitive polyimide resin, and an opening for filling a via in the insulating layer 15 is formed by photolithography. Form.

配線構造体１７には、電極１６が配設され、電極１６は、絶縁層１５内に配設されるビア２３を介して配線層１４に電気的に接続されている。電極１６は、例えば複数の層を積層して構成し、例えば、電極１６の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、電極１６の表面は、金、銀、銅、アルミニウム、錫、及び、半田材料から成る群から選択された少なくとも一種の金属、又は、合金で形成することが好ましい。また、図示していないが、電極１６の内側に開口部を有するパターンや、電極１６に接触しない開口部を有するパターンのソルダーレジストを追加して形成しても構わない。更に、ソルダーレジストパターンを形成した後に、その開口部を覆うように電極パターンを形成してもよい。本実施形態では、スパッタ法で形成された給電層を用いたセミアディティブ法により、２μｍの銅、３μｍのニッケル、及び１μｍの金を順に積層し、最表面が金になるように電極１６を形成する。   An electrode 16 is disposed in the wiring structure 17, and the electrode 16 is electrically connected to the wiring layer 14 via a via 23 disposed in the insulating layer 15. The electrode 16 is formed by laminating a plurality of layers, for example. For example, in consideration of wettability of solder balls formed on the surface of the electrode 16 or connectivity with bonding wires, the surface of the electrode 16 is made of gold, It is preferably formed of at least one metal selected from the group consisting of silver, copper, aluminum, tin, and a solder material, or an alloy. Although not shown, a solder resist having a pattern having an opening inside the electrode 16 or a pattern having an opening not in contact with the electrode 16 may be additionally formed. Furthermore, after forming the solder resist pattern, an electrode pattern may be formed so as to cover the opening. In the present embodiment, 2 μm copper, 3 μm nickel, and 1 μm gold are sequentially laminated by a semi-additive method using a power feeding layer formed by sputtering, and the electrode 16 is formed so that the outermost surface is gold. To do.

次に、図２０（ｅ）に示すように、半田ボール２０を用いたフリップチップ実装により半導体素子２１を搭載し、アンダーフィル１９を充填する。フリップチップ実装は、半導体素子２１の電極（図示せず）にボール転写や印刷法により半田ボール２１を形成し、配線基板１１上にフラックスを供給した後にフリップチップマウンターを用いて配線基板にフラックスの粘着性を利用して仮置きする。その後、リフローを行い、配線基板１１と半導体素子２１を接続し、フラックスを洗浄する。その後、アンダーフィル１９を半導体素子２１の２若しくは３辺から充填し、熱処理を施して硬化させる。   Next, as shown in FIG. 20 (e), the semiconductor element 21 is mounted by flip chip mounting using the solder balls 20, and the underfill 19 is filled. In flip chip mounting, solder balls 21 are formed on the electrodes (not shown) of the semiconductor element 21 by ball transfer or printing, and flux is supplied onto the wiring board 11 and then flux is applied to the wiring board using a flip chip mounter. Temporary placement using adhesiveness. Then, reflow is performed, the wiring board 11 and the semiconductor element 21 are connected, and the flux is cleaned. Thereafter, the underfill 19 is filled from two or three sides of the semiconductor element 21 and cured by heat treatment.

次に、図２０（ｆ）に示すように、金型を用いたトランスファーモールディング法や印刷法などにより、エポキシ系の材料にシリカフィラーを混ぜた材料から成る封止樹脂を、搭載される半導体素子２０と接続部分の配線を覆うように形成する。   Next, as shown in FIG. 20 (f), a semiconductor element on which a sealing resin made of a material in which a silica filler is mixed with an epoxy material is mounted by a transfer molding method or a printing method using a mold. It forms so that 20 and the wiring of a connection part may be covered.

本実施形態によれば、図１５に示した半導体装置４２を効率的に製造できる。   According to this embodiment, the semiconductor device 42 shown in FIG. 15 can be efficiently manufactured.

図２１（ａ）、（ｂ）は、本発明の第１４実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図２０に後続する工程を示している。本実施形態では、図２０に示した半導体装置の製造方法に、支持基板１１を除去する工程が追加される。なお、第６実施形態に係る配線基板の製造方法で説明したように、支持基板１１を除去した後に配線基板の底面を加工することによって、図６〜１０に示した配線基板３３〜３７をそれぞれ製造することも可能である。   FIGS. 21A and 21B are cross-sectional views showing a method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention in the order of steps, and show steps subsequent to FIG. In the present embodiment, a step of removing the support substrate 11 is added to the method for manufacturing the semiconductor device shown in FIG. As described in the method for manufacturing a wiring board according to the sixth embodiment, the bottom surface of the wiring board is processed after removing the support board 11, so that the wiring boards 33 to 37 shown in FIGS. It is also possible to manufacture.

先ず、図１９（ａ）〜（ｄ）、及び、図２０（ｅ）、（ｆ）に示した工程によって、図２１（ａ）に示す半導体装置を形成する。次に、図２１（ｂ）に示すように、水溶液を用いて第１層１２を除去する。第１層１２は、耐水性を有する第２層１３によって覆われているため、第２層１３の除去予定部位をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法等により除去し、第１層１２を露出させる。この場合、露出する面積が多いほど、溶解が容易となる。第１層１２の除去は、除去に適している水溶液に浸すか、浸した状態で揺動や回転させる、浸した状態で超音波振動をかける、噴流をあてるなどの方法や組み合わせにより行うことができる。必要があれば、水溶液を加熱しても構わない。   First, the semiconductor device shown in FIG. 21A is formed by the steps shown in FIGS. 19A to 19D and FIGS. 20E and 20F. Next, as shown in FIG. 21B, the first layer 12 is removed using an aqueous solution. Since the first layer 12 is covered with the second layer 13 having water resistance, a portion to be removed of the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The first layer 12 is exposed. In this case, the more the exposed area, the easier the dissolution. The removal of the first layer 12 may be performed by a method or combination such as immersing in an aqueous solution suitable for removal, swinging or rotating in the immersed state, applying ultrasonic vibration in the immersed state, or applying a jet. it can. If necessary, the aqueous solution may be heated.

第１層１２除去の好適な例としては、水、又は、水にＴＭＡＨなどのアルカリ成分、アルコール成分、ＮＭＰなどの有機溶剤成分、モノエタノールアミンなどのアミン系成分、ジメチルスルホキシドやジエチレングリコールモノブチルエーテルなどの有機添加物の何れか、若しくはこれらを混合させた液体を用いて行う。本実施形態では、第１層１２がポリアミド系接着剤のため、ＮＭＰ、ジメチルスルホキシドを主に添加した水溶液を８０℃で用いる。   Suitable examples of the removal of the first layer 12 include water or an alkali component such as TMAH, an organic solvent component such as NMP, an amine component such as monoethanolamine, dimethyl sulfoxide or diethylene glycol monobutyl ether in water. Any of these organic additives or a liquid in which these are mixed is used. In this embodiment, since the first layer 12 is a polyamide-based adhesive, an aqueous solution mainly containing NMP and dimethyl sulfoxide is used at 80 ° C.

支持基板１１を除去した後に得られる図２１（ｂ）に示した半導体装置の底面を加工することによって、図６〜１０に示した配線基板３３〜３７に対応した構造を有する半導体装置をそれぞれ効率的に製造できる。配線基板の底面の加工により形成される電極１８は、別基板に実装する際の外部端子として使用できる。また、電極１８上に別の半導体素子、及びコンデンサや抵抗などの受動部品を搭載してもよい。   By processing the bottom surface of the semiconductor device shown in FIG. 21B obtained after removing the support substrate 11, the semiconductor devices having structures corresponding to the wiring substrates 33 to 37 shown in FIGS. Can be manufactured. The electrode 18 formed by processing the bottom surface of the wiring board can be used as an external terminal when mounted on another board. Further, another semiconductor element and passive components such as a capacitor and a resistor may be mounted on the electrode 18.

図６に示した配線基板３３に対応する構造は、次のように製造できる。電極１８の形成に際しては、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３ａ上に成膜する。また、密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成して最下層の配線層１４を露出させる。   The structure corresponding to the wiring board 33 shown in FIG. 6 can be manufactured as follows. When forming the electrode 18, a film is formed on the second layer 13 a in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. Further, after separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. Then, the lowermost wiring layer 14 is exposed.

第２層１３ａと電極１８との間に保護金属膜を用いた場合は、保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３ａの除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13a and the electrode 18, the protective metal film is exposed and then removed by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like. The protective metal film may be removed together with the removal process of the second layer 13a. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

図７に示した配線基板３４に対応する構造は、次のように製造できる。第２層１３ａの所望の位置にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより開口部２５を形成し、サブトラクティブ法やセミアディティブ法により電極１８を形成する。   The structure corresponding to the wiring board 34 shown in FIG. 7 can be manufactured as follows. An opening 25 is formed at a desired position of the second layer 13a by a laser processing method, a wet etching method, a dry etching method, a blast method, or the like, and an electrode 18 is formed by a subtractive method or a semi-additive method.

また、図８に示した配線基板３５に対応する構造は、次のように製造できる。チタン、クロム、モリブデン、タンタル、タングステン、ニッケル、アルミニウム、銅、金、白金、パラジウム、銀、又は、鉄を主成分とする材料の何れか、若しくは複数の組み合わせにより、サブトラクティブ法やセミアディティブ法により、電極１８の形状に形成する。   Moreover, the structure corresponding to the wiring board 35 shown in FIG. 8 can be manufactured as follows. Subtractive method or semi-additive method by using any combination of materials mainly composed of titanium, chromium, molybdenum, tantalum, tungsten, nickel, aluminum, copper, gold, platinum, palladium, silver, or iron Thus, the electrode 18 is formed into a shape.

更に、図９に示した配線基板３６に対応する構造は、次のように製造できる。第２層１３ｂを給電層とするサブトラクティブ法やセミアディティブ法により電極１８を形成してもよく、サブトラクティブ法により第２層１３ｂを電極形状に形成し、無電解めっき法により第２層１３ｂの表面に電極１８を形成してもよい。   Furthermore, the structure corresponding to the wiring board 36 shown in FIG. 9 can be manufactured as follows. The electrode 18 may be formed by a subtractive method or a semi-additive method using the second layer 13b as a power feeding layer. The second layer 13b is formed into an electrode shape by the subtractive method, and the second layer 13b is formed by an electroless plating method. The electrode 18 may be formed on the surface.

更に、図１０に示した配線基板３７に対応する構造は、次のように製造できる。最下層の配線層１４の形成に際して、電極１８を構成する複数の層のうち、表面に露出する側の層から順に第２層１３上に成膜する。密着層２４及び配線構造体１７を支持基板１１から分離した後、第２層１３をレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去して最下層の配線層１４を露出させることで形成される。   Furthermore, the structure corresponding to the wiring board 37 shown in FIG. 10 can be manufactured as follows. When the lowermost wiring layer 14 is formed, the lowermost wiring layer 14 is formed on the second layer 13 in order from the layer exposed on the surface among the plurality of layers constituting the electrode 18. After separating the adhesion layer 24 and the wiring structure 17 from the support substrate 11, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, a blasting method, or the like to form the lowermost wiring layer 14. It is formed by exposing.

第２層１３と最下層の配線層１４との間に保護金属膜を用いた場合は、レーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより第２層１３を除去して保護金属膜を露出した後にレーザ加工法、ウェットエッチング法、ドライエッチング法、又は、ブラスト法などにより除去する。第２層１３の除去処理と共に、保護金属膜が除去されても構わない。更に、最下層の配線層１４を露出させた後に、電解めっき法や無電解めっき法により所望の金属を析出させてもよい。   When a protective metal film is used between the second layer 13 and the lowermost wiring layer 14, the second layer 13 is removed by a laser processing method, a wet etching method, a dry etching method, or a blast method. After the protective metal film is exposed, the protective metal film is removed by laser processing, wet etching, dry etching, blasting, or the like. The protective metal film may be removed together with the removal process of the second layer 13. Furthermore, after exposing the lowermost wiring layer 14, a desired metal may be deposited by electrolytic plating or electroless plating.

本実施形態によれば、半導体装置の第１０実施形態に係る半導体装置４３を効率的に製造できる。   According to this embodiment, the semiconductor device 43 according to the tenth embodiment of the semiconductor device can be efficiently manufactured.

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る配線基板及び半導体装置並びにそれらの製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した配線基板及び半導体装置並びにそれらの製造方法も、本発明の範囲に含まれる。   As described above, the present invention has been described based on the preferred embodiments. However, the wiring board, the semiconductor device, and the manufacturing method thereof according to the present invention are not limited only to the configuration of the above-described embodiments. The wiring board and the semiconductor device which have been variously modified and changed from the above configuration and the manufacturing method thereof are also included in the scope of the present invention.

本発明の第１実施形態に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on 1st Embodiment of this invention. 図１の配線基板の縁部を拡大して示す部分断面図である。It is a fragmentary sectional view which expands and shows the edge of the wiring board of FIG. 第１実施形態の第１変形例に係る配線基板の構成を示す部分断面図である。It is a fragmentary sectional view showing the composition of the wiring board concerning the 1st modification of a 1st embodiment. 第１実施形態の第２変形例に係る配線基板の構成を示す部分断面図である。It is a fragmentary sectional view showing the composition of the wiring board concerning the 2nd modification of a 1st embodiment. 第１実施形態の第３変形例に係る配線基板の構成を示す部分断面図である。It is a fragmentary sectional view showing the composition of the wiring board concerning the 3rd modification of a 1st embodiment. 本発明の第２実施形態に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on 2nd Embodiment of this invention. 第２実施形態の変形例に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on the modification of 2nd Embodiment. 本発明の第３実施形態に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on 3rd Embodiment of this invention. 第３実施形態の変形例に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on the modification of 3rd Embodiment. 本発明の第４実施形態に係る配線基板の構成を示す断面図である。It is sectional drawing which shows the structure of the wiring board which concerns on 4th Embodiment of this invention. 図１１（ａ）〜（ｄ）は、本発明の第５実施形態に係る配線基板の製造方法を工程順に示す断面図である。11A to 11D are cross-sectional views showing a method of manufacturing a wiring board according to the fifth embodiment of the present invention in the order of steps. 図１２（ａ）、（ｂ）は、本発明の第６実施形態に係る配線基板の製造方法を工程順に示す断面図である。12A and 12B are cross-sectional views showing a method of manufacturing a wiring board according to the sixth embodiment of the present invention in the order of steps. 本発明の第７実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第８実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 8th Embodiment of this invention. 本発明の第９実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 9th Embodiment of this invention. 本発明の第１０実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 10th Embodiment of this invention. 図１７（ａ）〜（ｅ）は、本発明の第１１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。17A to 17E are cross-sectional views showing the method of manufacturing a semiconductor device according to the eleventh embodiment of the present invention in the order of steps. 図１８（ａ）、（ｂ）は、本発明の第１２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。18A and 18B are cross-sectional views showing the method of manufacturing a semiconductor device according to the twelfth embodiment of the present invention in the order of steps. 図１９（ａ）〜（ｄ）は、本発明の第１３実施形態に係る半導体装置の製造方法を工程順に示す断面図である。19A to 19D are cross-sectional views showing a method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention in the order of steps. 図２０（ｅ）、（ｆ）は、本発明の第１３実施形態に係る半導体装置の製造方法について、図１９に後続する工程を工程順に示す断面図である。FIGS. 20E and 20F are cross-sectional views showing the steps subsequent to FIG. 19 in order of steps in the method for manufacturing a semiconductor device according to the thirteenth embodiment of the present invention. 図２１（ａ）、（ｂ）は、本発明の第１４実施形態に係る半導体装置の製造方法を工程順に示す断面図である。21A and 21B are cross-sectional views showing a method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention in the order of steps.

符号の説明Explanation of symbols

１０，３０，３１，３２，３３，３４，３５，３６，３７：配線基板
１１：支持基板
１２：第１層
１３：第２層
１３ａ：有機材料から成る第２層
１３ｂ：金属から成る第２層
１４：配線層
１５：絶縁層
１６：電極
１７：配線構造体
１８：電極
１９：アンダーフィル
２０：半田ボール
２１：半導体素子
２２：封止樹脂
２３：ビア
２４：密着層
２５：開口部
４０，４１，４２，４３：半導体装置
10, 30, 31, 32, 33, 34, 35, 36, 37: wiring substrate 11: support substrate 12: first layer 13: second layer 13a: second layer 13b made of organic material 13b: second layer made of metal Layer 14: Wiring layer 15: Insulating layer 16: Electrode 17: Wiring structure 18: Electrode 19: Underfill 20: Solder ball 21: Semiconductor element 22: Sealing resin 23: Via 24: Adhesion layer 25: Opening 40, 41, 42, 43: Semiconductor device

Claims (16)

支持基板と、該支持基板上に密着層を介して配設された配線構造体とを備える配線基板において、
前記密着層が、水溶性材料から成る第１層と、該第１層の全面を覆って形成され、且つ耐水性材料から成る第２層とから構成されることを特徴とする配線基板。 In a wiring board comprising a support substrate and a wiring structure disposed on the support substrate via an adhesion layer,
The wiring board, wherein the adhesion layer includes a first layer made of a water-soluble material and a second layer made of a water-resistant material so as to cover the entire surface of the first layer. 前記第２層が、耐水性を有する有機樹脂膜又は金属膜から成る、請求項１に記載の配線基板。   The wiring board according to claim 1, wherein the second layer is made of a water-resistant organic resin film or metal film. 前記支持基板が、半導体ウエハ材料、金属、石英、ガラス、セラミック、及びプリント板の何れかから成る、請求項１又は２に記載の配線基板。   The wiring substrate according to claim 1, wherein the support substrate is made of any one of a semiconductor wafer material, metal, quartz, glass, ceramic, and a printed board. 前記第１層の縁部が前記支持基板の側面の一部に形成され、前記第２層の縁部が前記第１層の縁部から突出して前記支持基板の側面に接している、請求項１〜３の何れか一に記載の配線基板。   The edge of the first layer is formed on a part of the side surface of the support substrate, and the edge of the second layer protrudes from the edge of the first layer and contacts the side surface of the support substrate. The wiring board as described in any one of 1-3. 前記第１層の縁部が、前記支持基板の底面にまで延び、前記第２層の縁部が前記第１層の縁部から突出して前記支持基板の底面に接している、請求項１〜３の何れか一に記載の配線基板。   The edge of the first layer extends to the bottom surface of the support substrate, and the edge of the second layer protrudes from the edge of the first layer and contacts the bottom surface of the support substrate. The wiring board according to any one of 3. 請求項１〜５の何れか一に記載の配線基板と、該配線基板上に搭載された１又は複数の半導体素子とを備えることを特徴とする半導体装置。   A semiconductor device comprising: the wiring board according to claim 1; and one or a plurality of semiconductor elements mounted on the wiring board. 前記配線基板上に前記半導体素子を封止するモールド樹脂を備える、請求項６に記載の半導体装置。   The semiconductor device of Claim 6 provided with the mold resin which seals the said semiconductor element on the said wiring board. 支持基板上に水溶性材料から成る第１層を形成する工程と、前記第１層を覆って前記支持基板上に、耐水性材料から成る第２層を形成する工程と、前記第２層上に配線構造体を形成する工程とを有することを特徴とする配線基板の製造方法。   Forming a first layer made of a water-soluble material on a support substrate, forming a second layer made of a water-resistant material on the support substrate so as to cover the first layer, and on the second layer And a step of forming a wiring structure on the wiring board. 前記第２層上に配線構造体を形成する工程に後続して、水を含む処理液によって前記第１層を溶かし、前記第２層及び配線構造体を前記支持基板から剥離する工程を更に有する、請求項８に記載の配線基板の製造方法。   Subsequent to the step of forming the wiring structure on the second layer, the method further includes the step of dissolving the first layer with a treatment liquid containing water and peeling the second layer and the wiring structure from the support substrate. A method for manufacturing a wiring board according to claim 8. 支持基板上に水溶性材料から成る第１層を形成する工程と、前記第１層を覆って前記支持基板上に、耐水性材料から成る第２層を形成する工程と、前記第２層上に配線構造体を形成する工程と、前記配線構造体上に１又は複数の半導体素子を搭載する工程と、水を含む処理液によって前記第１層を溶かし、前記第２層及び配線構造体を前記支持基板から剥離する工程とを有することを特徴とする半導体装置の製造方法。   Forming a first layer made of a water-soluble material on a support substrate, forming a second layer made of a water-resistant material on the support substrate so as to cover the first layer, and on the second layer Forming a wiring structure on the wiring structure, mounting one or more semiconductor elements on the wiring structure, dissolving the first layer with a treatment liquid containing water, and forming the second layer and the wiring structure. And a step of peeling from the support substrate. 前記剥離する工程に先立って、前記配線構造体上に前記半導体素子を封止するモールド樹脂を形成する工程を更に有する、請求項１０に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 10, further comprising a step of forming a mold resin for sealing the semiconductor element on the wiring structure prior to the step of peeling. 前記第２層が金属層であり、前記剥離する工程に後続して、該金属層をパターニングする工程を更に有する、請求項１０又は１１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 10, wherein the second layer is a metal layer, and further includes a step of patterning the metal layer subsequent to the peeling step. 前記パターニングした金属層の表面に、電極を形成する工程を更に有する、請求項１２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 12, further comprising a step of forming an electrode on the surface of the patterned metal layer. 前記第２層が絶縁層であり、前記剥離する工程に後続して、該剥離工程によって露出した前記絶縁層をパターニングして、前記配線構造体の配線の一部を露出させる工程を更に有する、請求項１０又は１１に記載の半導体装置の製造方法。   The second layer is an insulating layer, and after the peeling step, the insulating layer exposed by the peeling step is patterned to further expose a part of the wiring of the wiring structure. 12. A method for manufacturing a semiconductor device according to claim 10 or 11. 前記露出した配線の表面に、電極を形成する工程を更に有する、請求項１４に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 14, further comprising a step of forming an electrode on the surface of the exposed wiring. 前記配線構造体の最下層がパターニングされた金属層から成り、前記第２層を剥離して前記パターニングされた金属層を露出させる工程を更に有する、請求項１０又は１１に記載の半導体装置の製造方法。
The manufacturing method of a semiconductor device according to claim 10, further comprising a step of exposing the patterned metal layer by peeling the second layer, wherein the lowermost layer of the wiring structure is made of a patterned metal layer. Method.
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