JP2006228238A - Test facilitation design method and device of integrated circuit - Google Patents
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Abstract
Description
本発明は、ＲＴＬ回路の段階において、ＲＴＬ回路に含まれるデータパスをテスト容易化することによる大規模集積回路（ＬＳＩ）のテスト容易化設計に関する。 The present invention relates to design for testability of a large scale integrated circuit (LSI) by facilitating test of a data path included in the RTL circuit at the stage of the RTL circuit.
近年、ＬＳＩに搭載される回路規模の増大により、ＬＳＩのテストがますます重要になり、ＬＳＩのテスト設計の自動化は必要不可欠である。ＬＳＩのテスト設計の自動化のためには、高い故障検出効率の達成が必要であり、そのためにテスト容易化設計（ＤＦＴ）が必要である。 In recent years, with the increase in the scale of circuits mounted on LSIs, LSI testing becomes more and more important, and automation of LSI test design is indispensable. In order to automate the test design of an LSI, it is necessary to achieve high fault detection efficiency, and therefore, a design for testability (DFT) is necessary.
ＬＳＩの設計段階において、ゲートレベルへ変換される前のＲＴＬ回路は、データを処理するデータパスとデータパスの動作を制御するコントローラという２つの部分回路で構成されている。データパスはレジスタ、マルチプレクサ、演算器などの回路要素で構成されている。このＲＴＬ回路の段階で、データパスを構成する各回路要素を対象として完全故障検出効率を実現するテスト容易化を可能にすることが望まれている。その理由は、論理合成後のゲートレベル回路の段階でテスト容易化を行なう完全スキャン設計とは違って、ゲートレベル回路への変換前のテスト容易化であるからタイミング等の論理合成の制約が損なわれず、また、通常動作時のクロックと同じ速度のクロックを与えるテスト（ａｔ−ｓｐｅｅｄテスト）が可能になるからである。 At the LSI design stage, the RTL circuit before being converted to the gate level is composed of two partial circuits, a data path for processing data and a controller for controlling the operation of the data path. The data path is composed of circuit elements such as registers, multiplexers, and arithmetic units. At the stage of this RTL circuit, it is desired to make it easy to test for realizing complete fault detection efficiency for each circuit element constituting the data path. The reason for this is that, unlike full scan design, which facilitates test at the stage of gate level circuit after logic synthesis, it is easier to test before conversion to gate level circuit, so the constraints of logic synthesis such as timing are lost. This is because a test (at-speed test) that gives a clock having the same speed as the clock during normal operation becomes possible.
「和田ほか、“完全故障検出効率を保証するデータパスの非スキャンテスト容易化設計法”、信学論、Ｊ８２−Ｄ−Ｉ、ｐｐ．８４３−８５１，１９９９年７月」および特開２００１−１３５７９１号公報には、データパスを構成する回路要素に適宜スルー機能とホールド機能を付加することによって、外部入力から各回路要素の入力へ任意の値を伝搬すること（強可制御性）と各回路要素の任意の出力値を外部出力へ伝搬すること（強可観測性）を保証することが記載されている。このスルー機能とホールド機能を追加してテスト容易化されたデータパスについて、任意の値を外部入力から各回路要素へ伝搬し（正当化）、テスト結果を外部出力へ伝搬するための制御系列であるテストプランが生成される。テストプランに具体的な制御値を代入することによって、テストのための制御信号の系列（テスト系列）が生成され、データパスに与えられる。 "Wada et al.," Design method for facilitating non-scan test of data path that guarantees complete fault detection efficiency ", IEICE Theory, J82- DI, pp.843-851, July 1999, and Japanese Patent Laid-Open No. 2001-2001. In the 157991 publication, an arbitrary value is propagated from the external input to the input of each circuit element by adding a through function and a hold function as appropriate to the circuit elements constituting the data path (strong controllability) and each It is described that an arbitrary output value of a circuit element is propagated to an external output (strong observability). For a data path that is easy to test by adding this through function and hold function, it is a control sequence for propagating an arbitrary value from an external input to each circuit element (justification) and propagating a test result to an external output. A test plan is generated. By assigning specific control values to the test plan, a control signal sequence (test sequence) for testing is generated and applied to the data path.
上記特開２００１−１３５７９１号公報にはテスト実施のために、コントローラとデータパスで構成されるＲＴＬ回路に、テストコントローラを追加することが記載されている。テストコントローラは、テストプランを識別するテストプランＩＤを格納するテストプランＩＤレジスタＴＭＲと、テスト系列を実現するためにテストプランへ代入される制御値を格納するテストパターンレジスタＴＰＲと、テストプラン生成回路とを含んでいる。テストプラン生成回路は、ＴＭＲに格納されているテストプランＩＤに従ってテストプランを生成し、生成したテストプランにＴＰＲに格納されている制御値を代入してデータパスに与える制御信号の系列を生成する。ＴＭＲおよびＴＰＲへは、１つのテスト系列の開始時にリセット信号により外部入力から値がロードされる。 Japanese Patent Laid-Open No. 2001-135791 describes that a test controller is added to an RTL circuit composed of a controller and a data path for performing a test. The test controller includes a test plan ID register TMR that stores a test plan ID for identifying a test plan, a test pattern register TPR that stores a control value to be substituted into the test plan to realize a test sequence, and a test plan generation circuit Including. The test plan generation circuit generates a test plan according to the test plan ID stored in the TMR, and generates a control signal sequence to be given to the data path by substituting the control value stored in the TPR into the generated test plan. . TMR and TPR are loaded with values from an external input by a reset signal at the start of one test sequence.
ＴＭＲに必要なビット幅は、テストプラン数（＝回路要素数）をＭとするとき〔ｌｏｇ2 Ｍ〕である（ただし、〔ｘ〕はｘの小数部を切り上げて整数化したものを表わす。以下同じ）。ＴＰＲに必要なビット幅は、各テストプランに含まれる制御値を代入すべき個所の数の最大をＮとするときＮである。 The bit width required for TMR is [log 2 M] when the number of test plans (= number of circuit elements) is M (where [x] represents an integer obtained by rounding up the fractional part of x. same as below). The bit width required for the TPR is N, where N is the maximum number of locations to which the control values included in each test plan should be substituted.
特願２００１−３５６５１１号には、１つのデータパスのテストに必要な複数のテストプランに圧縮演算を施して１つの圧縮テストプラン表を生成することが開示されている。この圧縮テストプラン表は可能な限り多くの回路要素のテストプランを並列に実行することによってテスト時間の圧縮および回路規模の削減を図るものである。この場合、圧縮テストプラン表は１つであるからＴＭＲは不要となり、ＴＰＲに必要なビット幅は圧縮テストプラン表に含まれる制御値を代入すべき個所の数に等しい。 Japanese Patent Application No. 2001-356511 discloses that a compression test plan table is generated by compressing a plurality of test plans necessary for testing one data path. This compression test plan table is intended to reduce test time and circuit scale by executing test plans for as many circuit elements as possible in parallel. In this case, since there is only one compression test plan table, TMR is unnecessary, and the bit width necessary for TPR is equal to the number of locations to which control values included in the compression test plan table should be substituted.
この場合に、個々の回路要素に必要なテストパターン数に差があるときでも、テストパターン数の最大値に相当する回数だけ圧縮テストプラン表が繰り返し使用されることになるので、無駄を生じる。そこで、テストパターン数に応じてテストプランを複数のグループにグループ化し、グループ毎に圧縮して複数の圧縮テストプラン表として実行することも上記出願には提案されている。この場合、ＴＭＲに必要なビット幅は〔ｌｏｇ2 （圧縮テストプラン表数）〕となるが、テスト系列長の合計は短かくなる。その理由は、各圧縮テストプラン表はテストパターン数が互いに近似した複数のテストプランからそれぞれ生成され、それぞれのグループに属するテストプランのテストパターン数の最大値に相当する回数だけ繰り返し使用されるので、テストパターン数の違いによる無駄が少なくなるからである。 In this case, even when there is a difference in the number of test patterns required for each circuit element, the compressed test plan table is repeatedly used as many times as the maximum value of the number of test patterns, resulting in waste. Therefore, it is also proposed in the above-mentioned application that the test plans are grouped into a plurality of groups according to the number of test patterns, compressed for each group, and executed as a plurality of compressed test plan tables. In this case, the bit width required for TMR is [log 2 (number of compressed test plan tables)], but the total test sequence length is short. The reason is that each compressed test plan table is generated from a plurality of test plans whose test patterns are similar to each other, and is repeatedly used as many times as the maximum number of test patterns of the test plans belonging to each group. This is because the waste due to the difference in the number of test patterns is reduced.
前述の論文および特開２００１−１３５７９１号公報に記載された手法では、データ信号線のビット幅がすべて等しいという前提があるのに対して、実際の回路ではこの前提が常に満たされるとは限らない。 In the method described in the above-mentioned paper and Japanese Patent Application Laid-Open No. 2001-135791, there is a premise that the bit widths of the data signal lines are all equal, whereas in an actual circuit, this premise is not always satisfied. .
また、データパス中に、データの流れが分岐しその後再び合流する再収斂分岐構造が存在する場合には故障の影響が出力に伝搬されない冗長故障が存在する。しかしながら上記の手法ではこのことが考慮されず、再収斂分岐構造を構成する回路要素のすべてを対象としてスルー機能およびホールド機能が追加されるので、ハードウェア規模およびテスト時間が必要以上に増大する。 Further, when there is a reconvergence branching structure in which the data flow branches and then merges again in the data path, there is a redundant fault in which the influence of the fault is not propagated to the output. However, this is not considered in the above-described method, and a hardware function and a test time are increased more than necessary because a through function and a hold function are added to all circuit elements constituting the reconvergence branch structure.
前述のテストパターンレジスタＴＰＲのサイズに関しては、１つの圧縮テストプラン表に含まれる制御値を代入すべき個所の数に相当するビット幅が必要であるので、回路が大規模になると、ＴＰＲに必要な回路面積が増大する。 Regarding the size of the test pattern register TPR described above, a bit width corresponding to the number of places to which control values included in one compression test plan table are to be substituted is necessary. Circuit area increases.
前述のテストプラン生成回路に関しては、前述の特開２００１−１３５７９１号公報には機能の定義のみが与えられており、極めて大規模な回路について、論理合成により実際に実現可能なテストパターン生成回路をいかにして実現するかは示されていない。 Regarding the above test plan generation circuit, only the function definition is given in the above-mentioned Japanese Patent Application Laid-Open No. 2001-135791, and a test pattern generation circuit that can be actually realized by logic synthesis for an extremely large circuit. It is not shown how to achieve it.
前述の特願２００１−３５６５１１号に開示されたテストプランのグループ化に関しては、テスト長の最適化のみが考慮されており、最終的なテストコントローラの構成とテスト長を最適にするグルーピングの最適化については考慮されていない。 Regarding the test plan grouping disclosed in the aforementioned Japanese Patent Application No. 2001-356511, only the optimization of the test length is considered, and the final test controller configuration and the grouping optimization to optimize the test length are considered. Is not considered.
したがって本発明の第１の目的は、データ信号線のビット幅が均一でない場合でも適用可能な、データパスのテスト容易化設計を提案することにある。 Accordingly, a first object of the present invention is to propose a data path testability design that can be applied even when the bit width of a data signal line is not uniform.
本発明の第２の目的は、再収斂分岐構造を有するデータパスを効率良くテスト容易化する、データパスのテスト容易化設計を提案することにある。 A second object of the present invention is to propose a data path testability design that makes it easy to test a data path having a reconvergence branching structure efficiently.
本発明の第３の目的は、テストパターンレジスタＴＰＲのサイズの削減を可能とする、データパスのテスト容易化設計を提案することにある。 A third object of the present invention is to propose a data path testability design capable of reducing the size of the test pattern register TPR.
本発明の第４の目的は、極めて大規模な回路についても実現可能なテストパターン生成回路のアーキテクチャを提案することにある。 A fourth object of the present invention is to propose an architecture of a test pattern generation circuit that can be realized even for a very large circuit.
本発明の第５の目的は、提案されたアーキテクチャのもとでテストコントローラの構成およびテスト長を最適にする、テストプランのグルーピングの最適化手法を提案することにある。 A fifth object of the present invention is to propose a test plan grouping optimization method for optimizing the configuration and test length of a test controller under the proposed architecture.
前述の第１の目的は、ＲＴＬ回路の段階においてデータパスをテスト容易化することによる集積回路のテスト容易化設計方法であって、データパスに含まれるテスト対象の回路要素の各々について、テスト時にデータパスの入力から回路要素の入力へデータを伝搬する第１の経路上で、データ線の数が回路要素の入力のビット数よりも不足している個所とその不足ビット数を決定し、テスト対象の回路要素の各々について、テスト時に回路要素の出力からデータパスの出力へデータを伝搬する第２の経路上で、データ線の数が回路要素の出力のビット数よりも不足している個所とその不足ビット数を決定し、第１の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第１の経路に沿って回路要素側にある個所に第１の仮想テストピンを割り当て、第２の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第２の経路に沿って回路要素側にある個所に第２の仮想テストピンを割り当て、不足ビットを有する個所のいずれよりも第１の経路に沿ってデータパス入力側にある個所と第１の仮想テストピンの間が、第１の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第１の回路を付加し、不足ビットを有する個所のいずれよりも第２の経路に沿ってデータパス出力側にある個所と第２の仮想テストピンの間が、第２の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第２の回路を付加し、第１および第２の回路が付加されたデータパスに対してテスト対象の回路要素のテストプランを生成するステップを具備する集積回路のテスト容易化設計方法により達成される。 The first object described above is a testability design method for an integrated circuit by facilitating the test of the data path at the stage of the RTL circuit, and each circuit element included in the data path is tested at the time of the test. On the first path that propagates data from the data path input to the circuit element input, determine where the number of data lines is less than the number of bits in the circuit element input, and the number of bits that are insufficient. Where the number of data lines is less than the number of bits of the output of the circuit element on the second path that propagates data from the output of the circuit element to the output of the data path for each of the target circuit elements And the number of missing bits, and when there is at least one location with missing bits on the first route, it follows the first route more than any location with missing bits. When a first virtual test pin is assigned to a location on the circuit element side and there is at least one location with missing bits on the second route, it follows the second route more than any location with missing bits The second virtual test pin is assigned to the location on the circuit element side, and the location between the location on the data path input side along the first path and the first virtual test pin is higher than any location having the missing bit. The first circuit is added so that the number of data lines corresponding to the maximum value of the number of missing bits on the first path is additionally and substantially connected at the time of the test. In addition, the number of data lines corresponding to the maximum value of the number of insufficient bits on the second path is added between the portion on the data path output side along the second path and the second virtual test pin during the test. And virtually connected A test circuit design method for an integrated circuit, comprising: a step of generating a test plan of a circuit element to be tested with respect to a data path to which the first circuit and the second circuit are added. Is achieved.
前述の第２の目的は、ＲＴＬ回路の段階においてデータパスをテスト容易化することによる集積回路のテスト容易化設計方法であって、データパスを構成する回路要素の中から、レジスタを含まない複数の回路要素を１つの回路要素とみなしたデータパスに対してテスト容易化を行ない、テスト容易化されたデータパスに対するテストプランを生成するステップを具備する集積回路のテスト容易化設計方法により達成される。 The second object described above is a testability design method for an integrated circuit by facilitating the test of the data path at the stage of the RTL circuit, and a plurality of circuit elements constituting the data path do not include a register. And a test path design method for an integrated circuit comprising the steps of performing testability on a data path in which each circuit element is regarded as one circuit element and generating a test plan for the test path. The
前述の第３の目的は、データパスを構成する各回路要素について決定されたテストプランをグループ化してグループ毎に圧縮して得られた複数の圧縮テストプラン表を用いてデータパスのテスト時にデータパスの制御信号を生成するテストコントローラであって、圧縮テストプラン表の実行開始時において、実行する圧縮テストプラン表を識別する圧縮テストプラン表識別子をデータパスの入力からロードして格納する圧縮テストプラン表ＩＤレジスタと、回路要素のテスト時にその回路要素の制御入力に与えるべき制御値をデータパス入力からロードして格納するテストパターンレジスタと、圧縮テストプラン表ＩＤレジスタに格納されている圧縮テストプラン表識別子に従って決定される圧縮テストプラン表及び、テストパターンレジスタに格納されている制御値に基いてテスト時のデータパスの制御信号を生成するテストプラン生成器と、外部からのリセット信号またはテストプラン生成器の出力に基いて、テストパターンレジスタにデータパス入力から制御値をロードさせるロード信号を生成することによって、圧縮テストプラン表の実行開始時および実行途中において制御値のロードを可能にする論理和機能とを具備するテストコントローラにより達成される。 The third object is to use the plurality of compressed test plan tables obtained by grouping the test plans determined for each circuit element constituting the data path and compressing the data for each group, when data is tested. A compression controller that generates a path control signal and loads and stores a compression test plan table identifier for identifying a compression test plan table to be executed from the input of the data path at the start of execution of the compression test plan table Plan table ID register, test pattern register for loading and storing a control value to be given to the control input of the circuit element when testing the circuit element from the data path input, and compression test stored in the compression test plan table ID register Compression test plan table and test pattern register determined according to the plan table identifier A test plan generator that generates a control signal for the data path during testing based on the control value stored in, and a data path input to the test pattern register based on an external reset signal or test plan generator output Is generated by a test controller having a logical sum function that enables loading of control values at the start and during execution of a compressed test plan table.
前述の第４の目的は、複数の圧縮テストプラン表を識別する圧縮テストプラン表識別子および回路要素のテスト時にその回路要素に与えるべき制御値に基いて、テスト時のデータパスの制御信号を生成するテストプラン生成器であって、実行中の圧縮テストプラン表の時刻を示す時刻信号を出力する有限状態機械と、複数の圧縮テストプラン表のそれぞれに対して設けられた複数のデコーダであって、各デコーダは時刻信号及び制御値に基いて、それぞれの圧縮テストプラン表におけるデータパスの制御信号を生成するものと、前記圧縮テストプラン表識別子に基いて、複数のデコーダがそれぞれ生成する制御信号のいずれか１つを選択するセレクタとを具備するテストプラン生成器により達成される。 The fourth object is to generate a control signal for a data path at the time of testing based on a compressed test plan table identifier for identifying a plurality of compressed test plan tables and a control value to be given to the circuit element at the time of testing the circuit element. A finite state machine that outputs a time signal indicating the time of the compression test plan table being executed, and a plurality of decoders provided for each of the plurality of compression test plan tables. Each decoder generates a data path control signal in each compression test plan table based on a time signal and a control value, and a control signal generated by each of a plurality of decoders based on the compression test plan table identifier And a selector that selects any one of the test plan generator.
前述の第５の目的は、テストコントローラ面積の制約下でデータパスのテスト長を最適化するテストプランのグループ化を決定する方法であって、（ａ）面積の制約に関する複数の条件を定め、（ｂ）該複数の条件のもとでテスト長を最適化する整数計画問題を解くステップを具備する方法により達成される。 The fifth object described above is a method for determining test plan grouping that optimizes the test length of the data path under the constraint of the test controller area, and (a) defines a plurality of conditions regarding the area constraint, (B) achieved by a method comprising the step of solving an integer programming problem that optimizes the test length under the plurality of conditions.
実施形態１
図１はデータ線のビット幅がすべて等しい、という前提が満たされていないデータパスの一例を示す。図中、丸で囲まれた数字は定数を表わし、丸で囲まれた“Ｓ”は例えば８本のデータ線が６本と２本に分かれる、といったセパレータを表わし、丸で囲まれた“Ｂ”は例えば６本のデータ線と２本の線が束ねられて８本になる、といったバインダを表わす。図１に示したデータパスを例にとって、本発明の第１の実施形態に係るテスト容易化設計を具体的に説明する。
FIG. 1 shows an example of a data path that does not satisfy the premise that the bit widths of the data lines are all equal. In the figure, numbers surrounded by circles represent constants, and “S” surrounded by circles represents a separator in which, for example, eight data lines are divided into six and two, and “B” surrounded by circles. "" Represents a binder in which, for example, 6 data lines and 2 lines are bundled to form 8 lines. Taking the data path shown in FIG. 1 as an example, the testability design according to the first embodiment of the present invention will be specifically described.
まず、図１のデータパスに対して、図２に示すような、制御林が生成される。制御林とは、外部入力（図１の例ではＰＩ，ＰＩ２）から外部出力（ＰＯ）を含むすべての回路要素の入力端子へデータを伝搬する制御経路の集合である。テスト実行時間を短縮し、追加されるＤＦＴ要素の削減のため、従来技術により、制御林はデータパス上で外部入力を始点として順序深度に基いた最短経路林を構成するように定められる。 First, a control forest as shown in FIG. 2 is generated for the data path of FIG. The control forest is a set of control paths for propagating data from an external input (PI, PI2 in the example of FIG. 1) to the input terminals of all circuit elements including the external output (PO). In order to shorten the test execution time and reduce the added DFT elements, according to the conventional technique, the control forest is determined to configure the shortest path forest based on the order depth starting from the external input on the data path.
次に、図３に示すような観測林が生成される。観測林とは、外部入力を含むすべての回路要素の出力から外部出力へデータを伝搬する観測経路の集合である。従来技術により、観測経路と制御経路の共有部分を極大化してＤＦＴ要素を削減するため、制御林に含まれない観測経路上の辺が最小となるように観測林が定められる。 Next, an observation forest as shown in FIG. 3 is generated. An observation forest is a set of observation paths that propagate data from the output of all circuit elements including external inputs to the external output. According to the conventional technique, in order to maximize the shared part of the observation path and the control path and reduce the DFT elements, the observation forest is determined so that the side on the observation path not included in the control forest is minimized.
そして、テスト対象の回路要素（ａｄｄ，ｍｕｌｔ１，ｍｕｌｔ２，ＭＵＸ１，ＭＵＸ２，ｃｏｍｐ）のそれぞれについて、制御林に沿って回路要素の入力から外部入力までの制御経路を探索して、回路要素の入力のビット数に対してデータ線の数が不足している辺があればそこに不足ビット数を示すマークを付し、観測林に沿って回路要素の出力から外部出力までの観測経路を探索して、回路要素の出力のビット数に対してデータ線の数が不足している辺があればそこに不足ビット数を示すマークを付す。 Then, for each of the circuit elements (add, multi1, mult2, MUX1, MUX2, comp) to be tested, the control path from the circuit element input to the external input is searched along the control forest, and the circuit element input If there is an edge where the number of data lines is insufficient with respect to the number of bits, a mark indicating the number of insufficient bits is attached there, and the observation path from the output of the circuit element to the external output is searched along the observation forest. If there is a side where the number of data lines is insufficient with respect to the number of output bits of the circuit element, a mark indicating the number of insufficient bits is attached thereto.
図４〜図９はそれぞれ、回路要素ａｄｄ，ｍｕｌｔ１，ｍｕｌｔ２，ＭＵＸ１，ＭＵＸ２，ｃｏｍｐについて、制御経路および観測経路を調べた結果を示す。例えば、図４において、ａｄｄの左側の入力についてはＰＩまでの制御経路上でデータ線の数が６未満である個所はないので、マークは付されない。右側の入力についても同様である。ａｄｄの出力については、ｍｕｌｔ２とＭＵＸ２の間のセパレータとＭＵＸ２の左側の入力を接続するデータ線の本数は４であり、ａｄｄの出力の６ビットから２ビット不足しているので、２ビットを示すマークが付される。ＭＵＸ２とＰＯの間にも同様に２ビットのマークが付される。 4 to 9 show the results of examining the control path and the observation path for the circuit elements add, multi1, multi2, MUX1, MUX2, and comp, respectively. For example, in FIG. 4, the input on the left side of add is not marked because there is no place where the number of data lines is less than 6 on the control path to PI. The same applies to the input on the right side. Regarding the output of add, the number of data lines connecting the separator between mult2 and MUX2 and the input on the left side of MUX2 is 4, indicating that 2 bits are missing from 6 bits of the output of add. A mark is added. Similarly, a 2-bit mark is added between MUX2 and PO.
ｍｕｌｔ１については、図５に示すように２つの入力の２ビットおよび出力４ビットと比べて不足する個所はないのでマークは付されない。 As shown in FIG. 5, there is no shortage of the multi 1 as compared with 2 bits of 2 inputs and 4 bits of output.
ｍｕｌｔ２については、図６に示すように、右側の入力とＰＩ２の間で入力６ビットに対してデータ線の本数が２および４である個所にそれぞれ４ビットおよび２ビットのマークが付され、出力とＰＯの間で出力１２ビットに対してデータ線の本数が４である２個所に８ビットのマークが付される。 For multi2, as shown in FIG. 6, a mark of 4 bits and 2 bits is added to the portion where the number of data lines is 2 and 4 with respect to 6 bits of input between the input on the right side and PI2, respectively, and output. Between 8 and PO, 8 bits are marked at two places where the number of data lines is 4 for 12 bits of output.
次に、テスト対象の各回路要素について、入力側で不足するビット数および出力側で不足するビット数を補う仮想テストピンを割り当てる。具体的には、制御林に沿ってテスト対象回路要素の入力と外部入力の間の制御経路を探索して、マークが存在していればそれらの最大値を不足ビット数と決定し、観測林に沿ってテスト対象回路要素の出力と外部出力の間の観測経路を探索して、マークが存在していればその最大値を不足ビット数と決定する。仮想テストピンを割り当てる位置は、各回路要素の入力および出力で良いが、それに限らず、マークが付された個所のいずれよりも制御経路または観測経路に沿って内側、すなわち回路要素側にある個所のいずれでも良い。 Next, for each circuit element to be tested, a virtual test pin is allocated to make up for the number of bits deficient on the input side and the number of bits deficient on the output side. Specifically, the control path between the input of the circuit element to be tested and the external input is searched along the control forest, and if there are marks, the maximum value thereof is determined as the insufficient bit number, and the observation forest The observation path between the output of the circuit element to be tested and the external output is searched along the line, and if the mark exists, the maximum value is determined as the number of insufficient bits. The position to which the virtual test pin is assigned may be the input and output of each circuit element, but is not limited to this, and is located on the inside of the control path or observation path, that is, on the circuit element side from any of the marked positions. Either of them is acceptable.
図示した例では、ｍｕｌｔ２の右側の入力については、図６において、制御林（図２）に沿ってＰＩとの間に４ビットのマークと２ビットのマークが付されているので、図１０に示すように、ｍｕｌｔ２の右側の入力にそれらの最大値４ビットの仮想テストピン入力ＴＰＩが割り当てられる。ｃｏｍｐに関しては、図９において、左側の入力には制御林に沿って２ビットのマークが４個、右側の入力には２ビットのマークが４個（うち３個は左側の入力と共通）付されているので、図１０に示すように、双方の入力に２ビットの仮想テストピン入力ＴＰＩ２，ＴＰＩ３が割り当てられる。ａｄｄの出力に関しては、図４において観測林に沿ってａｄｄの出力からｍｕｌｔ２の出力まではマークがないので、２ビットの仮想テストピンをこの間のどこに割り当てても良いが、他と共用するためｍｕｌｔ２の出力に割り当てることとする。ＭＵＸ１の出力に必要な２ビット（図７）も同様にｍｕｌｔ２の出力に割り当てる。これらをｍｕｌｔ２の出力のために必要な８ビット（図６）と共用して、図１０に示すように８ビットの仮想テストピン出力ＴＰＯが割り当てられる。各回路要素のテストは互いに独立に実行されるので、複数の回路要素のテストのための仮想テストピンを共用しても問題はない。 In the example shown in FIG. 10, the input on the right side of the multi2 is marked with a 4-bit mark and a 2-bit mark between the PI and the PI along the control forest (FIG. 2). As shown, a virtual test pin input TPI having a maximum value of 4 bits is assigned to inputs on the right side of multi2. As for comp, in FIG. 9, the left input has four 2-bit marks along the control forest, and the right input has four 2-bit marks (three of which are common to the left input). Therefore, as shown in FIG. 10, 2-bit virtual test pin inputs TPI2 and TPI3 are assigned to both inputs. Regarding the output of add, since there is no mark from the output of add to the output of multi2 along the observation forest in FIG. 4, a 2-bit virtual test pin may be assigned anywhere in the meantime. Will be assigned to the output. Similarly, 2 bits (FIG. 7) necessary for the output of MUX1 are assigned to the output of multi2. These are shared with 8 bits (FIG. 6) necessary for the output of multi2, and an 8-bit virtual test pin output TPO is assigned as shown in FIG. Since the test of each circuit element is performed independently of each other, there is no problem even if virtual test pins for testing a plurality of circuit elements are shared.
次に、これら仮想テストピン入力の位置に必要なビット数のテストデータをテスト時に外部入力から与え、必要なビット数の仮想テストピン出力をテスト時に外部出力へ供給するための接続を実現するための回路を付加する。この場合において、仮想テストピン入力は制御経路上でマークが付された個所のいずれよりも外部入力の側にある個所（外部入力自身を含む）と接続され、仮想テストピン出力は観測経路上でマークが付された個所のいずれよりも外部出力の側にある個所（外部出力自身を含む）と接続される。外部入力または外部出力自身にマークが付されているときは、必要な数の外部入力ピンまたは外部出力ピンが追加される。 Next, in order to realize the connection for supplying the test data of the required number of bits to the position of the virtual test pin input from the external input during the test and supplying the virtual test pin output of the required number of bits to the external output during the test. Add the circuit. In this case, the virtual test pin input is connected to a location (including the external input itself) closer to the external input than any of the marked locations on the control path, and the virtual test pin output is connected to the observation route. It is connected to locations (including the external output itself) that are closer to the external output than any of the marked locations. When the external input or the external output itself is marked, the required number of external input pins or external output pins are added.
図１０の例では、図１１に示すように、ＴＰＩのあったｍｕｌｔ２の右側の入力と外部入力ＰＩ２がマルチプレクサＤＭＵＸ１を介して４本のデータ線で接続されＴＰＩ２のあったｃｏｍｐの左側の入力と外部入力ＰＩ２がマルチプレクサＤＭＵＸ２を介して２本のデータ線で接続され、ＴＰＩ３のあったｃｏｍｐの右側の入力と外部入力ＰＩがマルチプレクサＤＭＵＸ３を介して２本のデータ線で接続される。マルチプレクサＤＭＵＸ１〜３は通常動作時とテスト時とを切り換えるために設けられ信号Ｔ４〜６で制御される。ＴＰＯの８ビットに関しては、ＰＯに８ビットのマークが付されているので（図６）、ピンを追加してそのまま外部出力ＴＰＯとする。 In the example of FIG. 10, as shown in FIG. 11, the input on the right side of the multi2 with TPI and the external input PI2 are connected by four data lines via the multiplexer DMUX1, and the input on the left side of the comp with TPI2 The external input PI2 is connected by two data lines via the multiplexer DMUX2, and the input on the right side of the comp having TPI3 and the external input PI are connected by two data lines via the multiplexer DMUX3. Multiplexers DMUX1 to DMUX3 are provided for switching between normal operation and test, and are controlled by signals T4 to T6. Regarding the 8 bits of TPO, since an 8-bit mark is attached to PO (FIG. 6), a pin is added and the external output TPO is used as it is.
図１１において、ａｄｄおよびｍｕｌｔ１の右側の入力に付されている矩形は、従来技術によりスルー機能が付加されていることを意味し、信号Ｔ１およびＴ２によりそれぞれ制御される。ｍｕｌｔ２については両方の入力にスルー機能が付加されており、２ビットの信号Ｔ３で制御される。 In FIG. 11, the rectangle attached to the input on the right side of “add” and “multi1” means that a through function is added by the conventional technique, and is controlled by signals T1 and T2, respectively. As for multi2, a through function is added to both inputs and controlled by a 2-bit signal T3.
最後に、図１１のようにテスト容易化されたデータパスの各回路要素のテストプランが以下の表１のように生成される。表１において、空欄はドントケアを表わす。 Finally, a test plan of each circuit element of the data path that is made easy to test as shown in FIG. 11 is generated as shown in Table 1 below. In Table 1, a blank represents don't care.
図１２は、仮想テストピンＴＰＩのためのデータを、外部入力ＰＩ２からではなく、制御経路の途中でＰＩ２との間にマークのない個所から引き出す例を示す。なお、必要なデータ線のすべてを回路要素側のマークのない個所と外部入出力側のマークのない個所との間で接続する必要は必ずしもなく、データ線の一部については、不足ビット数が最大でない個所のデータ線を利用しても良い。 FIG. 12 shows an example in which the data for the virtual test pin TPI is drawn not from the external input PI2, but from a position where there is no mark between PI2 in the middle of the control path. Note that it is not always necessary to connect all necessary data lines between the part without the mark on the circuit element side and the part without the mark on the external input / output side. A data line at a non-maximum location may be used.
以上説明した処理をフローチャートに表わすと図１３のようになる。図１３において、まず従来技術に従い、図２の制御林を生成し（ステップ１０００）、図３の観測林を生成し（ステップ１００２）、必要なスルー機能、ホールド機能を付加する（ステップ１００４）。次に、本発明に従い、テストに必要なデータ線の不足個所と不足ビット数を特定するマーキング処理を行ない（ステップ１００６）、その結果に基いて、仮想テストピンを割り当てる（ステップ１００８）。テスト時に外部入力から仮想テストピン入力が割り当てられた個所に必要なデータビットを供給するための回路、およびテスト時に仮想テストピン出力が割り当てられた個所から必要なデータビットを取り出し外部出力へ供給するための回路を追加し（ステップ１０１０）、これに対してテストプランを生成する（ステップ１０１２）。
実施形態２
図１４に示す論理回路はレジスタ１００の出力データが分岐し、加算器１０２で再び合流する再収斂分岐構造を含んでいる。このため、加算器１０２の左右の入力は独立ではなく、任意のデータを設定することはできない。従来技術では、各演算器とマルチプレクサを対象としてテストを実行するため、それぞれの演算器とマルチプレクサに任意の入力データを印加し、出力応答を観測できるように論理を追加する。
The process described above is shown in a flowchart in FIG. In FIG. 13, first, according to the prior art, the control forest of FIG. 2 is generated (step 1000), the observation forest of FIG. 3 is generated (step 1002), and the necessary through function and hold function are added (step 1004). Next, in accordance with the present invention, a marking process is performed to identify the deficient part of the data line and the number of deficient bits required for the test (step 1006), and a virtual test pin is assigned based on the result (step 1008). A circuit for supplying the necessary data bits from the external input to the location to which the virtual test pin input is assigned during the test, and the necessary data bits from the location to which the virtual test pin output is assigned during the test is supplied to the external output For this purpose, a test plan is generated (step 1012).
The logic circuit shown in FIG. 14 includes a reconvergence branching structure in which the output data of the
図１５に従来技術によるテスト容易化設計処理後の回路を示す。図１４の乗算器１０４、減算器１０６は、それぞれ入力データを変更することなく出力に伝搬するスルー機能を付加したスルー機能付き乗算器１０８、スルー機能付き減算器１１０に置き換えられる。また、加算器１０２の入力にはテスト用レジスタ１１２とテスト時と通常動作の経路切替のためのテスト用マルチプレクサ１１４が付加され、左右のデータ伝搬経路の順序深度を変え、時分割で独立のデータが設定できるようにする。また、これらの付加回路を制御するため、テスト用制御入力１１６，１１８，１２０が付加される。
FIG. 15 shows a circuit after the testability design processing according to the prior art. The
表２に図１５の回路に対するテストプランを示す。４つの演算器と３つのマルチプレクサそれぞれ１種、計７種である。各テストプランのＴｉｍｅの欄はテストパターンを印加するタイムフレームを示す。テストプランには各タイムフレームのデータ入力（ＰＩ１，ＰＩ２）、制御入力（Ｃ１〜Ｃ３）テスト用制御入力（ＴＣ１〜ＴＣ３）のそれぞれの入力論理値とデータ出力（ＰＯ１）の観測の有無が示されている。入力論理値のうち、ｂはテストデータ、Ｘはドントケアを示している。データ出力は＊が出力応答の観測タイムフレームであることを示す。なお、各演算器のスルー機能はいずれもテスト用制御信号が１でスルー状態とする。 Table 2 shows a test plan for the circuit of FIG. There are a total of 7 types, one for each of four arithmetic units and three multiplexers. The Time column of each test plan shows a time frame for applying the test pattern. The test plan indicates whether or not the input logic values and the data output (PO1) of each time frame data input (PI1, PI2), control input (C1 to C3) test control input (TC1 to TC3) are observed. Has been. Among the input logical values, b indicates test data and X indicates don't care. The data output indicates that * is the observation time frame of the output response. Note that the through function of each arithmetic unit is set to the through state when the test control signal is 1.
以上のうち、特に留意が必要なのは、加算器１０２のテストデータ入力のための付加回路、テスト用マルチプレクサ１１４とテスト用レジスタ１１２である。再収斂分岐によってテスト不可能になる故障は通常動作ではもともと出力に故障の影響が伝搬されない冗長故障である。したがって、これら２つの要素は元々テスト不要な故障を検査するために付加されている。
Of these, the additional circuit for inputting test data of the
通常、テストパターンの作成ツールはこのような冗長故障を判定し、テスト対象外とする機能を有している。しかし、上記の従来技術では、個々の組み合わせ回路回路要素を対象にテストパターンを作成するため、グローバルな再収斂構造が識別されず、テスト不要であることが認識できない。テスト用レジスタ１１２とテスト用マルチプレクサ１１４は、本来追加不要な回路である。
Usually, the test pattern creation tool has a function of determining such a redundant failure and excluding it from the test target. However, in the above prior art, since a test pattern is created for each combinational circuit circuit element, the global reconvergence structure is not identified and it cannot be recognized that the test is unnecessary. The
以上のように、再収斂分岐構造を含む論理回路に対し、従来技術では余分なテスト回路が付加されるため、データパスのテスト回路面積が増えるという問題がある。また、上記の不要な付加回路を制御するテスト用制御信号が増えるため、制御信号を生成するテストコントローラの面積が無駄に増大するという問題がある。 As described above, since an extra test circuit is added to the logic circuit including the reconvergence branch structure in the conventional technique, there is a problem that the test circuit area of the data path increases. Further, since the number of test control signals for controlling the above-described unnecessary additional circuits increases, there is a problem that the area of the test controller that generates the control signals increases unnecessarily.
さらに、従来技術におけるレジスタの追加は、テストプランの時刻数を増大させるため、テスト実行時間が増大するという問題がある。 Furthermore, adding a register in the prior art increases the number of test plan times, which increases the test execution time.
制御信号数・テストプラン数の増大はテストコントローラ作成の計算機リソースが増えるという問題がある。 The increase in the number of control signals and the number of test plans has a problem that the computer resources for creating the test controller increase.
図１６に本発明の第２の実施形態に係るデータパスのテスト容易化設計の流れを示す。まず、ＲＴＬ回路の中で再収斂分岐構造を見い出し、再収斂分岐構造を構成する回路要素を特定する（ステップ１１００）。次に再収斂分岐構造を構成する複数の回路要素を１つの回路要素とみなし（ステップ１１０２）、これに対して従来技術と同様のテスト容易化設計を適用してテストプランおよびテスト容易化済みＲＴＬを生成する（ステップ１１０４）。 FIG. 16 shows the flow of design for testability of data path according to the second embodiment of the present invention. First, a reconvergence branch structure is found in the RTL circuit, and circuit elements constituting the reconvergence branch structure are specified (step 1100). Next, a plurality of circuit elements constituting the reconvergence branching structure are regarded as one circuit element (step 1102), and a test plan and test-ready RTL are applied by applying a testability design similar to the prior art to this. Is generated (step 1104).
図１４の回路に適用した例について、さらに詳細に説明する。図１７は図１４の論理回路を、そのレジスタと各テスト単位をノードとし、レジスタおよびテスト単位間のデータ線の接続をエッジとする有向グラフで表したものである。 An example applied to the circuit of FIG. 14 will be described in more detail. FIG. 17 is a directed graph of the logic circuit of FIG. 14 with the register and each test unit as a node and the data line connection between the register and the test unit as an edge.
表３に無閉路の有向グラフの再収斂分岐構造に含まれるノードを抽出するアルゴリズムを示す。 Table 3 shows an algorithm for extracting nodes included in the reconvergence branch structure of the acyclic directed graph.
図１８に示すように、グラフ中の出力が分岐するノード（Ｒ１およびｓｕｂ）から出発し、ｆｓｅａｒｃｈ（）で深さ優先の前方（出力側）探索を行い、分岐点から到達可能なノードについて到達済みフラグＦＬＧに１を立てる。探索中、到達済みのノードに再到達したら、そのノードを再収斂ノードと認識し、再収斂フラグＲＥＣＯＮＶを立てる。
As shown in FIG. 18, start from the node (R1 and sub) where the output in the graph branches, perform a depth-first forward (output side) search with fsearch (), and reach the nodes that can be reached from the
Ｆｓｅａｒｃｈが終了した後、図１９に示すように、ＲＥＣＯＮＶフラグが立ったノード（ａｄｄ１およびｍｕｘＣ３）からｂｓｅａｒｃｈ（）で深さ優先の後方（入力側）探索を行う。このとき、到達フラグが立っている（ＦＬＧ＝＝１）ノードのみを辿り、フラグを塗り替えてゆく（ＦＬＧ＝＝２）。 After the Fsearch is completed, as shown in FIG. 19, a depth-first backward (input side) search is performed with bsearch () from the nodes (add1 and muxC3) in which the RECONV flag is set. At this time, only the node where the arrival flag is set (FLG == 1) is traced, and the flag is changed (FLG == 2).
Ｂｓｅａｒｃｈが終了した時点でＦＬＧ＝＝２のノードが再収斂構造に含まれるノードである。 When Bsearch is completed, a node with FLG == 2 is a node included in the reconvergence structure.
以上を全ての分岐点から実行することで、グラフ中の再収斂構造に含まれるノードを括り出すことが出来る。 By executing the above from all branch points, the nodes included in the reconvergence structure in the graph can be bundled.
以上により、Ｒ１，ｍｕｘＣ２，ａｄｄ１，ｍｕｘＣ３，ｓｕｂ，ａｄｄ２からなる集合が再収斂構造内のノードの集合として認識される。なお、もう一つの分岐ノードであるｓｕｂからの探索では、上記の集合の部分集合が抽出される。 As described above, a set including R1, muxC2, add1, muxC3, sub, and add2 is recognized as a set of nodes in the reconvergence structure. In the search from sub that is another branch node, a subset of the above set is extracted.
図２０に以上の処理により見い出された再収斂構造に含まれる回路要素を一まとめにした「テスト単位階層」を付加した後の論理回路を示す。（この例では従来技術との比較のため、テスト単位を組合せ論理とし、レジスタはテスト単位階層に含めない。）
図２０では図１４の論理回路のうち、ｍｕｘＣ３，ａｄｄ１，ｍｕｘＣ３，ｓｕｂ，ａｄｄ２を一つのテスト単位階層１２２として２データ入力１データ出力の演算器で表している。テスト単位階層１２２は、スルー機能の実現のためにテスト用制御入力１２４を備える。スルー機能の実現例として、図２１に右側スルー機能、図２２に左側スルー機能を付加した例を示す。いずれもＴＣ１＝１でスルー状態である。
FIG. 20 shows a logic circuit after adding a “test unit hierarchy” in which circuit elements included in the reconvergence structure found by the above processing are grouped. (In this example, for comparison with the prior art, the test unit is combined logic, and the register is not included in the test unit hierarchy.)
In FIG. 20, muxC3, add1, muxC3, sub, and add2 in the logic circuit of FIG. 14 are represented as a single
以上のテスト単位階層作成処理により出力した新たな階層とスルー情報を利用し、階層テスト容易化設計処理を行う。 Using the new hierarchy and through information output by the above test unit hierarchy creation process, the hierarchy test ease design process is performed.
図２３に図２０の回路の観測林、図２４に制御林を示す。これらより、テスト単位階層１２２には右側スルー機能が、ｍｕｌｔｉに左側スルー機能が必要であることがわかる。
FIG. 23 shows an observation forest of the circuit of FIG. 20, and FIG. 24 shows a control forest. From these, it can be seen that the
図２５に図２０の回路にテスト容易化設計を施した回路を示す。また、表４に図２５の回路のテストプランを示す。 FIG. 25 shows a circuit in which the testability design is applied to the circuit of FIG. Table 4 shows a test plan of the circuit of FIG.
次に、図１４の論理回路に従来技術と本実施形態を適用した結果を比較し、本実施形態の利点を述べる。 Next, the results of applying the prior art and this embodiment to the logic circuit of FIG. 14 will be compared and the advantages of this embodiment will be described.
第一に、本手法のテスト回路面積は、従来技術と比較して個々の演算器にスルー機能を付加しなくて済み、冗長論理への回路付加がなくなるため低減される。従来技術適用後の図１５と本実施形態適用後の図２１および図２５で比較すると、ｓｕｂのスルー機能とレジスタＲ５の分だけ従来手法より付加回路が減少している。 First, the test circuit area of this method is reduced because it is not necessary to add a through function to each arithmetic unit as compared with the prior art, and no circuit is added to the redundant logic. Compared with FIG. 15 after application of the conventional technique and FIGS. 21 and 25 after application of the present embodiment, the additional circuit is reduced from the conventional technique by the amount of the through function of the sub and the register R5.
第二に、上記付加回路の低減に伴い、テスト用制御信号を低減できる。本実施形態では、テスト用制御信号は図１５の従来例でＴＣ１〜３の３本なのに対し、図２５の本実施形態適用例ではＴＣ１〜ＴＣ２の２本で済ませることができた。言い換えると、テストコントローラの出力数を低減できるため、テストコントローラの面積を減らすことができる。 Secondly, the test control signal can be reduced with the reduction of the additional circuit. In the present embodiment, three test control signals TC1 to TC1 are used in the conventional example of FIG. 15, whereas in the application example of this embodiment shown in FIG. 25, two test signals TC1 to TC2 can be used. In other words, since the number of outputs of the test controller can be reduced, the area of the test controller can be reduced.
第三に、複数のテスト単位を１つにまとめることで、テスト単位の数が減るのでテストプラン数が減る。それにより、テストプランを管理するテストコントローラの内部状態数を低減できる点でも、テストコントローラの面積低減が期待できる。本実施形態では表２の従来例で６個のテスト対象回路要素であったものを図２５の本実施形態適用後の例で１個の階層としたため、表４に示すようにテストプラン数が７個から２個に低減された。 Thirdly, by combining a plurality of test units into one, the number of test units is reduced, so the number of test plans is reduced. Thereby, the area of the test controller can also be reduced in that the number of internal states of the test controller that manages the test plan can be reduced. In the present embodiment, the number of test plans in the conventional example shown in Table 2 is one layer in the example after application of this embodiment in FIG. The number was reduced from 7 to 2.
制御信号数、テストプラン数の低減はテストコントローラの生成時の計算機リソースを低減できるため、扱える回路規模がより大きくでき、階層テストの実用性を高めることができる。 Reducing the number of control signals and the number of test plans can reduce the computer resources when generating the test controller, so that the circuit scale that can be handled can be increased and the practicality of the hierarchical test can be improved.
最後に、テスト時間に関しても、従来例より短縮が期待できる。実施例で示したように再収斂分岐構造に対し従来例ではレジスタを追加するのに対し、本発明を適用すればレジスタの追加が不要であるため、テストプラン長を短くできる可能性がある。実施例では、表２の従来例で加算器１つ、マルチプレクサ３つのテストプランが４時刻を要するものであった。これらは本発明適用時、図２５に示すように、右側スルー機能付きテスト単位階層１２２に集約されており、表４に示すように、そのテストプラン長は３時刻に低減されている。テスト時間は
テスト時間＝テストパターン数×テストプラン長÷テストクロック周波数
で計算されるため、テストプラン長の増減はテスト時間の増減につながる。
実施形態３
表５に、図２６に示す、ＧＣＤ（最大公約数）を求める回路のデータパスの各組合せ回路要素毎のテストプランを示す。なお、図２６の回路において、テスト容易化設計により、ｓｕｂ．１の出力にセレクタが追加されている。表６は表５で示したテストプランを３つのグループに分割し、それぞれのグループで生成した圧縮テストプラン表を示す。テストプランのグループ化および圧縮についての詳細は、特願２００１−３５６５１１号に記載されている。
Finally, the test time can be expected to be shorter than the conventional example. As shown in the embodiment, a register is added to the reconvergence branch structure in the conventional example. However, if the present invention is applied, it is not necessary to add a register, so that the test plan length may be shortened. In the embodiment, the test plan of one adder and three multiplexers in the conventional example shown in Table 2 requires four times. At the time of application of the present invention, as shown in FIG. 25, these are collected in the
Table 5 shows a test plan for each combinational circuit element of the data path of the circuit for obtaining GCD (greatest common divisor) shown in FIG. In the circuit of FIG. 26, sub. A selector is added to the output of 1. Table 6 shows a compressed test plan table generated by dividing the test plan shown in Table 5 into three groups and generating each group. Details of test plan grouping and compression are described in Japanese Patent Application No. 2001-356511.
表６の（ｃ）に示されるＧ３の圧縮テストプラン表に着目すると、制御入力（Ｌ１〜Ｔ１）のｂの個数は４個であり、特願２００１−３５６５１１号の先行技術によれば、図２７に示すように、前述したテストコントローラ中のＴＰＲ（テストパターンレジスタ）のビット幅は４となる。このように、先行技術では、圧縮テストプラン表の制御入力のｂの個数分のビット幅を持つＴＰＲが必要となる。 Paying attention to the G3 compression test plan table shown in (c) of Table 6, the number of b of the control inputs (L1 to T1) is 4, and according to the prior art of Japanese Patent Application No. 2001-356511, FIG. As shown in FIG. 27, the bit width of the TPR (test pattern register) in the above-described test controller is 4. Thus, in the prior art, a TPR having a bit width corresponding to the number b of control inputs in the compression test plan table is required.
図２８に、本発明の第３の実施形態に係るテストコントローラのアーキテクチャを示す。従来ＴＰＲのロード・ホールドの制御はオリジナルコントローラのリセット信号によって制御されていたが、ＴＰＧから１本信号を出力するようにし（ロード信号）、リセット信号と論理和をとった信号線でＴＰＲのロード・ホールドの制御を行うようにする。ＴＰＲは外部入力Ｘｉｎから信号を入力しているとすると、表６の（Ｃ）の圧縮テストプラン表の時刻４に着目するとＸｉｎの値はＸであるので、このタイミングで時刻６のｍ１とｍ３に与えるｂに相当する信号値を入力し、ＴＰＧからロード信号（論理値１）を出力するようにする（それ以外の時刻ではロード信号は論理値０を出力するようにする）。時刻５でＴＰＲはロードモードになり、時刻６でｍ１とｍ３に与えるべき値がＸｉｎからＴＰＲに設定される。このようにＸｉｎの値がＸである時刻ｔでＴＰＧからロード信号として論理値１を出力し、時刻ｔ＋１で、ｔ＋１以上の時刻で制御入力に与える論理値をＴＰＲに設定することで、ＴＰＲのビット幅を削減することができる。図２８の例では、時刻４でＴＰＧからロード信号として論理値１を出力することにより、ＴＰＲのビット幅を２ビットに削減することができる。
実施形態４
従来技術ではテストコントローラのＴＰＧについて機能のみが定義されており、ＴＰＧのアーキテクチャに関する説明は一切ない。ＴＰＧはテストプランまたは圧縮テストプラン表の現在時刻を状態で表し、各テストプラン（圧縮テストプラン表）毎にデータパスの制御信号に与える論理値をデコードして出力する機能を有する。テストプラン数（圧縮テストプラン表数）の増加、テストプラン長（圧縮テストプラン表の長さ）の増加、データパスの制御信号数の増加を考えると、大規模なデータパスの場合、ＴＰＧのデコーダが爆発的に大きくなり、事実上論理合成が不可能になる。
FIG. 28 shows the architecture of a test controller according to the third embodiment of the present invention. Conventionally, the TPR load / hold control is controlled by the reset signal of the original controller. However, one signal is output from the TPG (load signal), and the TPR is loaded by a signal line obtained by ORing the reset signal.・ Control the hold. Assuming that the TPR receives a signal from the external input Xin, since the value of Xin is X when focusing on the
In the prior art, only the function is defined for the TPG of the test controller, and there is no description about the architecture of the TPG. The TPG represents the current time of the test plan or compression test plan table as a state, and has a function of decoding and outputting a logical value given to a data path control signal for each test plan (compression test plan table). Considering an increase in the number of test plans (number of compression test plan tables), an increase in test plan length (length of compression test plan tables), and an increase in the number of control signals in the data path, TPG The decoder becomes explosively large, and virtually no logic synthesis is possible.
図２９は本発明の第４の実施形態に係るＴＰＧのアーキテクチャを示す。図２９に示すように、各テストプラン（または圧縮テストプラン表）Ｇ1 ，Ｇ2 …Ｇm 毎にデコーダブロックを完全に分割し、それぞれに対して有限状態機械ＦＳＭから実行中のテストプラン（圧縮テストプラン表）の時刻を与える。各デコーダが出力する信号線をＴＭＲの値に従ってマルチプレクサ（ＭＵＸ部）で選択することによって、ＴＭＲ（ＣＴＰＴ−ＩＤＲ）で指定されたテストプラン（圧縮テストプラン表）によるテスト系列を選択し、制御信号Ｃ1 ，Ｃ2 …としてデータパスへ与える。各デコーダ毎に論理合成が適用されるので、後述するように、デコーダの入出力信号線数を制約するように圧縮テストプラン表を生成することで、大規模データパスの場合でも、容易にＴＰＧを論理合成することができる。なお、各テストプラン（圧縮テストプラン表）ｊの長さをＧＬj とするとき、ＦＳＭから各デコーダへ時刻を２進数にエンコードして与えるとき、デコーダの入力信号線数は〔ｌｏｇ2 ＧＬj 〕であり、デコードした形で与えるときは、図２９に示すように、デコーダの入力信号線数はＧＬj である。また各デコーダの出力信号線数はそれぞれのテストプラン（圧縮テストプラン表）が駆動する制御信号の数（後述）ＧＮＣj である。
実施形態５
特願２００１−３５６５１１号において提案されたテストプランのグルーピング方法は、テスト長のみの最適化を考えたもので、実際に生成された圧縮テストプラン表の値をデータパスの制御信号に与えるためのテストコントローラの規模が膨大になる可能性がある。前述のＴＰＧのアーキテクチャを採用したとしても、各デコーダの入出力数が膨大になり、論理合成不可能になる可能性もある。
FIG. 29 shows the architecture of a TPG according to the fourth embodiment of the present invention. As shown in FIG. 29, the decoder block is completely divided for each test plan (or compression test plan table) G 1 , G 2 ... G m , and a test plan ( The time of the compression test plan table) is given. By selecting a signal line output from each decoder by a multiplexer (MUX unit) according to the value of TMR, a test sequence based on a test plan (compression test plan table) designated by TMR (CTPT-IDR) is selected, and a control signal C 1 , C 2 ... Are given to the data path. Since logic synthesis is applied to each decoder, as described later, a TPG can be easily generated even in the case of a large-scale data path by generating a compression test plan table so as to limit the number of input / output signal lines of the decoder. Can be logically synthesized. When the length of each test plan (compression test plan table) j is GL j , when the time is encoded in binary from the FSM to each decoder, the number of input signal lines of the decoder is [log 2 GL j When the data is given in a decoded form, the number of input signal lines of the decoder is GL j as shown in FIG. The number of output signal lines of each decoder is the number of control signals (described later) GNC j driven by each test plan (compression test plan table).
The test plan grouping method proposed in Japanese Patent Application No. 2001-356511 considers optimization of only the test length, and is used to give the value of the actually generated compression test plan table to the control signal of the data path. The scale of the test controller can be enormous. Even if the above-described TPG architecture is adopted, the number of inputs / outputs of each decoder becomes enormous, and logic synthesis may not be possible.
表７は本発明の第５の実施形態を説明するために用いるデータパスのテストプランと駆動制御信号表である。駆動制御信号表ＤＣi はそのテストプランＴi がデータパスの或る制御信号を駆動するか否かを示すものである。或る制御信号線ｃk がそのテストプランＴi で駆動される場合ＤＣi （ｃk )は１になり、それ以外の場合は０となる。具体的には、テストプランＴi の制御信号ｃk の値が０，１，ｂになる時刻が存在すれば、駆動制御信号表ＤＣi のその制御信号ｃk の値ＤＣi （ｃk )は１になる。それ以外の場合は０になる。各テストプランの駆動制御信号表中の１の数はそのテストプランが駆動する制御信号線の数に相当する。
Table 7 is a data path test plan and drive control signal table used to explain the fifth embodiment of the present invention. The drive control signal table DC i indicates whether or not the test plan T i drives a certain control signal in the data path. DC i (c k ) is 1 when a certain control signal line c k is driven by the test plan T i , and 0 otherwise. Specifically, if there is a time when the value of the control signal c k of the test plan T i becomes 0, 1, b, the value DC i (c k ) of the control signal c k of the drive control signal table DC i. Becomes 1. Otherwise it is 0. The
また、テストプランＴi の密度ＤＤTiを次の様に定義する。 Further, the density DD Ti of the test plan T i is defined as follows.
ただし、ｕは制御信号線の数、ｃ０k はテストプランＴi 中で制御信号ｃk に現われる値０の個数、ｃ１k はＴi 中で制御信号ｃk に現われる値１の個数、ｃｂk はＴi 中でｃk に現われるｂの個数である。δkiは０−１変数であり、以下の条件を少なくとも１つ満たせばδkiは０でありそれ以外のときは１となる。
Where u is the number of control signal lines, c0 k is the number of
（ｃ１）ｃ０k とｃｂk が共に０
（ｃ２）ｃ１k とｃｂk が共に０
（ｃ３）ｃ０k とｃ１k が０でかつｃｂk が１
テストプラン中の０，１，ｂの総数であるΣ（ｃ０k ＋ｃ１k ＋ｃｂk ）はそのテストプランに基いて出力される制御信号を生成する回路の規模に反映するものと考えられるが、上記の（ｃ１），（ｃ２），（ｃ３）の条件が成立する制御信号ｃk については値を固定して良いから回路規模に影響を及ぼさない。そこでテストプランＴi の密度ＤＤTiを計算するにあたって、その様な制御信号Ｃk についてはδkiを０にすることにより加算から除外している。テストプランＴi の密度ＤＤTiはテストプランＴi に従って制御信号を生成するデコーダの規模に反映すると考えられる。
(C1) c0 k and cb k are both 0
(C2) c1 k and cb k are both 0
(C3) c0 k and c1 k are 0 and cb k is 1
Σ (c0 k + c1 k + cb k ) that is the total number of 0, 1, and b in the test plan is considered to reflect the scale of the circuit that generates the control signal output based on the test plan. Since the value of the control signal ck satisfying the conditions (c1), (c2), and (c3) of (c1) may be fixed, the circuit scale is not affected. Therefore, in calculating the density DD Ti of the test plan T i , such a control signal C k is excluded from addition by setting δ ki to 0. The density DD Ti test plan T i is considered to reflect the scale of the decoder for generating a control signal in accordance with the test plan T i.
テストプランのグルーピングにおいて、グループの数、すなわち各グループに属するテストプランから生成される圧縮テストプラン表の数は、図２９のＴＰＧのアーキテクチャにおけるデコーダ（Ｄｅｃｏｄｅｒ−Ｇj ）の数ｍに相当する。そこでｍを第１のパラメータとする。 In the test plan grouping, the number of groups, that is, the number of compressed test plan tables generated from the test plans belonging to each group corresponds to the number m of decoders (Decoder-G j ) in the TPG architecture of FIG. Therefore, m is the first parameter.
各グループに属するテストプランの長さの総和は各グループに属するテストプランを圧縮して生成される圧縮テストプラン表の長さＧＬj に反映するものと考えられる。圧縮テストプラン表の長さＧＬj または〔ｌｏｇ2ＧＬj〕は、図２９のＴＰＧのアーキテクチャにおける各デコーダの入力信号線の数に相当する。デコーダの入力信号線数は図２９のＦＳＭの規模または面積に反映すると考えられる。そこで論理合成可能なＦＳＭの制約として、各グループに属するテストプランの長さの総和の上限値を第２のパラメータｐとする。 The total length of the test plans belonging to each group is considered to be reflected in the length GL j of the compressed test plan table generated by compressing the test plans belonging to each group. The length GL j or [log 2 GL j ] in the compression test plan table corresponds to the number of input signal lines of each decoder in the TPG architecture of FIG. The number of input signal lines of the decoder is considered to be reflected in the scale or area of the FSM in FIG. Therefore, the upper limit value of the total sum of the lengths of the test plans belonging to each group is set as a second parameter p as a restriction of FSM that can be logically synthesized.
前述したように、テストプランＴi の駆動制御信号表ＤＣi 中の“１”の数はそのテストプランが駆動する制御信号線の本数に相当する。そして、各グループに属するテストプランから生成される圧縮テストプラン表に対する駆動制御信号表を作成したとすれば、それはそのグループに属するテストプランの駆動信号表ＤＣの論理和をとったものになる。圧縮テストプラン表に対する駆動制御信号表の中の１の数は、図２９におけるデコーダの出力信号線の本数ＧＮＣj に相当する。各デコーダの出力信号線の本線ＧＮＣj は図２９のＭＵＸの規模に反映すると考えられる。そこで、論理合成可能なＭＵＸの制約として、各グループに属するテストプランの駆動制御信号表ＤＣをそのグループに属するすべてのテストプランについて論理和をとったものにおける１の数（有効な制御信号の数）ＧＮＣj の上限値を第３のパラメータｑとする。 As described above, the number of “1” in the drive control signal table DC i of the test plan T i corresponds to the number of control signal lines driven by the test plan. If a drive control signal table for a compressed test plan table generated from a test plan belonging to each group is created, it is obtained by ORing the drive signal tables DC of the test plans belonging to that group. The number of 1 in the drive control signal table for the compression test plan table corresponds to the number GNC j of the output signal lines of the decoder in FIG. The main line GNC j of the output signal line of each decoder is considered to be reflected in the scale of the MUX in FIG. Therefore, as a constraint of MUX that can be logically synthesized, the number of 1 in the drive control signal table DC of the test plan belonging to each group obtained by logically summing all the test plans belonging to the group (the number of effective control signals) ) Let the upper limit value of GNC j be the third parameter q.
前述したように、テストプランＴi の密度ＤＤTiはテストプランＴi に従って制御信号を生成するデコーダの規模に反映する。そして各グループｊに属するテストプランを連結した連結テストプランＣＴj の密度ＤＤCTj は、グループｊに属するテストプランから生成された圧縮テストプラン表の密度に反映するものと考えられる。圧縮テストプラン表の密度は対応するデコーダの規模に反映するものと考えられる。そこで、論理合成可能なデコーダの制約として、グループｊに属するテストプランを連結した連結テストプランＣＴj の密度ＤＤCTj の上限値を第４のパラメータｒとする。 As described above, the density DD Ti test plan T i reflect the scale of the decoder for generating a control signal in accordance with the test plan T i. The density DD CTj of the connected test plan CT j obtained by connecting the test plans belonging to each group j is considered to reflect the density of the compressed test plan table generated from the test plans belonging to the group j. The density of the compressed test plan table is considered to reflect the scale of the corresponding decoder. Therefore, the upper limit value of the density DD CTj of the concatenated test plan CT j in which the test plans belonging to the group j are concatenated is set as a fourth parameter r as a constraint of the decoder capable of logic synthesis.
図３０は本発明の第５の実施形態に係るグルーピング処理のフローチャートである。まず、グループ数ｍの初期値、テストコントローラの面積制約、データパスのテスト長目標を設定し（Ｓ３６−１）その制約、目標値からパラメータｐ，ｑ，ｒを定め（Ｓ３６−２）、ｍ，ｐ，ｑ，ｒを制約としてテスト長を最短にするテストプランのグループ化の解を以下の表８に示す整数計画問題を解くことにより求め（Ｓ３６−３）、解が得られなければ（Ｓ３６−４）、グループ数ｍをインクリメントして（Ｓ３６−８）再度ステップＳ３６−３を実行する。解が得られたらそれに基づいて各グループの圧縮テストプラン表を生成し（Ｓ３６−５）、その圧縮テストプラン表からテスト長とテストコントローラ面積推定値を算出する（Ｓ３６−６）。具体的には、圧縮テストプラン表の長さの最大値からＦＳＭの状態数を求め、圧縮テストプラン表の長さの種類数から状態遷移数を求め、ＦＳＭ部の面積を推定する。また圧縮テストプラン表の駆動制御信号表からＭＵＸの面積を推定する。さらに、圧縮テストプラン表の密度から各Ｄｅｃｏｄｅｒ部の面積を推定する。これらからテストコントローラ面積を推定する。もし制約又はテスト長の目標値を満足しなければ（Ｓ３６−７）ｍを変更して再度Ｓ３６−２から実行する。 FIG. 30 is a flowchart of the grouping process according to the fifth embodiment of the present invention. First, an initial value of the number m of groups, an area constraint of the test controller, and a test length target of the data path are set (S36-1), parameters p, q, r are determined from the constraint and the target value (S36-2), m , P, q, r as constraints, a test plan grouping solution that minimizes the test length is obtained by solving the integer programming problem shown in Table 8 below (S36-3), and if no solution is obtained (S36-3) In step S36-4, the group number m is incremented (S36-8), and step S36-3 is executed again. When a solution is obtained, a compression test plan table for each group is generated based on the solution (S36-5), and a test length and a test controller area estimated value are calculated from the compression test plan table (S36-6). Specifically, the number of states of the FSM is obtained from the maximum value of the length of the compression test plan table, the number of state transitions is obtained from the number of types of the length of the compression test plan table, and the area of the FSM portion is estimated. Further, the area of the MUX is estimated from the drive control signal table of the compression test plan table. Further, the area of each Decoder part is estimated from the density of the compression test plan table. From these, the test controller area is estimated. If the constraint or test length target value is not satisfied (S36-7), m is changed and the process is executed again from S36-2.
表８において、（３）の評価関数Ｆは各グループｊ内でテストパターン数が最大であるテストプランのテストパターン数ＭＡＸＴＰj とグループ内の他のテストプランのテストパターン数の差（ＭＡＸＴＰj −Ｎi ）にテストプランの長さＬi を乗じたものの総和である。このＦが小さい程、圧縮テストプラン表をＭＡＸＴＰj に等しい回数だけ繰り返し実行するときの無駄な部分が少ないことになるので、全体のテスト長の指標となる。 In Table 8, the evaluation function F in (3) shows the difference between the number of test patterns MAXTP j of the test plan having the maximum number of test patterns in each group j and the number of test patterns of other test plans in the group (MAXTP j − N i ) multiplied by the test plan length L i . The smaller this F is, the smaller the number of wasted parts when the compressed test plan table is repeatedly executed by the number of times equal to MAXTP j , and this is an indicator of the overall test length.
表７のテストプランに対して、ｍ＝３，ｑ＝５，ｒ＝２２，ｐ＝１５として、上記の評価関数Ｆを最小化する整数計画問題を解くことによって、テストプランのグルーピングを行い、その結果３つのグループＧ１（Ｔ１，Ｔ５，Ｔ８）、Ｇ２（Ｔ２）、Ｇ３（Ｔ３，Ｔ４，Ｔ６，Ｔ７）に分割される。ただし、回路要素１のテストパターン数を２０、回路要素２のテストパターン数を８、回路要素３のテストパターン数を１０、回路要素４のテストパターン数を１０、回路要素５のテストパターン数を２５、回路要素６のテストパターン数を３０、回路要素７のテストパターン数を３０、回路要素８のテストパターン数を３０とする。Ｆ＝（３０−２０）×３＋（３０−２５）×４＋（３０−１０）×４＋（３０−１０）×４））＝２１０となる。Ｓ３６−５において生成された圧縮テストプラン表を表９に示す。すべての圧縮テストプラン表の長さが８以下であるので条件を満足する。
Grouping test plans by solving the integer programming problem that minimizes the evaluation function F, assuming that m = 3, q = 5, r = 22, and p = 15 for the test plans in Table 7. As a result, it is divided into three groups G1 (T1, T5, T8), G2 (T2), and G3 (T3, T4, T6, T7). However, the number of test patterns of
表９の圧縮テストプラン表中の信号値を生成するテストコントローラのＴＰＧ部を図３１に示す。テスト長は３０×（４＋１）＋８×（５＋１）＋３０×（４＋１）＝３４８となる。一方、従来のテスト長のみを重視したテストプランのグルーピング方法を適用すると、３つのグループＧ１（Ｔ６，Ｔ７，Ｔ８）、Ｇ２（Ｔ１，Ｔ５）、Ｇ３（Ｔ２，Ｔ３，Ｔ４）に分割される（参考：Ｆ＝１９７．９）。表１０に３つの圧縮テストプラン表を示す。テスト長は３０×（３＋１）＋２５×（５＋１）＋１０×（６＋１）＝３４０となる。表１０の圧縮テストプラン表中の信号値を生成するテストコントローラのＴＰＧ部を図３２に示す。本発明を用いてテストプランをグルーピングすると、テスト長は若干長くなるものの、図３１と図３２の比較からテストコントローラの面積は圧倒的に小さくなる。 FIG. 31 shows the TPG portion of the test controller that generates the signal values in the compression test plan table of Table 9. The test length is 30 × (4 + 1) + 8 × (5 + 1) + 30 × (4 + 1) = 348. On the other hand, when the conventional test plan grouping method that emphasizes only the test length is applied, it is divided into three groups G1 (T6, T7, T8), G2 (T1, T5), and G3 (T2, T3, T4). (Reference: F = 197.9). Table 10 shows three compression test plan tables. The test length is 30 × (3 + 1) + 25 × (5 + 1) + 10 × (6 + 1) = 340. FIG. 32 shows a TPG portion of a test controller that generates signal values in the compression test plan table of Table 10. When the test plans are grouped using the present invention, the test length becomes slightly longer, but the area of the test controller is overwhelmingly smaller from the comparison between FIG. 31 and FIG.
以上説明したように本発明によれば、データ信号線のビット幅が均一でない場合でも適用可能となり、再収斂分岐構造を有するデータパスを効率良くテスト容易化でき、テストパターンレジスタＴＰＲのサイズの削減が可能となり、極めて大規模な回路についても実現可能なテストパターン生成回路のアーキテクチャが提供され、そのもとでテストコントローラの構成およびテスト長を最適にする、テストプランのグルーピングの最適化が可能となる。 As described above, according to the present invention, the present invention can be applied even when the bit width of the data signal line is not uniform, the data path having the reconvergence branch structure can be easily tested, and the size of the test pattern register TPR can be reduced. A test pattern generation circuit architecture that can be realized even for very large circuits is provided, and it is possible to optimize the test plan grouping that optimizes the test controller configuration and test length. Become.
Claims (23)
データパスに含まれるテスト対象の回路要素の各々について、テスト時にデータパスの入力から回路要素の入力へデータを伝搬する第１の経路上で、データ線の数が回路要素の入力のビット数よりも不足している個所とその不足ビット数を決定し、
テスト対象の回路要素の各々について、テスト時に回路要素の出力からデータパスの出力へデータを伝搬する第２の経路上で、データ線の数が回路要素の出力のビット数よりも不足している個所とその不足ビット数を決定し、
第１の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第１の経路に沿って回路要素側にある個所に第１の仮想テストピンを割り当て、
第２の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第２の経路に沿って回路要素側にある個所に第２の仮想テストピンを割り当て、
不足ビットを有する個所のいずれよりも第１の経路に沿ってデータパス入力側にある個所と第１の仮想テストピンの間が、第１の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第１の回路を付加し、
不足ビットを有する個所のいずれよりも第２の経路に沿ってデータパス出力側にある個所と第２の仮想テストピンの間が、第２の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第２の回路を付加し、
第１および第２の回路が付加されたデータパスに対してテスト対象の回路要素のテストプランを生成するステップを具備する集積回路のテスト容易化設計方法。 A testability design method for an integrated circuit by facilitating a test of a data path at a stage of an RTL circuit,
For each circuit element to be tested included in the data path, the number of data lines is greater than the number of bits of the circuit element input on the first path for transmitting data from the data path input to the circuit element input during the test. Determine the missing part and the number of missing bits,
For each circuit element to be tested, the number of data lines is less than the number of bits of the circuit element output on the second path that propagates data from the circuit element output to the data path output during the test. Determine the location and the number of missing bits,
When there is at least one location having a missing bit on the first path, the first virtual test pin is assigned to a location on the circuit element side along the first path rather than any location having the missing bit ,
When there is at least one location having a missing bit on the second path, a second virtual test pin is assigned to a location that is closer to the circuit element along the second path than any location having the missing bit. ,
The number between the portion on the data path input side along the first path and the first virtual test pin along the first path from any of the sections having the missing bits corresponds to the maximum value of the number of missing bits on the first path. The first circuit is added so that it is additionally and substantially connected by the data line of
A number corresponding to the maximum number of missing bits on the second path between the second virtual test pin and the part on the data path output side along the second path from any of the parts having the missing bit A second circuit is added so that additional and substantially connected with a data line of
An integrated circuit testability design method comprising a step of generating a test plan of a circuit element to be tested for a data path to which a first and a second circuit are added.
外部出力が不足ビットを有するとき不足ビット数に相当する数の外部出力ピンが追加される請求項１または２記載のテスト容易化設計方法。 When the external input has missing bits, the number of external input pins corresponding to the number of missing bits is added,
The testability designing method according to claim 1 or 2, wherein when the external output has insufficient bits, the number of external output pins corresponding to the number of insufficient bits is added.
データパスを構成する回路要素の中から、レジスタを含まない複数の回路要素を１つの回路要素とみなしたデータパスに対してテスト容易化を行ない、
テスト容易化されたデータパスに対するテストプランを生成するステップを具備する集積回路のテスト容易化設計方法。 A testability design method for an integrated circuit by facilitating a test of a data path at a stage of an RTL circuit,
From among circuit elements constituting the data path, testability is performed for a data path in which a plurality of circuit elements not including a register are regarded as one circuit element,
A testability design method for an integrated circuit, comprising the step of generating a test plan for a testable data path.
前記テスト容易化を行なうステップにおいて、見い出された再収斂分岐構造を構成する複数の回路要素が１つの回路要素とみなされる請求項４記載の方法。 A step of finding a reconvergence branching structure composed of a plurality of circuit elements from among the circuit elements constituting the data path;
The method of claim 4, wherein in the step of performing testability, a plurality of circuit elements constituting the found reconvergence branch structure are regarded as one circuit element.
分岐した出力を有する回路要素を見い出し、
分岐した出力を有する回路要素を起点としてデータの流れに沿ってデータが流れる方向へ回路要素を探索し、
データの流れる方向へ２度以上探索された回路要素を起点として、データの流れに沿ってデータの流れと逆の方向へ、１度以上データの流れる方向へ探索されたことのある回路要素のみを対象として探索し、
データの流れと逆の方向へ１度以上探索された回路要素を再収斂分岐構造を構成する回路要素と特定するサブステップを含む請求項５記載の方法。 The steps to find the reconvergence branch structure are:
Find a circuit element with a branched output,
The circuit element is searched in the direction in which the data flows along the data flow starting from the circuit element having the branched output.
Only circuit elements that have been searched in the direction of data flow more than once in the direction opposite to the data flow along the data flow, starting from the circuit element searched more than once in the direction of data flow Explore as a target,
6. The method according to claim 5, further comprising a sub-step of identifying a circuit element searched at least once in a direction opposite to the data flow as a circuit element constituting a reconvergence branch structure.
圧縮テストプラン表の実行開始時において、実行する圧縮テストプラン表を識別する圧縮テストプラン表識別子をデータパスの入力からロードして格納する圧縮テストプラン表ＩＤレジスタと、
回路要素のテスト時に、その回路要素の制御入力に与えるべき制御値をデータパス入力からロードして格納するテストパターンレジスタと、
圧縮テストプラン表ＩＤレジスタに格納されている圧縮テストプラン表識別子に従って決定される圧縮テストプラン表及び、テストパターンレジスタに格納されている制御値に基いてテスト時のデータパスの制御信号を生成するテストプラン生成器と、
外部からのリセット信号またはテストプラン生成器の出力に基いて、テストパターンレジスタにデータパス入力から制御値をロードさせるロード信号を生成することによって、圧縮テストプラン表の実行開始時および実行途中において制御値のロードを可能にする論理和機能とを具備するテストコントローラ。 A test that generates a data path control signal when testing a data path using a plurality of compressed test plan tables obtained by grouping test plans determined for each circuit element constituting the data path and compressing each test group. A controller,
A compression test plan table ID register that loads and stores a compression test plan table identifier for identifying a compression test plan table to be executed from the input of the data path at the start of execution of the compression test plan table;
A test pattern register for loading and storing a control value to be given to the control input of the circuit element from the data path input when testing the circuit element;
A control signal for a data path at the time of testing is generated based on a compressed test plan table determined according to a compressed test plan table identifier stored in the compressed test plan table ID register and a control value stored in the test pattern register. A test plan generator;
Control at the start and during execution of the compressed test plan table by generating a load signal that loads the control value from the data path input to the test pattern register based on an external reset signal or test plan generator output A test controller having a logical sum function that enables loading of values.
実行中の圧縮テストプラン表の時刻を示す時刻信号を出力する有限状態機械と、
複数の圧縮テストプラン表のそれぞれに対して設けられた複数のデコーダであって、各デコーダは時刻信号及び制御値に基いて、それぞれの圧縮テストプラン表におけるデータパスの制御信号を生成するものと、
前記圧縮テストプラン表識別子に基いて、複数のデコーダがそれぞれ生成する制御信号のいずれか１つを選択するセレクタとを具備するテストプラン生成器。 Test plan generation that generates a data path control signal at the time of testing based on a compression test plan table identifier for identifying a plurality of compression test plan tables and a control value to be given to the control input of the circuit element when testing the circuit element A vessel,
A finite state machine that outputs a time signal indicating the time of the compression test plan table being executed;
A plurality of decoders provided for each of the plurality of compression test plan tables, each decoder generating a data path control signal in each compression test plan table based on a time signal and a control value; ,
A test plan generator comprising: a selector that selects any one of control signals generated by a plurality of decoders based on the compressed test plan table identifier.
（ａ）面積の制約に関する複数の条件を定め、
（ｂ）該複数の条件のもとでテスト長を最適化する整数計画問題を解くステップを具備する方法。 A method for determining test plan grouping that optimizes the test length of a data path under the constraints of the test controller area,
(A) Define a plurality of conditions regarding area constraints,
(B) A method comprising the step of solving an integer programming problem that optimizes the test length under the plurality of conditions.
（ｃ）ステップ（ｂ）において解が得られないときｍをインクリメントしてステップ（ｂ）を繰り返すステップをさらに具備する請求項９記載の方法。 The plurality of conditions are the condition that the number of groups is m, the condition that the upper limit of the total sum of the lengths of test plans belonging to each group is p, and the logical sum of the drive control signal tables of the test plans belonging to each group. Including the condition that the upper limit of the number of effective control signals is q, and the condition that the upper limit of the density of the concatenated test plan connecting the test plans belonging to each group is r;
10. The method of claim 9, further comprising the step of: (c) incrementing m and repeating step (b) when no solution is obtained in step (b).
データパスに含まれるテスト対象の回路要素の各々について、テスト時にデータパスの入力から回路要素の入力へデータを伝搬する第１の経路上で、データ線の数が回路要素の入力のビット数よりも不足している個所とその不足ビット数を決定する手段と、
テスト対象の回路要素の各々について、テスト時に回路要素の出力からデータパスの出力へデータを伝搬する第２の経路上で、データ線の数が回路要素の出力のビット数よりも不足している個所とその不足ビット数を決定する手段と、
第１の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第１の経路に沿って回路要素側にある個所に第１の仮想テストピンを割り当てる手段と、
第２の経路上に不足ビットを有する少なくとも１つの個所が存在するとき、不足ビットを有する個所のいずれよりも第２の経路に沿って回路要素側にある個所に第２の仮想テストピンを割り当てる手段と、
不足ビットを有する個所のいずれよりも第１の経路に沿ってデータパス入力側にある個所と第１の仮想テストピンの間が、第１の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第１の回路を付加する手段と、
不足ビットを有する個所のいずれよりも第２の経路に沿ってデータパス出力側にある個所と第２の仮想テストピンの間が、第２の経路上の不足ビット数の最大値に相当する数のデータ線でテスト時に付加的かつ実質的に接続されるように第２の回路を付加する手段と、
第１および第２の回路が付加されたデータパスに対してテスト対象の回路要素のテストプランを生成する手段とを具備する集積回路のテスト容易化設計装置。 An apparatus for designing testability of an integrated circuit by facilitating a test of a data path at a stage of an RTL circuit,
For each circuit element to be tested included in the data path, the number of data lines is greater than the number of bits of the circuit element input on the first path for transmitting data from the data path input to the circuit element input during the test. A means of determining the missing location and the number of missing bits,
For each circuit element to be tested, the number of data lines is less than the number of bits of the circuit element output on the second path that propagates data from the circuit element output to the data path output during the test. Means for determining the location and the number of bits missing;
When there is at least one location having a missing bit on the first path, the first virtual test pin is assigned to a location that is closer to the circuit element along the first path than any location having the missing bit. Means,
When there is at least one location having a missing bit on the second path, the second virtual test pin is assigned to a location on the circuit element side along the second path from any location having the missing bit. Means,
The number between the portion on the data path input side along the first path and the first virtual test pin along the first path from any of the sections having the missing bits corresponds to the maximum value of the number of missing bits on the first path. Means for adding a first circuit to be additionally and substantially connected by a data line of
A number corresponding to the maximum number of missing bits on the second path between the second virtual test pin and the part on the data path output side along the second path from any of the parts having the missing bit Means for adding a second circuit to be additionally and substantially connected by a data line of
A testability designing apparatus for an integrated circuit, comprising: means for generating a test plan for a circuit element to be tested with respect to a data path to which first and second circuits are added.
外部出力が不足ビットを有するとき不足ビット数に相当する数の外部出力ピンが追加される請求項１２または１３記載のテスト容易化設計装置。 When the external input has missing bits, the number of external input pins corresponding to the number of missing bits is added,
14. The testability designing apparatus according to claim 12, wherein a number of external output pins corresponding to the number of deficient bits is added when the external output has deficient bits.
データパスを構成する回路要素の中から、レジスタを含まない複数の回路要素を１つの回路要素とみなしたデータパスに対してテスト容易化を行なう手段と、
テスト容易化されたデータパスに対するテストプランを生成する手段とを具備する集積回路のテスト容易化設計装置。 An apparatus for designing testability of an integrated circuit by facilitating a test of a data path at a stage of an RTL circuit,
Means for facilitating a test on a data path in which a plurality of circuit elements not including a register are regarded as one circuit element among circuit elements constituting the data path;
A testability designing apparatus for an integrated circuit, comprising: means for generating a test plan for a testable data path.
前記テスト容易化手段は、見い出された再収斂分岐構造を構成する複数の回路要素を１つの回路要素とみなす請求項１５記載のテスト容易化設計装置。 The circuit further comprises means for finding a reconvergence branching structure composed of a plurality of circuit elements from among the circuit elements constituting the data path,
The testability designing apparatus according to claim 15, wherein the testability facilitating means regards the plurality of circuit elements constituting the found reconvergence branch structure as one circuit element.
分岐した出力を有する回路要素を見い出す手段と、
分岐した出力を有する回路要素を起点としてデータの流れに沿ってデータが流れる方向へ回路要素を探索する手段と、
データの流れる方向へ２度以上探索された回路要素を起点として、データの流れに沿ってデータの流れと逆の方向へ、１度以上データの流れる方向へ探索されたことのある回路要素のみを対象として探索する手段と、
データの流れと逆の方向へ１度以上探索された回路要素を再収斂分岐構造を構成する回路要素と特定する手段とを含む請求項１３記載の装置。 The means to find the reconvergence branch structure is
Means for finding a circuit element having a branched output;
Means for searching for a circuit element in a direction in which data flows along a data flow starting from a circuit element having a branched output;
Only circuit elements that have been searched in the direction of data flow more than once in the direction opposite to the data flow along the data flow, starting from the circuit element searched more than once in the direction of data flow Means for searching as a target;
14. The apparatus according to claim 13, further comprising means for identifying a circuit element searched at least once in a direction opposite to the flow of data as a circuit element constituting a reconvergence branch structure.
面積の制約に関する複数の条件を定める手段と、
該複数の条件のもとでテスト長を最適化する整数計画問題を解く手段を具備する装置。 A device that determines test plan grouping that optimizes the test length of the data path under the constraints of the test controller area,
Means for defining a plurality of conditions relating to area constraints;
An apparatus comprising means for solving an integer programming problem that optimizes the test length under the plurality of conditions.
解が得られないときｍをインクリメントして前記整数計画問題を繰り返し解かせる手段をさらに具備する請求項１８記載の装置。 The plurality of conditions are the condition that the number of groups is m, the condition that the upper limit of the total sum of the lengths of test plans belonging to each group is p, and the logical sum of the drive control signal tables of the test plans belonging to each group. Including the condition that the upper limit of the number of effective control signals is q, and the condition that the upper limit of the density of the concatenated test plan connecting the test plans belonging to each group is r;
19. The apparatus of claim 18, further comprising means for incrementing m and repeatedly solving the integer programming problem when no solution is obtained.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006068162A JP4368355B2 (en) | 2006-03-13 | 2006-03-13 | Test controller |
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002332554A Division JP3805298B2 (en) | 2002-11-15 | 2002-11-15 | Integrated circuit testability design method and apparatus |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2009106982A Division JP2009169976A (en) | 2009-04-24 | 2009-04-24 | Test facilitation design method and device of integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006228238A true JP2006228238A (en) | 2006-08-31 |
| JP4368355B2 JP4368355B2 (en) | 2009-11-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2006068162A Expired - Fee Related JP4368355B2 (en) | 2006-03-13 | 2006-03-13 | Test controller |
Country Status (1)
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| CN116052753A (en) * | 2023-03-03 | 2023-05-02 | 长鑫存储技术有限公司 | Memory device |
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