JP2006222194A - Integrated circuit - Google Patents
Integrated circuit Download PDFInfo
- Publication number
- JP2006222194A JP2006222194A JP2005032764A JP2005032764A JP2006222194A JP 2006222194 A JP2006222194 A JP 2006222194A JP 2005032764 A JP2005032764 A JP 2005032764A JP 2005032764 A JP2005032764 A JP 2005032764A JP 2006222194 A JP2006222194 A JP 2006222194A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- region
- substrate
- integrated circuit
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、ゲートアレイ方式の半導体集積回路などに好適な集積回路に関するものである。 The present invention relates to an integrated circuit suitable for a gate array type semiconductor integrated circuit.
従来のゲートアレイの一例は、図8に示すように、基板(シリコン基板)の表面の下側の層にセル81を形成したセル領域82と、その基板の表面の上側の層に形成されセル81間の配線を行う配線領域と、入出力バッファを配置する入出力バッファ領域83と、外部との接続を行う複数の入出力パッド84とを、備えている。
一方、従来、1つのメイン基板上に複数のチップを実装することによって構成される半導体装置において、メタルスパッタやエッチング処理を行わずに、複数のチップ間を10μm程度の線幅の配線で結線するものが知られている(特許文献1参照)。そして、上記の配線は、インクジェット方式のプリンタを用いて導電性材料を含むインクを半導体基板上およびチップアダプタ上に塗布することによって形成させるようにしている。
As shown in FIG. 8, an example of a conventional gate array includes a
On the other hand, conventionally, in a semiconductor device configured by mounting a plurality of chips on one main substrate, the plurality of chips are connected by wiring having a line width of about 10 μm without performing metal sputtering or etching. The thing is known (refer patent document 1). The wiring is formed by applying an ink containing a conductive material on a semiconductor substrate and a chip adapter using an ink jet printer.
ところで、図8に示すような従来のゲートアレイでは、基板の表面の下側の層にセルを予め形成しておき、希望する回路に応じて、セル内部の配線およびセル間の配線は基板の表面の上側の層においてメタルで行うようにしている。このため、従来のゲートアレイでは、希望する回路ごとに、その回路に応じたメタル層のマスクが必要になる。
このように従来のゲートアレイでは、希望する回路ごとに、その回路に応じて配線領域でセルを配線するという性質がある。一方、その配線において、特許文献1に記載の半導体装置の複数チップ間の配線のように、導電性材料を含むインクを使用すれば、マスクが不要になる上に、少量多品種の製品を作る場合に時間や費用を低減化できることが考えられる。
As described above, the conventional gate array has a property that a cell is wired in a wiring area in accordance with a desired circuit for each circuit. On the other hand, in the wiring, if an ink containing a conductive material is used like the wiring between a plurality of chips of the semiconductor device described in
本発明は、上記のような背景の下になされたものであり、その目的は、ゲートアレイなどの半導体集積回路において、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる集積回路を提供することにある。 The present invention has been made under the background as described above, and its object is to eliminate the need for a mask for wiring in a semiconductor integrated circuit such as a gate array and to produce a small variety of products. Another object of the present invention is to provide an integrated circuit capable of reducing time and cost.
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第1の発明は、基板上に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成されている。
In order to solve the above problems and achieve the object of the present invention, each invention has the following configuration.
In other words, the first invention is a gate array type integrated circuit comprising a cell region comprising a plurality of cells provided on a substrate and a wiring region formed on the cell region, wherein the cell The terminal of each cell in the region is configured to be connectable to the wiring pattern in the wiring region, and the wiring pattern in the wiring region is formed using ink containing a conductive material in the wiring region.
第2の発明は、基板上に設けられた複数のセルからなるセル領域と、前記基板上に設けられた複数のバッファからなる入出力バッファ領域と、前記セル領域上に形成される配線領域と、入出力パッドと、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は前記配線領域の配線パターンと接続可能に構成するとともに、前記入出力バッファ領域の各バッファの端子は前記入出力パッドと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、かつ、前記入出力パッドは、前記入出力バッファ領域上において導電性の材料を含むインクを用いて形成されている。 According to a second aspect of the present invention, a cell region including a plurality of cells provided on a substrate, an input / output buffer region including a plurality of buffers provided on the substrate, and a wiring region formed on the cell region are provided. A gate array type integrated circuit comprising input / output pads, wherein terminals of each cell in the cell region are configured to be connectable to a wiring pattern in the wiring region, and each buffer in the input / output buffer region. The terminal of the wiring region is configured to be connectable to the input / output pad, the wiring pattern of the wiring region is formed using ink containing a conductive material in the wiring region, and the input / output pad is connected to the input / output pad. An ink containing a conductive material is formed on the output buffer region.
第3の発明は、基板上の全面に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、前記セル領域の複数セルのうちの所定の一部を入出力バッファとして構成し、かつ、前記セル領域の上部の前記配線領域に、導電性の材料を含むインクを用いて入出力パッドが形成され、前記セル領域は前記基板上の全面において規則的な配列として配置されているため、同一の前記基板から任意のサイズや形状のチップを形成可能であるものである。 A third invention is a gate array type integrated circuit comprising a cell region composed of a plurality of cells provided on the entire surface of a substrate and a wiring region formed on the cell region, wherein the cell A terminal of each cell in the region is configured to be connectable to a wiring pattern in the wiring region, and the wiring pattern in the wiring region is formed using an ink containing a conductive material in the wiring region, and the cell region A predetermined part of the plurality of cells is configured as an input / output buffer, and an input / output pad is formed in the wiring region above the cell region using an ink containing a conductive material, Since the regions are arranged in a regular arrangement on the entire surface of the substrate, chips of any size and shape can be formed from the same substrate.
第4の発明は、第1、第2または第3の発明において、前記配線領域は複数の配線層からなり、その各配線層の配線パターンはインクジェット技術により、導電性の材料を含むインクを塗布することにより形成され、前記各配線層間の絶縁膜はインクジェット技術により絶縁性の材料を含むインクを塗布することにより形成され、かつ、前記各配線層間の導通を行う導通部はインクジェット技術により、導電性の材料を含むインクを塗布することにより形成されている。 According to a fourth invention, in the first, second, or third invention, the wiring region includes a plurality of wiring layers, and a wiring pattern of each wiring layer is coated with ink containing a conductive material by an ink jet technique. The insulating layer between the wiring layers is formed by applying an ink containing an insulating material by an ink jet technique, and the conductive portion that conducts between the wiring layers is conductive by the ink jet technique. It is formed by applying an ink containing a conductive material.
第5の発明は、前記請求項1乃至請求項4のうちの何れかに記載の集積回路を複数個、同一の基板上に形成した集積回路であって、前記複数個の集積回路同士を、前記基板上において配線し、前記配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されている。
第6の発明は、基板上に形成される汎用的またはレイアウトが固有の第1の集積回路と、前記基板上に形成される前記請求項1乃至請求項4のうちの何れかに記載の第2の集積回路とを備え、前記第1の集積回路と前記第2の集積回路との配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されている。
A fifth invention is an integrated circuit in which a plurality of integrated circuits according to any one of
According to a sixth aspect of the present invention, there is provided a first general-purpose circuit or a unique integrated circuit formed on a substrate, and the first integrated circuit formed on the substrate. The wiring between the first integrated circuit and the second integrated circuit is formed by applying an ink containing a conductive material on the substrate.
第7の発明は、基板上に、所望の回路を形成させた集積回路であって、前記所望の回路に必要な受動素子を、前記基板上の所望の位置に、インクジェット技術を用いて形成するようにした。
このような構成からなる本発明によれば、ゲートアレイのような半導体集積回路において、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。
A seventh invention is an integrated circuit in which a desired circuit is formed on a substrate, and a passive element necessary for the desired circuit is formed at a desired position on the substrate using an ink jet technique. I did it.
According to the present invention having such a configuration, a wiring mask is not required in a semiconductor integrated circuit such as a gate array, and time and cost can be reduced when manufacturing a small variety of products.
以下、本発明の実施形態について、図面を参照して説明する。
(第1実施形態)
図1は、本発明の集積回路の第1実施形態の構成を示す平面図、図2はそのセル領域および配線領域の断面図、図3は入出力パッドの近傍の断面図である。
この第1実施形態は、図1および図2に示すように、半導体基板のような基板1の表面の下側に複数のセル2をアレイ状に配置して形成させたセル領域3と、基板1の表面の下側に複数のバッファ回路を形成させた入出力バッファ領域6と、基板1の表面の上側にセル2間の配線などを行うために形成させた配線領域4と、外部との接続を行う複数の入出力パッド5とを備えたゲートアレイ方式の集積回路である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a plan view showing the configuration of the first embodiment of the integrated circuit of the present invention, FIG. 2 is a sectional view of the cell region and wiring region thereof, and FIG. 3 is a sectional view of the vicinity of the input / output pad.
As shown in FIGS. 1 and 2, the first embodiment includes a
セル領域3の各セル2は、図2に示すように複数のMOSトランジスタなどから形成され、その複数のMOSトランジスタは、基板1上に従来技術を使用して予め形成されている。また、各セル2上には、図2に示すように、リソグラフィ技術によりその各セル2の入出力端子などの端子7がメタル(金属)により予め形成されている。
この第1実施形態では、希望する回路に応じて、各セル2間の配線を配線領域4において行うが、この配線(結線)はいわゆるインクジェット技術を用いた導電性の材料を含むインクの塗布により実現している。
Each
In the first embodiment, wiring between the
すなわち、配線領域4は、図2に示すように複数の配線層からなり、その各配線層の配線パターン8は、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成させた。ここで、そのインクの吐出には、インクジェット方式のプリンタなどを使用する。
また、各配線層間の絶縁膜(絶縁層)は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。さらに、各配線層間を導通させる導通部9は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させた。
That is, the wiring region 4 is composed of a plurality of wiring layers as shown in FIG. 2, and the
Further, the insulating film (insulating layer) between the wiring layers was formed by alternately repeating the discharge and drying of the insulating ink. Further, the
入出力バッファ領域6には、図3に示すように、トランジスタからなるバッファ回路10が形成されている。バッファ回路10には、リソグラフィ技術により端子11がメタルにより予め形成されている。
バッファ回路5の上部には、図3に示すように、端子11と結線される入出力パッド5が設けられている。その入出力パッド5は、配線パターン8と同様に、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させるようにした。
As shown in FIG. 3, a
As shown in FIG. 3, an input /
また、入出力パッド5と入出力バッファ回路10の端子11との結線は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより行うようにした。さらに、図3に示す絶縁膜14は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。
以上のように、第1実施形態では、希望する回路に応じて、各セル2間の配線を導電性の材料を含むインクを用いて実現するようにしたので、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。
Further, the connection between the input /
As described above, according to the first embodiment, the wiring between the
また、この第1実施形態では、入出力バッファ領域6において入出力パッド5を導電性の材料を含むインクを用いて実現するようにしたので、従来のような入出力パッド領域が不要となり、ウェハの面積の有効利用が可能となる(図8参照)。
In the first embodiment, since the input /
(第2実施形態)
図4は、本発明の集積回路の第2実施形態の構成を示す平面図である。
この第2実施形態は、ゲートアレイ方式の集積回路であって、図4に示すように、基板(ウェハ)1の表面の下側の全体に、複数のセル2aをアレイ状に敷き詰めて形成させたセル領域3aと、基板1の表面の上側にセル2a間の配線を行うために形成させた配線領域と、セル領域3a内の周囲であってその上部に設けた複数の入出力パッド5aとを備えている。従来技術のゲートアレイにおいてはセル領域と入出力バッファ領域のレイアウトが異なるため、集積回路の規模に応じた図8のようなチップをあらかじめ準備する必要があった。そのためサイズの異なる種類のチップを実現するために必要な種類の基板(ウエハ)を製造していた。
(Second Embodiment)
FIG. 4 is a plan view showing the configuration of the second embodiment of the integrated circuit of the present invention.
This second embodiment is a gate array type integrated circuit, and as shown in FIG. 4, a plurality of
セル領域3aは、図2に示すセル領域3と同様に構成し、そのセル領域3aの各セル2aも図2に示すセル領域3の各セル2と同様に構成するようにした。
また、配線領域は、図2に示す配線領域4と同様に構成した。すなわち、配線領域は、図2に示す配線領域4と同様に複数の配線層からなり、その各配線層の配線パターンは導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成させた。
The
Further, the wiring area was configured in the same manner as the wiring area 4 shown in FIG. That is, the wiring area is composed of a plurality of wiring layers like the wiring area 4 shown in FIG. 2, and the wiring pattern of each wiring layer uses ink containing a conductive material, for example, discharging and drying the ink. It was formed by repeating alternately.
また、各配線層間の絶縁膜(絶縁層)は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。さらに、各配線層間を導通させる導通部は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させた。
セル領域3aのセル2aのうち、入出力パッド5aの下方のセル2aを入出力バッファ回路として形成するようにした。また、入出力パッド5aは、図3に示す入出力パッド5と同様に、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成している。さらに、入出力パッド5aと入出力バッファ回路との配線も、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより行うようにした。
Further, the insulating film (insulating layer) between the wiring layers was formed by alternately repeating the discharge and drying of the insulating ink. Furthermore, the conductive portion that conducts between the wiring layers was formed by alternately repeating ejection and drying of ink containing a conductive material.
Of the
以上のように、第2施形態では、希望する回路に応じて、各セル2a間の配線を導電性の材料を含むインクを用いて実現するようにしたので、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。また、配線層の下層のセル領域が基板(ウエハ)の全面において規則的な配列であるため、1種類の基板(ウエハ)を準備すれば、任意のサイズや形状の多品種の集積回路製品を作ることができる。それにより基板(ウエハ)を製造するための費用、および多品種の集積回路製造する費用と時間を削減できる。
As described above, in the second embodiment, the wiring between the
また、この第2実施形態では、セル領域3aのセル2aのうち、入出力パッド5aの下方のセル2aを入出力バッファ回路として形成するようにし、かつ、入出力バッファ回路の上に入出力パッドを導電性の材料を含むインクを用いて実現するようにした。このため、入出力パッドを任意の位置に設けることができるので、任意の大きさや形状のチップを作成できる。
In the second embodiment, of the
(第3実施形態)
図5は、本発明の集積回路の第3実施形態の構成を示す平面図である。
この第3実施形態は、図5に示すように、同一の基板1上に、相互に関連のある集積回路12が複数個形成され、その複数の集積回路12間の配線(結線)13は、基板1上において、インクジェット技術を用いた導電性の材料を含むインクの塗布により行うようにした。
すなわち、配線13は、基板1上において、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成するようにした。
(Third embodiment)
FIG. 5 is a plan view showing the configuration of the third embodiment of the integrated circuit of the present invention.
In the third embodiment, as shown in FIG. 5, a plurality of
That is, the
ここで、関連のある集積回路12としては、図1に示す第1実施形態または図4に示す第2実施形態のゲートアレイ方式の集積回路が好ましい。
また、相互に関連のある集積回路12の組み合わせとしては、複数のCPUとこれに対応する複数のメモリチップとを使用する場合があり、この場合にはCPU、メモリ、および周辺回路をウェハ上で配線して、1つのチップにする。
Here, as the related
Further, as a combination of the
このような第3実施形態では、まず、ウェハ(基板)上に、相互に関連する複数の集積回路12を一単位とする回路を多数形成しておく。次に、その関連する複数の集積回路12間の配線13を、ウェハ上において導電性の材料を含むインクを用いて行う。その後、配線の終了した回路を一単位としてウェハをダイシングして1個のチップとする。
このような構成からなる第3実施形態によれば、ウェハ上に関連のある複数の集積回路を形成して一単位の回路を容易に形成できるので、設計コストおよびチップの実装コストの低減化が可能になる。
In such a third embodiment, first, a large number of circuits each including a plurality of mutually related
According to the third embodiment having such a configuration, a plurality of related integrated circuits can be formed on a wafer to easily form a unit circuit, thereby reducing design costs and chip mounting costs. It becomes possible.
なお、第3実施形態は、以下のような応用が可能である。すなわち、ウェハ上のチップを組み合わせて大規模な集積回路を構成する場合に、ウェハ状態でのプローブテストで正常動作するチップのみを選んで、その配線を導電性の材料を含むインクを用いて行うようにする。
このようにすれば、半導体プロセスは、チップ面積が大きくなると一般に歩留りが低下するが、その影響を軽減して歩留りを向上できる。
Note that the third embodiment can be applied as follows. That is, when a large-scale integrated circuit is configured by combining chips on a wafer, only a chip that operates normally in a probe test in a wafer state is selected and wiring is performed using ink containing a conductive material. Like that.
In this way, in the semiconductor process, the yield generally decreases as the chip area increases, but the influence can be reduced and the yield can be improved.
(第4実施形態)
図6は、本発明の集積回路の第4実施形態の構成を示す平面図である。
この第4実施形態は、図6に示すように、同一の基板1上に、CPU15やメモリ16のような汎用性のある集積回路と、A/D変換回路(ADC)17などのアナログ回路のようにレイアウトが固有の集積回路と、ゲートアレイ18からなる集積回路とを備えたものである。
CPU15、メモリ16、A/D変換回路17などの集積回路は、従来のようにリソグラフィ技術で構成するようにした。また、ゲートアレイ18は、図1に示す第1実施形態または図4に示す第3実施形態で構成するようにした。
(Fourth embodiment)
FIG. 6 is a plan view showing the configuration of the fourth embodiment of the integrated circuit of the present invention.
In the fourth embodiment, as shown in FIG. 6, a general-purpose integrated circuit such as a
Integrated circuits such as the
さらに、これらの各集積回路間の配線19は、基板1上において、インクジェット技術を用いた導電性の材料を含むインクの塗布により行うようにした。すなわち、配線19は、基板1上において、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成するようにした。
このような構成からなる第4実施形態によれば、第1実施形態または第2実施形態の効果が実現できる上に、各集積回路間の配線を容易に行うことができる。
Further, the
According to the fourth embodiment having such a configuration, the effects of the first embodiment or the second embodiment can be realized, and wiring between the integrated circuits can be easily performed.
(第5実施形態)
図7は、本発明の集積回路の第5実施形態の構成を示す平面図である。
この第5実施形態は、図7に示すように、同一の基板1上に、所望の回路20が集積回路化されている。そして、その基板1上の所望の位置に、その回路20に必要な受動素子をいわゆるインクジェット技術を用いて形成するようにした。
受動素子の一例として、キャパシタ21を図7に示す。このキャパシタ21は、電極22と電極23からなり、その間に絶縁物24が挟まれている。電極22、23の形成は、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより行うようにした。また、絶縁物24の形成は、絶縁性のインクの吐出と乾燥を交互に繰り返すことに行うようにした。さらに、電極22、23と回路20との配線は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことに行うようにした。
(Fifth embodiment)
FIG. 7 is a plan view showing the configuration of the fifth embodiment of the integrated circuit of the present invention.
In the fifth embodiment, as shown in FIG. 7, a desired
A
このような構成からなる第5実施形態によれば、受動素子を外付けする必要がなくなり、受動素子の実装面積を削減することができる。
また、第5実施形態によれば、受動素子としてデカップリング・キャパシタを形成すれば、集積回路から最短で実装できるので、ノイズの低減効果が大きい。
さらに、第5実施形態によれば、チップの上面全体にキャパシタを形成することによりチップからの輻射ノイズをシールドすることが可能となる。
According to the fifth embodiment having such a configuration, there is no need to externally attach a passive element, and the mounting area of the passive element can be reduced.
Further, according to the fifth embodiment, if a decoupling capacitor is formed as a passive element, it can be mounted from the integrated circuit in the shortest time, so that the noise reduction effect is great.
Furthermore, according to the fifth embodiment, radiation noise from the chip can be shielded by forming a capacitor on the entire top surface of the chip.
1・・・基板、2、2a・・・セル、3、3a・・・セル領域、4,4a・・・配線領域、5・・・入出力パッド、6・・・入出力バッファ領域、8・・・配線パターン、9・・・導通部
DESCRIPTION OF
Claims (7)
前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成されたことを特徴とする集積回路。 A gate array type integrated circuit comprising a cell region composed of a plurality of cells provided on a substrate and a wiring region formed on the cell region,
The terminal of each cell in the cell region is configured to be connectable with the wiring pattern in the wiring region,
The integrated circuit according to claim 1, wherein the wiring pattern of the wiring region is formed using ink containing a conductive material in the wiring region.
前記セル領域の各セルの端子は前記配線領域の配線パターンと接続可能に構成するとともに、前記入出力バッファ領域の各バッファの端子は前記入出力パッドと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、かつ、前記入出力パッドは、前記入出力バッファ領域上において導電性の材料を含むインクを用いて形成されたことを特徴とする集積回路。 A cell region comprising a plurality of cells provided on the substrate; an input / output buffer region comprising a plurality of buffers provided on the substrate; a wiring region formed on the cell region; and an input / output pad; A gate array type integrated circuit comprising:
A terminal of each cell in the cell region is configured to be connectable with a wiring pattern in the wiring region, and a terminal of each buffer in the input / output buffer region is configured to be connectable to the input / output pad,
The wiring pattern of the wiring region is formed using an ink containing a conductive material in the wiring region, and the input / output pad uses an ink containing a conductive material on the input / output buffer region. An integrated circuit characterized by being formed.
前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、
前記セル領域の複数セルのうちの所定の一部を入出力バッファとして構成し、かつ、前記セル領域の上部の前記配線領域に、導電性の材料を含むインクを用いて入出力パッドが形成され、
前記セル領域は前記基板上の全面において規則的な配列として配置されているため、同一の前記基板から任意のサイズや形状のチップを形成可能である
ことを特徴とする集積回路。 A gate array type integrated circuit comprising a cell region comprising a plurality of cells provided on the entire surface of a substrate, and a wiring region formed on the cell region,
The terminal of each cell in the cell region is configured to be connectable with the wiring pattern in the wiring region,
The wiring pattern of the wiring region is formed using an ink containing a conductive material in the wiring region,
A predetermined part of the plurality of cells in the cell region is configured as an input / output buffer, and an input / output pad is formed in the wiring region above the cell region using ink containing a conductive material. ,
Since the cell regions are arranged in a regular array on the entire surface of the substrate, chips having an arbitrary size and shape can be formed from the same substrate.
前記複数個の集積回路同士を、前記基板上において配線し、
前記配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されたことを特徴とする集積回路。 An integrated circuit in which a plurality of integrated circuits according to any one of claims 1 to 4 are formed on the same substrate,
Wiring the plurality of integrated circuits on the substrate;
The integrated circuit according to claim 1, wherein the wiring is formed by applying an ink containing a conductive material on the substrate.
前記基板上に形成される前記請求項1乃至請求項4のうちの何れかに記載の第2の集積回路とを備え、
前記第1の集積回路と前記第2の集積回路との配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されたことを特徴とする集積回路。 A first integrated circuit having a general purpose or layout specific formed on a substrate;
A second integrated circuit according to any one of claims 1 to 4 formed on the substrate;
The wiring between the first integrated circuit and the second integrated circuit is formed by applying an ink containing a conductive material on the substrate.
前記所望の回路に必要な受動素子を、前記基板上の所望の位置に、インクジェット技術を用いて形成するようにしたことを特徴とする集積回路。 An integrated circuit in which a desired circuit is formed on a substrate,
2. An integrated circuit, wherein a passive element necessary for the desired circuit is formed at a desired position on the substrate by using an ink jet technique.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032764A JP2006222194A (en) | 2005-02-09 | 2005-02-09 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032764A JP2006222194A (en) | 2005-02-09 | 2005-02-09 | Integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006222194A true JP2006222194A (en) | 2006-08-24 |
Family
ID=36984308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005032764A Withdrawn JP2006222194A (en) | 2005-02-09 | 2005-02-09 | Integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006222194A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272511A (en) * | 2008-05-09 | 2009-11-19 | Mimaki Engineering Co Ltd | Wiring forming apparatus, and wiring forming method |
-
2005
- 2005-02-09 JP JP2005032764A patent/JP2006222194A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009272511A (en) * | 2008-05-09 | 2009-11-19 | Mimaki Engineering Co Ltd | Wiring forming apparatus, and wiring forming method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6902951B2 (en) | Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device | |
US8927987B2 (en) | Semiconductor device including external connection pads and test pads | |
JP2005302917A5 (en) | ||
US8466374B2 (en) | Base for circuit board, circuit board, and method of fabricating thereof | |
US10504829B2 (en) | Semiconductor package and semiconductor module including the same | |
US20170169931A1 (en) | Pre space transformer, space transformer manufactured using the pre space transformer, and semiconductor device inspecting apparatus including the space transformer | |
JPH07111971B2 (en) | Method of manufacturing integrated circuit device | |
US9761465B2 (en) | Systems and methods for mechanical and electrical package substrate issue mitigation | |
JP2001351983A (en) | Semiconductor device and its manufacturing method | |
US20140176171A1 (en) | Pre space transformer, space transformer manufactured using the pre space transformer, and semiconductor device inspecting apparatus including the space transformer | |
US20090127721A1 (en) | Semiconductor integrated circuit device | |
TWI517318B (en) | Substrate having pillar group and semiconductor package having pillar group | |
US7816610B2 (en) | Layout circuit | |
US20090315191A1 (en) | Semiconductor integrated circuit | |
US8269346B2 (en) | Semiconductor device and method of designing a wiring of a semiconductor device | |
US20080012106A1 (en) | Chip package structure and fabricating method threrof | |
JP4975398B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2006222194A (en) | Integrated circuit | |
CN113130428A (en) | Semiconductor element packaging structure | |
JP2007081042A (en) | Semiconductor device | |
US20120193813A1 (en) | Wiring structure of semiconductor device and method of manufacturing the wiring structure | |
WO2007023884A1 (en) | Guide plate for probe card and method of processing the same | |
TW202103528A (en) | Stress relief structures on outer frame of rigid-flex hybrid circuit boards | |
JP5113509B2 (en) | Semiconductor device | |
JP2004022907A (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080513 |