JP2006210453A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、MOSトランジスタの能力を向上させることが容易な半導体装置に関するものである。 The present invention relates to a semiconductor device that can easily improve the capability of a MOS transistor.
集積度の向上するにしたがって、従来はゲート酸化膜(Tox)の薄膜化、しきい値電圧(Vth)の低電圧設定、ゲート長(L)の縮小などの最適化によって世代に応じたMOSFETの能力向上を図ってきたが、65nm世代以降になるとその経験則が通用しなくなってきて能力向上が難しくなってくる。ゲート酸化膜厚は1.5nmを切るところまで到達するため、ゲートトンネル電流の増大がデバイス的に問題となることや、ゲート酸化膜厚が自然酸化膜厚とほとんど変わらない膜厚になるため、薄膜ゲート酸化膜の形成自体が難しくなっている。Vthに関しては、低Vth化によるオフ電流(Ioff)の増加が直にLSIのスタンバイ電流(Istb)の増加として効いてくるためLSIデバイスを考慮した設定が必要になっており、プロセス的にはオフ電流(Ioff)増加の主要因であるゲート長(L)のばらつきを制御することが益々重要になってきている。よって、従来の延長線上での能力向上は困難であり、新規の方法で能力向上を実現する必要がある。 As the degree of integration increases, conventionally, the gate oxide film (Tox) is thinned, the threshold voltage (Vth) is set to a low voltage, and the gate length (L) is reduced to optimize the MOSFET according to the generation. I have been trying to improve my ability, but when it comes to the 65nm generation and beyond, that rule of thumb is no longer valid and it becomes difficult to improve my ability. Since the gate oxide thickness reaches below 1.5 nm, an increase in the gate tunnel current becomes a device problem, and the gate oxide thickness is almost the same as the natural oxide thickness. The formation of the thin gate oxide film itself is difficult. With regard to Vth, an increase in off current (Ioff) due to a decrease in Vth is immediately effective as an increase in standby current (Istb) of the LSI. It is becoming more and more important to control the variation in gate length (L), which is the main factor in increasing the current (Ioff). Therefore, it is difficult to improve the capacity on the conventional extension line, and it is necessary to realize the capacity improvement by a new method.
また、素子分離にSTI(Shallow Trench Isolation)を使うようになってから、STIのストレスによるMOSFETの特性変動が発生することが知られており、90nm世代以降、変動量が無視できない程度に影響してきている。特にトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長(X)の影響がデザイン的には大きく、Xが小さくなるとストレスが大きくなって移動度が変動し、NMOSFETは能力ダウン、PMOSFETは能力アップに変化する。この変動量は全体の10%以上占める程度にまで大きくなってきており、LSIのデバイス性能まで影響を及ぼしている(例えば、非特許文献1、2参照。)。
In addition, it has been known that MOSFET characteristics change due to STI stress after STI (Shallow Trench Isolation) is used for element isolation, and since the 90 nm generation, the amount of change has been affected to a degree that cannot be ignored. ing. In particular, the influence of the source and drain length (X) from the active end to the gate end of the source and drain of the transistor is large in design. When X is small, the stress increases and the mobility fluctuates. The PMOSFET changes to increase its capacity. This amount of fluctuation has increased to the extent that it accounts for 10% or more of the whole, and has an effect on the device performance of the LSI (see, for example,
従来のPMOSトランジスタとNMOSトランジスタとを用いたフリップフロップ回路の一例を、図9の平面レイアウト図によって説明する。 An example of a conventional flip-flop circuit using a PMOS transistor and an NMOS transistor will be described with reference to a plan layout diagram of FIG.
図9に示すように、ドレイン電圧(Vdd)の電源線111、ソース電圧(Vss)のグランド線112を各NMOSトランジスタ(NMOSFET)121および各PMOSトランジスタ(PMOSFET)141を挟んで行方向(x方向)に配置されている。また、各NMOSトランジスタのゲート電極123および各PMOSトランジスタのゲート電極143は、縦(y)方向に一本の配線でレイアウトされている。そして、一組のNMOSトランジスタ121、121と縦方向に配列された一組のPMOSトランジスタ141、141とを配線することでフリップフロップ回路105が形成されている。ここではNMOSトランジスタ121とPMOSトランジスタ141とのゲート幅(W)の長さの比を1対2にレイアウトしており、グランド線112に近い図面上側にNMOSトランジスタ121を、電源線111に近い図面下側にPMOSトランジスタ141を配置させている。そして、上記フリップフロップ回路105は行(x)方向に複数が配置されている。
As shown in FIG. 9, the drain line (Vdd)
アクティブ領域122、142は各フリップフロップ回路105間で分離されている。一つのフリップフロップ回路105においてはアクティブ領域122上に2本のゲート電極123(123a)、123(123b)がレイアウトされ、またアクティブ領域142上に2本のゲート電極143(143a)、143(143b)がレイアウトされ、上記ゲート電極143a、143b間のアクティブ領域142には電源線111が接続され、上記ゲート電極123a、123b間のアクティブ領域122にはグランド線112が接続されている。各アクティブ領域122、142の両側に位置する取り出し部124a、144a(124b、144b)は、その取り出し部124a、144a(124b、144b)とは反対側に位置するゲート電極123b、143b(123a、143a)と接続されて、フリップフロップ回路105を形成している。このとき、NMOSトランジスタ121とPMOSトランジスタ141とは、ゲート幅(W)の長さに差がある以外は基本的に同じレイアウトをしており、このフリップフロップ回路105を規則的に配置した図面を示している。これはSRAMメモリーセル内のフリップフロップ回路の基本的なレイアウトである。
The
解決しようとする問題点は、従来の延長戦上でのトランジスタの能力向上には限界があり、従来のようなゲート酸化膜(Tox)の薄膜化、しきい値電圧(Vth)の低電圧設定、ゲート長(L)の縮小などの最適化によって世代に応じたMOSFETの能力向上を図ることができない点である。また、素子分離に用いるSTIのストレスによるMOSFETの特性変動が無視できなくなってきており、特にトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長(X)の影響がデザイン的には大きく、Xが小さくなるとストレスが大きくなって移動度が変動し、PMOSFETは能力が向上するが、NMOSFETは能力が低下するという点である。 The problem to be solved is that there is a limit to improving the capability of the transistor in the conventional extended war, so that the gate oxide film (Tox) is thinned and the threshold voltage (Vth) is set to a low voltage as in the prior art. However, the optimization of the reduction of the gate length (L) or the like cannot improve the capability of the MOSFET according to the generation. In addition, the fluctuation of MOSFET characteristics due to the stress of STI used for element isolation cannot be ignored. In particular, the influence of the source and drain length (X) from the active end to the gate end of the source and drain of the transistor is in terms of design. When X is small and stress is increased, the mobility fluctuates, and the capability of the PMOSFET is improved, but the capability of the NMOSFET is decreased.
本発明の第1半導体装置は、トランジスタのゲート長方向に複数のNMOSトランジスタが配列されているとともに、前記NMOSトランジスタが配列されている行とは別の行に複数のPMOSトランジスタが配列されている半導体装置であって、前記複数のNMOSトランジスタのアクティブ領域は前記トランジスタのゲート長方向に形成された一つにアクティブ領域からなり、前記NMOSトランジスタの間にシールドゲートが設けられていて、前記複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとに分離されたアクティブ領域を有することを最も主要な特徴とする。 In the first semiconductor device of the present invention, a plurality of NMOS transistors are arranged in the gate length direction of the transistors, and a plurality of PMOS transistors are arranged in a row different from the row in which the NMOS transistors are arranged. In the semiconductor device, an active region of the plurality of NMOS transistors includes one active region formed in a gate length direction of the transistors, a shield gate is provided between the NMOS transistors, and the plurality of NMOS transistors The PMOS transistor is characterized by having an active region separated for each PMOS transistor.
本発明の第2半導体装置は、トランジスタのゲート長方向に複数のNMOSトランジスタが配列されているとともに、前記NMOSトランジスタが配列されている行とは別の行に複数のPMOSトランジスタが配列されている半導体装置であって、前記行方向に配列されている前記NMOSトランジスタは、二つのNMOSトランジスタを一組として、各組に一つのアクティブ領域を有し、前記各組のアクティブ領域間は分離されていて、前記複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとにアクティブ領域を有し、前記NMOSトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていて、前記PMOSトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されていることを最も主要な特徴とする。 In the second semiconductor device of the present invention, a plurality of NMOS transistors are arranged in the gate length direction of the transistors, and a plurality of PMOS transistors are arranged in a row different from the row in which the NMOS transistors are arranged. In the semiconductor device, the NMOS transistors arranged in the row direction include two NMOS transistors as a set, each set having one active region, and the active regions of each set are separated from each other. The plurality of PMOS transistors have an active region for each PMOS transistor, and the active region of the NMOS transistor is formed such that the length from the active region end to the gate end in the row direction is the maximum length of the design rule. Active region of the PMOS transistor , The most important feature that the length to the gate terminal from the active region edge in the row direction is formed in the minimum length of the design rule.
本発明の第1半導体装置は、複数のNMOSトランジスタのアクティブ領域はトランジスタのゲート長方向に形成された一つにアクティブ領域からなり、複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとにアクティブ領域を有するため、NMOSトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長(X)を最大限に長くとることができるので、素子分離にSTI構造を採用してセル面積の縮小化を図っても、NMOSトランジスタの能力低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、PMOSトランジスタごとにアクティブ領域を有することから、PMOSトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長(X)を最少限に短くとることができるので、PMOSトランジスタの能力を向上することができるという利点がある。また、第1半導体装置は、NMOSトランジスタ間にシールドゲートが設けられていることから、NMOSトランジスタ間の電荷輸送が起こらないので、シールドゲート間ごとに独立した回路、例えばフリップフロップ回路を構成することができる。 In the first semiconductor device of the present invention, the active region of the plurality of NMOS transistors is formed of one active region formed in the gate length direction of the transistor, and the plurality of PMOS transistors has an active region for each PMOS transistor. Since the source and drain length (X) from the active end to the gate end of the source and drain of the NMOS transistor can be maximized, the STI structure is used for element isolation to reduce the cell area. However, it is possible to suppress a decrease in the capacity of the NMOS transistor, and there is an advantage that the mobility can be improved as compared with the conventional one. Also, since each PMOS transistor has an active region, the source and drain length (X) from the active end to the gate end of the source and drain of the PMOS transistor can be minimized, so that the capability of the PMOS transistor can be reduced. There is an advantage that it can be improved. In addition, since the first semiconductor device is provided with the shield gate between the NMOS transistors, charge transport between the NMOS transistors does not occur, so that an independent circuit, for example, a flip-flop circuit, is formed between the shield gates. Can do.
本発明の第2半導体装置は、行方向に配列されているNMOSトランジスタは、二つのNMOSトランジスタを一組として、各組に一つのアクティブ領域を有し、各組のアクティブ領域間は分離されていて、このNMOSトランジスタのアクティブ領域は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていることから、素子分離にSTI構造を採用してセル面積の縮小化を図っても、NMOSトランジスタの能力低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとにアクティブ領域を有し、PMOSトランジスタのアクティブ領域は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されているため、PMOSトランジスタの能力を向上することができるという利点がある。また、二つのNMOSトランジスタを一組として、各組に一つのアクティブ領域を有し、各組のアクティブ領域間は分離されていることから、NMOSトランジスタの各組間において電荷輸送は起こらないので、各組ごとに独立した回路、例えばフリップフロップ回路を構成することができる。 In the second semiconductor device of the present invention, the NMOS transistors arranged in the row direction have two NMOS transistors as one set, each set has one active region, and the active regions of each set are separated. The active region of this NMOS transistor has a length from the active region end to the gate end in the row direction that is the maximum length of the design rule, so the cell area is reduced by adopting the STI structure for element isolation. Even if the reduction is achieved, there is an advantage that the capability reduction of the NMOS transistor can be suppressed and the mobility can be improved as compared with the conventional one. The plurality of PMOS transistors have an active region for each PMOS transistor, and the active region of the PMOS transistor is formed such that the length from the active region end to the gate end in the row direction is the minimum length of the design rule. Therefore, there is an advantage that the capability of the PMOS transistor can be improved. In addition, since two NMOS transistors are made into one set, each set has one active region, and since the active regions of each set are separated, charge transport does not occur between each set of NMOS transistors. An independent circuit such as a flip-flop circuit can be configured for each group.
トランジスタの駆動能力を向上させるという目的を、トランジスタのアクティブ領域のレイアウトおよびソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長(X)を最適化することで、プロセスを変更することなくレイアウト設計の変更だけで実現した。 The purpose of improving the driving capability of the transistor is to optimize the layout of the active region of the transistor and the source and drain length (X) from the active end to the gate end of the source and drain without changing the process. It was realized only by changing the design.
本発明の第1半導体装置に係る一実施例を、図1の平面レイアウト図によって説明する。図1では、一例として、SRAMメモリーセル内のフリップフロップ回路の基本的なレイアウトを示す。 An embodiment according to the first semiconductor device of the present invention will be described with reference to a plan layout diagram of FIG. FIG. 1 shows a basic layout of a flip-flop circuit in an SRAM memory cell as an example.
図1に示すように、ドレイン電圧(Vdd)の電源線11およびソース電圧(Vss)のグランド線12は、複数のNMOSトランジスタ(NMOSFET)21および複数のPMOSトランジスタ(PMOSFET)41を挟んで行方向(x方向)に配設されていている。
As shown in FIG. 1, the
また、上記電源線11およびグランド線12の間に設けられている複数のNMOSトランジスタ(NMOSFET)21および複数のPMOSトランジスタ(PMOSFET)41は、上記NMOSトランジスタ21の配列が上記電源線11側にそって、上記PMOSトランジスタ41の配列が上記グランド線12側にそって配列されている。
In addition, a plurality of NMOS transistors (NMOSFET) 21 and a plurality of PMOS transistors (PMOSFET) 41 provided between the
上記NMOSトランジスタ21のアクティブ領域22は、トランジスタのゲート長方向(行方向)に一つのアクティブ領域で形成されている。したがって、上記アクティブ領域22は、各NMOSトランジスタ21の行方向におけるアクティブ領域端からゲート端までの長さXがデザインルールの最大長に形成されることになる。また、行方向に配列されているNMOSトランジスタ21は、二つのNMOSトランジスタ21を一組として、その二つのNMOSトランジスタ21、21間のアクティブ領域22を共有している。
The active region 22 of the
また、上記PMOSトランジスタ41のアクティブ領域42は、それぞれPMOSトランジスタ41毎に形成されている。したがって、上記PMOSトランジスタ41の各アクティブ領域42は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。
The active region 42 of the
そして、上記アクティブ領域22、42は、互いに、素子分離領域により電気的に分離されている。この素子分離領域は、例えばSTI(Shallow Trench Isolation)構造に形成されている。 The active regions 22 and 42 are electrically isolated from each other by an element isolation region. This element isolation region is formed, for example, in an STI (Shallow Trench Isolation) structure.
また、各NMOSトランジスタのゲート電極23および各PMOSトランジスタのゲート電極43は列方向(y方向)に配置されている。y方向に配列されたゲート電極23、43は、1本のゲート電極で形成されている。ここでは各ゲート電極23、43のゲート幅(W)の長さの比を1対2にレイアウトしている。
The
そして、フリップフロップ回路5は、二つの隣接するNMOSトランジスタ21と二つの隣接するPMOSトランジスタ42とで構成されている。グランド線12に近い図面上側にNMOSトランジスタ21の配列を、電源線11に近い図面下側にPMOSトランジスタ41の配列を配置させている。そして、上記フリップフロップ回路5は行(x)方向に複数が配置されている。
The flip-
一つのフリップフロップ回路5においては、アクティブ領域22、42上に2本のゲート電極23a、23bおよび2本のゲート電極43a、43bがレイアウトされ、上記ゲート電源23a、43aは1本のゲート電極で構成され、上記ゲート電源23b、43bは1本のゲート電極で構成されている。ゲート電極43a、43b間における上記アクティブ領域22は、隣接するNMOSトランジスタ21の共有となっており、グランド線12が接続されている。また、ゲート電極23a、23b間における上記独立したアクティブ領域42a、42bには共通の電源線11が接続されている。したがって、コンタクトに関してもPMOSトランジスタ41側は左右のトランジスタ毎にソース、ドレインの取り出しを行い、電源線11からの電源供給も各々のソース領域に配線される。さらに、ゲート電極23a、23b間およびゲート電極43a、43b間の外側の一方に位置するアクティブ領域22a、42aには取り出し部24a、44aが設けられ、その取り出し部24a、44a同士が接続されているとともに反対側に位置するゲート電極23b、43bと接続されている。同様に、ゲート電極23a、23b間およびゲート電極43a、43b間の外側の他方に位置するアクティブ領域22b、42bには取り出し部24b、44bが設けられ、その取り出し部24b、44b同士が接続されているとともに反対側に位置するゲート電極23a、43aと接続されている。このように、フリップフロップ回路5が構成されている。
In one flip-
なお、1個のフリップフロップ回路5内に2個のPMOSトランジスタ41ごとにアクティブ領域42を持つため、ゲート電極43a、43b間のスペース内にSTI分離が入ることになる。よって、NMOSトランジスタの形成領域よりも若干ゲート間スペースが広がる形状となる。
Since one flip-
さらに、各フリップフロップ回路5、2間におけるNMOSトランジスタ21のアクティブ領域22のみを横切るようにシールドゲート61が設けられている。言い換えれば、上記シールドゲート61は、行方向に配列されているNMOSトランジスタのうち、二つのNMOSトランジスタを一組として、各組間に配置されている。上記シールドゲート61には上記グランド線12が接続されている。
Further, a
したがって、NMOSトランジスタ21のゲート電極23のゲート幅(W)とPMOSトランジスタ41のゲート電極43のゲート幅(W)に差があること、NMOSトランジスタ21のアクティブ領域22とPMOSトランジスタ41のアクティブ領域42とに差があること、シールドゲート61が設けられていること以外は、基本的に従来の回路構成と同じレイアウトとなっている。
Therefore, there is a difference between the gate width (W) of the
次に、ソース、ドレイン長(X)依存による単体MOSFETの能力変動(オン電流Ionとしきい値電圧Vthとの関係)の実験結果を図2および図3によって説明する。図2は、NMOSトランジスタを示し、図3はPMOSトランジスタを示す。 Next, FIG. 2 and FIG. 3 are used to explain the experimental results of the capability variation (relation between the on-current Ion and the threshold voltage Vth) of the single MOSFET depending on the source and drain length (X). FIG. 2 shows an NMOS transistor, and FIG. 3 shows a PMOS transistor.
図2および図3に示すように、アクティブ領域端からゲート電極端までのソース、ドレイン長X=0.24μmとX=2μmで比較した。X=2μmから0.24μmに小さくなると、NMOSトランジスタではオン電流(Ion)が17%低下した。一方、PMOSFETでは、X=2μmから0.24μmに小さくなるとオン電流(Ion)が8%上昇した。この結果からもわかるように、NMOSトランジスタはソース、ドレイン長(X)が長くなる方向にレイアウトすることがトランジスタ能力の向上に好ましく、PMOSトランジスタはソース、ドレイン長(X)が短くなる方向にレイアウトすることがトランジスタ能力の向上に好ましいことがわかる。このようにレイアウトにすることで、NMOSトランジスタはストレス緩和された状態に、PMOSトランジスタはストレス強化された状態になるため、移動度が上昇して、どちらも電流能力が従来よりも約10%大きくなり、結果としてデバイスの動作スピードが速くなる。 As shown in FIGS. 2 and 3, the comparison was made with the source and drain lengths X = 0.24 μm and X = 2 μm from the active region end to the gate electrode end. When X = 2 μm was reduced to 0.24 μm, the on-current (Ion) of the NMOS transistor was reduced by 17%. On the other hand, in the PMOSFET, when X = 2 μm is reduced to 0.24 μm, the on-current (Ion) is increased by 8%. As can be seen from this result, it is preferable for the NMOS transistor to be laid out in the direction in which the source and drain lengths (X) become longer in order to improve the transistor performance, and the PMOS transistor is laid out in the direction in which the source and drain lengths (X) become shorter. It can be seen that it is preferable to improve the transistor capability. With this layout, the NMOS transistor is in a stress-relieved state and the PMOS transistor is in a stress-strengthened state, so that the mobility is increased, and the current capability of both is about 10% larger than the conventional one. As a result, the operation speed of the device is increased.
次に、NMOSトランジスタにおける、ソース、ドレイン長:X=0.23μmからX=10μmの範囲におけるしきい値電圧Vthの変化を図4に示し、X=0.23μmからX=10μmの範囲におけるオン電流Ionの変化を図5に示す。また、PMOSトランジスタにおける、ソース、ドレイン長:X=0.23μmからX=10μmの範囲におけるしきい値電圧Vthの変化を図6に示し、X=0.23μmからX=10μmの範囲におけるオン電流Ionの変化を図7に示す。ここで、X=10μmは、STI(Shallow Trench Isolation)のストレスの影響が無くなる大きさであり、X=0.23μmは90nm世代のデザインルールにおいて起こりうるX依存性(STIストレスによるMOSFET特性変動)の代表値であり、90nm世代のデザインルールでの最小値である。 Next, FIG. 4 shows changes in the threshold voltage Vth in the NMOS transistor in the range of source and drain lengths: X = 0.23 μm to X = 10 μm, and ON in the range of X = 0.23 μm to X = 10 μm. The change of the current Ion is shown in FIG. FIG. 6 shows the change of the threshold voltage Vth in the range of the source and drain lengths: X = 0.23 μm to X = 10 μm in the PMOS transistor, and the on-current in the range of X = 0.23 μm to X = 10 μm. The change of Ion is shown in FIG. Here, X = 10 μm is a size that eliminates the influence of STI (Shallow Trench Isolation) stress, and X = 0.23 μm is an X dependency that can occur in the 90 nm generation design rule (fluctuation in MOSFET characteristics due to STI stress). The minimum value in the 90 nm generation design rule.
図4〜図7に示すように、ソース、ドレイン長X=10μmからX=0.23μmに向けて短くしていくと、NMOSトランジスタでは、しきい値電圧Vthが35mV上昇し、オン電流Ionは18%低下した。PMOSトランジスタでは、しきい値電圧Vthが33mV上昇し、オン電流Ionは12%低下した。また、世代が進む(Xの値がさらに小さくなる)と、変動量はさらに大きくなる。さらに、Xが小さいほど、ストレスの影響は大きくなり、MOSトランジスタの特性変動量もXが小さくなるほど顕著になる。 As shown in FIGS. 4 to 7, when the source / drain length X is reduced from 10 μm toward X = 0.23 μm, the threshold voltage Vth increases by 35 mV in the NMOS transistor, and the on-current Ion is It decreased by 18%. In the PMOS transistor, the threshold voltage Vth increased by 33 mV, and the on-current Ion decreased by 12%. In addition, as the generation progresses (the value of X becomes further smaller), the variation amount becomes larger. Furthermore, the smaller X is, the greater the influence of stress is, and the characteristic variation amount of the MOS transistor becomes more prominent as X is smaller.
上記実施例1では、NMOSトランジスタ21のアクティブ領域22を、トランジスタのゲート長方向(行方向)に一つのアクティブ領域で形成することで、上記アクティブ領域22は、各NMOSトランジスタ21の行方向におけるアクティブ領域端からゲート端までの長さXがデザインルールの最大長に形成されることになる。したがって、NMOSトランジスタ21の電流能力を向上させることが可能になる。また、上記PMOSトランジスタ41のアクティブ領域42を、それぞれPMOSトランジスタ41毎に形成することで、上記各PMOSトランジスタ41の行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。したがって、PMOSトランジスタ41の電流能力を向上させることが可能になる。
In the first embodiment, the active region 22 of the
また、第1半導体装置は、NMOSトランジスタ21の配列においてフリップフロップ回路5間にシールドゲート61が設けられていることから、フリップフロップ回路5間の電荷輸送が起こらないので、シールドゲート61間に独立したフリップフロップ回路を構成することができる。
In the first semiconductor device, since the
次に、本発明の第2半導体装置に係る一実施例を、図8の平面レイアウト図によって説明する。図8では、一例として、SRAMメモリーセル内のフリップフロップ回路の基本的なレイアウトを示す。 Next, an embodiment of the second semiconductor device according to the present invention will be described with reference to the plan layout diagram of FIG. FIG. 8 shows a basic layout of the flip-flop circuit in the SRAM memory cell as an example.
図8に示すように、ドレイン電圧(Vdd)の電源線11およびソース電圧(Vss)のグランド線12は、複数のNMOSトランジスタ(NMOSFET)21および複数のPMOSトランジスタ(PMOSFET)41を挟んで行方向(x方向)に配設されていている。
As shown in FIG. 8, the
また、上記電源線11およびグランド線12の間に設けられている複数のNMOSトランジスタ(NMOSFET)21および複数のPMOSトランジスタ(PMOSFET)41は、上記NMOSトランジスタ21の配列が上記電源線11側にそって、上記PMOSトランジスタ41の配列が上記グランド線12側にそって配列されている。
In addition, a plurality of NMOS transistors (NMOSFET) 21 and a plurality of PMOS transistors (PMOSFET) 41 provided between the
上記NMOSトランジスタ21では、トランジスタのゲート長方向(行方向)に、二つのNMOSトランジスタ21を一組として、各組に一つのアクティブ領域22を有し、各組のアクティブ領域22間は分離されている。しかも上記アクティブ領域22は、行方向におけるアクティブ領域端からゲート端までの長さXがデザインルールの最大長に形成されている。また、行方向に配列されている一組のNMOSトランジスタは、そのNMOSトランジスタ21、21間のアクティブ領域22を共有している。
The
また、上記PMOSトランジスタ41のアクティブ領域42は、それぞれPMOSトランジスタ41毎に形成されている。したがって、上記PMOSトランジスタ41の各アクティブ領域42は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。
The active region 42 of the
そして、上記アクティブ領域22、42は、互いに、素子分離領域により電気的に分離されている。この素子分離領域は、例えばSTI(Shallow Trench Isolation)構造に形成されている。 The active regions 22 and 42 are electrically isolated from each other by an element isolation region. This element isolation region is formed, for example, in an STI (Shallow Trench Isolation) structure.
また、各NMOSトランジスタのゲート電極23および各PMOSトランジスタのゲート電極43は列方向(y方向)に配置されている。y方向に配列されたゲート電極23、43は、1本のゲート電極で形成されている。ここでは各ゲート電極23、43のゲート幅(W)の長さの比を1対2にレイアウトしている。
The
そして、フリップフロップ回路5は、二つの隣接するNMOSトランジスタ21と二つの隣接するPMOSトランジスタ42とで構成されている。グランド線12に近い図面上側にNMOSトランジスタ21の配列を、電源線11に近い図面下側にPMOSトランジスタ41の配列を配置させている。そして、上記フリップフロップ回路5は行(x)方向に複数が配置されている。
The flip-
一つのフリップフロップ回路5においては、アクティブ領域22、42上に2本のゲート電極23a、23bおよび2本のゲート電極43a、43bがレイアウトされ、上記ゲート電源23a、43aは1本のゲート電極で構成され、上記ゲート電源23b、43bは1本のゲート電極で構成されている。ゲート電極43a、43b間における上記アクティブ領域22は、隣接するNMOSトランジスタ21の共有となっており、グランド線12が接続されている。また、ゲート電極23a、23b間における上記独立したアクティブ領域42a、42bには共通の電源線11が接続されている。したがって、コンタクトに関してもPMOSトランジスタ41側は左右のトランジスタ毎にソース、ドレインの取り出しを行い、電源線11からの電源供給も各々のソース領域に配線される。さらに、ゲート電極23a、23b間およびゲート電極43a、43b間の外側の一方に位置するアクティブ領域22、42には取り出し部24a、44aが設けられ、その取り出し部24a、44a同士が接続されているとともに反対側に位置するゲート電極23b、43bと接続されている。同様に、ゲート電極23a、23b間およびゲート電極43a、43b間の外側の他方に位置するアクティブ領域22、42には取り出し部24b、44bが設けられ、その取り出し部24b、44b同士が接続されているとともに反対側に位置するゲート電極23a、43aと接続されている。このように、フリップフロップ回路5が構成されている。
In one flip-
なお、1個のフリップフロップ回路5内に2個のPMOSトランジスタ41ごとにアクティブ領域42を持つため、ゲート電極43a、43b間のスペース内にSTI分離が入ることになる。よって、NMOSトランジスタの形成領域よりも若干ゲート間スペースが広がる形状となる。
Since one flip-
したがって、NMOSトランジスタ21のゲート電極23のゲート幅(W)とPMOSトランジスタ41のゲート電極43のゲート幅(W)に差があること、NMOSトランジスタ21のアクティブ領域22とPMOSトランジスタ41のアクティブ領域42とに差があること以外は、基本的に従来の回路構成と同じレイアウトとなっている。
Therefore, there is a difference between the gate width (W) of the
上記実施例2では、行方向に配列されているNMOSトランジスタ21は、二つのNMOSトランジスタ21を一組として、各組に一つのアクティブ領域22を有し、各組のアクティブ領域22間は分離されていて、このNMOSトランジスタ21のアクティブ領域22は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていることから、素子分離にSTI構造を採用してセル面積の縮小化を図っても、NMOSトランジスタ21の電流能力(オン電流Ion)低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、複数のPMOSトランジスタ41はそれぞれのPMOSトランジスタ41ごとにアクティブ領域42を有し、PMOSトランジスタ41のアクティブ領域42は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されているため、PMOSトランジスタ41の電流能力(オン電流Ion)を向上することができるという利点がある。したがって、動作速度の向上が図れる。また、二つのNMOSトランジスタ21を一組として、各組に一つのアクティブ領域22を有し、各組のアクティブ領域22間は分離されていることから、NMOSトランジスタ21の各組間において電荷輸送は起こらないので、各組ごとに独立した回路、例えばフリップフロップ回路5を構成することができる。
In the second embodiment, the
また、第2半導体装置2は、第1半導体装置1のようにシールドゲートは設けていないので、ノイズの影響を受けにくい構造となる。
Further, unlike the
上記半導体装置1,2では、製造プロセスを変更することなくレイアウト設計の変更だけで単体トランジスタとして、NMOSトランジスタ21ではおよそ17%、PMOSトランジスタ41ではおよそ8%の電流能力を向上させることが可能であり、フリップフロップ回路5としては約10%の電流能力の向上が可能となる。また、上記フリップフロップ回路5をSRAMのフリップフロップに適用することにより、メモリーのアクセス高速化に寄与することができる。
In the
本発明の半導体装置は、NMOSトランジスタとPMOSトランジスタで構成される各種集積回路装置、特にはSRAMに適用することが好適である。 The semiconductor device of the present invention is preferably applied to various integrated circuit devices composed of NMOS transistors and PMOS transistors, particularly SRAM.
1…半導体装置、21…NMOSトランジスタ、22,42…アクティブ領域、41…PMOSトランジスタ、61…シールドゲート
DESCRIPTION OF
Claims (13)
前記複数のNMOSトランジスタのアクティブ領域は前記トランジスタのゲート長方向に形成された一つにアクティブ領域からなり、
前記NMOSトランジスタの間にシールドゲートが設けられていて、
前記複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとに分離されたアクティブ領域を有する
ことを特徴とする半導体装置。 A semiconductor device in which a plurality of NMOS transistors are arranged in the gate length direction of the transistors, and a plurality of PMOS transistors are arranged in a row different from the row in which the NMOS transistors are arranged,
The active region of the plurality of NMOS transistors is composed of one active region formed in the gate length direction of the transistors,
A shield gate is provided between the NMOS transistors,
The semiconductor device, wherein the plurality of PMOS transistors have active regions separated for each PMOS transistor.
ことを特徴とする請求項1記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the NMOS transistors arranged in the row direction include two NMOS transistors as a set, and the shield gate is disposed between the sets.
ことを特徴とする請求項1記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the active region of the NMOS transistor is formed such that a length from an active region end to a gate end in the row direction is a maximum length of a design rule.
ことを特徴とする請求項1記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the active region of the PMOS transistor is formed such that a length from an active region end to a gate end in the row direction is a minimum length of a design rule.
ことを特徴とする請求項1記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the NMOS transistors arranged in the row direction share an active region between the two NMOS transistors by setting two adjacent NMOS transistors as a set. .
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the PMOS transistors arranged in the row direction have source and drain contacts for each PMOS transistor.
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein a flip-flop circuit is configured by the two adjacent NMOS transistors and the two adjacent PMOS transistors.
ことを特徴とする請求項7記載の半導体装置。 The semiconductor device according to claim 7, wherein the shield gate is provided between the flip-flop circuits in the arrangement of the NMOS transistors arranged in the row direction.
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein each active region is separated by shallow trench isolation.
前記行方向に配列されている前記NMOSトランジスタは、二つのNMOSトランジスタを一組として、各組に一つのアクティブ領域を有し、前記各組のアクティブ領域間は分離されていて、
前記複数のPMOSトランジスタはそれぞれのPMOSトランジスタごとにアクティブ領域を有し、
前記NMOSトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていて、
前記PMOSトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されている
ことを特徴とする半導体装置。 A semiconductor device in which a plurality of NMOS transistors are arranged in the gate length direction of the transistors, and a plurality of PMOS transistors are arranged in a row different from the row in which the NMOS transistors are arranged,
The NMOS transistors arranged in the row direction have two NMOS transistors as one set, each set has one active region, and the active regions of each set are separated,
The plurality of PMOS transistors have an active region for each PMOS transistor,
The active region of the NMOS transistor is formed such that the length from the active region end to the gate end in the row direction is the maximum length of the design rule,
The active region of the PMOS transistor is formed such that the length from the active region end to the gate end in the row direction is the minimum length of the design rule.
ことを特徴とする請求項10記載の半導体装置。 The semiconductor device according to claim 10, wherein the PMOS transistors arranged in the row direction have source and drain contacts for each PMOS transistor.
ことを特徴とする請求項10記載の半導体装置。 The semiconductor device according to claim 10, wherein a flip-flop circuit is configured by two adjacent NMOS transistors of the NMOS transistors and two adjacent PMOS transistors of the PMOS transistors.
ことを特徴とする請求項10記載の半導体装置。
The semiconductor device according to claim 10, wherein each active region is separated by shallow trench isolation.
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JP2005017625A JP2006210453A (en) | 2005-01-26 | 2005-01-26 | Semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009065035A (en) * | 2007-09-07 | 2009-03-26 | Nec Electronics Corp | Semiconductor device |
US8338864B2 (en) | 2007-12-14 | 2012-12-25 | Fujitsu Limited | Semiconductor device |
CN115130422A (en) * | 2022-05-24 | 2022-09-30 | 清华大学 | Automatic construction method and device of standard unit, terminal and storage medium |
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- 2005-01-26 JP JP2005017625A patent/JP2006210453A/en active Pending
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