JP2006201757A - 単一の階調データから複数のサブピクセルを駆動させる装置及び方法 - Google Patents

Abstract

【課題】本発明は一つのピクセルのための単一の階調データから複数のサブピクセルが駆動されることができる表示装置のソースライン電圧を発生させる方法を提供することにある。
【解決手段】本発明はピクセルの第１サブピクセルのための階調データの伝送を受ける段階、前記階調データから前記第１サブピクセルのための第１ソースライン電圧を発生させる段階、及び前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧を発生させる段階を含む。従って、本発明は複数のサブピクセルを最小化されたデータ伝送率とデータバスの個数に駆動するのでデータ伝送率及び/またはデータバスは電力消費及びＥＭＩを最小化することができる。
【選択図】図３

Description

本発明はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のような表示装置に関し、特に、最小化された電力消費とＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）のためにサブピクセルのうちの一つに対する階調データから複数のサブピクセルを駆動する表示装置に関する。

ＬＣＤのようなパネル表示を広い視野角で見るとき、画面に表示されたイメージ色相は光の分散に起因して鮮明に見えない。そのような光の分散を解決するための一つの方法として２−ＴＦＴ方法が挙げられる。

図１は第１サブピクセル１０２と第２サブピクセル１０３を含む２−ＴＦＴピクセル１００を示す。

第１サブピクセル１０２は第１貯蔵キャパシター（Ｃｓｔ−ａ）として表現される第１サブピクセル電極、及び第１貯蔵キャパシター（Ｃｓｔ−ａ）とアースノードとの間に連結された液晶キャパシター（Ｃｌｃ−ａ）に連結されたドレインを有する第１ＴＦＴ（ＭＮＡ）を含む。第２サブピクセル１０４は第２貯蔵キャパシターとして表現される第２サブピクセル電極、及び第２貯蔵キャパシター（Ｃｓｔ−ｂ）とアースノードとの間に連結された第２液晶キャパシター（Ｃｌｃ−ｂ）に連結されたドレインを有する第２ＴＦＴ（ＭＮＢ）を含む。

第１及び第２貯蔵キャパシター（Ｃｓｔ−ａ、Ｃｓｔ−ｂ）はカップリングノード（Ｃｓｔ）に互いに連結されている。第１ＴＦＴ（ＭＮＡ）は第１ゲートライン（Ｇａｔｅ−ａ）に連結されたゲートを有し、第２ＴＦＴ（ＭＮＢ）は第２ゲートライン（Ｇａｔｅ−ｂ）に連結されたゲートを有する。 第１及び第２ＴＦＴ（ＭＮＡ、ＭＮＢ）はソースライン１０６に連結されたソースを有する。

２−ＴＦＴピクセル１００で階調データを表示するために、それぞれの貯蔵キャパシター（Ｃｓｔ−ａ、Ｃｓｔ−ｂ）とそれぞれの液晶キャパシター（Ｃｌｃ−ａ、Ｃｌｃ−ｂ）との間に図２の輝度曲線に従って、各電圧（ΔＶ）がバイアスされるようにすることが望ましい。

図２に示すように、２−ＴＦＴピクセル１００に表示される任意の階調データに対して、第１電圧（ΔＶ１）が第１貯蔵キャパシター（Ｃｓｔ−ａ）と第１液晶キャパシター（Ｃｌｃ−ａ）との間にバイアスされることが望ましく、第１電圧（ΔＶ１）より低い第２電圧（ΔＶ２）が第２貯蔵キャパシター（Ｃｓｔ−ｂ）と第２液晶キャパシター（Ｃｌｃ−ｂ）との間にバイアスされることが望ましい。

２−ＴＦＴピクセル１００が動作する間、第１ゲートライン（Ｇａｔｅ―ａ）は第１ＴＦＴ（ＭＮＡ）がターンオンされるように活性化され（このとき第２ＴＦＴ（ＭＮＢ）はターンオフされる）第１貯蔵キャパシター（Ｃｓｔ−ａ）と第１液晶キャパシター（Ｃｌａ−ａ）をソースライン１０６のそれぞれの第１電圧（ΔＶ１）でバイアスする反面、カップリングノード（Ｃｓｔ）はＶＣＯＭ電圧（例えば、２−ＴＦＴピクセル１００を有する表示がパネルの共通電極の電圧）でバイアスされる。

その後、第２ゲートライン（Ｇａｔｅ―ｂ）は第２ＴＦＴ（ＭＮＢ）がターンオンされるように活性化され（このとき第１ＴＦＴ（ＭＮＶ）はターンオンされる）第２貯蔵キャパシター（Ｃｓｔ−ｂ）と第２液晶キャパシター（Ｃｌｃ−ｂ）をソースライン１０６のそれぞれの第２電圧（ΔＶ２）でバイアスする反面、カップリングノード（Ｃｓｔ）はＶＣＯＭ電圧でバイアスされる。

それぞれ異なるバイアスに起因して、第１サブピクセル１０２は第１輝度を示し、第２サブピクセル１０４は第１輝度と異なる第２輝度を示す。図２に示すように、２−ＴＦＴピクセル１００は第１サブピクセル１０２と第２サブピクセル１０４からそれぞれ示された第１及び第２輝度の平均である図２の点線で表示される平均輝度曲線１０８を示す。

従来技術である２−ＴＦＴ方法に従う場合、複数のサブピクセル（１０２、１０４）を駆動させるための一つのラインの時間周期の間、２つの電圧（Δ１、Δ２）は、それぞれ独立的に、タイミングコントローラーから、ソースライン１０６を２つの電圧Δ１、Δ２で駆動させるためのソースドライバまで伝送される。

これはデータ伝送率及び/またはデータバスの個数を２倍に増加させ、結局、電力消費とＥＭＩを増加させる。従って、２−ＴＦＴピクセル１００の複数のサブピクセル１０２、１０４を最小化されたデータ伝送率とデータバスの個数で駆動させるための方法が要求される。

本発明の目的は、一つのピクセルのための単一の階調データから複数のサブピクセルが駆動されることができる表示装置のソースライン電圧を発生させる方法を提供することにある。

本発明の目的は、一つのピクセルのための単一の階調データから複数のサブピクセルが駆動されることができる表示装置のソースドライバを提供することにある。

本発明の目的は、一つのピクセルのための単一の階調データから複数のサブピクセルが駆動されることができる表示装置を提供することにある。

前述した目的を達成するために、本発明の一実施例によるソースライン電圧生成方法は、ピクセルの第１サブピクセルのための階調データの伝送を受ける段階、前記階調データから前記第１サブピクセルのための第１ソースライン電圧を発生させる段階、及び前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのためのソースライン電圧を発生させる段階を含む。

前記ソースライン電圧生成方法は、前記階調データ及び第１輝度曲線から前記第１ソースライン電圧を発生させる段階、及び前記第１サブピクセルの階調データと第２輝度曲線から前記第２ソースライン電圧を発生させる段階をさらに含むことができる。

前記第１ソースライン電圧を発生させる段階は前記第１輝度曲線から前記階調データの少なくとも一つのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側ビットによってＤ/Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器のための第１のハイ及びロー基準電圧を選択する段階、及び前記Ｄ/Ａ変換器で前記選択された第１のハイ及びロー基準電圧を用いて前記階調データの少なくとも一つのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側ビットをデジタル値からアナログ値に変換する段階を含むことができる。

前記第２ソースライン電圧を発生させる段階は、前記第２輝度曲線から前記階調データの少なくとも一つのＭＳＢ側ビットによりＤ/Ａ変換器のための第２のハイ及びロー基準電圧を選択する段階、及び前記Ｄ/Ａ変換器で前記選択された第１のハイ及びロー基準電圧を用いて前記階調データの少なくとも一つのＬＳＢ側ビットをデジタル値からアナログ値に変換する段階を含むことができる。

前述した目的を達成するために、本発明の一実施例による表示装置のソースドライバは、ピクセルの第１サブピクセルのための階調データの伝送を受けて貯蔵するための貯蔵装置、及び前記階調データから前記第１サブピクセルのための第１ソースライン電圧と前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧を発生させるためのソースライン電圧発生器を含む。

前述した目的を達成するために、本発明の一実施例による表示装置は、複数個のゲートラインとソースラインを有する表示パネル、前記ゲートラインのスキャン信号を発生させるためのゲートドライバ、及び前記ソースラインのソースライン電圧を発生させるためのソースドライバを含み、前記それぞれのソースドライバはピクセルの第１サブピクセルのための階調データの伝送を受けて貯蔵するための貯蔵装置、及び前記階調データから前記第１サブピクセルのための第１ソースライン電圧と第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧を発生させるためのソースライン電圧発生器を含む。

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。

図３は本発明の一実施例による一つのサブピクセルのための単一階調データから複数のサブピクセルを駆動させるための構成要素を含む表示装置２００のブロック図である。

表示装置は改善された広い視野角のための複数のサブピクセルを有するピクセルのアレイを備える表示パネル２０２を含む。図３は第１サブピクセル２０４と第２サブピクセル２０６を有する一つのピクセル２０５の例を示す。

第１サブピクセル２０４は第１貯蔵キャパシターと第１液晶（ＬＣ−ａ）として表現された第１サブピクセル電極に連結されたドレインを有する第１ＴＦＴ（ＭＮＡ）を含む。第２サブピクセル２０６は第２貯蔵キャパシター（Ｃｓｔ−ｂ）と第２液晶（ＬＣ−ｂ）として表現された第２サブピクセル電極に連結されたドレインを有する第２ＴＦＴ（ＭＮＢ）を含む。それぞれの貯蔵キャパシター（Ｃｓｔ−ａ、Ｃｓｔ−ｂ）及び液晶（ＬＣ−ａ、ＬＣ−ｂ）の他のノードは図３の実施例で示されるようにアースされている。

第１ＴＦＴ（ＭＮＡ）は第１ゲートライン（ＧＮ）に連結されたゲートを有し、第２ＴＦＴ（ＭＮＢ）は第２ゲートライン（ＧＮ＋１）に連結されたゲートを有する。第１及び第２ＴＦＴ（ＭＮＡ、ＭＮＢ）はソースライン２０８に連結されたソースを有する。表示装置２００は、順次に、表示パネル２０２に関するゲートライン（Ｇ１、Ｇ２、．．．、ＧＮ、ＧＮ＋１等）上の各シグナルを活性化させるゲートドライバ２１０を含む。

また、表示装置２００はソースドライバブロック２１２を含む。大きい表示パネル２０２に対して、ソースドライバブロック２１２は複数個のソースドライバ２１４、２１６、２１８を含む。それぞれのソースドライバ２１４、２１６、２１８は表示パネル２０２内のそれぞれのソースラインを駆動させる。

図４は本発明の一実施例による例示的なソースドライバ２１４の構成を示すブロック図である。

ソースドライバ２１４は第１ラッチ２２２、及びＭＳＢ側部分２２６とＬＳＮ側部分２２８を貯蔵するための第２ラッチ２２４を含む。ソースドライバ２１４はまたＳ−発生器２３０、基準電圧発生器２３２、Ｄ/Ａ変換器２３４及び出力バッファ２３６を含む。

図５は本発明の一実施例による図４の基準電圧発生器２３２を示すブロック図である。

基準電圧発生器２３２は上位Ａ/Ｂ選択器２４２、下位Ａ/Ｂ選択器２４４、上下位選択器２４６及びＶＨ−ＶＬ選択器２４８を含む。

基準電圧発生器２３２は複数個のガンマ基準電圧（ＶＵＨ、ＶＵＭ１、ＶＵＭ２、ＶＵＭ１’、 ＶＵＭ２’、ＶＵＬ、ＶＬＨ、ＶＬＭ１、ＶＬＭ２、ＶＬＭ１’、ＶＬＭ２’及びＶＬＬ）の入力を受ける。前記ガンマ基準電圧は図６及び図７に示されたように第１及び第２サブピクセルに対する複数の輝度曲線で定義される。

上位ガンマ基準電圧（ＶＵＨ、ＶＵＭ１、ＶＵＭ２、ＶＵＭ１’、 ＶＵＭ２’及びＶＵＬ）は第１サブピクセル２０４に対する第２輝度曲線２５２及び第２サブピクセル２０６に対する第２輝度曲線２５４から定義される。極性信号（ＰＯＬ）が正極性を示すとき、 第１輝度曲線２５２はそれぞれの階調データに対して第１貯蔵キャパシター（Ｃｓｔ−ａ）及び第１液晶（ＬＣ−ａ）を横断する望ましい電圧を示す曲線である。

極性信号（ＰＯＬ）が正極性を示すとき、第２輝度曲線２５４はそれぞれの階調データに対して第２貯蔵キャパシター（Ｃｓｔ−ｂ）及び第２液晶（ＬＣ−ｂ）を横断する望ましい電圧を示す曲線である。

下位ガンマ基準電圧（ＶＬＨ、ＶＬＭ１、ＶＬＭ２、ＶＬＭ１’、 ＶＬＭ２’及びＶＬＬ）は第１サブピクセル２０４に対する第３輝度曲線２５６及び第２サブピクセル２０６に対する第４輝度曲線１５から定義される。極性信号（ＰＯＬ）が負極性を示すとき、第３輝度曲線２５６はそれぞれの階調データに対して第１貯蔵キパシター（Ｃｓｔ−ａ）及び第１液晶（ＬＣ−ａ）を横断する望ましい電圧を示す曲線である。

極性信号（ＰＯＬ）が負極性を示すとき、第４輝度曲線２５８はそれぞれの階調データに対して第２貯蔵キャパシター（Ｃｓｔ−ｂ）及び第２液晶（ＬＣ−ｂ）を横断する望ましい電圧を示す曲線である。

極性信号（ＰＯＬ）が正極性を示すとき、第１及び第２輝度曲線２５６、２５８に対する電圧は共通電圧（ＶＣＯＭ）の上側に配置される。極性信号（ＰＯＬ）が負極性を示すとき、第３及び第４輝度曲線２５６、２５８に対する電圧は共通電圧（ＶＣＯＭ）の下側に配置される。

サブピクセル（２０４、２０６）を駆動させる第１と第２、及び第３と第４電圧に対して、全体的なピクセル２０５によって示された輝度は極性信号（ＰＯＬ）が正極性のとき図６に点線で表現された第１平均輝度曲線２６２に沿い、極性信号（ＰＬＯ）が負極性のとき図７に点線で示された第２平均輝度曲線２６４に沿う。

図６に示すように、第１輝度曲線２５２に対して第１直線範囲Ｒ１は基準電圧ＶＵＨとＶＵＭ１との間に形成され、第２直線範囲Ｒ２は基準電圧ＶＵＭ１とＶＵＭ２との間に形成され、第３直線範囲Ｒ３は基準電圧ＶＵＭ２とＶＵＬとの間に形成される。また、第２輝度曲線２５４に対して第４直線範囲Ｒ４は基準電圧ＶＵＨとＶＵＭ１’との間に形成され、第５直線範囲Ｒ５は基準電圧ＶＵＭ１’とＶＵＭ２’との間に形成され、第６直線範囲Ｒ６は基準電圧 ＶＵＭ２’とＶＵＬとの間に形成される。

図７に示すように、第３輝度曲線２５６に対して第７直線範囲Ｒ７は基準電圧ＶＬＨとＶＬＭ１との間に形成され、第８直線範囲Ｒ８は基準電圧ＶＬＭ１とＶＬＭ２との間に形成され、第９直線範囲Ｒ９は基準電圧ＶＬＭ２とＶＬＬとの間に形成される。また、第４輝度曲線２５８に対して第１０直線範囲Ｒ１０は基準電圧ＶＬＨとＶＬＭ１’との間に形成され、第１１直線範囲Ｒ１１は基準電圧ＶＬＭ１’とＶＬＭ２’との間に形成され、第１２直線範囲Ｒ１２は基準電圧ＶＬＭ２’とＶＬＬとの間に形成される。

図８は本発明の一実施例により図５のＶＨ−ＶＬ選択器２４８の構成を示す回路図である。

ＶＨ−ＶＬ選択器２４８は上下位選択器２４６の出力で四つの基準電圧の入力を受ける。ＶＨ−ＶＬ選択器２４８は第１スイッチ対ＳＷ１１とＳＷ１２、第２スイッチ対ＳＷ２１とＳＷ２２、及び第３スイッチ対ＳＷ３１とＳＷ３２を含む３対のスイッチを含む。

スイッチ対のうちのいずれか一つが閉められるかは、選択信号（Ｓ１、Ｓ２、Ｓ３）のうちいずれかが活性化され、Ｄ/Ａ変換器２３４によって使用される高いＤＡＣ電圧（ＶＨ）と低いＤＡＣ電圧（ＶＬ）として基準電圧のうちどれがそれぞれ選択されるかによる。

図９は信号ＡＢＲ、ＰＯＬ、Ｓ１、Ｓ２及びＳ３によって基準電圧発生器２３２による出力であるハイＤＡＣ電圧（ＶＨ）とローＤＡＣ電圧（ＶＬ）を示す表である。

Ａ/Ｂ比率信号（ＡＢＲ）は第１及び第２サブピクセル２０４、２０６のうちどれが現在駆動されているかを示す。図４及び図５に示すように、ＡＢＲ信号がロジック‘０’の場合には上位Ａ/Ｂ選択器は上下位選択器２４６にＶＵＭ１とＶＵＭ２を出力し、下位Ａ/Ｂ選択器は上下位選択器２４６にＶＬＭ１とＶＬＭ２を出力する。

また、ＡＢＲ信号がロジック‘１’である場合には上位Ａ/Ｂ選択器は上下位選択器２４６にＶＵＭ１’とＶＵＭ２’を出力し、下位Ａ/Ｂ選択器は上下位選択器２４６にＶＬＭ１’とＶＬＭ２’を出力する。

上下位選択器２４６はＶＣＯＭ超過の電圧で駆動される基準電圧の第１集合とＶＣＯＭ未満の電圧で駆動される基準電圧の第２集合の入力を受ける。ＡＢＲ信号及びＰＯＬ信号がロジック‘０’の場合には上下位選択器２４６は四つの基準電圧（ＶＵＨ、ＶＵＭ１、ＶＵＭ２、ＶＵＬ）の第３集合を出力する。ＡＢＲ信号及びＰＯＬ信号がそれぞれロジック‘１’の場合には上下位選択器２４６は四つの基準電圧（ＶＬＨ、ＶＬＭ１’、ＶＬＨ２’、ＶＬＬ）の第４集合を出力する。

図８及び図９に示すように、ＶＨ−ＶＬ選択器２４８は上下位選択器２４６の出力である四つの基準電圧の集合の入力を受ける。

ＶＨ−ＶＬ選択器２４８は前記四つの基準電圧のうちの一つをＶＨに選択し、前記四つの基準電圧のうちの一つをＶＬとして選択する。これは図９のテーブルで示されたようにＳ１、Ｓ２及びＳ３のうちのどの一つがロジックハイ状態である‘１’で活性化されたかによって決定される。図６、８及び図９に示すように、ＶＨ−ＶＬ選択器２４８によって選択されるＶＨ及びＶＬは範囲Ｒ１からＲ１２のうちのいずれか一つに対する上下位区間になる。

図４及び図９に示すように、Ｓ１、Ｓ２及びＳ３信号のうちの一つは階調データ（Ｄ[Ｎ：１]）のＭＳＢ側の２ビット（ＭＳＢ[２]）によって活性化される。階調データ（Ｄ[Ｎ：１]）は第１ラッチ２２２にラッチされた後第２ラッチ２２４に伝送される。ＶＨ−ＶＬ選択器２４８によって選択されたＶＨ及びＶＬ電圧はＤ/Ａ変換器２３４によって使用される。

図９は線形電荷再分配Ｄ/Ａ変換器（linear charge redistribution Ｄ/Ａ converter）であるＤ/Ａ変換器２３４の一実施例を示す回路図である。

Ｄ/Ａ変換器２３４はＶＨに連結された第１スイッチＳ１及びＶＬに連結された第２スイッチを含む。スイッチＳ１及びＳ２の他の側には第１キャパシターＣ１に連結された第３スイッチＳ３が連結される。第４スイッチＳ４は第１キャパシターＣ１と第２キャパシターＣ２との間に連結される。第２キャパシターＣ２は初期化スイッチ（Ｓｉｎｉ）に連結される。第１及び第２キャパシターＣ１、Ｃ２は図９の実施例で示されたようにキャパシター（Ｃ）を有する。

ＶＬが、‘０’ボルトであり階調データ（Ｄ[Ｎ：１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−２]）が‘１１０１’であるとすると、線形電荷再分配Ｄ/Ａ変換器２３４の動作例は次のようである。

（１）まず、初期化スイッチは閉められ出力電圧（ＶＯ）を０ボルトに初期化する。次に、スイッチはターンオフされる。

（２）ＬＳＢ側から一番目の‘１’は第１及び第２スイッチ（Ｓ１、Ｓ２）を調節するためのデータとして使用される。第３スイッチ（Ｓ３）はターンオンされ、前記データに起因して第２スイッチ（Ｓ２）がターンオフされる反面第１スイッチＳ１はターンオンされる。次に、第３スイッチ（Ｓ３）はターンオフされ、第４スイッチ（Ｓ４）はターンオンされる。従って、ＶＯ＝ＶＨ/２になる。

（３）ＬＳＢ側から二番目の‘０’は第１及び第２スイッチ（Ｓ１、Ｓ２）を調節するためのデータとして使用される。第４スイッチ（Ｓ４）はターンオフされ、第３スイッチ（Ｓ３）はターンオンされ、前記データに起因して第２スイッチ（Ｓ２）はターンオンされる反面第１スイッチＳ１はターンオフされる。次に、第３スイッチ（Ｓ３）はターンオフされ、第４スイッチ（Ｓ４）はターンオンされる。従って、ＶＯ＝ＶＨ/４になる。

（４）ＬＳＢ側から三番目の‘１’は、第１及び第２スイッチ（Ｓ１、Ｓ２）を調節するためのデータとして使用される。第４スイッチ（Ｓ４）はターンオフされ、第３スイッチ（Ｓ３）はターンオンされ、前記データに起因して第２スイッチ（Ｓ２）がターンオフされる反面第１スイッチＳ１はターンオンされる。次に、第３スイッチ（Ｓ３）はターンオフされ、第４スイッチ（Ｓ４）はターンオンされる。従って、ＶＯ＝５ＶＨ/８になる。

（５）ＬＳＢ側から四番目の‘１’は 第１及び第２スイッチ（Ｓ１、Ｓ２）を調節するためのデータとして使用される。第４スイッチ（Ｓ４）はターンオフされ、第３スイッチ（Ｓ３）はターンオンされ、前記データに起因して第２スイッチ（Ｓ２）がターンオフされる反面第１スイッチＳ１はターンオンされ。次に、第３スイッチ（Ｓ３）はターンオフされ、第４スイッチ（Ｓ４）はターンオンされる。従って、ＶＯ＝１３ＶＨ/１６になる。

このような方式で階調データ（Ｄ[Ｎ：１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−２]）は出力電圧（ＶＯ）をＶＨとＶＬとの間の値で決定する。ＭＳＢ側部分（ＭＳＢ[２]）はＶＨとＶＬ値を決定する。ＭＳＢ側部分（ＭＳＢ[２]）とＬＳＢ側部分（ＬＳＢ[Ｎ−２]）は第１及び第２ラッチ２２２、２２４によってラッチされる階調データを構成する。

Ｄ/Ａ変換器２３４の出力であるアナログ電圧（ＶＯ）は出力バッファ２３６に出力され、前記アナログ電圧（ＶＯ）はピクセル２０５に対するソースライン２０８を駆動させるために使用される。

図１１は図４のソースドライバ２１４が作動する間の信号を示すタイミング図である。

第１時間周期（Ｐ１）の間、ＰＯＬ信号とＡＢＲ信号は第１サブピクセル２０４に対する第１輝度曲線２５２にＫ−１階調データ（Ｄ[Ｎ：１]）を入力するためにそれぞれロジックハイ状態‘１’になる。

第１時間周期（Ｐ１）の間、基準電圧発生器２３２はＫ−１階調データ（Ｄ[Ｎ：１]）のＭＳＢ側部分（ＭＳＢ[２]）によって、第１輝度曲線２５２の三つの範囲Ｒ１、Ｒ２及びＲ３のうちの一つを定義するためのＶＨとＶＬを選択する。

Ｄ/Ａ変換器２３４は前記ＶＨとＶＬを用いて出力電圧（ＶＯ）とＫ−１階調データ（Ｄ[Ｎ−１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−１]）を発生させる。前記出力電圧（ＶＯ）は第２時間周期（Ｐ２）の間、第１サブピクセル２０４を駆動させるためのソースライン２０８を駆動させるために使用される。

第２時間周期（Ｐ２）の間、ＰＯＬ信号をロジックハイ状態‘１’を維持しており、ＡＢＲ信号はロジックロー状態‘０’に変換される。従って、第２時間周期（Ｐ２）の間、基準電圧発生器２３２はＫ−１階調データ（Ｄ[Ｎ：１]）のＭＳＢ側部分（ＭＳＢ[２]）によって、第２輝度曲線２５５の三つの範囲Ｒ４、Ｒ５及びＲ６のうちの一つを定義するためのＶＨとＶＬを選択する。

Ｄ/Ａ変換器２３４はＶＨとＶＬを用いて出力電圧（ＶＯ）とＫ−１階調データ（Ｄ[Ｎ：１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−２]を発生させる。前記出力電圧（ＶＯ）は第３時間周期Ｐ３の間、第２サブピクセル２０６を駆動させるためのソースライン２０８を駆動させるために使用される。

第３時間周期（Ｐ３）の間、ＰＯＬ信号はロジックロー状態‘０’に変換され、ＡＢＲ信号はロジックハイ状態‘１’に変換される。従って、第３時間周期（Ｐ３）の間、基準電圧発生器２３２はＫ階調データ（Ｄ[Ｎ：１]）のＭＳＢ側部分（ＭＳＢ[２]）によって、第３輝度曲線２５６の三つの範囲Ｒ７、Ｒ８及びＲ９のうちの一つを定義するためのＶＨとＶＬを選択する。

Ｄ/Ａ変換器２３４はＶＨとＶＬを用いて出力電圧（ＶＯ）とＫ階調データ（Ｄ[Ｎ：１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−２]を発生させる。前記出力電圧（ＶＯ）は第４時間周期Ｐ４の間、第１サブピクセル２０４を駆動させるためのソースライン２０８を駆動させるために使用される。

第４時間周期（Ｐ４）の間、ＰＯＬ信号はロジックロー状態‘０’を維持しており、ＡＢＲ信号はロジックロー状態‘０’に変換される。従って、第４時間周期（Ｐ４）の間、基準電圧発生器２３２はＫ階調データ（Ｄ[Ｎ：１]）のＭＳＢ側部分（ＭＳＢ[２]）によって、第４輝度曲線２５６の三つの範囲Ｒ１０、Ｒ１１及びＲ１２のうちの一つを定義するためのＶＨとＶＬを選択する。

Ｄ/Ａ変換器２３４はＶＨとＶＬを用いて出力電圧（ＶＯ）とＫ階調データ（Ｄ[Ｎ：１]）のＬＳＢ側部分（ＬＳＢ[Ｎ−２]を発生させる。前記出力電圧（ＶＯ）は第５時間周期（Ｐ５）の間、第２サブピクセル２０６を駆動させるためのソースライン２０８を駆動させるために使用される。

前記動作はそれぞれの第１、第２、第３及び第４輝度曲線２５２、２５４、２５６、２５８によって出力電圧（ＶＯ）を発生させるために反復される。このような方式で、一つの階調データ（Ｄ[Ｎ：１]）は２つのサブピクセル２０４、２０６を駆動させるためのそれぞれの出力電圧ＶＯを発生させるために使用される。周期Ｐ１及びＰ２はＫ−１階調データのための一つのライン時間の間を意味し、周期Ｐ３及びＰ４はＫ階調データのための他の一つのライン時間の間を意味する。

従って、２つのサブピクセル２０４、２０６を駆動させるための各出力電圧（ＶＯ）は対応する一つの階調データを伝送するための一つのライン時間の間発生される。結局、データ伝送率/及びまたはデータバスは電力消費及びＥＭＩを最小化するためのソースドライバ２１４のために最小化される。

前述されたのは一実施例に過ぎず、これに限定されてはいけない。例えば、本発明はＬＣＤに関して叙述したが、本発明は表示装置のいかなる種類でも一般化できる発明である。また、本発明で提示した各構成要素及び範囲は一つの例に過ぎない。

図１１のＡＢＲ信号のデューティサイクルは第１及び第２液晶（ＬＣ−ａ、ＬＣ−ｂ）領域の比率によって変化されることもできる。例えば、万一、第１液晶（ＬＣ−ａ）の領域が第２液晶（ＬＣ―ｂ）の領域より大きいと、第１サブピクセル２０４を駆動させる出力電圧（ＶＯ）を発生させるためのそれぞれの時間周期Ｐ１及びＰ３は第２サブピクセル２０６を駆動させるための一つの時間周期Ｐ２及びＰ４より長くなることがあり得る。

本発明はサブピクセルのうちの一つに対する階調データから複数のサブピクセルを駆動する表示装置に関し、結局、複数のサブピクセルを最小化されたデータ伝送率とデータバスの個数で駆動するのでデータ伝送率及びデータバスは電力消費及びＥＭＩを最小化することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。

従来技術による２つのサブピクセルを有する一つのピクセルを示す例示的な回路図である。 図１の２つのサブピクセルを駆動させるための輝度曲線を示すグラフである。 本発明の一つの実施例による、一つのサブピクセルに対する単一の階調データから複数のサブピクセルを駆動させるための表示装置の構成を示すブロック図である。 本発明の一つの実施例による、図３のソースドライバを示すブロック図である。 本発明の一つの実施例による、図４の基準電圧発生器を示すブロック図である。 本発明の一つの実施例による、図５の基準電圧発生器に使用される上位及び下位ガンマ基準電圧輝度曲線を示すグラフである。 本発明の一つの実施例による、図５の基準電圧発生器に使用される上位及び下位ガンマ基準電圧輝度曲線を示すグラフである。 本発明の一つの実施例による、図５のＶＨ−ＶＬ選択器の構成を示す回路図である。 本発明の一つの実施例による、図４の基準電圧発生器によって発生されるＶＨとＶＬ値を示す図表である。 本発明の一つの実施例による、図４及び図８のＤ/Ａ変換器の構成を示す回路図である。 本発明の一つの実施例による、図４のソースドライバが動作する間の信号のタイミング図である。

符号の説明

１０２、２０４ 第１サブピクセル
１０４、２０６ 第２サブピクセル
２００ 表示装置
２０２ 表示パネル
２１０ ゲートドライバ
２１４、２１６、２１８ ソースドライバ
２２２ ラッチ
２３４ Ｄ/Ａ変換器
２３６ 出力バッファ
２４８ ＶＨ−ＶＬ選択器

Claims (30)

1. ピクセルの第１サブピクセルのための階調データの伝送を受ける段階と、
   前記階調データから前記第１サブピクセルのための第１ソースライン電圧を発生させる段階と、
   前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧を発生させる段階と、
   を含むことを特徴とする表示装置のソースライン電圧生成方法。
2. 前記ソースライン電圧生成方法は、
   前記階調データ及び第１輝度曲線から前記第１ソースライン電圧を発生させる段階と、
   前記第１サブピクセルの階調データと第２輝度曲線から前記第２ソースライン電圧を発生させる段階と、をさらに含むことを特徴とする請求項１記載の表示装置のソースライン電圧生成方法。
3. 前記第１ソースライン電圧を発生させる段階は、
   前記第１輝度曲線から前記階調データの少なくとも一つのＭＳＢ側ビットによってＤ/Ａ変換器のための第１のハイ及びロー基準電圧を選択する段階と、
   前記Ｄ/Ａ変換器で前記選択された第１のハイ及びロー基準電圧を用いて前記階調データの少なくとも一つのＬＳＢ側ビットをデジタル値からアナログ値に変換する段階と、を含むことを特徴とする請求項２記載の表示装置のソースライン電圧生成方法。
4. 前記第２ソースライン電圧を発生させる段階は、
   前記第２輝度曲線から前記階調データの少なくとも一つのＭＳＢ側ビットによってＤ/Ａ変換器のための第２のハイ及びロー基準電圧を選択する段階と、
   前記Ｄ/Ａ変換器で前記選択された第１のハイ及びロー基準電圧を用いて前記階調データの少なくとも一つのＬＳＢ側ビットをデジタル値からアナログ値に変換する段階と、を含むことを特徴とする表示装置のソースライン電圧生成方法。
5. 前記Ｄ/Ａ変換器は、線形であることを特徴とする請求項３記載の表示装置のソースライン電圧生成方法。
6. 前記第１及び第２輝度曲線は、両方とも上位ガンマ基準電圧のためのものであるか、両方とも下位ガンマ基準電圧のためのものであることを特徴とする請求項２記載の表示装置のソースライン電圧生成方法。
7. 前記第１及び第２輝度曲線は、前記サブピクセルに対する極性信号が正極性で駆動されるとき前記上位ガンマ基準電圧のためのものであり、前記サブピクセルに対する極性信号が負極性で駆動されるとき前記下位ガンマ基準電圧のためのものであることを特徴とする請求項６記載の表示装置のソースライン電圧生成方法。
8. 前記上位及び下位ガンマ基準電圧のための前記輝度曲線は第１及び第２ソースライン電圧の連続的な集合を発生させるために交互に使用されることを特徴とする請求項６記載の表示装置のソースライン電圧生成方法。
9. 前記表示装置のソースライン電圧生成方法は、一つのラインの時間の間、前記第１及び第２ソースライン電圧を発生させる段階をさらに含むことを特徴とする請求項１記載の表示装置のソースライン電圧生成方法。
10. ピクセルの第１サブピクセルのための階調データの伝送を受けて貯蔵するための貯蔵装置と、
    前記階調データから前記第１サブピクセルのための第１ソースライン電圧と、前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧とを発生させるためのソースライン電圧発生器と、
    を含むことを特徴とする表示装置のソースドライバ。
11. 前記ソースライン電圧発生器は、前記階調データと第１輝度曲線から前記第１ソースライン電圧を発生させ、前記第１サブピクセルの前記階調データと第２輝度曲線から前記第２ソースライン電圧を発生させることを特徴とする請求項１０記載の表示装置のソースドライバ。
12. 前記ソースライン電圧発生器は、
    Ｄ/Ａ変換器と、
    前記第１及び第２輝度曲線から、前記階調データの少なくとも一つのＭＳＢ側ビットによって、前記Ｄ/Ａ変換器のために第１のハイ及びロー基準電圧と第２のハイ及びロー基準電圧を選択するための基準電圧発生器と、を含み、
    前記Ｄ/Ａ変換器は前記選択された第１のハイ及びロー基準電圧で前記階調データの少なくとも一つのＬＳＢ側ビットを変換して前記第１ソースライン電圧を発生させ、前記選択された第２のハイ及びロー基準電圧で前記第２ソースライン電圧を発生させることを特徴とする請求項１１記載の表示装置のソースドライバ。
13. 前記基準電圧発生器は、
    どのサブピクセルが駆動されるかによって前記輝度曲線から基準電圧の各集合をそれぞれ選択するＡ/Ｂ選択器と、
    どの極性が指示されるかによって前記Ａ/Ｂ選択器から基準電圧の各集合のうちいずれか一つを選択するための上下位選択器と、
    前記階調データの少なくとも一つのＭＳＢ側ビットから発生された選択信号によって前記選択された基準電圧の集合からハイ及びロー基準電圧を選択するためのＶＨ−ＶＬ選択器と、を含むことを特徴とする請求項１２記載の表示装置のソースドライバ。
14. 前記Ｄ/Ａ変換器は、線形であることを特徴とする請求項１２記載の表示装置のソースドライバ。
15. 前記Ｄ/Ａ変換器は、電荷再分配Ｄ/Ａ変換器であることを特徴とする請求項１２記載の表示装置のソースドライバ。
16. 前記第１及び第２輝度曲線は、両方とも上位ガンマ基準電圧のためのものであるか、両方とも下位ガンマ基準電圧のためのものであることを特徴とする請求項１１記載の表示装置のソースドライバ。
17. 前記第１及び第２輝度曲線は、サブピクセルに対する極性信号が正極性で駆動されるときには前記上位ガンマ基準電圧のためのものであり、前記サブピクセルに対する極性信号が負極性で駆動されるときには前記下位ガンマ基準電圧のためのものであることを特徴とする請求項１６記載の表示装置のソースドライバ。
18. 前記上下位ガンマ基準電圧のための前記輝度曲線は、第１及び第２ソースライン電圧の連続的な集合を発生させるために交互に使用されることを特徴とする請求項１６記載の表示装置のソースドライバ。
19. 前記ソースライン電圧発生器は、一つのライン時間の間、前記第１及び第２ソースライン電圧を発生させることを特徴とする請求項１０記載の表示装置のソースドライバ。
20. 複数個のゲートラインとソースラインを有する表示パネルと、
    前記ゲートラインのスキャン信号を発生させるためのゲートドライバと、
    前記ソースラインのソースライン電圧を発生させるためのソースドライバと、
    を含み、
    前記それぞれのソースドライバは、
    ピクセルの第１サブピクセルのための階調データの伝送を受けて貯蔵するための貯蔵装置と、
    前記階調データから前記第１サブピクセルのための第１ソースライン電圧と前記第１サブピクセルの前記階調データから前記ピクセルの第２サブピクセルのための第２ソースライン電圧を発生させるためのソースライン電圧発生器と、を含むことを特徴とする表示装置。
21. 前記ソースライン電圧発生器は、前記階調データと第１輝度曲線から前記第１ソースライン電圧を発生させ、前記第１サブピクセルの前記階調データと第２輝度曲線から前記第２ソースライン電圧を発生させることを特徴とする請求項２０記載の表示装置。
22. 前記ソースライン電圧発生器は、
    Ｄ/Ａ変換器と、
    前記第１及び第２輝度曲線から前記階調データの少なくとも一つのＭＳＢ側ビットによって前記Ｄ/Ａ変換器のために第１のハイ及びロー基準電圧と第２のハイ及びロー基準電圧を選択するための基準電圧発生器と、を含み、
    前記Ｄ/Ａ変換器は前記選択された第１のハイ及びロー基準電圧で前記階調データの少なくとも一つのＬＳＢ側ビットを変換して前記第１ソースライン電圧を発生させ、前記選択された第２のハイ及びロー基準電圧で前記第２ソースライン電圧を発生させることを特徴とする請求項２１記載の表示装置。
23. 前記基準電圧発生器は、
    どのサブピクセルが駆動されるかによって前記輝度曲線から基準電圧の各集合をそれぞれ選択するＡ/Ｂ選択器と、
    どの極性が指示されるかによって前記Ａ/Ｂ選択器から基準電圧の各集合のうちの一つを選択するための上下位選択器と、
    前記階調データの少なくとも一つのＭＳＢ側ビットから発生された選択信号によって前記選択された基準電圧の集合からハイ及びロー基準電圧を選択するためのＶＨ−ＶＬ選択器と、を含むことを特徴とする請求項１２記載の表示装置。
24. 前記Ｄ/Ａ変換器は、線形であることを特徴とする請求項２２記載の表示装置。
25. 前記Ｄ/Ａ変換器は、電荷再分配Ｄ/Ａ変換器であることを特徴とする請求項２２記載の表示装置。
26. 前記第１及び第２輝度曲線は、両方とも上位ガンマ基準電圧のためのものであるか、両方とも下位ガンマ基準電圧のためのものであることを特徴とする請求項２１記載の表示装置。
27. 前記第１及び第２輝度曲線は、サブピクセルに対する極性信号が正極性で駆動されるときには前記上位ガンマ基準電圧のためのものであり、前記サブピクセルに対する極性信号が負極性で駆動されるときには前記下位ガンマ基準電圧のためのものであることを特徴とする請求項２６記載の表示装置。
28. 前記上位及び下位ガンマ基準電圧のための前記輝度曲線は、第１及び第２ソースライン電圧の連続的な集合を発生させるために交互に使用されることを特徴とする請求項２６記載の表示装置。
29. 前記表示パネルは、液晶表示装置であることを特徴とする請求項２０記載の表示装置。
30. 前記ソースライン電圧発生器は、一つのラインの時間の間、前記第１及び第２ソースライン電圧を発生させることを特徴とする請求項２０記載の表示装置。
    

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