KR20090113043A - 데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동방법 - Google Patents

데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동방법 Download PDF

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Abstract

데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동 방법이 개시된다.
본 발명의 데이터 변조 방법은, n비트의 데이터 신호로부터 상위 m비트를 갖는 제1 데이터와 하위 (n-m)비트 데이터를 분리하는 단계; 및 상기 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 단계를 포함한다.
따라서, 본 발명은 정극성 감마 전압과 부극성 감마 전압 사이의 차이를 이용하여 프레임 레이트 변조함으로써, 프레임 수가 종래에 비해 적어도 절반 이하로 줄어들어 프레임 노이즈를 현저히 줄일 수 있다.
액정표시장치, 프레임 레이트 제어, FRC, 공통전압, 노이즈

Description

데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동 방법{Data modulation method, liquid crystal display device having the same and driving method thereof}
본 발명은 데이터 변조에 관한 것으로서, 특히 비트 확장을 위한 데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동 방법에 관한 것이다.
정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시 장치가 활발히 개발되고 있다. 표시 장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이 중에서, 액정표시장치는 경박 단소, 저 소비 전력 및 풀 컬러 동영상 구현과 같은 장점이 있어, 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다.
액정표시장치는 액정 패널 상의 액정셀들의 광 투과율을 조절함으로써 비디오신호에 해당하는 영상을 표시한다.
도 1은 종래의 액정표시장치를 개략적으로 도시한 블록도이고, 도 2는 도 1의 액정 패널을 회로적으로 도시한 도면이며, 도 3은 도 1의 데이터 드라이버를 상세하게 도시한 블록도이다.
도 1에 도시된 바와 같이, 종래의 액정표시장치는, 매트릭스 형태로 배열된 다수의 화소들을 갖는 액정 패널(9)과, 상기 액정 패널(9)에 스캔 신호를 공급하는 게이트 드라이버(3)와, 감마 전압을 발생하는 감마 발생부(7)와, 화상을 구성하는 R, G, B 데이터 신호에 상응하는 상기 감마 전압을 반영한 데이터 전압을 상기 액정 패널(9)에 공급하는 데이터 드라이버(5)와, 상기 액정 패널(9)로 공급하기 위한 공통 전압(Vcom)을 생성하는 공통전압 발생부(8)와, 상기 게이트 드라이버(3)와 상기 데이터 드라이버(5)를 제어하기 위한 제어 신호를 생성하는 타이밍 콘트롤러(1)를 포함한다.
상기 액정 패널(9)은 다양한 모드에 따라 구조가 상이하다. 도 1에 도시된 상기 액정 패널은 IPS(In-Plane Switching) 모드이다.
도 2에 도시된 바와 같이, 상기 액정 패널(9)은 다수의 게이트 라인(G1 내지 Gn)과 다수의 데이터 라인(D1 내지 Dm)이 교차 배열된다. 상기 게이트 라인(G1 내지 Gn)과 상기 데이터 라인(D1 내지 Dm)의 교차에 의해 화소(P)가 정의된다. 상기 화소(P)에는 상기 게이트 라인(G1 내지 Gn)과 상기 데이터 라인(D1 내지 Dm)에 연결된 박막트랜지스터(TFT)와 상기 박막트랜지스터(TFT)에 연결된 화소전극(미도시)이 형성된다. 상기 각 게이트 라인(G1 내지 Gn)과 평행하게 다수의 공통라인(VL1 내지 VLn)이 배열된다.
상기 화소전극에는 데이터 전압이 공급되고 상기 공통라인(VL1 내지 VLn)에는 공통 전압(Vcom)이 공급된다. 상기 화소전극과 상기 공통라인(VL1 내지 VLn) 사이에는 상기 데이터 전압과 상기 공통 전압(Vcom)의 차이에 해당하는 전위차가 발생한다. 상기 전위차에 의해 상기 화소 전극과 상기 공통라인(VL1 내지 VLn) 사이에는 존재하는 액정들이 구동하게 된다. 이러한 경우, 상기 액정들에 액정셀(Clc)이 형성된다. 도면에는 도시되지 않았지만, 상기 화소에 공급된 데이터 전압이 한 프레임 동안 유지되도록 하기 위한 스토리지 캐패시턴스가 상기 게이트 라인(G1 내지 Gn)과 상기 화소전극 사이에 형성될 수 있다.
상기 타이밍 콘트롤러(1)는 외부의 비디오 카드 등으로부터 입력되는 영상 데이터 및 동기신호를 이용하여 상기 액정 패널(9)을 구동시키기 위한 제어신호를 생성한다. 상기 제어신호는 상기 게이트 드라이버(3)를 제어하는 제1 제어신호와 상기 데이터 드라이버(5)를 제어하는 제2 제어신호를 포함한다. 상기 제1 제어신호는 GSC(Gate shift Clock), GSP(Gate Start Pulse), GOE(Gate Output Enable) 등을 갖는다, 상기 제2 제어신호는 SSC(Source Shift Clock), SSP(Source Start Pulse), SOE(Source Output Enable), POL 등을 갖는다.
상기 게이트 드라이버(3)는 상기 타이밍 콘트롤러(1)로부터 공급된 제1 제어신호에 응답하여 스캔 신호를 액정 패널의 각 게이트 라인(G1 내지 Gn)에 순차적으로 공급한다. 이에 따라, 상기 액정 패널(9)의 각 게이트 라인(G1 내지 Gn)은 순차적으로 활성화된다. 즉, 상기 각 게이트 라인(G1 내지 Gn) 상에 연결된 각 박막트랜지스터(TFT)가 턴-온되어 상기 박막트랜지스터(TFT)를 경유하여 신호가 지나갈 수 있다.
이에 따라, 상기 데이터 드라이버(5)로부터 공급된 데이터 전압이 상기 활성화된 게이트 라인 상에 연결된 박막트랜지스터를 경유하여 화소전극으로 공급된다.
상기 데이터 드라이버(5)는 도 3에 도시된 바와 같이, 데이터 래치부(13), 시프트 레지스터(12), 라인 래치부(14), 디지털-아날로그 변환부(16) 및 출력 버퍼부(17) 등과 같은 다양한 구성요소들로 구성된다.
상기 데이터 래치부(13)는 상기 타이밍 콘트롤러(1)로부터 공급된 n bit의 R, G, B 데이터 신호를 화소 단위로 래치한다. 상기 시프트 레지스터(12)는 SSP가 인가되는 경우 SSC에 동기하여 상기 데이터 래치부(13)에 래치된 R, G, B 데이터 신호를 라인 래치부(14)에 래치하기 위한 래치 인에이블 신호를 순차적으로 발생한다. 이와 같이 순차적으로 발생된 래치 인에이블 신호에 따라 상기 데이터 래치부(13)에 래치된 R, G, B 데이터 신호가 상기 라인 래치부(14)에 순차적으로 래치된다.
상기 라인 래치부(14)는 설정된 채널 수에 상응하는 데이터 신호를 래치할 수 있다. 도 3의 상기 라인 래치부(14)는 192개의 채널 수에 대응된 데이터 신호를 래치할 수 있다.
상기 디지털-아날로그 변환부(16)는 상기 라인 래치부(14)에 래치된 R, G, B 데이터 신호를 상기 감마 발생부(7)로부터 공급된 감마 전압에 상응하는 R, G, B 데이터 전압으로 변환한다. 상기 디지털-아날로그 변환부(16)는 POL에 따라 상기 감마 발생부(7)로부터 공급된 정극성(+) 감마 전압 또는 부극성(-) 감마 전압 중 어느 하나를 참조할 수 있다.
상기 출력 버퍼부(17)는 SOE에 의해 상기 R, G, B 데이터 전압을 각 채널(OUT1 내지 OUT192)로 출력한다. 상기 각 채널은 상기 액정 패널(9)의 각 데이터 라인에 대응된다.
한편, 상기 데이터 드라이버(5)는 상기 타이밍 콘트롤러(1)로 공급된 n 비트의 R, G, B 데이터 신호를 처리할 수 있다.
하지만, 최근에는 프레임 레이트 제어(frame rate control) 방식을 이용하여 데이터 드라이버(5)에서 n 비트 이하의 R, G, B 데이터 신호를 타이밍 콘트롤러로부터 공급받아 n 비트 R, G, B 데이터 신호로 처리할 수 있는 액정표시장치가 개발되고 있다. 이에 따라, 데이터 드라이버(5)의 제품 단가를 줄일 수 있다.
예를 들어, 외부의 그래픽 카드에서 타이밍 콘트롤러(1)로 8비트의 R, G, B 데이터 신호가 공급되는 경우, 상기 타이밍 콘트롤러(1)에서 상위 6비트의 R, G, B 데이터와 하위 2비트의 R, G, B 데이터를 분리하고, 상위 6비트의 R, G, B 데이터를 바탕으로 프레임 레이트 제어 신호를 생성한다.
따라서, 데이터 드라이버(5)는 타이밍 콘트롤러(1)에서 상위 6비트의 R, G, B 데이터를 받아 도 3에 도시된 구성에 의해 처리하고 프레임 레이트 제어 신호에 따라 프레임 처리를 수행하여 8비트의 R, G, B 데이터 신호로 복원할 수 있다. 이때, 8비트의 R, G, B 데이터 신호로 복원되기 위해서는 6비트의 상위 R, G, B 데이터 및 이보다 1계조 높은 6비트의 상위 R, G, B 데이터가 중 어느 하나 또는 반복적으로 4 프레임 동안 처리되어야 한다. 4프레임 동안, '6비트의 상위 R, G, B 데 이터가 세번 처리되고 1계조 높은(실질적으로는 4계조 높은) 6비트의 상위 R, G, B 데이터가 한번 처리되는 경우, 사람 눈에는 '01'의 데이터로 인식되고, 6비트의 상위 R, G, B 데이터와 1계조 높은 6비트의 R, G, B 데이터가 각각 2번씩 처리되는 경우, '10'으로 인식되며, 6비트의 상위 R, G, B 데이터가 한번 처리되고 1계조 높은 6비트의 상위 R, G, B 데이터가 세 번 처리되는 경우, '11'로 인식될 수 있다.
만일 데이터 드라이버(5)는 6비트 처리 능력을 갖는데 반해, 타이밍 콘트롤러(1)로 10비트의 R, G, B 데이터가 공급되는 경우, 타이밍 콘트롤러(1)는 상위 6비트의 R, G, B 데이터 신호와 하위 4비트의 R, G, B 데이터 신호를 분리하고 상위 6비트의 R, G, B 데이터를 바탕으로 프레임 레이트 제어 신호를 생성한다. 따라서, 데이터 드라이버(5)는 상위 6비트의 R, G, B 데이터를 프레임 레이트 제어 신호에 따라 프레임 처리를 수행하여 10비트의 R, G, B 데이터 신호로 복원할 수 있다. 이때, 10비트의 R, G, B 데이터 신호로 복원되기 위해서는 6비트의 상위 R, G, B 데이터 및 이보다 1계조 높은 6비트의 상위 R, G, B 데이터 중 어느 하나를 이용하여 반복적으로 16 프레임 동안 처리되어야 한다.
따라서, 복원된 8비트의 R, G, B 데이터 신호는 4 프레임 동안 반복적으로 인버전되고, 복원된 10비트의 R, G, B 데이터 신호는 16 프레임 동안 반복적으로 인버전된다.
도 4에 도시한 바와 같이, 종래의 프레임 레이트 제어 방식에서는 상위 6비트 R, G, B 데이터의 1계조 사이에 4 프레임 처리하여 3개의 계조가 추가될 수 있다.
도 4에서 N는 상위 6비트 R, G, B 데이터의 계조를 나타낸다. 따라서, N이 1계조인 경우, 4계조(N*4)와 8계조((N+1)*4) 사이에 최대 3개의 계조가 추가될 수 있다.
따라서, 현재의 프레임 레이트 제어 방식에서는 Vcom을 기준으로 4 프레임 동안 2개의 계조 밖에 사용할 수 없으므로, 이 2개의 계조를 프레임마다 번갈아 달리 출력하여 두 계조 사이에 3개의 계조를 표현할 수 있다.
이와 같은 종래의 프레임 레이트 제어 방식에서는 비트수를 확장될 수록 프레임 수가 2m(m은 하위 비트수)으로 현저히 증가하게 되어, 결국 프레임(또는 디더링) 노이즈가 발생되는 문제가 있다.
따라서, 본 발명은 프레임 제어 방식을 달리하여 프레임 노이즈를 줄이고 비트 수를 확장할 수 있는 데이터 변조 방법, 이를 구비한 액정표시장치 및 그 구동 방법을 제공함에 그 목적이 있다.
본 발명의 제1 실시예에 따르면, 데이터 변조 방법은, n비트의 데이터 신호로부터 상위 m비트를 갖는 제1 데이터와 하위 (n-m)비트 데이터를 분리하는 단계; 및 상기 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 단계를 포함한다.
본 발명의 제2 실시예에 따르면, 하나의 게이트 라인, 기수번째 데이터 라인 및 우수번째 데이터 라인에 의해 화소가 정의되고, 상기 화소는 상기 게이트 라인과 상기 기수번째 데이터 라인에 연결된 제1 박막트랜지스터, 상기 게이트 라인과 상기 우수번째 데이터 라인에 연결된 제2 박막트랜지스터 및 상기 제1 및 제2 박막트랜지스터 사이에 배치된 액정셀을 포함하는 액정패널을 구동하는 액정표시장치의 구동 방법은, n비트의 데이터 신호로부터 분리된 상위 m비트를 갖는 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 단계; 및 상기 정극성 데이터에 상응하는 정극성 데이터 전압과 상기 부극성 데이터에 상응하는 부극성 데이터 전압을 상기 기수번째 데이터 라인과 상기 우수번째 데이터 라인에 프레임별로 교대로 공급하는 단계를 포함한다.
본 발명의 제3 실시예에 따르면, 액정표시장치는, 하나의 게이트 라인, 기수번째 데이터 라인 및 우수번째 데이터 라인에 의해 화소가 정의되고, 상기 화소는 상기 게이트 라인과 상기 기수번째 데이터 라인에 연결된 제1 박막트랜지스터, 상기 게이트 라인과 상기 우수번째 데이터 라인에 연결된 제2 박막트랜지스터 및 상기 제1 및 제2 박막트랜지스터 사이에 배치된 액정셀을 포함하는 액정패널; n비트의 데이터 신호로부터 분리된 상위 m비트를 갖는 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 타이밍 콘트롤러; 및 상기 정극성 데이터에 상응하는 정극성 데이터 전압과 상기 부극성 데이터에 상응하는 부극성 데이터 전압을 상기 기수번째 데이 터 라인과 상기 우수번째 데이터 라인에 프레임별로 교대로 공급하는 데이터 드라이버를 포함한다.
본 발명은 프레임 레이트 제어에 따라 계조를 표현함으로써, 데이터 드라이버의 처리 비트수를 줄일 수 있으므로, 데이터 드라이버의 제품 단가를 절감할 수 있다.
본 발명은 공통전압을 사용하지 않는 대신 정극성 감마 전압과 부극성 감마 전압 사이의 차이를 이용하여 프레임 레이트 변조함으로써, 프레임 수가 종래에 비해 적어도 절반 이하로 줄어들어 프레임 노이즈를 현저히 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 5는 본 발명의 제1 실시예에 따른 프레임 레이트 제어 방식을 개념적으로 설명한 도면이다.
본 발명의 제1 실시예는 공통전압(Vcom)을 사용하지 않는 액정표시장치에 적용될 수 있다.
본 발명의 제1 실시예는 정극성 감마 곡선과 부극성 감마 곡선이 서로 대칭되는 것으로 한정한다.
도 5에 도시한 바와 같이, 8비트의 R, G, B 데이터 신호 각각에서 상위 6비트 데이터의 제1 및 제2 계조(N*4, (N+1)*4) 사이에 3개의 계조(N*4+1, N*4+2, N*4+3, 이하 "제1 추가 계조, 제2 추가 계조 및 제3 추가 계조"라 함)를 추가할 수 있다. 상위 6비트의 데이터는 데이터 드라이버에서 처리될 수 있다.
상기 제1 계조(N*4)는 상위 6비트 데이터를 정극성과 부극성으로 처리하여 정극성 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)과 부극성 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V) 사이의 차이값(0.4V)으로 결정될 수 있다. 정극성 상위 6비트 데이터(P2)의 비트값과 부극성 상위 6비트 데이터(P1)의 비트값은 동일할 수 있다. 하지만, 정극성 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)과 부극성 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V)은 상이할 수 있다.
예를 들어, 상위 6비트 데이터가 '000001'인 경우, 정극성 상위 6비트 데이터(P2)와 부극성 상위 6비트 데이터(P1) 또한 '000001'이다. '
제2 계조((N+1)*4)는 상위 6비트 데이터를 정극성과 부극성으로 처리하여 정극성 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V)과 부극성 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V) 사이의 차이값(0.6V)으로 결정될 수 있다. 정극성 상위 6비트 데이터(P4)의 비트값과 부극성 상위 6비트 데이터(P3)의 비트값은 동일할 수 있다. 하지만, 정극성 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V)과 부극성 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V)은 상이할 수 있다.
예를 들어, 상위 6비트 데이터가 '000010'인 경우, 정극성 상위 6비트 데이터(P4)와 부극성 상위 6비트 데이터(P3) 또한 '000010'이다. '
여기서, 각 아날로그 데이터 전압은 정극성 감마 곡선에 따라 생성된 정극성 감마 전압들과 부극성 감마 곡선에 따라 생성된 부극성 감마 전압들일 수 있다.
제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3) 중에서, 제2 추가 계조(N*4+2)는 제1 계조(N*4)와 제2 계조((N+1)*4)를 이용하여 직접 결정될 수 있다. 즉, 제2 추가 계조(N*4+2)는 제1 계조(N*4)의 정극성 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)과 제2 계조((N+1)*4)의 부극성 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V) 사이의 차이값(0.5V)으로 결정될 수 있다.
도 5에 도시되지 않았지만, 본 발명의 제1 실시예는 정극성 감마 곡선과 부극성 감마 곡선이 서로 대칭되므로, 제2 추가 계조(N*4+2)는 제1 계조(N*4)의 부극성 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V)과 제2 계조((N+1)*4)의 정극성 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V) 사이의 차이값(0.5V)으로 결정될 수도 있다.
제1 추가 계조(N*4+1)는 제1 계조(N*4)와 제2 추가 계조(N*4+2) 사이에서 프레임 레이트 변조(또는 디더링이라 함)에 의해 산출되고, 제3 추가 계조(N*4+3)는 제2 추가 계조(N*4+2)와 제2 계조((N+1)*4) 사이에서 프레임 레이트 변조에 의해 산출될 수 있다.
예를 들어, 제1 추가 계조(N*4+1)는 제1 프레임에 제1 계조(N*4)가 출력되고 제2 프레임에 제2 추가 계조(N*4+2)가 출력되어 얻어질 수 있다. 제3 추가 계조(N*4+3)는 제1 프레임에 제2 추가 계조(N*4+2)가 출력되고 제2 프레임에 제2 계조((N+1)*4)가 출력되어 얻어질 수 있다.
따라서, 본 발명의 제1 실시예에 따르면, 제1 계조(N*4)와 제2 계조((N+1)*4) 사이의 3개의 계조, 즉 제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3) 중 제2 추가 계조(N*4+2)는 제1 계조(N*4)와 제2 계조((N+1)*4)를 이용하여 결정되는 실제 데이터이다. 그러므로, 제1 및 제3 추가 계조(N*4+1, N*4+3)만 제1 계조(N*4)와 제2 추가 계조(N*4+2) 그리고 제2 추가 계조(N*4+2)와 제2 계조((N+1)*4)를 프레임 레이트 변조하여 산출하면 되므로, 2개의 프레임에 의해 제1 및 제3 추가 계조(N*4+1, N*4+3)가 산출될 수 있다. 종래에 4개의 프레임에 의해 상위 6비트의 두 계조 사이에 3개의 추가 계조를 산출하는 것에 비해 프레임 수가 반으로 줄게 되어, 프레임 노이즈(또는 디더링) 노이즈가 현저히 줄어들 수 있다.
한편, 10비트의 데이터 신호이고 데이터 드라이버에서 6비트 데이터만 처리되는 경우, 제1 계조(N*4)와 제2 추가 계조(N*4+2) 사이에 4개의 추가 계조가 프레임 레이트 변조에 의해 산출되고, 제2 추가 계조(N*4+2)와 제2 계조((N+1)*4) 사이에 4개의 추가 계조가 프레임 레이트 변조에 의해 산출될 수 있다. 이러한 경우, 총 8개의 추가 계조가 산출되어야 하는데, 이들 추가 계조를 산출하기 위해서는 8개의 프레임이 사용될 수 있다. 이 또는 종래의 16개의 프레임을 사용하는 것이 비해 반으로 줄게 되어, 프레임 노이즈(또는 디더링) 노이즈가 현저히 줄어들 수 있다.
도 6은 본 발명의 제1 실시예에 따른 프레임 레이트 제어 방식의 알고리즘을 도시한 도면이다.
도 6에서, 상위 6비트 데이터의 각 계조(N*4, (N+1)*4)와 각 계조를 이용하 여 결정된 제2 추가 계조(N*4+2)는 디더링에 관계없이 얻어진 고정 전압이고, 이들 고정 전압을 이용하여 프레임 레이트 변조에 의해 디더링값(N*4+1, N*4+3 등)이 얻어질 수 있다.
도6에 도시한 바와 같이, 데이터 드라이버가 6비트 데이터를 처리할 때, 2비트 확장하는 경우, 즉 외부의 그래픽 카드에서 8비트 데이터 신호가 입력되는 경우에는 2개의 프레임(2FRC)에 의해 디더링값들이 얻어지고, 4비트 확장하는 경우, 즉 외부의 그래픽 카드에서 10비트 데이터 신호가 입력되는 경우에는 8개의 프레임(*FRC)에 의해 디더링값들이 얻어질 수 있다.
본 발명의 제1 실시예에 의해 종래에 비해 프레임 개수를 반으로 줄여, 프레임 노이즈를 현저히 줄일 수 있다.
도 7은 본 발명의 제2 실시예에 따른 프레임 레이트 제어 방식을 개념적으로 설명한 도면이다.
본 발명의 제2 실시예는 공통전압(Vcom)을 사용하지 않는 액정표시장치에 적용될 수 있다.
본 발명의 제2 실시예는 정극성 감마 곡선과 부극성 감마 곡선이 서로 비대칭되는 것으로 한정한다. 이때, 정극성 감마 곡선과 부극성 감마 곡선은 그 기울기의 비가 1: 3 또는 3: 1일 수 있다. 예를 들어, 정극성 감마 곡선의 기울기는 부극성 감마 곡선의 기울기의 3배일 수 있다. 또는 부극성 감마 곡선의 기울기는 정극성 감마 곡선의 기울기의 3배일 수 있다.
도 7은 부극성 감마 곡선의 기울기가 정극성 감마 곡선의 기울기의 3배 큰 것을 도시한 것이다.
도 7에 도시한 바와 같이, 8비트의 R, G, B 데이터 신호 각각에서 상위 6비트 데이터의 제1 및 제2 계조(N*4, (N+1)*4) 사이에 3개의 계조(N*4+1, N*4+2, N*4+3, 이하 "제1 추가 계조, 제2 추가 계조 및 제3 추가 계조"라 함)를 추가할 수 있다. 상위 6비트의 데이터는 데이터 드라이버에서 처리될 수 있다.
상기 제1 계조(N*4)는 상위 6비트 데이터를 정극성과 부극성으로 처리하여 정극성 상위 6비트 데이터(Q2)에 상응하는 아날로그 데이터 전압(2.5V)과 부극성 상위 6비트 데이터(Q1)에 상응하는 아날로그 데이터 전압(2.1V) 사이의 차이값(0.4V)으로 결정될 수 있다. 정극성 상위 6비트 데이터(Q2)의 비트값과 부극성 상위 6비트 데이터(Q1)의 비트값은 동일할 수 있다. 하지만, 정극성 상위 6비트 데이터(Q2)에 상응하는 아날로그 데이터 전압(2.5V)과 부극성 상위 6비트 데이터(Q1)에 상응하는 아날로그 데이터 전압(2.1V)은 상이할 수 있다.
예를 들어, 상위 6비트 데이터가 '000001'인 경우, 정극성 상위 6비트 데이터(Q2)와 부극성 상위 6비트 데이터(Q1) 또한 '000001'이다. '
제2 계조((N+1)*4)는 상위 6비트 데이터를 정극성과 부극성으로 처리하여 정극성 상위 6비트 데이터(Q4)에 상응하는 아날로그 데이터 전압(2.6V)과 부극성 상위 6비트 데이터(Q3)에 상응하는 아날로그 데이터 전압(1.8V) 사이의 차이값(0.8V)으로 결정될 수 있다. 정극성 상위 6비트 데이터(Q4)의 비트값과 부극성 상위 6비트 데이터(Q3)의 비트값은 동일할 수 있다. 하지만, 정극성 상위 6비트 데이터(Q4)에 상응하는 아날로그 데이터 전압(2.6V)과 부극성 상위 6비트 데이터(Q3)에 상응 하는 아날로그 데이터 전압(1.8V)은 상이할 수 있다.
예를 들어, 상위 6비트 데이터가 '000010'인 경우, 정극성 상위 6비트 데이터(Q4)와 부극성 상위 6비트 데이터(Q3) 또한 '000010'이다.
여기서, 각 아날로그 데이터 전압은 정극성 감마 곡선에 따라 생성된 정극성 감마 전압들과 부극성 감마 곡선에 따라 생성된 부극성 감마 전압들일 수 있다.
제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3) 중에서, 제1 및 3 추가 계조(N*4+1, N*4+3)는 제1 계조(N*4)와 제2 계조((N+1)*4)를 이용하여 직접 결정될 수 있다. 즉, 제1 추가 계조(N*4+1)는 제1 계조(N*4)의 부극성 상위 6비트 데이터(Q1)에 상응하는 아날로그 데이터 전압(2.1V)과 제2 계조((N+1)*4)의 정극성 상위 6비트 데이터(Q4)에 상응하는 아날로그 데이터 전압(2.6V) 사이의 차이값(0.5V)으로 결정될 수 있다. 제3 추가 계조(N*4+3)는 제1 계조(N*4)의 정극성 상위 6비트 데이터(Q2)에 상응하는 아날로그 데이터 전압(2.5V)과 제2 계조((N+1)*4)의 부극성 상위 6비트 데이터(Q3)에 상응하는 아날로그 데이터 전압(1.8V) 사이의 차이값(0.7V)으로 결정될 수 있다.
제2 추가 계조(N*4+2)는 제1 추가 계조(N*4+1)와 제3 추가 계조(N*4+3) 사이에서 프레임 레이트 변조에 의해 산출될 수 있다.
예를 들어, 제1 프레임에 제1 추가 계조(N*4+1)가 출력되고 제2 프레임에 제3 추가 계조(N*4+3)가 출력되어 얻어질 수 있다.
따라서, 본 발명의 제1 실시예에 따르면, 제1 계조(N*4)와 제2 계조((N+1)*4) 사이의 3개의 계조, 즉 제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3) 중 제1 및 제3 추가 계조(N*4+1, N*4+3)는 제1 계조(N*4)와 제2 계조((N+1)*4)를 이용하여 결정되는 실제 데이터이다. 그러므로, 제2 추가 계조(N*4+2)만 제1 추가 계조(N*4+1)와 제3 추가 계조(N*4+3)를 프레임 레이트 변조하여 산출하면 되므로, 2개의 프레임에 의해 제2 추가 계조(N*4+2)가 산출될 수 있다. 종래에 4개의 프레임에 의해 상위 6비트의 두 계조 사이에 3개의 추가 계조를 산출하는 것에 비해 프레임 수가 반으로 줄게 되어, 프레임 노이즈(또는 디더링) 노이즈가 현저히 줄어들 수 있다.
한편, 10비트의 데이터 신호이고 데이터 드라이버에서 6비트 데이터만 처리되는 경우, 제1 계조(N*4)와 제1 추가 계조(N*4+1) 사이에 2개의 추가 계조가 프레임 레이트 변조에 의해 산출되고, 제1 추가 계조(N*4+1)와 제3 추가 계조(N*4+3) 사이에 4개의 추가 계조가 프레임 레이트 변조에 의해 산출되며, 제3 추가 계조(N*4+3)와 제2 계조((N+1)*4) 사이에 2개의 추가 계조가 프레임 레이트 변조에 의해 산출될 수 있다. 이러한 경우, 총 8개의 추가 계조가 산출되어야 하는데, 이들 추가 계조를 산출하기 위해서는 4개의 프레임이 사용될 수 있다. 이 또는 종래의 16개의 프레임을 사용하는 것이 비해 1/4로 줄게 되어, 프레임 노이즈(또는 디더링) 노이즈가 현저히 줄어들 수 있다.
도 8은 본 발명의 제2 실시예에 따른 프레임 레이트 제어 방식의 알고리즘을 도시한 도면이다.
도 8에서, 상위 6비트 데이터의 각 계조(N*4, (N+1)*4)와 각 계조를 이용하여 결정된 제1 및 제2 추가 계조(N*4+1, N*4+2)는 디더링에 관계없이 얻어진 고정 전압이고, 이들 고정 전압을 이용하여 프레임 레이트 변조에 의해 디더링값(N*4+2 등)이 얻어질 수 있다.
도 8에 도시한 바와 같이, 데이터 드라이버가 6비트 데이터를 처리할 때, 2비트 확장하는 경우, 즉 외부의 그래픽 카드에서 8비트 데이터 신호가 입력되는 경우에는 2개의 프레임에 의해 디더링값들이 얻어지고(2FRC라 함), 4비트 확장하는 경우, 즉 외부의 그래픽 카드에서 10비트 데이터 신호가 입력되는 경우에는 4개의 프레임에 의해 디더링값들이 얻어질 수 있다(4RFC라 함).
본 발명의 제1 실시예에 의해 종래에 비해 프레임 개수를 반으로 줄여, 프레임 노이즈를 현저히 줄일 수 있다.
도 9는 본 발명의 제1 및 제2 실시예에 따른 프레임 레이트 제어 방식을 적용한 액정표시장치를 도시한 블록도이다.
도 9를 참조하면, 액정표시장치(20)는 타이밍 콘트롤러(30), 게이트 드라이버(40), 데이터 드라이버(50), 감마 발생부(60) 및 액정 패널(70)을 포함한다.
상기 데이터 드라이버(50)는 6비트 데이터를 처리하고, 상기 타이밍 콘트롤러(30)에는 외부의 그래픽 카드로부터 8비트 R, G, B 데이터가 공급되는 것으로 한정하여 설명한다.
상기 타이밍 콘트롤러(30)는 외부의 그래픽 카드로부터 영상을 표시하기 위한 8비트의 R, G, B 데이터 신호, 영상의 표시 타이밍을 제어하는 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 공급받는다.
상기 타이밍 콘트롤러(30)는 상기 데이터 클럭신호(Dclk), 수직동기신 호(Vsync) 및 수평동기신호(Hsync)를 바탕으로 게이트 드라이버를 구동하기 위한 제1 제어신호(GSP, GSC, GOE)와 데이터 드라이버(50)를 구동하기 위한 제2 제어신호(SSP, SSC, SOE)를 생성한다.
상기 타이밍 콘트롤러(30)는 도 10에 도시한 바와 같이, 6비트 처리가 가능한 데이터 드라이버(50)에 부합하도록 8비트 R, G, B 데이터 신호를 변조하기 위해, 비트 분리부(32)와 프레임 레이트 변조부(34)를 포함한다.
상기 비트 분리부(32)는 8비트 R, G, B 데이터 신호로부터 상위 6비트 데이터와 하위 2비트 데이터로 분리한다.
상기 프레임 레이트 변조부(34)는 상위 6비트 데이터를 2프레임 동안(이하, 제1 및 제2 프레임이라 함) 처리하여 8비트 데이터의 계조를 표현하도록 변조된다. 즉, 상기 프레임 레이트 변조부(34)는 상위 6비트 데이터(이하, 제1 상위 6비트 데이터라 함)와 이보다 1계조 높은 상위 6비트 데이터(이하, 제2 상위 6비트 데이터라 함)를 바탕으로 각 프레임 동안 정극성 데이터와 부극성 데이터를 갖도록 배열한다.
상기 정극성 데이터는 제1 및 제2 상위 6비트 데이터 중 어느 하나일 수 있다. 또한, 상기 부극성 데이터는 제1 및 제2 상위 6비트 데이터 중 어느 하나일 수 있다.
도 5에 도시한 바와 같이, 제1 상위 6비트 데이터의 계조(N*4, 이하, 제1 계조라 함)는 정극성 제1 상위 6비트 데이터(P2)와 부극성 제1 상위 6비트 데이터(P1)에 의해 결정될 수 있다. 즉, 나중에 설명되겠지만, 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2. 5V)과 부극성 제1 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V) 사이의 차이값(0.4V)에 의해 제1 계조(N*4)가 표현될 수 있다.
제2 상위 6비트 데이터의 계조((N+1)*4, 이하, 제2 계조라 함)는 정극성 제2 상위 6비트 데이터(P4)와 부극성 제2 상위 6비트 데이터(P3)에 의해 결정될 수 있다. 즉, 정극성 제2 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V)과 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V) 사이의 차이값(0.6V)에 의해 제2 계조((N+1)*4)가 표현될 수 있다.
제1 계조(N*4)와 제2 계조((N+1)*4) 사이에는 3개의 추가 계조들, 즉 제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3)가 추가될 수 있다.
제1 내지 제3 추가 계조(N*4+1, N*4+2, N*4+3) 중에서 제2 추가 계조(N*4+2)는 제1 및 제2 계조(N*4, (N+1)*4)에 의해 결정될 수 있다. 즉, 제1 계조(N*4)의 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)과 제2 계조((N+1)*4)의 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V) 사이의 차이값(0.5V)에 의해 제2 추가 계조(N*4+2)가 표현될 수 있다.
제1 추가 계조(N*4+1)는 제1 계조(N*4)와 제2 추가 계조(N*4+2)가 제1 및 제2 프레임 각각에 한번씩 공급되어 표현될 수 있고, 제3 추가 계조(N*4+3)는 제2 추가 계조(N*4+2) 및 제2 계조((N+1)*4)가 제1 및 제2 프레임 각각에 한번씩 공급되어 표현될 수 있다.
따라서, 제1 프레임 동안 정극성 제1 상위 6비트 데이터(P2)와 부극성 제1 상위 6비트 데이터(P1)가 출력되고, 제2 프레임 동안 부극성 제1 상위 6비트 데이터(P1)와 정극성 제1 상위 6비트 데이터(P1)가 출력되어 제1 계조(N*4)가 표현될 수 있다. 즉, 도 13에 도시한 바와 같이, 제1 프레임 동안 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)이 액정 패널(70)의 기수번째 데이터 라인(Dl1)으로 공급되고 부극성 제1 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V)이 액정 패널(70)의 우수번째 데이터 라인(Dr1)으로 공급되고, 제2 프레임 동안 부극성 제1 상위 6비트 데이터(P1)에 상응하는 아날로그 데이터 전압(2.1V)이 기수번째 데이터 라인(Dl1)으로 공급되고 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)이 우수번째 데이터 라인(Dr1)으로 공급될 수 있다. 이에 따라, 각 데이터 라인(Dl1, Dr1)으로 공급된 아날로그 데이터 전압들(2.1V, 2.5V)의 차이값(0.4V)에 의해 제1 계조(N*4)가 표현될 수 있다.
제1 프레임 동안 정극성 제2 상위 6비트 데이터(P4)와 부극성 제2 상위 6비트 데이터(P3)가 출력되고, 제2 프레임 동안 부극성 제2 상위 6비트 데이터(P3)와 정극성 제2 상위 6비트 데이터(P4)가 출력되어 제2 계조((N+1)*4)가 표현될 수 있다. 즉, 도 13에 도시한 바와 같이, 제1 프레임 동안 정극성 제2 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V)이 기수번째 데이터 라인(Dl1)에 공급되고 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V)이 우수번째 데이터 라인(Dr1)으로 공급되고, 제2 프레임 동안 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V)이 기수번째 데이터 라 인(Dl1)으로 공급되고 정극성 제2 상위 6비트 데이터(P4)에 상응하는 아날로그 데이터 전압(2.6V)이 우수번째 데이터 라인(Dr1)으로 공급될 수 있다. 이에 따라, 각 데이터 라인(Dl1, Dr1)으로 공급된 아날로그 데이터 전압들(2.0V, 2.6V)의 차이값(0.6V)에 의해 제2 계조((N+1)*4)가 표현될 수 있다.
제1 프레임 동안 정극성 제1 상위 6비트 데이터(P2)와 부극성 제2 상위 6비트 데이터(P3)가 출력되고, 제2 프레임 동안 부극성 제2 상위 6비트 데이터(P3)와 정극성 제1 상위 6비트 데이터(P2)가 출력되어 제2 추가 계조(N*4+2)가 표현될 수 있다. 즉, 도 13에 도시한 바와 같이, 제1 프레임 동안 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)이 기수번째 데이터 라인(Dl1)으로 공급되고 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V)이 우수번째 데이터 라인(Dr1)으로 공급되고, 제2 프레임 동안 부극성 제2 상위 6비트 데이터(P3)에 상응하는 아날로그 데이터 전압(2.0V)과 정극성 제1 상위 6비트 데이터(P2)에 상응하는 아날로그 데이터 전압(2.5V)이 우수번째 데이터 라인(Dr1)으로 공급될 수 있다. 이에 따라, 각 데이터 라인(Dl1, Dr1)으로 공급된 아날로그 데이터 전압들(2.0V, 2.5V) 사이의 차이값(0.5V)에 의해 제2 추가 계조(N*4+2)가 표현될 수 있다.
이러한 방식으로 제1 및 제3 추가 계조(N*4+1, N*4+3)도 표현될 수 있다.
도 11에 도시한 바와 같이, 타이밍 콘트롤러(30)로 공급된 8비트 데이터가 '00000101'인 경우, 상기 비트 분리부(32)는 8비트 데이터를 '000001'의 상위 6비트 데이터와 '01'의 하위 2비트 데이터로 분리한다.
상기 프레임 레이트 변조부(34)는 상위 6비트 데이터(000001), 즉 제1 상위 6비트 데이터와 이보다 1계조 높은 제2 상위 6비트 데이터(000010)를 바탕으로 제1 프레임 동안 하위 2비트 데이터(01)가 표현되도록 제1 상위 6비트 데이터(000001)와 제2 상위 6비트 데이터(000010)을 배열한다.
따라서, 도 12에 도시한 바와 같이, 하위 2비트 데이터(01)가 표현되기 위해서는 제1 프레임에 정극성 제1 상위 6비트 데이터(000001)와 부극성 제1 상위 6비트 데이터(000001)가 배열되고, 제2 프레임에 부극성 제2 상위 6비트 데이터(000010)와 정극성 제1 상위 6비트 데이터(000001)가 배열될 수 있다. 도 13을 참조하면, 데이터 드라이버(50)에 의해 제1 프레임 동안 정극성 제1 상위 6비트 데이터(000001)에 상응하는 아날로그 데이터 전압(2.5V)이 기수번째 데이터 라인(Dl1)으로 공급되고 부극성 제1 상위 6비트 데이터(000001)에 상응하는 아날로그 데이터 전압(2.1V)이 우수번째 데이터 라인(Dr1)으로 공급되어 제1 계조(N*4)가 표현될 수 있다. 이어서, 제2 프레임 동안 부극성 제2 상위 6비트 데이터(000010)에 상응하는 아날로그 데이터 전압(2.0V)이 기수번째 데이터 라인(Dl1)으로 공급되고 정극성 제1 상위 6비트 데이터(000001)에 상응하는 아날로그 데이터 전압(2.5V)이 우수번째 데이터 라인(Dr1)에 공급되어 제2 추가 계조(N*4+2)가 표현될 수 있다. 따라서, 제1 및 제2 프레임 각각에 표현된 제1 계조(N*4)와 제2 추가 계조(N*4+2)에 의해 사람의 눈에 제1 추가 계조(N*4+1)로 인식될 수 있다. 따라서, 최종적으로 타이밍 콘트롤러(30)에서 제공된 00000101에 해당하는 5계조가 표현될 수 있다.
그러므로, 본 발명은 타이밍 콘트롤러에서 공급된 데이터의 비트수보다 낮은 처리 능력을 갖는 데이터 드라이버를 사용할 수 있으므로, 데이터 드라이버의 비용을 절감할 수 있다.
아울러, 본 발명은 데이터 드라이버(50)에서 2비트 확장하는 데에 2프레임(제1 및 제2 프레임)이 사용되므로, 종래의 4프레임이 사용되는 것이 비해 프레임(또는 디더링) 노이즈를 현저히 줄일 수 있다.
본 발명은 공통전압을 사용하지 않는다. 따라서, 도 13에 도시한 바와 같이, 액정 패널(70)에 공통전압을 공급하기 위한 공통전압 라인이 배치되지 않는다.
도 13을 참조하면, 상기 액정 패널(70)은 다수의 게이트 라인들(G1 내지 Gn)과 다수의 데이터 라인들이 교차하도록 배치된다.
게이트 라인들(G1 내지 Gn)과 데이터 라인들에 의해 다수의 화소들(P)이 정의될 수 있다.
단위 화소(P)에는 하나의 게이트 라인, 2개의 데이터 라인들, 즉 기수번째 데이터 라인과 우수번째 데이터 라인, 2개의 박막트랜지스터(TFT1, TFT2)와 액정셀이 형성될 수 있다. 액정셀은 제1 및 제2 화소전극과 액정 캐패시턴스(Clc)를 포함할 수 있다. 액정 캐패시턴스(Clc)는 상기 제1 및 제2 화소 전극 사이에 존재하는 액정에 의해 형성된 캐패시턴스를 의미한다
상기 제1 박막트랜지스터(TFT1)는 상기 게이트 라인, 기수번째 데이터 라인 및 제1 화소전극에 연결되고, 상기 제2 박막트랜지스터(TFT2)는 상기 게이트 라인, 우수번째 데이터 라인 및 제2 화소전극에 연결될 수 있다. 따라서, 상기 게이트 라인은 상기 제1 및 제2 박막트랜지스터(TFT1, TFT2)에 공통으로 연결되므로, 상기 게이트 라인으로 공급된 게이트 신호에 의해 상기 제1 및 제2 박막트랜지스터(TFT1, TFT2)가 동시에 턴온될 수 있다.
상기 기수번째 데이터 라인과 상기 우수번째 데이터 라인에는 정극성 데이터 전압과 부극성 데이터 전압이 프레임 단위로 교대로 인가될 수 있다. 여기서, 정극성 데이터 전압은 부극성 데이터 전압은 공통 전압에 의해 결정되는 것이 아니라, 기수번째 데이터 라인과 우수번째 데이터 라인으로 공급된 데이터 전압들의 상대적인 전위차에 의해 결정되는 것이다.
만일 기수번째 데이터 라인으로 공급된 데이터 전압이 우수번째 데이터 라인으로 공급된 데이터 전압보다 높은 경우, 기수번째 데이터 라인으로 공급된 데이터 전압은 정극성 데이터 전압이 되고 우수번째 데이터 라인으로 공급된 데이터 전압은 부극성 데이터 전압이 될 수 있다. 반대로, 우수번째 데이터 라인으로 공급된 데이터 전압이 기수번째 데이터 라인으로 공급된 데이터 전압보다 높은 경우, 우수번째 데이터 라인으로 공급된 데이터 전압이 정극성 데이터 전압이 되고 기수번째 데이터 라인으로 공급된 데이터 전압이 부극성 데이터 전압이 될 수 있다.
기수번째 데이터 라인으로 공급된 데이터 전압은 제1 박막트랜지스터(TFT1)를 경유하여 제1 화소 전극으로 인가되고, 우수번째 데이터 라인으로 공급된 데이터 전압은 제2 박막트랜지스터(TFT2)를 경유하여 제2 화소 전극으로 인가된다. 이에 따라, 제1 및 제2 화소 전극의 전압 차이에 의해 액정이 변위되어 원하는 계조가 표현될 수 있다.
상기 게이트 드라이버(40)는 상기 타이밍 콘트롤러(30)로부터 제1 제어신 호(GSC, GSP, GOE)를 공급받아, 상기 제1 제어 신호를 바탕으로 스캔 신호를 생성하여 상기 액정 패널(70)의 게이트 라인들(G1 내지 Gn)으로 공급한다. 상기 스캔 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 포함할 수 있다. 게이트 하이 전압(VGH)에 의해 상기 액정 패널(70)의 해당 게이트 라인에 연결된 제1 및 제2 박막트랜지스터(TFT1, TFT2)가 턴온되고, 게이트 로우 전압(VGL)에 의해 상기 액정 패널(70)의 해당 게이트 라인에 연결된 제1 및 제2 박막트랜지스터(TFT1, TFT2)가 턴오프될 수 있다.
상기 데이터 드라이버(50)는 도 14에 도시한 바와 같이, 시프트 레지스터(51), 데이터 래치부(52), 라인 래치부(53), 스위치부(54), 디지털-아날로그 변환부(55) 및 출력 버퍼부(56)를 포함한다.
도 14의 데이터 드라이버(50)는 하나의 데이터 드라이버 IC일 수 있다. 즉, 통상적으로 데이터 드라이버(50)에는 다수의 데이터 드라이버 IC가 구비될 수 있는데, 본 발명에서는 설명의 편의를 우해 데이터 드라이버(50)가 하나의 데이터 드라이버 IC로 구성되는 예를 설명한다. 만일 다수의 데이터 드라이버 IC가 구비되는 경우, 각 데이터 드라이버 IC가 병렬로 연결되고, 각 데이터 드라이버 IC에 구비된 시프트 레지스터는 서로 종속 연결된다. 이에 따라, 첫 번째 데이터 드라이버 IC에 구비된 시프트 레지스터의 동작이 완료된 후, 두 번째 데이터 드라이버 IC에 구비된 시프트 레지스터가 동작된다. 이와 같은 동작에 의해 각 데이터 드라이버 IC가 동작된다.
상기 데이터 드라이버(50)는 상기 타이밍 콘트롤러(30)로부터 제2 제어신 호(SSC, SSP, SOE) 및 R, G, B 데이터를 공급받는다. 상기 데이터 드라이버(50)는 상기 타이밍 콘트롤러(30)로부터 프레임 제어를 위한 프레임 제어 신호를 공급받을 수 있다. 상기 프레임 제어 신호는 프레임 별로 정극성 데이터 또는 부극성 데이터의 공급 위치를 변환하여 주기 위한 신호일 수 있다.
상기 R, G, B 데이터는 외부의 그래픽 카드로부터 타이밍 콘트롤러(30)로 공급된 R, G, B 데이터 신호보다 적어도 작은 비트수를 갖는 신호일 수 있다.
예를 들어, 타이밍 콘트롤러(30)에 8비트의 R, G, B, 데이터 신호가 공급되는 경우, 상기 데이터 드라이버(50)에는 6비트의 R, G, B 데이터가 공급될 수 있다. 상기 6비트의 R, G, B 데이터는 상기 8비트의 데이터 신호의 상위 6비트 데이터(이하, 제1 상위 6비트 데이터)나 이보다 1계조 높은 상위 6비트 데이터(이하, 제2 상위 6비트 데이터)일 수 있다.
상기 타이밍 콘트롤러(30)는 도 12와 같이 프레임 별로 정극성 데이터와 부극성 데이터를 상기 데이터 드라이버(50)에 공급한다.
예를 들어, 하위 2비트인 '01'계조가 인식되도록 제1 프레임에 정극성 데이터(000001)과 부극성 데이터(000001)이 순차적으로 공급되고, 제2 프레임에 부극성 데이터(000010)과 정극성 데이터(000001)이 순차적으로 공급될 수 있다.
상기 데이터 래치부(52)는 6비트의 정극성 R, G, B 데이터 또는 부극성 R, G, B 데이터를 순차적으로 래치한다.
상기 시프트 레지스터(51)는 SSP가 인가되는 경우 SSP에 동기하여 상기 데이터 래치부(52)에 래치된 6비트의 정극성 R, G, B 데이터 또는 부극성 R, G, B 데이 터를 라인 래치부(53)에 래치하기 위한 래치 인에이블 신호를 순차적으로 발생한다.
상기 래치 인에이블 신호에 따라 상기 데이터 래치부(52)에 래치된 6비트의 정극성 R, G, B 데이터 또는 부극성 R, G, B 데이터가 라인 래치부(53)에 래치될 수 있다.
상기 스위치부(54)는 상기 라인 래치부(53)에 래치된 6비트의 정극성 R, G, B 데이터 또는 부극성 R, G, B 데이터의 공급 경로를 변경한다.
도 12와 같이 2프레임으로 동작되고 하위 2비트(01)가 인식되도록 하는 경우, 상기 스위치부(54)는 제1 프레임의 정극성 데이터(000001)를 기수번째 출력 라인으로 출력하고, 제1 프레임의 부극성 데이터(000001)를 우수번째 출력 라인으로 출력하고, 제2 프레임의 부극성 데이터(000010)을 기수번째 출력 라인으로 출력하며, 제2 프레임의 정극성 데이터(000001)을 우수번째 출력 라인으로 출력한다.
이와 같은 상기 스위치부(54)는 각 프레임의 2개의 데이터를 기수번째 출력 라인과 우수번째 출력 라인으로 교대로 출력되도록 스위칭한다.
상기 디지털-아날로그 데이터 변환부(55)는 프레임 제어 신호에 따라 정극성 데이터에 상응하는 아날로그 데이터 전압 또는 부극성 데이터에 상응하는 아날로그 데이터 전압을 선택하여 출력한다.
상기 아날로그 데이터 전압은 상기 감마 발생부(60)에서 제공된 정극성 감마 전압 또는 부극성 감마 전압일 수 있다.
감마 발생부(60)는 미리 설정된 정극성 감마 곡선과 부극성 감마 곡선에 따 른 정극성 감마 전압과 부극성 감마 전압을 생성하여 상기 디지털-아날로그 변환부(55)로 공급한다. 정극성 감마 곡선과 부극성 감마 곡선이 대칭인 경우에는 정극성 감마 전압 사이의 전압 간격과 부극성 감마 전압 사이의 전압 간격이 동일할 수 있다. 반대로, 정극성 감마 곡선과 부극성 감마 곡선이 비대칭인 경우에는 그 기울기에 따라 정극성 감마 전압 사이의 전압 간격과 부극성 감마 전압 사이의 전압 간격이 상이할 수 있다.
상기 디지털-아날로그 변환부(55)는 프레임 제어 신호에 따라 제1 프레임의 정극성 데이터(000001)에 상응하는 정극성 감마 전압(2.5V)을 선택하여 아날로그 데이터 전압으로 출력하고, 제1 프레임의 부극성 데이터(000001)에 상응하는 부극성 감마 전압(2.1V)을 선택하여 아날로그 데이터 전압으로 출력할 수 있다.
또한, 상기 디지털-아날로그 변환부(55)는 프레임 제어 신호에 따라 제2 프레임의 부극성 데이터(000010)에 상응하는 부극성 감마 전압(2.0V)를 선택하여 아날로그 데이터 전압으로 출력하고, 제2 프레임의 정극성 데이터(000001)에 상응하는 정극성 감마 전압(2.5V)을 선택하여 아날로그 데이터 전압으로 출력할 수 있다.
상기 디지털-아날로그 변환부(55)에서 변환된 아날로그 데이터 전압들은 출력 버퍼부에서 일시 저장된 후, 상기 액정 패널(70)의 기수번째 데이터라인과 우수번째 데이터라인으로 공급될 수 있다.
예를 들어, 제1 프레임 동안 아날로그 데이터 전압(2.5V)은 상기 액정 패널(70)의 제1 기수번째 데이터 라인(Dl1)으로 공급되고, 아날로그 데이터 전압(2.1V)은 상기 액정 패널(70)의 제1 우수번째 데이터 라인(Dr1)으로 공급될 수 있다. 이에 따라, 제1 기수번째 데이터 라인(Dl1)으로 공급된 아날로그 전압(2.5V)은 제1 박막트랜지스터(TFT1)를 경유하여 제1 화소 전극으로 인가되고, 제1 우수번째 데이터 라인(Dr1)으로 공급된 아날로그 데이터 전압(2.1V)은 제2 박막트랜지스터(TFT2)를 경유하여 제2 화소 전극으로 인가될 수 있다. 그 결과, 제1 화소 전극으로 인가된 데이터 전압(2.5V)가 제2 화소 전극으로 인가된 데이터 전압(2.1V)보다 크므로, 제1 화소 전극으로부터 제2 화소 전극으로 그 전압 차이값(0.4V)만큼의 전계가 발생되어 제1 화소 전극에서 제2 화소 전극의 방향으로 액정이 변위될 수 있다.
제2 프레임 동안 아날로그 데이터 전압(2.0V)는 상기 액정 패널(70)의 제1 기수번째 데이터 라인(Dl1)으로 공급되고, 아날로그 데이터 전압(2.5V)는 상기 액정 패널(70)의 제1 우수번째 데이터 라인(Dr1)으로 공급될 수 있다. 이에 따라, 제1 기수번째 데이터 라인(Dl1)으로 공급된 아날로그 전압(2.0V)은 제1 박막트랜지스터(TFT1)를 경유하여 제1 화소 전극으로 인가되고, 제1 우수번째 데이터 라인(Dr1)으로 공급된 아날로그 전압(2.5V)는 제2 박막트랜지스터(TFT2)를 경유하여 제2 화소 전극으로 인가될 수 있다. 그 결과, 제2 화소 전극으로 인가된 데이터 전압(2.5V)가 제1 화소 전극으로 인가된 데이터 전압(2.0V)보다 크므로, 제2 화소 전극으로부터 제1 화소 전극으로 그 전압 차이값(0.5V)만큼의 전계가 발생되어 제2 화소 전극에서 제1 화소 전극의 방향으로 액정이 변위될 수 있다.
그러므로, 제1 및 제2 프레임 동안 구동함으로써, 하위 2비트(01)의 계조가 사람의 눈에 인식될 수 있다.
예를 들어, 상위 6비트가 000001(4계조)인 경우, 위와 같이 프레임 레이트 구동함으로써, 5계조가 사람의 눈에 인식될 수 있다.
도 1은 종래의 액정표시장치를 개략적으로 도시한 블록도.
도 2는 도 1의 액정 패널을 회로적으로 도시한 도면.
도 3은 도 1의 데이터 드라이버를 상세하게 도시한 블록도.
도 4는 종래의 프레임 레이트 방식의 계조 표현 방법을 설명하는 도면.
도 5는 본 발명의 제1 실시예에 따른 프레임 레이트 제어 방식을 개념적으로 설명한 도면.
도 6은 본 발명의 제1 실시예에 따른 프레임 레이트 제어 방식의 알고리즘을 도시한 도면.
도 7은 본 발명의 제2 실시예에 따른 프레임 레이트 제어 방식을 개념적으로 설명한 도면.
도 8은 본 발명의 제2 실시예에 따른 프레임 레이트 제어 방식의 알고리즘을 도시한 도면.
도 9는 본 발명의 제1 및 제2 실시예에 따른 프레임 레이트 제어 방식을 적용한 액정표시장치를 도시한 블록도.
도 10은 도 9의 타이밍 콘트롤러를 도시한 블록도.
도 11은 도 10의 비트 분리부에서 데이터 신호를 분리하는 모습을 도시한 도면.
도 12는 도 10의 프레임 레이트 변조부에서 하위 2비트 데이터가 인식되도록 프레임별로 배열된 데이터들을 도시한 도면.
도 13은 도 9의 액정 패널을 회로적으로 도시한 도면.
도 14는 도 9의 데이터 드라이버를 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
20: 액정표시장치 30: 타이밍 콘트롤러
32: 비트 분리부 34: 프레임 레이트 변조부
40: 게이트 드라이버 50: 데이터 드라이버
51: 시프트 레지스터 52: 데이터 래치부
53: 라인 래치부 54: 스위치부
55: 디지털-아날로그 변환부 56: 출력 버퍼부
60: 감마 발생부 70: 액정 패널

Claims (22)

  1. n비트의 데이터 신호로부터 상위 m비트를 갖는 제1 데이터와 하위 (n-m)비트 데이터를 분리하는 단계; 및
    상기 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 데이터 변조 방법.
  2. 제1항에 있어서, 상기 정극성 데이터와 부극성 데이터에 의해 하나의 계조가 표현되는 것을 특징으로 하는 데이터 변조 방법.
  3. 제1항에 있어서, 상기 제1 데이터의 계조는 상기 제1 데이터의 정극성 데이터 전압과 부극성 데이터 전압 사이의 차이값에 의해 결정되는 것을 특징으로 하는 데이터 변조 방법.
  4. 제1항에 있어서, 상기 제2 데이터의 계조는 상기 제2 데이터의 정극성 데이터 전압과 부극성 데이터 전압 사이의 차이값에 의해 결정되는 것을 특징으로 하는 데이터 변조 방법.
  5. 제1항에 있어서, 상기 제1 데이터의 계조와 상기 제2 데이터의 계조 사이에 적어도 3개 이상의 계조들이 추가되는 것을 특징으로 하는 데이터 변조 방법.
  6. 제5항에 있어서, 상기 추가 계조들 중 일부 계조들은 상기 제1 데이터의 정극성 데이터 전압과 상기 제2 데이터의 부극성 데이터 전압 사이의 차이값에 의해 결정되는 것을 특징으로 하는 데이터 변조 방법.
  7. 제5항에 있어서, 상기 추가 계조들 중 일부 계조들은 상기 제1 데이터의 부극성 데이터 전압과 상기 제2 데이터의 정극성 데이터 전압 사이의 차이값에 의해 결정되는 것을 특징으로 하는 데이터 변조 방법.
  8. 제5항에 있어서, 상기 추가 계조들 중 다른 일부 계조들은 프레임별로 제공된 상기 제1 또는 제2 데이터의 정극성 데이터 전압과 상기 제1 또는 제2 데이터의 부극성 데이터 전압 사이의 차이값에 의해 결정되는 것을 특징으로 하는 데이터 변조 방법.
  9. 제5항에 있어서, 상기 추가 계조들의 수에 따라 프레임의 개수가 결정되는 것을 특징으로 하는 데이터 변조 방법.
  10. 하나의 게이트 라인, 기수번째 데이터 라인 및 우수번째 데이터 라인에 의해 화소가 정의되고, 상기 화소는 상기 게이트 라인과 상기 기수번째 데이터 라인에 연결된 제1 박막트랜지스터, 상기 게이트 라인과 상기 우수번째 데이터 라인에 연결된 제2 박막트랜지스터 및 상기 제1 및 제2 박막트랜지스터 사이에 배치된 액정셀을 포함하는 액정패널을 구동하는 액정표시장치에 있어서,
    n비트의 데이터 신호로부터 분리된 상위 m비트를 갖는 제1 데이터와 상기 제1 데이터보다 1계조 높은 제2 데이터를 바탕으로 프레임별로 정극성 데이터와 부극성 데이터를 생성하는 단계; 및
    상기 정극성 데이터에 상응하는 정극성 데이터 전압과 상기 부극성 데이터에 상응하는 부극성 데이터 전압을 상기 기수번째 데이터 라인과 상기 우수번째 데이터 라인에 프레임별로 교대로 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법.
  11. 제10항에 있어서, 상기 정극성 데이터와 부극성 데이터에 의해 하나의 계조가 표현되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  12. 제10항에 있어서, 상기 제1 데이터의 계조와 상기 제2 데이터의 계조 사이에 적어도 3개 이상의 계조들이 추가되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  13. 제12항에 있어서, 상기 추가 계조들의 수에 따라 프레임의 개수가 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  14. 제10항에 있어서, 상기 정극성 데이터는 상기 제1 데이터의 정극성 데이터 및 상기 제2 데이터의 정극성 데이터 중 하나이고, 상기 부극성 데이터는 상기 제1 데이터의 부극성 데이터 및 상기 제2 데이터의 부극성 데이터 중 하나인 것을 특징으로 하는 액정표시장치의 구동 방법.
  15. 제10항에 있어서, 각 프레임의 정극성 데이터는 동일한 비트값을 가지며, 각 프레임의 부극성 데이터는 동일한 비트값을 가지는 것을 특징으로 하는 액정표시장치의 구동 방법.
  16. 제10항에 있어서, 각 프레임의 정극성 데이터는 상이한 비트값을 가지며, 각 프레임의 부극성 데이터는 상이한 비트값을 가지는 것을 특징으로 하는 액정표시장치의 구동 방법.
  17. 제10항에 있어서, 각 프레임의 정극성 데이터는 동일한 비트값을 가지며, 각 프레임의 부극성 데이터는 상이한 비트값을 가지는 것을 특징으로 하는 액정표시장치의 구동 방법.
  18. 제10항에 있어서, 각 프레임의 정극성 데이터는 상이한 비트값을 가지며, 각 프레임의 부극성 데이터는 동일한 비트값을 가지는 것을 특징으로 하는 액정표시장 치의 구동 방법.
  19. 제10항에 있어서, 상기 정극성 데이터 전압은 다수의 정극성 감마 전압들 중에서 선택되고, 상기 부극성 데이터 전압은 다수의 부극성 감마 전압들 중에서 선택되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  20. 제19항에 있어서, 상기 정극성 감마 전압들과 상기 부극성 감마 전압들은 서로 간에 대칭된 정극성 감마 곡선과 부극성 감마 곡선을 바탕으로 생성되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  21. 제19항에 있어서, 상기 정극성 감마 전압들과 상기 부극성 감마 전압들은 서로 간이 비대칭된 정극성 감마 곡선과 부극선 감마 곡선을 바탕으로 생성되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  22. 하나의 게이트 라인, 기수번째 데이터 라인 및 우수번째 데이터 라인에 의해 화소가 정의되고, 상기 화소는 상기 게이트 라인과 상기 기수번째 데이터 라인에 연결된 제1 박막트랜지스터, 상기 게이트 라인과 상기 우수번째 데이터 라인에 연결된 제2 박막트랜지스터 및 상기 제1 및 제2 박막트랜지스터 사이에 배치된 액정셀을 포함하는 액정패널;
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