JP2006196503A - Solid-state imaging device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、画素アレイ部の上部に各種の積層膜を介してオンチップマイクロレンズを設けた固体撮像素子及びその製造方法に関する。 The present invention relates to a solid-state imaging device in which an on-chip microlens is provided above a pixel array portion via various laminated films, and a method for manufacturing the same.
従来、CCDイメージセンサやCMOSイメージセンサ等の固体撮像素子は、各種の撮像システムに広く利用されており、特に昨今では、携帯電話等のモバイル用の撮像素子レンズ付きモジュールでは、さらなる小型化が求められている。
そして、このようなモジュールを使用した場合、レンズと撮像素子との間の距離(射出瞳距離)が短くなり、画素アレイ部の中央部の画素に入射する光量と周辺部の画素に入射する光量との差が徐々に拡大する傾向となっている。このように、画像の中央と周辺で感度ムラが生じる現象をシェーディングと呼び、上述のように射出瞳距離が徐々に短くなる設計条件において、有効なシェーディング対策を行うことが、極めて重要な課題となっている。
Conventionally, solid-state image pickup devices such as CCD image sensors and CMOS image sensors have been widely used in various image pickup systems. Particularly, in recent years, modules with a lens for mobile image pickup devices such as mobile phones are required to be further downsized. It has been.
When such a module is used, the distance between the lens and the image sensor (exit pupil distance) is shortened, and the amount of light incident on the central pixel of the pixel array portion and the amount of light incident on the peripheral pixels. The difference is gradually increasing. In this way, the phenomenon in which sensitivity unevenness occurs in the center and the periphery of an image is called shading, and it is an extremely important issue to take effective shading countermeasures under the design conditions in which the exit pupil distance gradually decreases as described above. It has become.
図6は従来の固体撮像素子を示す平面図である。
図示のように、半導体チップ100の中央部には、多数の画素を2次元方向に配列した画素アレイ部110が形成されている。この画素アレイ部110の外周部には、オプティカルブラック(OPB)をとるための遮光画素が配置されるOPB部111が形成されており、その内側に実際の撮像を行う有効画素部112が形成されている。
また、画素アレイ部110の周囲には、各画素の信号を順次読み出すための走査等を行う垂直シフトレジスタ120A、120B及び水平シフトレジスタ130が設けられ、その外側に信号処理回路140や入力出力端子150等が配置されている。
そして、このような半導体チップ100の上にオンチップマイクロレンズや被写体レンズ等が設けられ、小型カメラモジュールを構成されている。
FIG. 6 is a plan view showing a conventional solid-state imaging device.
As shown in the figure, a
Further, around the
An on-chip microlens, a subject lens, and the like are provided on the
図7及び図8は射出瞳距離に対するシェーディングの変化を説明するための模式図である。
図7は平坦なオンチップマイクロレンズ150に対し、被写体(光源)151からの光が同一の明るさになる面152を仮想的に示したものであり、面152の位置を画素アレイ部の中心部の画素に合わせた場合、周辺部に配置される画素ほど面152より遠くなる。
また、図8は射出瞳距離が異なるモジュールで各画素に対する入射光の角度を示しており、射出瞳距離の大きい図8(A)の場合に比べて、射出瞳距離の小さい図8(B)の場合の方が画素アレイ部の周辺部の画素に入射する光の傾斜角度が大きくなる。
(例えば特許文献1参照)。
7 and 8 are schematic diagrams for explaining the change in shading with respect to the exit pupil distance.
FIG. 7 virtually shows a
FIG. 8 shows the angle of incident light with respect to each pixel in a module having a different exit pupil distance. FIG. 8B shows a smaller exit pupil distance than that in FIG. 8A where the exit pupil distance is large. In this case, the inclination angle of the light incident on the pixels in the peripheral portion of the pixel array portion becomes larger.
(For example, refer to Patent Document 1).
そして、従来のシェーディング対策としては、撮像素子の上部に配置されるオンチップマイクロレンズ(OCL)、撮像素子の層内に配置されるインナーレンズ (INL)、または撮像素子のメタル配線のパターンを調整する瞳補正を行っている。
図9はオンチップマイクロレンズの瞳補正の例を示している。図示のように、オンチップマイクロレンズ150のパターンを全体的に画素アレイ部110の中心方向に縮小することで瞳補正を行う。
図10はこのような瞳補正によって各画素に入射する光の光路を示す断面図である。図示のように、光電変換部(フォトダイオード)161等を設けたシリコン基板160の上には、ゲート絶縁膜(図示せず)を介して転送電極162が設けられ、その上層に複数の配線163、層間絶縁膜164、及び各種プラグ165等が積層され、最上層の絶縁膜164の上にカラーフィルタ(図示せず)が配置され、その上にオンチップマイクロレンズ168が設けられている。
そして、図10(B)に示す画素アレイ部の中央の画素では、マイクロレンズ168が光電変換部161の真上に配置され、入射光が光電変換部161に垂直に入射するのに対し、図10(A)に示す画素アレイ部の周辺部の画素では、マイクロレンズ168が光電変換部161の斜め上に配置され、入射光が光電変換部161に斜めに入射する。
FIG. 9 shows an example of pupil correction of an on-chip microlens. As shown in the figure, pupil correction is performed by reducing the pattern of the on-
FIG. 10 is a cross-sectional view showing an optical path of light incident on each pixel by such pupil correction. As shown in the figure, a
In the center pixel of the pixel array portion shown in FIG. 10B, the
しかしながら、上記従来の瞳補正は2次元的な補正であるため、効果が限定的であり、また、適正な瞳補正を行うには、予めモジュール毎の瞳距離に応じてマイクロレンズのずらし量を決定することが必要となり、実際の設計を行う上で困難な点も多いことから、従来の瞳補正による対策では十分なシェーディング特性が得られなくなってきている。 However, since the conventional pupil correction is a two-dimensional correction, the effect is limited, and in order to perform appropriate pupil correction, the shift amount of the microlens is previously set according to the pupil distance for each module. Since it is necessary to make a decision and there are many difficult points in actual design, it is not possible to obtain sufficient shading characteristics with the conventional measures using pupil correction.
そこで本発明は、射出瞳距離が短いモジュールにおいても良好なシェーディング特性を実現することが可能な固体撮像素子及びその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a solid-state imaging device capable of realizing good shading characteristics even in a module having a short exit pupil distance, and a manufacturing method thereof.
上述の目的を達成するため、本発明の固体撮像素子は、複数の画素を含む画素アレイ部が形成された半導体基板と、前記半導体基板上に積層された配線及び絶縁膜を含む上層膜と、前記上層膜上に形成されたオンチップマイクロレンズとを有し、前記上層膜の上面が湾曲面に形成されるとともに、前記オンチップマイクロレンズが前記湾曲面に沿って形成され、前記複数の画素とオンチップマイクロレンズとの距離が画素アレイ部内の画素の位置に応じて変化していることを特徴とする。
また、本発明の固体撮像素子の製造方法は、複数の画素を含む画素アレイ部が形成された半導体基板上に配線及び絶縁膜を含む上層膜を形成する工程と、前記上層膜上にオンチップマイクロレンズを形成する工程とを有し、前記上層膜の上面を湾曲面に形成するとともに、前記オンチップマイクロレンズを前記湾曲面に沿って形成し、前記複数の画素とオンチップマイクロレンズとの距離を画素アレイ部内の画素の位置に応じて変化させることを特徴とする。
In order to achieve the above object, a solid-state imaging device of the present invention includes a semiconductor substrate on which a pixel array unit including a plurality of pixels is formed, an upper layer film including wiring and an insulating film stacked on the semiconductor substrate, An on-chip microlens formed on the upper layer film, wherein an upper surface of the upper layer film is formed on a curved surface, the on-chip microlens is formed along the curved surface, and the plurality of pixels The distance between the on-chip microlens and the on-chip microlens varies according to the position of the pixel in the pixel array section.
According to another aspect of the present invention, there is provided a method for manufacturing a solid-state imaging device, the step of forming an upper layer film including a wiring and an insulating film on a semiconductor substrate on which a pixel array unit including a plurality of pixels is formed, and an on-chip on the upper layer film. Forming an upper surface of the upper film on a curved surface, forming the on-chip microlens along the curved surface, and forming the plurality of pixels and the on-chip microlens. The distance is changed according to the position of the pixel in the pixel array portion.
本発明の固体撮像素子によれば、オンチップマイクロレンズの下地となる上層膜の上面が湾曲面に形成され、オンチップマイクロレンズが上層膜の湾曲面に沿って形成され、複数の画素とオンチップマイクロレンズとの距離が画素アレイ部内の画素の位置に応じて変化していることから、従来は2次元的な補正しかできなかった瞳補正を3次元に補正でき、より有効なシェーディング抑制効果を得ることができる効果がある。
また、例えば上層膜の湾曲面は画素アレイ部の中心側で凹んだ3次元の曲面状に形成し、複数の画素とオンチップマイクロレンズとの距離が画素アレイ部の中心側で小さく、画素アレイ部の周辺側で大きいことにより、適切な瞳補正を行うことが可能となり、感度の向上を図ることが可能となる。
さらに、例えばオンチップマイクロレンズと画素アレイ部との間に低誘電率膜を配置したことにより、各画素の光電変換部への集光効率を向上することが可能となる。
According to the solid-state imaging device of the present invention, the upper surface of the upper layer film serving as the base of the on-chip microlens is formed on the curved surface, the on-chip microlens is formed along the curved surface of the upper layer film, Since the distance from the chip microlens changes according to the position of the pixel in the pixel array unit, it is possible to correct the pupil correction, which has conventionally been only two-dimensional correction, to three-dimensionally, and more effectively reduce shading. There is an effect that can be obtained.
Further, for example, the curved surface of the upper layer film is formed in a three-dimensional curved shape that is recessed on the center side of the pixel array unit, and the distance between the plurality of pixels and the on-chip microlens is small on the center side of the pixel array unit. By being large on the peripheral side of the part, it is possible to perform appropriate pupil correction and to improve the sensitivity.
Furthermore, for example, by arranging a low dielectric constant film between the on-chip microlens and the pixel array unit, it is possible to improve the light collection efficiency of each pixel to the photoelectric conversion unit.
また、本発明の固体撮像素子の製造方法によれば、オンチップマイクロレンズの下地となる上層膜の上面を湾曲面に形成し、オンチップマイクロレンズを上層膜の湾曲面に沿って形成し、複数の画素とオンチップマイクロレンズとの距離を画素アレイ部内の画素の位置に応じて変化させたことから、従来は2次元的な補正しかできなかった瞳補正を3次元に補正でき、より有効なシェーディング抑制効果を有する固体撮像素子を作成できる効果がある。
また、例えば上層膜の湾曲面は画素アレイ部の中心側で凹んだ3次元の曲面状に形成し、複数の画素とオンチップマイクロレンズとの距離が画素アレイ部の中心側で小さく、画素アレイ部の周辺側で大きいように形成することで、固体撮像素子の適切な瞳補正を行うことが可能となり、感度の向上を図ることが可能となる。
また、上層膜の上面をCMP法によって研磨する研磨工程において、上層膜内の配線のパターンを調整して研磨レートを制御することで湾曲面を形成することにより、作業工程数を増加させることなく、安価に実現できる利点がある。
あるいは、上層膜の上面をエッチングすることで湾曲面を形成することにより、適正な湾曲面を自在に形成することができる利点がある。
Further, according to the method for manufacturing a solid-state imaging device of the present invention, the upper surface of the upper layer film serving as a base of the on-chip microlens is formed on the curved surface, the on-chip microlens is formed along the curved surface of the upper layer film, Since the distance between multiple pixels and the on-chip microlens is changed according to the position of the pixel in the pixel array unit, the pupil correction, which was previously only two-dimensional correction, can be corrected to three dimensions, making it more effective. It is possible to produce a solid-state imaging device having a good shading suppression effect.
Further, for example, the curved surface of the upper layer film is formed in a three-dimensional curved shape that is recessed on the center side of the pixel array unit, and the distance between the plurality of pixels and the on-chip microlens is small on the center side of the pixel array unit. By forming it to be large on the peripheral side of the part, it is possible to perform appropriate pupil correction of the solid-state imaging device, and to improve the sensitivity.
Further, in the polishing process for polishing the upper surface of the upper layer film by the CMP method, the curved surface is formed by adjusting the wiring pattern in the upper layer film and controlling the polishing rate without increasing the number of work steps. There is an advantage that can be realized at low cost.
Alternatively, there is an advantage that an appropriate curved surface can be freely formed by forming the curved surface by etching the upper surface of the upper layer film.
本発明の実施の形態では、画素アレイ部を設けた半導体基板上に配線や層間絶縁膜を積層し、最上層の絶縁膜(保護膜)を形成する場合に、この上層膜の上面に画素アレイ部の中心側で凹んだ3次元曲面状の湾曲面を形成し、この湾曲面に沿ってオンチップマイクロレンズを形成することにより、画素アレイ部の各画素とオンチップマイクロレンズとの距離を画素アレイ部の中心側で小さく、画素アレイ部の周辺側で大きくし、3次元方向の瞳補正を行うようにした。
ここで、湾曲面の形成方法としては、例えば上層膜の上面をCMP法にて研磨して平坦化する工程で、その研磨レートの違いを活用して形成することができる。なお、研磨レートの違いとは、CMP法が下地パターンの影響を受けることにより生じるものであり、下地パターンを何らかの方法で調整することにより、研磨レートに差を付け、湾曲面を形成する。また、湾曲させる膜としては、複数層の層間絶縁膜を適宜選択して湾曲させる。
また、湾曲形状は下地パターンを適宜に変えることでコントロールし、またCMPの条件によってコントロールしても良い。また、必要に応じて層間絶縁膜に低誘電率材料を組合わせることにより、集光した光を光電変換部方向に屈折させ、集光した光を効率よく光電変換部に到達させる。
このようなCMP法の研磨レートの調整の代わりに、例えば各種のエッチング法を応用することにより、湾曲面を形成しても良い。
In the embodiment of the present invention, when a wiring or an interlayer insulating film is laminated on a semiconductor substrate provided with a pixel array portion and an uppermost insulating film (protective film) is formed, a pixel array is formed on the upper surface of the upper layer film. By forming a curved surface having a three-dimensional curved shape that is recessed on the center side of the portion, and forming an on-chip microlens along the curved surface, the distance between each pixel of the pixel array portion and the on-chip microlens The pupil correction in a three-dimensional direction is performed by reducing the size on the center side of the array portion and increasing the size on the peripheral side of the pixel array portion.
Here, as a method for forming the curved surface, for example, in the step of polishing and planarizing the upper surface of the upper layer film by CMP, it can be formed by utilizing the difference in the polishing rate. Note that the difference in polishing rate is caused by the CMP method being affected by the base pattern, and by adjusting the base pattern by some method, the polishing rate is differentiated to form a curved surface. As the film to be bent, a plurality of interlayer insulating films are appropriately selected and bent.
The curved shape may be controlled by appropriately changing the base pattern, or may be controlled according to the CMP conditions. Moreover, by combining a low dielectric constant material with the interlayer insulating film as necessary, the condensed light is refracted in the direction of the photoelectric conversion unit, and the collected light efficiently reaches the photoelectric conversion unit.
Instead of adjusting the polishing rate of the CMP method, the curved surface may be formed by applying various etching methods, for example.
図1は本発明の実施例による固体撮像素子を示す図であり、図1(A)はオンチップマイクロレンズの断面を示し、図1(B)は画素アレイ部の周辺部の画素の断面を示している。なお、固体撮像素子の全体構成や画素アレイ部の中央部の画素の構成は従来例と同様であるので図示は省略している。
図1(A)に示すように、本実施例の固体撮像素子では、湾曲したオンチップマイクロレンズ10を用いたものであり、オンチップマイクロレンズ10の下層に配置される上層膜に画素アレイ部の中心側で凹んだ3次元曲面状の湾曲面を形成し、この上にオンチップマイクロレンズ10を形成することで、画素アレイ部の各画素とオンチップマイクロレンズとの距離を画素アレイ部の中心側で小さく、画素アレイ部の周辺側で大きくし、3次元方向の瞳補正を行うようにしたものである。この結果、オンチップマイクロレンズ10の各マイクロレンズ10Aの位置は、被写体(光源)11からの光が同一の明るさになる面12に沿って配置される。
したがって、図1(B)に示すように、画素アレイ部の周辺部にある画素では、マイクロレンズ10Aが3次元方向に傾斜して配置され、入射光を効率よく画素に供給する。なお、図示は省略しているが、画素アレイの中心部の画素では、従来と同様に光軸に直角の配置となっている。
1A and 1B are diagrams showing a solid-state imaging device according to an embodiment of the present invention. FIG. 1A shows a cross-section of an on-chip microlens, and FIG. 1B shows a cross-section of a pixel at the periphery of a pixel array section. Show. The overall configuration of the solid-state imaging device and the configuration of the pixel at the center of the pixel array unit are the same as those in the conventional example, and are not shown.
As shown in FIG. 1A, the solid-state imaging device of this embodiment uses a curved on-
Therefore, as shown in FIG. 1B, in the pixels in the peripheral portion of the pixel array portion, the microlenses 10A are arranged to be inclined in the three-dimensional direction, and incident light is efficiently supplied to the pixels. Although not shown, the pixel at the center of the pixel array is arranged perpendicular to the optical axis as in the conventional case.
また、図1(B)に示すように、本実施例の素子構造は、上述した従来例と同様に、まず、光電変換部(フォトダイオード)21等を設けたシリコン基板20の上にゲート絶縁膜(図示せず)を介して転送電極22を設け、その上層に複数の配線(ポリシリコン膜やアルミ膜等)23、層間絶縁膜(シリコン酸化膜等)24、及び各種プラグ(タングステン等)25等を積層し、最上層の絶縁膜(保護膜)24の上にカラーフィルタ(図示せず)を配置し、その上にオンチップマイクロレンズ10を設けたものである。
そして、本実施例では、オンチップマイクロレンズ10の下層の絶縁膜24に3次元湾曲面24Aを形成し、この湾曲面24Aに沿ってカラーフィルタやオンチップマイクロレンズ10を形成することで、図1(A)に示すような3次元湾曲構造のオンチップマイクロレンズ10を得る。
図2はこのような3次元湾曲構造のオンチップマイクロレンズ10を有する半導体チップの膜厚分布を模式的に示す斜視図である。
図示のように、半導体チップ30は全体として平板状に形成されているが、画素アレイ部31だけは、半球面状または非球面状に凹んだ3次元湾曲面31Aが形成され、その上にオンチップマイクロレンズ(図2では省略する)が配置されている。
Further, as shown in FIG. 1B, the element structure of this example is similar to the conventional example described above. First, gate insulation is provided on a
In this embodiment, the three-dimensional
FIG. 2 is a perspective view schematically showing a film thickness distribution of a semiconductor chip having such a three-dimensional curved structure on-
As shown in the figure, the semiconductor chip 30 is formed in a flat plate shape as a whole. However, only the pixel array section 31 is formed with a three-dimensional
次に、このような湾曲面の形成は、以下に説明するような方法で効率よく形成することが可能である。
まず、第1の方法は、上層膜(絶縁膜24)の上面をCMP法にて研磨して平坦化する工程で、その研磨レートの違いを活用して形成する方法である。すなわち、CMP法では、下地パターンの影響によって研磨レートに差異が生じる。そこで、湾曲させる絶縁膜の下地パターンを意図的に調整して研磨レートに差を付け、湾曲面を形成する。
図3は具体的な下地パターンの調整例を示す断面図である。
図示のように、例えば最上層の配線パターンにおいて、画素アレイ部40側の配線23Aと周辺回路部41(画素アレイ部の外部)側の配線23Bで疎密差を付け、周辺回路部側では配線幅等の調整によって密集したパターンとし、画素アレイ部内では密集度の低いパターンとする。これにより、配線23の上に積層される最上層の絶縁膜24は、上面に下地パターンに対応する疎密度を有する凹凸24Bが形成され、この上面にCMP研磨を行うと、凹凸24Bの疎密に対応する研磨レートが生じ、上述した3次元湾曲面が形成される。そこで、この上にカラーフィルタを介してオンチップマイクロレンズ10を形成することで、3次元方向に湾曲したオンチップマイクロレンズ10を形成できる。
Next, such a curved surface can be efficiently formed by the method described below.
First, the first method is a step of polishing and flattening the upper surface of the upper layer film (insulating film 24) by a CMP method, utilizing the difference in polishing rate. That is, in the CMP method, a difference occurs in the polishing rate due to the influence of the base pattern. Therefore, the ground pattern of the insulating film to be curved is intentionally adjusted to make a difference in the polishing rate to form a curved surface.
FIG. 3 is a cross-sectional view showing a specific example of adjusting the base pattern.
As shown in the figure, for example, in the wiring pattern of the uppermost layer, a density difference is given by the wiring 23A on the
なお、下地の配線パターンを調整する際に、本例では画素アレイ部と周辺回路部で密集度を変えるようにしたが、さらに画素アレイ部内において、周辺から中心にかけて徐々に密集度を下げていくようなパターンとしてもよい。
すなわち、オンチップマイクロレンズの湾曲形状は下地パターンを適宜に変えることでコントロールし、またCMPの条件によってコントロールしても良い。
また、本例では最上層の配線の疎密パターンだけを調整したが、他の膜の疎密パターンを調整するようにしてもよい。例えば、1つの層のパターンの調整だけでは十分な変化を与えられないような場合に複数の層のパターンを調整して有効な疎密状態を得ることが可能となる。
In this example, when adjusting the underlying wiring pattern, the density is changed between the pixel array unit and the peripheral circuit unit. However, in the pixel array unit, the density is gradually decreased from the periphery to the center. Such a pattern may be used.
That is, the curved shape of the on-chip microlens may be controlled by appropriately changing the base pattern, or may be controlled by CMP conditions.
In this example, only the density pattern of the uppermost wiring is adjusted, but density patterns of other films may be adjusted. For example, when a sufficient change cannot be given only by adjusting the pattern of one layer, it is possible to adjust the pattern of a plurality of layers to obtain an effective density state.
また、下地絶縁膜に湾曲面を形成する第2の方法として各種のエッチング技術を応用することが可能である。
図4はその一例を示す断面図である。まず、図4(A)は最上層の絶縁膜24の上にエッチング保護膜50を配置した状態を示している。このエッチング保護膜50には、画素アレイ部よりも小径の開口50Aが形成されている。
そして、このエッチング保護膜50をマスクとして、等方性エッチング(ドライエッチングまたはウエットエッチング)を行うことにより、絶縁膜24の上面に3次元湾曲面24Aを形成する。
なお、湾曲面の形状はマスクやエッチングの条件を選択することにより、適宜調整が可能である。
Various etching techniques can be applied as a second method of forming a curved surface in the base insulating film.
FIG. 4 is a sectional view showing an example. First, FIG. 4A shows a state in which an etching
Then, isotropic etching (dry etching or wet etching) is performed using the etching
Note that the shape of the curved surface can be appropriately adjusted by selecting a mask and etching conditions.
また、図5は図1に示す構成に加えて低誘電率膜(LowK)を設けた例を示している。すなわち、図5に示す例では、最上層の絶縁膜24の上に低誘電率膜60を設け、その上にカラーフィルタやオンチップマイクロレンズ10を設けたものである。なお、図5は画素アレイ部の周辺の画素の構造を示しているが、他の画素においても同様に低誘電率膜が配置されているものとする。
このように、絶縁膜と低誘電率材料を組合わせることにより、集光した光を光電変換部方向に屈折させ、効率よく光電変換部に到達させることが可能となる。
なお、低誘電率膜を設ける位置は図5の例に限らず、他の絶縁膜に重ねて配置するようにしてもよい。
FIG. 5 shows an example in which a low dielectric constant film (Low K) is provided in addition to the configuration shown in FIG. That is, in the example shown in FIG. 5, the low dielectric constant film 60 is provided on the uppermost insulating
In this way, by combining the insulating film and the low dielectric constant material, it is possible to refract the collected light in the direction of the photoelectric conversion unit and efficiently reach the photoelectric conversion unit.
The position where the low dielectric constant film is provided is not limited to the example shown in FIG.
以上説明したように、本発明の実施例では、従来2次元的な補正しかできなかった瞳補正を3次元に補正でき、より有効なシェーディング抑制効果を得ることが可能となる。
また、作業工程数を増加させることなく、安価に実現できる利点がある。
As described above, in the embodiment of the present invention, it is possible to correct the pupil correction, which was conventionally only two-dimensional correction, to three-dimensional, and to obtain a more effective shading suppression effect.
Further, there is an advantage that it can be realized at a low cost without increasing the number of work steps.
10……オンチップマイクロレンズ、20……シリコン基板、21……被写体、22……転送電極、23……配線、24……層間絶縁膜、25……プラグ。 10 ... On-chip microlens, 20 ... Silicon substrate, 21 ... Subject, 22 ... Transfer electrode, 23 ... Wiring, 24 ... Interlayer insulating film, 25 ... Plug.
Claims (9)
前記半導体基板上に積層された配線及び絶縁膜を含む上層膜と、
前記上層膜上に形成されたオンチップマイクロレンズとを有し、
前記上層膜の上面が湾曲面に形成されるとともに、前記オンチップマイクロレンズが前記湾曲面に沿って形成され、前記複数の画素とオンチップマイクロレンズとの距離が画素アレイ部内の画素の位置に応じて変化している、
ことを特徴とする固体撮像素子。 A semiconductor substrate on which a pixel array portion including a plurality of pixels is formed;
An upper layer film including wiring and an insulating film laminated on the semiconductor substrate;
An on-chip microlens formed on the upper layer film,
The upper surface of the upper layer film is formed on a curved surface, the on-chip microlens is formed along the curved surface, and the distance between the plurality of pixels and the on-chip microlens is the position of the pixel in the pixel array unit. Changing accordingly,
The solid-state image sensor characterized by the above-mentioned.
前記上層膜上にオンチップマイクロレンズを形成する工程とを有し、
前記上層膜の上面を湾曲面に形成するとともに、前記オンチップマイクロレンズを前記湾曲面に沿って形成し、前記複数の画素とオンチップマイクロレンズとの距離を画素アレイ部内の画素の位置に応じて変化させる、
ことを特徴とする固体撮像素子の製造方法。 Forming an upper layer film including a wiring and an insulating film on a semiconductor substrate on which a pixel array unit including a plurality of pixels is formed;
Forming an on-chip microlens on the upper layer film,
The upper surface of the upper layer film is formed on a curved surface, the on-chip microlens is formed along the curved surface, and the distance between the plurality of pixels and the on-chip microlens is determined according to the position of the pixel in the pixel array unit. Change
A method for manufacturing a solid-state imaging device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005003668A JP4622526B2 (en) | 2005-01-11 | 2005-01-11 | Manufacturing method of solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005003668A JP4622526B2 (en) | 2005-01-11 | 2005-01-11 | Manufacturing method of solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006196503A true JP2006196503A (en) | 2006-07-27 |
JP4622526B2 JP4622526B2 (en) | 2011-02-02 |
Family
ID=36802367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005003668A Expired - Fee Related JP4622526B2 (en) | 2005-01-11 | 2005-01-11 | Manufacturing method of solid-state imaging device |
Country Status (1)
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