JP2006179657A

JP2006179657A - Semiconductor device and its manufacturing method, and semiconductor package

Info

Publication number: JP2006179657A
Application number: JP2004370937A
Authority: JP
Inventors: Kunio Watanabe; 邦雄渡辺; Michiyoshi Takano; 道義高野; Han Kenmochi; 範剣持; Takehiko Kobayashi; 毅彦小林
Original assignee: YASU SEMICONDUCTOR CORP; Seiko Epson Corp
Current assignee: YASU SEMICONDUCTOR CORP; Seiko Epson Corp
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2006-07-06

Abstract

<P>PROBLEM TO BE SOLVED: To make shallow a concave portion formed in the surface of a bump of a semiconductor device. <P>SOLUTION: The method of manufacturing the semiconductor device comprises processes of: forming a first insulating film 11 above a semiconductor substrate 1; forming a pad 12b on the first insulating film 11; forming a second insulating film 13 on the first insulating film 11 and on the pad 12b; forming a third insulating film 14 on the second insulating film 13; forming a first opening 14a located above the pad 12b in the third insulating film 14; forming a second opening 13a located on the pad 12b and smaller than the first opening 14a, in the second insulating film 13; and forming the bump 16 located inside the first opening 14a, in the second opening 13a and on the second insulating film 13. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。特に本発明は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。 The present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and a semiconductor package. In particular, the present invention relates to a semiconductor device having a shallow recess formed on the surface of a bump, a method for manufacturing the semiconductor device, and a semiconductor package.

図８は、従来の半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板１０１にはトランジスタ（図示せず）が形成されている。トランジスタ上には、配線及び層間絶縁膜を交互に積層した配線層１０２が形成されている。配線層１０２の最上層には、複数のＡｌ合金配線１０３ａ及びＡｌ合金パッド１０３ｂが形成されている。複数のＡｌ合金配線１０３ａは、互いに略平行に形成されている。 FIG. 8 is a cross-sectional view for explaining the configuration of a conventional semiconductor device. In this semiconductor device, a transistor (not shown) is formed on the silicon substrate 101. A wiring layer 102 in which wirings and interlayer insulating films are alternately stacked is formed on the transistor. In the uppermost layer of the wiring layer 102, a plurality of Al alloy wirings 103a and Al alloy pads 103b are formed. The plurality of Al alloy wirings 103a are formed substantially parallel to each other.

配線層１０２上には、パッシベーション膜１０６が形成されている。パッシベーション膜１０６は、酸化シリコン膜１０４および窒化シリコン膜１０５をこの順に積層したものである。酸化シリコン膜１０４は、Ａｌ合金配線１０３ａの相互間を埋めるための層であり、窒化シリコン膜１０５は、配線層１０２及びトランジスタを湿気等から保護するための層である。 A passivation film 106 is formed on the wiring layer 102. The passivation film 106 is formed by laminating a silicon oxide film 104 and a silicon nitride film 105 in this order. The silicon oxide film 104 is a layer for filling between the Al alloy wirings 103a, and the silicon nitride film 105 is a layer for protecting the wiring layer 102 and the transistor from moisture and the like.

パッシベーション膜１０６には、Ａｌ合金パッド１０３ｂ上に位置する開口部１０６ａが形成されている。開口部１０６ａ上には、バンプ１０７が形成されている。バンプ１０７は、一部が開口部１０６ａに埋め込まれることにより、Ａｌ合金パッド１０３ｂに接続している（例えば特許文献１参照）。
特公昭６２−４９８１９号公報（図１） In the passivation film 106, an opening 106a located on the Al alloy pad 103b is formed. Bumps 107 are formed on the openings 106a. The bump 107 is connected to the Al alloy pad 103b by being partially embedded in the opening 106a (see, for example, Patent Document 1).
Japanese Examined Patent Publication No. 62-49819 (FIG. 1)

図９の各図は、図８に示した半導体装置と配線基板の接続構造を説明する為の断面図である。これらの各図において、配線層１０２及びパッシベーション膜１０６は省略されている。 Each drawing in FIG. 9 is a cross-sectional view for explaining a connection structure between the semiconductor device and the wiring board shown in FIG. In each of these drawings, the wiring layer 102 and the passivation film 106 are omitted.

図９（Ａ）において、配線基板にはガラス基板１１０が用いられている。ガラス基板１１０上には配線１１１が形成されており、この配線１１１上に半導体装置のバンプ１０７が、異方性導電樹脂１１２によって固定されている。異方性導電樹脂１１２には導電性の粒子１１２ａが混合されており、この粒子１１２ａがバンプ１０７と配線１１１の間で押しつぶされることにより、バンプ１０７と配線１１１とが導通する。 In FIG. 9A, a glass substrate 110 is used as the wiring substrate. A wiring 111 is formed on the glass substrate 110, and a bump 107 of the semiconductor device is fixed on the wiring 111 by an anisotropic conductive resin 112. Conductive particles 112 a are mixed in the anisotropic conductive resin 112, and when the particles 112 a are crushed between the bumps 107 and the wirings 111, the bumps 107 and the wirings 111 are electrically connected.

図９（Ｂ）において、配線基板にはポリイミド製の樹脂フィルム１２０が用いられている。樹脂フィルム１２０には配線１２１が形成されており、この配線１２１上に半導体装置のバンプ１０７が熱圧着されている。 In FIG. 9B, a polyimide resin film 120 is used for the wiring board. A wiring 121 is formed on the resin film 120, and bumps 107 of the semiconductor device are thermocompression bonded onto the wiring 121.

図９（Ｃ）において、配線基板にはポリイミド製の樹脂フィルム１３０が用いられている。樹脂フィルム１３０からはリード線１３１が延伸しており、このリード線１３１上に半導体装置のバンプ１０７が熱圧着されている。 In FIG. 9C, a polyimide resin film 130 is used for the wiring board. Lead wires 131 extend from the resin film 130, and bumps 107 of the semiconductor device are thermocompression bonded onto the lead wires 131.

上記した半導体装置では、バンプの一部がパッシベーション膜の開口部に埋め込まれているため、バンプの表面には、開口部の上方に位置する凹部（例えば図８の符号１０７ａで示す部分）が形成される。凹部の深さは、例えばパッシベーション膜の厚さの１．４倍である。このため、図９（Ｂ）及び（Ｃ）で示した接続構造において、バンプの表面の凹部は、バンプ−配線間の接続に寄与しない構造となる。この場合、バンプと配線の接触面積を広くして熱圧着を確実にするためには、高温及び高荷重が必要になり、バンプが変形する可能性が生じるとともに、バンプの下方に位置する配線やトランジスタにダメージが加わる可能性が生じる。また、熱圧着装置への負荷が大きくなる。 In the semiconductor device described above, since a part of the bump is embedded in the opening of the passivation film, a recess (for example, a portion indicated by reference numeral 107a in FIG. 8) is formed on the surface of the bump. Is done. The depth of the recess is, for example, 1.4 times the thickness of the passivation film. For this reason, in the connection structure shown in FIGS. 9B and 9C, the concave portion on the surface of the bump has a structure that does not contribute to the connection between the bump and the wiring. In this case, in order to widen the contact area between the bump and the wiring and to ensure the thermocompression bonding, a high temperature and a high load are required, and the bump may be deformed. There is a possibility that the transistor is damaged. In addition, the load on the thermocompression bonding apparatus increases.

また、図９（Ａ）で示した接続構造において、バンプ表面の凹部の深さが異方性導電樹脂の粒子の直径より大きい場合、凹部と配線の間では粒子が押しつぶされない。このため、バンプの凹部以外の部分のみが、粒子を介して配線と導通する構造になる。この場合、接続不良が生じる可能性がある。特に近年は、バンプの高集積化が進んでおり、これに伴って異方性導電樹脂に混合されている粒子の径が小さくなっている（例えば直径が３μｍ）。このため、上記した問題が生じやすくなってきている。 In the connection structure shown in FIG. 9A, when the depth of the recess on the bump surface is larger than the diameter of the particles of the anisotropic conductive resin, the particles are not crushed between the recess and the wiring. For this reason, only a portion other than the concave portion of the bump has a structure that is electrically connected to the wiring through the particles. In this case, connection failure may occur. In particular, in recent years, bumps have been highly integrated, and accordingly, the diameter of the particles mixed in the anisotropic conductive resin has been reduced (for example, the diameter is 3 μm). For this reason, the above-mentioned problems are likely to occur.

本発明は上記のような事情を考慮してなされたものであり、その目的は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージを提供することにある。 The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor package in which a recess formed on the surface of a bump is shallow. is there.

上記課題を解決するため、本発明に係る半導体装置は、半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたパッドと、
前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
前記第１の開口部内及び前記第２の絶縁膜上に形成されたバンプと、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
を具備する。 In order to solve the above problems, a semiconductor device according to the present invention includes a first insulating film formed above a semiconductor substrate,
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film;
A third insulating film formed on the second insulating film;
It comprises.

この半導体装置によれば、バンプは第３の絶縁膜上に形成されており、バンプとパッドとを接続する第１の開口部は、第２の絶縁膜に形成されている。従って、第１の開口部は従来と比べて浅くなるため、バンプの表面に形成される凹部を、従来と比べて浅くすることができる。 According to this semiconductor device, the bump is formed on the third insulating film, and the first opening for connecting the bump and the pad is formed in the second insulating film. Therefore, since the first opening is shallower than in the prior art, the recess formed on the surface of the bump can be made shallower than in the prior art.

バンプは、第３の絶縁膜に形成された第２の開口部内に配置されているのが好ましい。この場合、第２の開口部は、パッドより小さく形成されていてもよいし、パッドより大きく形成されていてもよい。 The bump is preferably disposed in the second opening formed in the third insulating film. In this case, the second opening may be formed smaller than the pad or may be formed larger than the pad.

第２の絶縁膜は、例えば酸化シリコン膜であり、第３の絶縁膜は、例えば窒化シリコン膜である。第１の絶縁膜上に複数並んで形成された配線を更に具備している場合、酸化シリコン膜は、複数の配線間を埋めているのが好ましい。 The second insulating film is, for example, a silicon oxide film, and the third insulating film is, for example, a silicon nitride film. In the case where a plurality of wirings formed side by side on the first insulating film are further provided, it is preferable that the silicon oxide film fills a space between the plurality of wirings.

絶縁膜上に形成されたヒューズと、第３の絶縁膜に形成され、ヒューズの上方に位置する第３の開口部を更に具備し、第２の絶縁膜は、ヒューズ上を覆っていてもよい。 A fuse formed on the insulating film and a third opening formed on the third insulating film and positioned above the fuse may be further provided, and the second insulating film may cover the fuse. .

本発明に係る半導体装置の製造方法は、半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にパッドを形成する工程と、
前記第１の絶縁膜上及び前記パッド上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記パッドの上方に位置する第１の開口部を形成する工程と、
前記第２の絶縁膜に、前記パッド上に位置し且つ前記第１の開口部より大きさの小さい第２の開口部を形成する工程と、
前記第２の開口部内及び前記第２の絶縁膜上に、前記第１の開口部内に位置するバンプを形成する工程とを具備する。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film above a semiconductor substrate;
Forming a pad on the first insulating film;
Forming a second insulating film on the first insulating film and the pad;
Forming a third insulating film on the second insulating film;
Forming a first opening located above the pad in the third insulating film;
Forming, in the second insulating film, a second opening located on the pad and having a size smaller than that of the first opening;
Forming a bump located in the first opening on the second opening and on the second insulating film.

パッドを形成する工程において、第１の絶縁膜上に位置するヒューズを更に形成し、第３の絶縁膜に第１の開口部を形成する工程において、第３の絶縁膜に、ヒューズの上方に位置する第３の開口部を形成してもよい。この場合、第１の開口部と第３の開口部を同一工程で形成することができるため、工程数を少なくすることができる。 In the step of forming the pad, a fuse positioned on the first insulating film is further formed, and in the step of forming the first opening in the third insulating film, the third insulating film is provided above the fuse. A third opening located may be formed. In this case, since the first opening and the third opening can be formed in the same process, the number of processes can be reduced.

本発明に係る半導体パッケージは、半導体装置と、
前記半導体装置に接続された配線と、
前記配線が形成された配線基板と
を具備し、
前記半導体装置は、
半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたパッドと、
前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
前記第１の開口部内及び前記第２の絶縁膜上に形成され、前記配線に接続されたバンプと、
前記第２の絶縁膜上に形成された第３の絶縁膜とを具備する。 A semiconductor package according to the present invention includes a semiconductor device,
Wiring connected to the semiconductor device;
A wiring board on which the wiring is formed,
The semiconductor device includes:
A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film and connected to the wiring;
And a third insulating film formed on the second insulating film.

この半導体パッケージによれば、半導体装置のバンプの表面に形成される凹部が浅くなるため、バンプを容易且つ確実に配線に接続することができる。
配線基板は、絶縁フィルム又はガラス基板を用いて形成されていてもよい。また、配線基板が絶縁フィルムである場合、配線は、絶縁フィルムの外部に延伸したリード線であってもよい。 According to this semiconductor package, since the recess formed on the surface of the bump of the semiconductor device becomes shallow, the bump can be easily and reliably connected to the wiring.
The wiring board may be formed using an insulating film or a glass substrate. In addition, when the wiring board is an insulating film, the wiring may be a lead wire extended to the outside of the insulating film.

BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図３は、半導体装置が有するＡｌ合金パッド、パッシベーション膜の開口部、及びＡｌ合金パッドに接続するバンプの位置関係を説明する為の平面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the first embodiment. FIG. 3 is a plan view for explaining the positional relationship between the Al alloy pad, the opening of the passivation film, and the bump connected to the Al alloy pad of the semiconductor device.

まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を互いに分離する。素子分離膜２は、例えばトレンチアイソレーション法によりシリコン基板１に埋め込まれるが、ＬＯＣＯＳ法により形成されてもよい。 First, as shown in FIG. 1A, an element isolation film 2 is formed on a silicon substrate 1 to isolate element regions from each other. The element isolation film 2 is embedded in the silicon substrate 1 by, for example, a trench isolation method, but may be formed by a LOCOS method.

次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。 Next, the silicon substrate 1 is thermally oxidized. Thereby, a gate oxide film 3 is formed on the surface of the silicon substrate 1 located in the element region. Next, a polysilicon film is formed on the entire surface including the gate oxide film 3, and this polysilicon film is patterned. Thereby, a gate electrode 4 is formed on the gate oxide film 3. Next, impurity ions are implanted into the silicon substrate 1 using the gate electrode 4 and the element isolation film 2 as a mask. Thereby, low concentration impurity regions 6a and 6b are formed in the silicon substrate 1 located in the element region.

次いで、ゲート電極４上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。このようにして、シリコン基板１にはトランジスタが形成される。 Next, a silicon oxide film is formed on the entire surface including on the gate electrode 4, and this silicon oxide film is etched back. Thereby, the side wall of the gate electrode 4 is covered with the side wall 5. Next, impurity ions are implanted into the silicon substrate 1 using the gate electrode 4, the sidewall 5, and the element isolation film 2 as a mask. As a result, impurity regions 7a and 7b serving as drains and sources are formed in the silicon substrate 1 located in the element region. In this way, a transistor is formed on the silicon substrate 1.

次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８を、例えばＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置する接続孔８ａ、及び不純物領域７ａ，７ｂそれぞれ上に位置する接続孔（図示せず）が形成される。その後、レジストパターンを除去する。 Next, an interlayer insulating film 8 containing silicon oxide as a main component is formed on the entire surface including on the transistor by, for example, a CVD method. Next, a photoresist film (not shown) is applied on the interlayer insulating film 8, and this photoresist film is exposed and developed. As a result, a resist pattern is formed on the interlayer insulating film 8. Next, the interlayer insulating film 8 is etched using this resist pattern as a mask. As a result, a connection hole 8 a located on the gate electrode 4 and a connection hole (not shown) located on each of the impurity regions 7 a and 7 b are formed in the interlayer insulating film 8. Thereafter, the resist pattern is removed.

次いで、接続孔それぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉ膜、ＴｉＮ膜をこの順に、スパッタリング法を用いて連続堆積し、さらに、タングステン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、接続孔８ａにはＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれ上の接続孔にもＷプラグ（図示せず）が埋め込まれる。 Next, a Ti film and a TiN film as barrier metals are successively deposited in this order in each of the connection holes and on the interlayer insulating film 8 in this order using a sputtering method, and a tungsten film is further deposited by a CVD method. Next, the tungsten film, the TiN film, and the Ti film on the interlayer insulating film 8 are removed by CMP or etch back. Thereby, the W plug 9 is embedded in the connection hole 8a. Also, W plugs (not shown) are buried in the connection holes on the impurity regions 7a and 7b, respectively.

次いで、Ｗプラグそれぞれ上及び層間絶縁膜８上を含む全面上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜８上にはＡｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続する。Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示しないＷプラグを介して不純物領域７ａ，７ｂに接続する。その後、レジストパターンを除去する。 Next, an Al alloy film is formed by sputtering on the entire surface including each of the W plugs and the interlayer insulating film 8. Next, a photoresist film (not shown) is applied on the Al alloy film, and the photoresist film is exposed and developed. Thereby, a resist pattern is formed on the Al alloy film. Next, the Al alloy film is etched using this resist pattern as a mask. Thereby, Al alloy wirings 10a, 10b and 10c are formed on the interlayer insulating film 8. The Al alloy wiring 10 a is connected to the gate electrode 4 through the W plug 9. Each of the Al alloy wirings 10b and 10c is connected to the impurity regions 7a and 7b through a W plug (not shown). Thereafter, the resist pattern is removed.

次いで、層間絶縁膜８上及びＡｌ合金配線１０ａ，１０ｂ，１０ｃそれぞれ上を含む全面上に、層間絶縁膜１１を形成し、さらに、層間絶縁膜１１に、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ上に位置する複数の接続孔（図示せず）を形成し、これら接続孔にＷプラグ（図示せず）を埋め込む。これら接続孔及びＷプラグの形成方法は、接続孔８ａ及びＷプラグ９の形成方法と同一である。 Next, an interlayer insulating film 11 is formed on the entire surface including on the interlayer insulating film 8 and on the Al alloy wirings 10a, 10b, and 10c. Further, the interlayer insulating film 11 is formed on the Al alloy wirings 10a, 10b, and 10c. A plurality of connection holes (not shown) are formed, and W plugs (not shown) are embedded in these connection holes. The method for forming these connection holes and W plugs is the same as the method for forming the connection holes 8 a and W plugs 9.

次いで、Ｗプラグ上及び層間絶縁膜１１上にＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１１上には複数のＡｌ合金配線１２ａ及びＡｌ合金パッド１２ｂが形成される。複数のＡｌ合金配線１２ａは互いに並んでいる。その後、レジストパターンを除去する。 Next, an Al alloy film is formed on the W plug and the interlayer insulating film 11. Next, a photoresist film (not shown) is applied on the Al alloy film, and this photoresist film is exposed and developed. Thereby, a resist pattern is formed on the Al alloy film. Next, the Al alloy film is etched using this resist pattern as a mask. As a result, a plurality of Al alloy wirings 12 a and Al alloy pads 12 b are formed on the interlayer insulating film 11. The plurality of Al alloy wirings 12a are arranged side by side. Thereafter, the resist pattern is removed.

次いで、層間絶縁膜１１上、Ａｌ合金配線１２ａ上及びＡｌ合金パッド１２ｂ上を含む全面上に、酸化シリコン膜１３をＣＶＤ法により形成する。これにより、Ａｌ合金配線１２ａの相互間は埋まり、かつ、Ａｌ合金配線１２ａ及びＡｌ合金パッド１２ｂは酸化シリコン膜１３で被覆される。さらに、酸化シリコン膜１３上に窒化シリコン膜１４をＣＶＤ法により形成する。このようにして、酸化シリコン膜１３及び窒化シリコン膜１４からなるパッシベーション膜１５が形成される。 Next, a silicon oxide film 13 is formed by CVD on the entire surface including the interlayer insulating film 11, the Al alloy wiring 12a, and the Al alloy pad 12b. Thereby, the space between the Al alloy wirings 12 a is filled, and the Al alloy wiring 12 a and the Al alloy pad 12 b are covered with the silicon oxide film 13. Further, a silicon nitride film 14 is formed on the silicon oxide film 13 by a CVD method. In this way, a passivation film 15 composed of the silicon oxide film 13 and the silicon nitride film 14 is formed.

次いで、図１（Ｂ）に示すように、パッシベーション膜１５上にフォトレジスト膜２０を塗布し、フォトレジスト膜２０を露光及び現像する。これにより、フォトレジスト膜２０には、Ａｌ合金パッド１２ｂの上方に位置する開口部が形成される。開口部は、平面配置においてＡｌ合金パッド１２ｂの内部に位置する。次いで、フォトレジスト膜２０をマスクとして、パッシベーション膜１５の窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には、Ａｌ合金パッド１２ｂの上方に位置する第１の開口部１４ａが形成される。図１（Ｂ）及び図３に示すように、第１の開口部１４は、Ａｌ合金パッド１２ｂより小さく、且つ、平面配置においてＡｌ合金パッド１２ｂの内部に位置している。 Next, as shown in FIG. 1B, a photoresist film 20 is applied on the passivation film 15, and the photoresist film 20 is exposed and developed. As a result, an opening located above the Al alloy pad 12b is formed in the photoresist film 20. The opening is located inside the Al alloy pad 12b in a planar arrangement. Next, the silicon nitride film 14 of the passivation film 15 is etched using the photoresist film 20 as a mask. As a result, a first opening portion 14 a located above the Al alloy pad 12 b is formed in the silicon nitride film 14. As shown in FIGS. 1B and 3, the first opening 14 is smaller than the Al alloy pad 12 b and is positioned inside the Al alloy pad 12 b in a planar arrangement.

その後、図２（Ａ）に示すように、フォトレジスト膜２０を除去する。次いで、パッシベーション膜１５上にフォトレジスト膜２１を塗布し、フォトレジスト膜２１を露光及び現像する。これにより、フォトレジスト膜２１には開口部が形成される。この開口部は、平面配置において、第１の開口部１４ａの内部に位置する。次いで、フォトレジスト膜２１をマスクとして、パッシベーション膜１５の酸化シリコン膜１３をエッチングする。これにより、酸化シリコン膜１３には第２の開口部１３ａが形成される。図２（Ａ）及び図３に示すように、第２の開口部１３ａは、平面配置において第１の開口部１４ａの内部に位置する。 Thereafter, as shown in FIG. 2A, the photoresist film 20 is removed. Next, a photoresist film 21 is applied on the passivation film 15, and the photoresist film 21 is exposed and developed. Thereby, an opening is formed in the photoresist film 21. The opening is located inside the first opening 14a in the planar arrangement. Next, the silicon oxide film 13 of the passivation film 15 is etched using the photoresist film 21 as a mask. As a result, a second opening 13 a is formed in the silicon oxide film 13. As shown in FIGS. 2A and 3, the second opening 13 a is located inside the first opening 14 a in a planar arrangement.

その後、図２（Ｂ）に示すように、フォトレジスト膜２１を除去する。次いで、パッシベーション膜１５上、第１の開口部１４ａ内及び第２の開口部１３ａ内に、バリア膜としてのＴｉＷ膜（図示せず）を形成し、さらにＴｉＷ膜上に、密着金属膜としてのＡｕ膜（図示せず）を形成する。次いで、Ａｕ膜上にフォトレジスト膜を塗布し、このフォトレジスト膜（図示せず）を露光及び後現像する。これにより、Ａｕ膜上には、開口部を有するレジストパターンが形成される。レジストパターンの開口部は、平面配置において第１の開口部１４ａの内部に位置しており、且つ、第２の開口部１３ａを内部に含んでいる。 Thereafter, as shown in FIG. 2B, the photoresist film 21 is removed. Next, a TiW film (not shown) as a barrier film is formed on the passivation film 15, in the first opening 14a and in the second opening 13a, and further on the TiW film as an adhesion metal film. An Au film (not shown) is formed. Next, a photoresist film is applied on the Au film, and this photoresist film (not shown) is exposed and post-developed. Thereby, a resist pattern having an opening is formed on the Au film. The opening of the resist pattern is located inside the first opening 14a in the planar arrangement and includes the second opening 13a inside.

次いで、Ａｕ膜を電極として電解メッキを行う。これにより、レジストパターンの開口部内には、Ａｕが析出、成長し、バンプ１６が形成される。バンプ１６は、表面がパッシベーション膜１５の上方に出ており、底部の一部が第２の開口部１３ａに埋め込まれることにより、Ａｌ合金パッド１２ｂに接続している。また、図２（Ｂ）及び図３に示すように、バンプ１６は、第１の開口部１４ａの内部に配置されている。 Next, electrolytic plating is performed using the Au film as an electrode. As a result, Au deposits and grows in the openings of the resist pattern, and bumps 16 are formed. The surface of the bump 16 protrudes above the passivation film 15, and a part of the bottom is embedded in the second opening 13a, thereby connecting to the Al alloy pad 12b. In addition, as shown in FIGS. 2B and 3, the bump 16 is disposed inside the first opening 14 a.

このとき、バンプ１６の表面には、第２の開口部１３ａに起因して凹部１６ａが形成される。しかし、Ａｌ合金パッド１２ｂ上では、パッシベーション膜１５は酸化シリコン膜１３の一層構造になっている。このため、第２の開口部１３ａの深さは従来と比べて浅い。従って、凹部１６ａは、従来と比べて浅くなる。 At this time, a recess 16a is formed on the surface of the bump 16 due to the second opening 13a. However, the passivation film 15 has a single layer structure of the silicon oxide film 13 on the Al alloy pad 12b. For this reason, the depth of the 2nd opening part 13a is shallow compared with the past. Therefore, the recessed part 16a becomes shallow compared with the past.

その後、レジストパターンを除去する。次いで、バンプ１６をマスクとしたエッチングを行う。これにより、密着金属膜としてのＡｕ膜及びバリア膜としてのＴｉＷ膜のうち、露出している部分が除去される。 Thereafter, the resist pattern is removed. Next, etching is performed using the bumps 16 as a mask. As a result, the exposed portions of the Au film as the adhesion metal film and the TiW film as the barrier film are removed.

図４の各図は、図１を用いて説明した方法により形成された半導体装置と、配線基板の接続構造を説明する為の断面図である。これらの各図において、半導体装置のうち、シリコン基板１及びバンプ１６以外の構成は省略されている。 4 is a cross-sectional view for explaining a connection structure between a semiconductor device formed by the method described with reference to FIG. 1 and a wiring board. In each of these drawings, configurations of the semiconductor device other than the silicon substrate 1 and the bumps 16 are omitted.

図４（Ａ）において、配線基板にはガラス基板５０が用いられている。ガラス基板５０上には配線５１が形成されており、この配線５１上に半導体装置のバンプ１６が、異方性導電樹脂５２によって固定されている。 In FIG. 4A, a glass substrate 50 is used as the wiring substrate. A wiring 51 is formed on the glass substrate 50, and the bump 16 of the semiconductor device is fixed on the wiring 51 by an anisotropic conductive resin 52.

異方性導電樹脂５２には導電性の粒子５２ａが混合されており、この粒子５２ａがバンプ１６と配線５１の間で押しつぶされることにより、バンプ１６と配線５１とが導通する。バンプ１６の表面の凹部１６ａは従来と比べて浅い。このため、粒子５２ａの直径を小さくしても、凹部１６ａと配線５１の間で粒子５２ａが押しつぶされるため、バンプ１６の表面全体が粒子５２ａを介して配線５１に導通する。従って、半導体装置のチップサイズを小さくするためにバンプ１６を小型化しても、バンプ１６と配線５１の導通を良好にすることができる。 Conductive particles 52 a are mixed in the anisotropic conductive resin 52, and the bumps 16 and the wiring 51 are electrically connected when the particles 52 a are crushed between the bumps 16 and the wiring 51. The concave portion 16a on the surface of the bump 16 is shallower than the conventional one. For this reason, even if the diameter of the particle 52a is reduced, the particle 52a is crushed between the concave portion 16a and the wiring 51, so that the entire surface of the bump 16 is electrically connected to the wiring 51 through the particle 52a. Therefore, even if the bump 16 is downsized to reduce the chip size of the semiconductor device, the conduction between the bump 16 and the wiring 51 can be improved.

図４（Ｂ）において、配線基板にはポリイミド製の樹脂フィルム６０が用いられている。樹脂フィルム６０には配線６１が形成されており、この配線６１上に半導体装置のバンプ１６が熱圧着されている。配線６１の表面にＡｕ膜が形成されている場合、バンプ１６と配線６１は熱圧着によりＡｕ−Ａｕ接続する。また、配線６１の表面にＳｎ膜が形成されている場合、バンプ１６と配線６１は、熱圧着時にＡｕ−Ｓｎ合金が形成されることにより、接続する。これらのいずれの場合においても、バンプ１６の表面の凹凸が従来と比べて小さいため、従来と比べて熱圧着時の条件を低圧力・低温にしても、バンプ１６と配線６１の接触面積を広くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。 In FIG. 4B, a polyimide resin film 60 is used for the wiring board. A wiring 61 is formed on the resin film 60, and a bump 16 of the semiconductor device is thermocompression bonded onto the wiring 61. When an Au film is formed on the surface of the wiring 61, the bump 16 and the wiring 61 are Au-Au connected by thermocompression bonding. Further, when an Sn film is formed on the surface of the wiring 61, the bump 16 and the wiring 61 are connected by forming an Au—Sn alloy at the time of thermocompression bonding. In any of these cases, since the unevenness of the surface of the bump 16 is smaller than in the conventional case, the contact area between the bump 16 and the wiring 61 is widened even if the conditions during thermocompression bonding are low pressure and low temperature compared to the conventional case. can do. For this reason, it can suppress that a transistor of a semiconductor device is damaged at the time of thermocompression bonding.

図４（Ｃ）において、配線基板にはポリイミド製の樹脂フィルム７０が用いられている。樹脂フィルム７０からはリード線７１が延伸しており、このリード線７１上に半導体装置のバンプ１６が熱圧着されている。バンプ１６の表面の凹凸が、従来と比べて小さいため、図４（Ｂ）の場合と同様の作用により、従来と比べて熱圧着時の圧力を小さくすることができ、また、圧着時の温度を低くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。 In FIG. 4C, a polyimide resin film 70 is used for the wiring board. A lead wire 71 extends from the resin film 70, and the bump 16 of the semiconductor device is thermocompression bonded onto the lead wire 71. Since the unevenness of the surface of the bump 16 is smaller than that of the conventional case, the pressure at the time of thermocompression bonding can be reduced by the same action as in the case of FIG. Can be lowered. For this reason, it can suppress that a transistor of a semiconductor device is damaged at the time of thermocompression bonding.

以上、第１の実施形態によれば、パッシベーション膜１５の窒化シリコン膜１４に第１の開口部１４ａを形成し、この第１の開口部１４ａの中にバンプ１６を位置させている。そして、バンプ１６の下に形成されている第２の開口部１３ａの深さは、パッシベーション膜１５全体の厚さではなく酸化シリコン膜１３の厚さに等しくなるため、従来と比べて浅くなる。このため、バンプ１６の表面の凹部１６ａは従来と比べて浅くなる。
これにより、バンプ１６と配線基板を確実に接続することができる。また、バンプ１６と配線基板を熱圧着するときの条件を、従来と比べて低圧力、低温にすることができる。 As described above, according to the first embodiment, the first openings 14 a are formed in the silicon nitride film 14 of the passivation film 15, and the bumps 16 are positioned in the first openings 14 a. The depth of the second opening 13a formed under the bump 16 is equal to the thickness of the silicon oxide film 13 instead of the entire thickness of the passivation film 15, and is therefore shallower than in the prior art. For this reason, the recess 16a on the surface of the bump 16 becomes shallower than in the prior art.
Thereby, the bump 16 and the wiring board can be reliably connected. Further, the conditions for thermocompression bonding of the bumps 16 and the wiring board can be set to a lower pressure and a lower temperature than in the prior art.

図５の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図６は、第２の実施形態に係る半導体装置が有するＡｌ合金パッド、パッシベーション膜の開口部、及びＡｌ合金パッドに接続するバンプの位置関係を説明する為の平面図である。
本実施形態において、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。 Each drawing in FIG. 5 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the second embodiment. FIG. 6 is a plan view for explaining the positional relationship between an Al alloy pad, a passivation film opening, and a bump connected to the Al alloy pad included in the semiconductor device according to the second embodiment.
In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成することにより、トランジスタを形成する。次いで、層間絶縁膜８、接続孔８ａ及び不純物領域７ａ，７ｂ上の接続孔、Ｗプラグ９及び前記した接続孔中のＷプラグ、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ、ならびに層間絶縁膜１１を形成する。次いで、層間絶縁膜１１上にＡｌ合金膜を形成する。これらの形成方法は、第１の実施形態と同一である。 First, as shown in FIG. 5A, an element isolation film 2 is embedded in a silicon substrate 1, and a gate oxide film 3, a gate electrode 4, sidewalls 5, low-concentration impurity regions 6a and 6b, and impurity regions 7a and 7b. As a result, a transistor is formed. Next, the interlayer insulating film 8, the connection hole 8a and the connection hole on the impurity regions 7a and 7b, the W plug 9, the W plug in the connection hole, the Al alloy wirings 10a, 10b and 10c, and the interlayer insulating film 11 are formed. To do. Next, an Al alloy film is formed on the interlayer insulating film 11. These forming methods are the same as those in the first embodiment.

次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１１上には、複数のＡｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、及びＡｌ合金ヒューズ１２ｃが形成される。 Next, a photoresist film is applied on the Al alloy film, and this photoresist film is exposed and developed. Thereby, a resist pattern is formed on the Al alloy film. Next, the Al alloy film is etched using this resist pattern as a mask. As a result, a plurality of Al alloy wirings 12a, Al alloy pads 12b, and Al alloy fuses 12c are formed on the interlayer insulating film 11.

次いで、層間絶縁膜１１、Ａｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、及びＡｌ合金ヒューズ１２ｃそれぞれ上を含む全面上に、酸化シリコン膜１３及び窒化シリコン膜１４をこの順に積層したパッシベーション膜１５を形成する。 Next, a passivation film 15 is formed by laminating the silicon oxide film 13 and the silicon nitride film 14 in this order on the entire surface including the interlayer insulating film 11, the Al alloy wiring 12a, the Al alloy pad 12b, and the Al alloy fuse 12c. .

次いで、パッシベーション膜１５上にフォトレジスト膜２２を塗布し、フォトレジスト膜２２を露光及び現像する。これにより、フォトレジスト膜２２には、Ａｌ合金パッド１２ｂの上方に位置する開口部、及びＡｌ合金ヒューズ１２ｃの上方に位置する開口部がそれぞれ形成される。次いで、フォトレジスト膜２２をマスクとして窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には、第１の開口部１４ａ、及びＡｌ合金ヒューズ１２ｃの上方に位置する第３の開口部１４ｂが形成される。なお、図５（Ａ）及び図６に示すように、第３の開口部１４ｂは、Ａｌ合金ヒューズ１２ｃより大きく、平面配置においてＡｌ合金ヒューズ１２ｃを内部に含んでいる。 Next, a photoresist film 22 is applied on the passivation film 15, and the photoresist film 22 is exposed and developed. As a result, an opening located above the Al alloy pad 12b and an opening located above the Al alloy fuse 12c are formed in the photoresist film 22, respectively. Next, the silicon nitride film 14 is etched using the photoresist film 22 as a mask. As a result, a first opening 14a and a third opening 14b located above the Al alloy fuse 12c are formed in the silicon nitride film 14. As shown in FIGS. 5A and 6, the third opening 14b is larger than the Al alloy fuse 12c, and includes the Al alloy fuse 12c inside in a planar arrangement.

その後、図５（Ｂ）に示すように、フォトレジスト膜２２を除去する。次いで、酸化シリコン膜１３に第２の開口部１３ａを形成し、さらに、バンプ１６を形成する。これらの形成方法は第１の実施形態と同一である。なお、Ａｌ合金ヒューズ１２ｃは酸化シリコン膜１３で覆われたままである。
この第２の実施形態においても、第１の実施形態と同一の効果を得ることができる。また、Ａｌ合金ヒューズ１２ｃの上方に位置する第３の開口部１４ｂを形成する工程で、第１の開口部１４ａを形成することができる。従って、工程数の増加を抑制することができる。 Thereafter, as shown in FIG. 5B, the photoresist film 22 is removed. Next, the second opening 13a is formed in the silicon oxide film 13, and the bump 16 is further formed. These forming methods are the same as those in the first embodiment. The Al alloy fuse 12c remains covered with the silicon oxide film 13.
In the second embodiment, the same effect as that of the first embodiment can be obtained. In addition, the first opening 14a can be formed in the step of forming the third opening 14b located above the Al alloy fuse 12c. Therefore, an increase in the number of steps can be suppressed.

図７は、第３の実施形態に係る半導体装置の構成を説明する為の断面図である。本実施形態は、第１の開口部１４ａの大きさが第１の実施形態と異なることを除いて、第２の実施形態と同一である。すなわち本実施形態において、第１の開口部１４ａはＡｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。 FIG. 7 is a cross-sectional view for explaining the configuration of the semiconductor device according to the third embodiment. The present embodiment is the same as the second embodiment except that the size of the first opening 14a is different from that of the first embodiment. That is, in the present embodiment, the first opening portion 14a is larger than the Al alloy pad 12b and includes the Al alloy pad 12b inside in a planar arrangement. Hereinafter, the same components as those of the second embodiment are denoted by the same reference numerals, and description thereof is omitted.

本実施形態に係る半導体装置は、以下のようにして形成される。まず、シリコン基板１に素子分離膜２を埋め込み、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成することにより、トランジスタを形成する。次いで、層間絶縁膜８、接続孔８ａ及び不純物領域７ａ，７ｂ上の接続孔、Ｗプラグ９及び前記した接続孔中のＷプラグ、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ、層間絶縁膜１１、Ａｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、Ａｌ合金ヒューズ１２ｃ、酸化シリコン膜１３、及び窒化シリコン膜１４を形成する。これらの形成方法は、第２の実施形態と同一である。 The semiconductor device according to this embodiment is formed as follows. First, a device is formed by embedding an element isolation film 2 in a silicon substrate 1 and forming a gate oxide film 3, a gate electrode 4, sidewalls 5, low-concentration impurity regions 6a and 6b, and impurity regions 7a and 7b. . Next, the interlayer insulating film 8, the connection hole 8a and the connection hole on the impurity regions 7a and 7b, the W plug 9, and the W plug in the connection hole, the Al alloy wirings 10a, 10b and 10c, the interlayer insulating film 11, and the Al alloy A wiring 12a, an Al alloy pad 12b, an Al alloy fuse 12c, a silicon oxide film 13, and a silicon nitride film 14 are formed. These forming methods are the same as those in the second embodiment.

次いで、酸化シリコン膜１３及び窒化シリコン膜１４からなるパッシベーション膜１５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には、Ａｌ合金パッド１２ｂ上に位置する開口部、及びＡｌ合金ヒューズ１２ｃの上方に位置する開口部がそれぞれ形成される。Ａｌ合金パッド１２ｂの上方に位置する開口部は、Ａｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。 Next, a photoresist film (not shown) is applied on the passivation film 15 made of the silicon oxide film 13 and the silicon nitride film 14, and the photoresist film is exposed and developed. As a result, an opening located on the Al alloy pad 12b and an opening located above the Al alloy fuse 12c are formed in the photoresist film. The opening located above the Al alloy pad 12b is larger than the Al alloy pad 12b and includes the Al alloy pad 12b inside in a planar arrangement.

次いで、このフォトレジスト膜をマスクとして、窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には、第１の開口部１４ａ及び第３の開口部１４ｂが形成される。第１の開口部１４ａは、Ａｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。その後、フォトレジスト膜を除去する。
これ以降の工程は、第２の実施形態と同一である。 Next, the silicon nitride film 14 is etched using this photoresist film as a mask. As a result, the first opening portion 14 a and the third opening portion 14 b are formed in the silicon nitride film 14. The first opening portion 14a is larger than the Al alloy pad 12b and includes the Al alloy pad 12b in a planar arrangement. Thereafter, the photoresist film is removed.
The subsequent steps are the same as those in the second embodiment.

本実施形態においても、第２の実施形態と同一の効果を得ることができる。また、バンプ１６は平面配置において第１の開口部１４ａの内部に位置しているが、第１の開口部１４ａをＡｌ合金パッド１２ｂより大きくしているため、Ａｌ合金パッド１２ｂを小さくしても、バンプ１６を小さくしなくて済む。従って、Ａｌ合金パッド１２ｂを小さくして、Ａｌ合金パッド１２ｂを高集積化することができる。 Also in this embodiment, the same effect as in the second embodiment can be obtained. Further, the bump 16 is located inside the first opening 14a in the planar arrangement, but the first opening 14a is made larger than the Al alloy pad 12b, so even if the Al alloy pad 12b is made smaller. The bumps 16 need not be made small. Therefore, the Al alloy pad 12b can be made small and the Al alloy pad 12b can be highly integrated.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、第１の開口部１４ａを大きくして、平面配置においてＡｌ合金パッド１２ｂを内部に含むようにしてもよい。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in the first embodiment, the first opening 14a may be enlarged so that the Al alloy pad 12b is included inside in a planar arrangement.

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 1st Embodiment, (B) is sectional drawing for demonstrating the next process of (A). （Ａ）は図１（Ｂ）の次のク工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。(A) is sectional drawing for demonstrating the next process of FIG. 1 (B), (B) is sectional drawing for demonstrating the next process of (A). Ａｌ合金パッド、パッシベーション膜の開口部、及びバンプの位置関係を説明する為の平面図。The top view for demonstrating the positional relationship of Al alloy pad, the opening part of a passivation film, and a bump. （Ａ），（Ｂ），（Ｃ）それぞれは、本実施形態に係る半導体装置と配線基板の接続構造を説明する為の断面図。(A), (B), (C) is sectional drawing for demonstrating the connection structure of the semiconductor device which concerns on this embodiment, and a wiring board, respectively. （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 2nd Embodiment, (B) is sectional drawing for demonstrating the next process of (A). Ａｌ合金パッド、パッシベーション膜の開口部、及びバンプの位置関係を説明する為の平面図。The top view for demonstrating the positional relationship of Al alloy pad, the opening part of a passivation film, and a bump. 第３の実施形態に係る半導体装置の構成を説明する為の断面図。Sectional drawing for demonstrating the structure of the semiconductor device which concerns on 3rd Embodiment. 従来の半導体装置の構成を説明する為の断面図。Sectional drawing for demonstrating the structure of the conventional semiconductor device. （Ａ），（Ｂ），（Ｃ）それぞれは、図７に示した半導体装置と配線基板の接続構造を説明する為の断面図。(A), (B), (C) is sectional drawing for demonstrating the connection structure of the semiconductor device shown in FIG. 7, and a wiring board, respectively.

Explanation of symbols

１，１０１…シリコン基板、２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、８，１１…層間絶縁膜、８ａ…接続孔、９…Ｗプラグ、１０ａ，１０ｂ，１０ｃ，１２ａ…Ａｌ合金配線、１２ｂ，１０３…Ａｌ合金パッド、１２ｃ，１０３ａ…Ａｌ合金ヒューズ、１３，１０４…酸化シリコン膜、１３ａ…第２の開口部、１４，１０５…窒化シリコン膜、１４ａ…第１の開口部、１４ｂ…第３の開口部、１５，１０６…パッシベーション膜、１６，１０７…バンプ、１６ａ，１０７ａ…凹部、２０，２１，２２…フォトレジスト膜、５０，１１０…ガラス基板、５１，６１，１１１，１２１…配線、５２，１１２…異方性導電樹脂、５２ａ，１１２ａ…粒子、６０，７０，１２０，１３０…樹脂フィルム、７１，１３１…リード線、１０２…配線層、１０６ａ…開口部 DESCRIPTION OF SYMBOLS 1,101 ... Silicon substrate, 2 ... Element isolation film, 3 ... Gate oxide film, 4 ... Gate electrode, 5 ... Side wall, 6a, 6b ... Low concentration impurity region, 7a, 7b ... Impurity region, 8, 11 ... Interlayer Insulating film, 8a ... connecting hole, 9 ... W plug, 10a, 10b, 10c, 12a ... Al alloy wiring, 12b, 103 ... Al alloy pad, 12c, 103a ... Al alloy fuse, 13, 104 ... silicon oxide film, 13a 2nd opening, 14, 105 ... Silicon nitride film, 14a ... 1st opening, 14b ... 3rd opening, 15, 106 ... Passivation film, 16, 107 ... Bump, 16a, 107a ... Recessed part, 20, 21, 22 ... Photoresist film, 50, 110 ... Glass substrate, 51, 61, 111, 121 ... Wiring, 52, 112 ... Anisotropic conductive resin, 52a, 112a ... Grain , 60,70,120,130 ... resin film, 71,131 ... leads, 102 ... wiring layer, 106a ... opening

Claims

A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film;
A third insulating film formed on the second insulating film;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the bump is disposed in a second opening formed in the third insulating film.

The semiconductor device according to claim 2, wherein the second opening is formed smaller than the pad.

The semiconductor device according to claim 2, wherein the second opening is formed larger than the pad.

The semiconductor device according to claim 1, wherein the second insulating film is a silicon oxide film, and the third insulating film is a silicon nitride film.

A plurality of wirings formed side by side on the first insulating film;
The semiconductor device according to claim 5, wherein the silicon oxide film fills a space between the plurality of wirings.

A fuse formed on the first insulating film;
A third opening formed in the third insulating film and located above the fuse;
The semiconductor device according to claim 1, wherein the second insulating film covers the fuse.

Forming a first insulating film over the semiconductor substrate;
Forming a pad on the first insulating film;
Forming a second insulating film on the first insulating film and the pad;
Forming a third insulating film on the second insulating film;
Forming a first opening located above the pad in the third insulating film;
Forming, in the second insulating film, a second opening located on the pad and having a size smaller than that of the first opening;
Forming a bump located in the first opening on the second opening and on the second insulating film;
A method for manufacturing a semiconductor device comprising:

In the step of forming the pad, a fuse positioned on the first insulating film is further formed,
The semiconductor device according to claim 8, wherein in the step of forming the first opening in the third insulating film, a third opening located on the fuse is further formed in the third insulating film. Manufacturing method.

A semiconductor device;
Wiring connected to the semiconductor device;
A wiring board on which the wiring is formed,
The semiconductor device includes:
A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film and connected to the wiring;
A third insulating film formed on the second insulating film;
A semiconductor package comprising:

The semiconductor package according to claim 10, wherein the wiring substrate is formed using an insulating film or a glass substrate.

The wiring board is an insulating film,
The semiconductor package according to claim 10, wherein the wiring is a lead wire extending to the outside of the insulating film.