JP2006179657A - Semiconductor device and its manufacturing method, and semiconductor package - Google Patents
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Abstract
Description
本発明は、半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。特に本発明は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。 The present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and a semiconductor package. In particular, the present invention relates to a semiconductor device having a shallow recess formed on the surface of a bump, a method for manufacturing the semiconductor device, and a semiconductor package.
図8は、従来の半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板101にはトランジスタ(図示せず)が形成されている。トランジスタ上には、配線及び層間絶縁膜を交互に積層した配線層102が形成されている。配線層102の最上層には、複数のAl合金配線103a及びAl合金パッド103bが形成されている。複数のAl合金配線103aは、互いに略平行に形成されている。
FIG. 8 is a cross-sectional view for explaining the configuration of a conventional semiconductor device. In this semiconductor device, a transistor (not shown) is formed on the
配線層102上には、パッシベーション膜106が形成されている。パッシベーション膜106は、酸化シリコン膜104および窒化シリコン膜105をこの順に積層したものである。酸化シリコン膜104は、Al合金配線103aの相互間を埋めるための層であり、窒化シリコン膜105は、配線層102及びトランジスタを湿気等から保護するための層である。
A
パッシベーション膜106には、Al合金パッド103b上に位置する開口部106aが形成されている。開口部106a上には、バンプ107が形成されている。バンプ107は、一部が開口部106aに埋め込まれることにより、Al合金パッド103bに接続している(例えば特許文献1参照)。
図9の各図は、図8に示した半導体装置と配線基板の接続構造を説明する為の断面図である。これらの各図において、配線層102及びパッシベーション膜106は省略されている。
Each drawing in FIG. 9 is a cross-sectional view for explaining a connection structure between the semiconductor device and the wiring board shown in FIG. In each of these drawings, the
図9(A)において、配線基板にはガラス基板110が用いられている。ガラス基板110上には配線111が形成されており、この配線111上に半導体装置のバンプ107が、異方性導電樹脂112によって固定されている。異方性導電樹脂112には導電性の粒子112aが混合されており、この粒子112aがバンプ107と配線111の間で押しつぶされることにより、バンプ107と配線111とが導通する。
In FIG. 9A, a
図9(B)において、配線基板にはポリイミド製の樹脂フィルム120が用いられている。樹脂フィルム120には配線121が形成されており、この配線121上に半導体装置のバンプ107が熱圧着されている。
In FIG. 9B, a
図9(C)において、配線基板にはポリイミド製の樹脂フィルム130が用いられている。樹脂フィルム130からはリード線131が延伸しており、このリード線131上に半導体装置のバンプ107が熱圧着されている。
In FIG. 9C, a
上記した半導体装置では、バンプの一部がパッシベーション膜の開口部に埋め込まれているため、バンプの表面には、開口部の上方に位置する凹部(例えば図8の符号107aで示す部分)が形成される。凹部の深さは、例えばパッシベーション膜の厚さの1.4倍である。このため、図9(B)及び(C)で示した接続構造において、バンプの表面の凹部は、バンプ−配線間の接続に寄与しない構造となる。この場合、バンプと配線の接触面積を広くして熱圧着を確実にするためには、高温及び高荷重が必要になり、バンプが変形する可能性が生じるとともに、バンプの下方に位置する配線やトランジスタにダメージが加わる可能性が生じる。また、熱圧着装置への負荷が大きくなる。
In the semiconductor device described above, since a part of the bump is embedded in the opening of the passivation film, a recess (for example, a portion indicated by
また、図9(A)で示した接続構造において、バンプ表面の凹部の深さが異方性導電樹脂の粒子の直径より大きい場合、凹部と配線の間では粒子が押しつぶされない。このため、バンプの凹部以外の部分のみが、粒子を介して配線と導通する構造になる。この場合、接続不良が生じる可能性がある。特に近年は、バンプの高集積化が進んでおり、これに伴って異方性導電樹脂に混合されている粒子の径が小さくなっている(例えば直径が3μm)。このため、上記した問題が生じやすくなってきている。 In the connection structure shown in FIG. 9A, when the depth of the recess on the bump surface is larger than the diameter of the particles of the anisotropic conductive resin, the particles are not crushed between the recess and the wiring. For this reason, only a portion other than the concave portion of the bump has a structure that is electrically connected to the wiring through the particles. In this case, connection failure may occur. In particular, in recent years, bumps have been highly integrated, and accordingly, the diameter of the particles mixed in the anisotropic conductive resin has been reduced (for example, the diameter is 3 μm). For this reason, the above-mentioned problems are likely to occur.
本発明は上記のような事情を考慮してなされたものであり、その目的は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージを提供することにある。 The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor package in which a recess formed on the surface of a bump is shallow. is there.
上記課題を解決するため、本発明に係る半導体装置は、半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されたパッドと、
前記第1の絶縁膜上及び前記パッド上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記パッド上に位置する第1の開口部と、
前記第1の開口部内及び前記第2の絶縁膜上に形成されたバンプと、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
を具備する。
In order to solve the above problems, a semiconductor device according to the present invention includes a first insulating film formed above a semiconductor substrate,
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film;
A third insulating film formed on the second insulating film;
It comprises.
この半導体装置によれば、バンプは第3の絶縁膜上に形成されており、バンプとパッドとを接続する第1の開口部は、第2の絶縁膜に形成されている。従って、第1の開口部は従来と比べて浅くなるため、バンプの表面に形成される凹部を、従来と比べて浅くすることができる。 According to this semiconductor device, the bump is formed on the third insulating film, and the first opening for connecting the bump and the pad is formed in the second insulating film. Therefore, since the first opening is shallower than in the prior art, the recess formed on the surface of the bump can be made shallower than in the prior art.
バンプは、第3の絶縁膜に形成された第2の開口部内に配置されているのが好ましい。この場合、第2の開口部は、パッドより小さく形成されていてもよいし、パッドより大きく形成されていてもよい。 The bump is preferably disposed in the second opening formed in the third insulating film. In this case, the second opening may be formed smaller than the pad or may be formed larger than the pad.
第2の絶縁膜は、例えば酸化シリコン膜であり、第3の絶縁膜は、例えば窒化シリコン膜である。第1の絶縁膜上に複数並んで形成された配線を更に具備している場合、酸化シリコン膜は、複数の配線間を埋めているのが好ましい。 The second insulating film is, for example, a silicon oxide film, and the third insulating film is, for example, a silicon nitride film. In the case where a plurality of wirings formed side by side on the first insulating film are further provided, it is preferable that the silicon oxide film fills a space between the plurality of wirings.
絶縁膜上に形成されたヒューズと、第3の絶縁膜に形成され、ヒューズの上方に位置する第3の開口部を更に具備し、第2の絶縁膜は、ヒューズ上を覆っていてもよい。 A fuse formed on the insulating film and a third opening formed on the third insulating film and positioned above the fuse may be further provided, and the second insulating film may cover the fuse. .
本発明に係る半導体装置の製造方法は、半導体基板の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にパッドを形成する工程と、
前記第1の絶縁膜上及び前記パッド上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記パッドの上方に位置する第1の開口部を形成する工程と、
前記第2の絶縁膜に、前記パッド上に位置し且つ前記第1の開口部より大きさの小さい第2の開口部を形成する工程と、
前記第2の開口部内及び前記第2の絶縁膜上に、前記第1の開口部内に位置するバンプを形成する工程とを具備する。
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film above a semiconductor substrate;
Forming a pad on the first insulating film;
Forming a second insulating film on the first insulating film and the pad;
Forming a third insulating film on the second insulating film;
Forming a first opening located above the pad in the third insulating film;
Forming, in the second insulating film, a second opening located on the pad and having a size smaller than that of the first opening;
Forming a bump located in the first opening on the second opening and on the second insulating film.
パッドを形成する工程において、第1の絶縁膜上に位置するヒューズを更に形成し、第3の絶縁膜に第1の開口部を形成する工程において、第3の絶縁膜に、ヒューズの上方に位置する第3の開口部を形成してもよい。この場合、第1の開口部と第3の開口部を同一工程で形成することができるため、工程数を少なくすることができる。 In the step of forming the pad, a fuse positioned on the first insulating film is further formed, and in the step of forming the first opening in the third insulating film, the third insulating film is provided above the fuse. A third opening located may be formed. In this case, since the first opening and the third opening can be formed in the same process, the number of processes can be reduced.
本発明に係る半導体パッケージは、半導体装置と、
前記半導体装置に接続された配線と、
前記配線が形成された配線基板と
を具備し、
前記半導体装置は、
半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されたパッドと、
前記第1の絶縁膜上及び前記パッド上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記パッド上に位置する第1の開口部と、
前記第1の開口部内及び前記第2の絶縁膜上に形成され、前記配線に接続されたバンプと、
前記第2の絶縁膜上に形成された第3の絶縁膜とを具備する。
A semiconductor package according to the present invention includes a semiconductor device,
Wiring connected to the semiconductor device;
A wiring board on which the wiring is formed,
The semiconductor device includes:
A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film and connected to the wiring;
And a third insulating film formed on the second insulating film.
この半導体パッケージによれば、半導体装置のバンプの表面に形成される凹部が浅くなるため、バンプを容易且つ確実に配線に接続することができる。
配線基板は、絶縁フィルム又はガラス基板を用いて形成されていてもよい。また、配線基板が絶縁フィルムである場合、配線は、絶縁フィルムの外部に延伸したリード線であってもよい。
According to this semiconductor package, since the recess formed on the surface of the bump of the semiconductor device becomes shallow, the bump can be easily and reliably connected to the wiring.
The wiring board may be formed using an insulating film or a glass substrate. In addition, when the wiring board is an insulating film, the wiring may be a lead wire extended to the outside of the insulating film.
以下、図面を参照して本発明の実施形態について説明する。図1及び図2の各図は、第1の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図3は、半導体装置が有するAl合金パッド、パッシベーション膜の開口部、及びAl合金パッドに接続するバンプの位置関係を説明する為の平面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the first embodiment. FIG. 3 is a plan view for explaining the positional relationship between the Al alloy pad, the opening of the passivation film, and the bump connected to the Al alloy pad of the semiconductor device.
まず、図1(A)に示すように、シリコン基板1に素子分離膜2を形成し、素子領域を互いに分離する。素子分離膜2は、例えばトレンチアイソレーション法によりシリコン基板1に埋め込まれるが、LOCOS法により形成されてもよい。
First, as shown in FIG. 1A, an
次いで、シリコン基板1を熱酸化する。これにより、素子領域に位置するシリコン基板1の表面には、ゲート酸化膜3が形成される。次いで、ゲート酸化膜3上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜3上にはゲート電極4が形成される。次いで、ゲート電極4及び素子分離膜2をマスクとして、シリコン基板1に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板1には低濃度不純物領域6a,6bが形成される。
Next, the
次いで、ゲート電極4上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極4の側壁はサイドウォール5で覆われる。次いで、ゲート電極4、サイドウォール5、及び素子分離膜2をマスクとして、シリコン基板1に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板1には、ドレイン及びソースとなる不純物領域7a,7bが形成される。このようにして、シリコン基板1にはトランジスタが形成される。
Next, a silicon oxide film is formed on the entire surface including on the
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜8を、例えばCVD法により形成する。次いで、層間絶縁膜8上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜8上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜8をエッチングする。これにより、層間絶縁膜8には、ゲート電極4上に位置する接続孔8a、及び不純物領域7a,7bそれぞれ上に位置する接続孔(図示せず)が形成される。その後、レジストパターンを除去する。
Next, an
次いで、接続孔それぞれの中及び層間絶縁膜8上に、バリアメタルとなるTi膜、TiN膜をこの順に、スパッタリング法を用いて連続堆積し、さらに、タングステン膜をCVD法により堆積する。次いで、層間絶縁膜8上のタングステン膜、TiN膜及びTi膜を、CMP法又はエッチバックにより除去する。これにより、接続孔8aにはWプラグ9が埋め込まれる。また、不純物領域7a,7bそれぞれ上の接続孔にもWプラグ(図示せず)が埋め込まれる。
Next, a Ti film and a TiN film as barrier metals are successively deposited in this order in each of the connection holes and on the
次いで、Wプラグそれぞれ上及び層間絶縁膜8上を含む全面上に、Al合金膜をスパッタリング法により形成する。次いで、このAl合金膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Al合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、層間絶縁膜8上にはAl合金配線10a,10b,10cが形成される。Al合金配線10aは、Wプラグ9を介してゲート電極4に接続する。Al合金配線10b,10cそれぞれは、図示しないWプラグを介して不純物領域7a,7bに接続する。その後、レジストパターンを除去する。
Next, an Al alloy film is formed by sputtering on the entire surface including each of the W plugs and the
次いで、層間絶縁膜8上及びAl合金配線10a,10b,10cそれぞれ上を含む全面上に、層間絶縁膜11を形成し、さらに、層間絶縁膜11に、Al合金配線10a,10b,10c上に位置する複数の接続孔(図示せず)を形成し、これら接続孔にWプラグ(図示せず)を埋め込む。これら接続孔及びWプラグの形成方法は、接続孔8a及びWプラグ9の形成方法と同一である。
Next, an
次いで、Wプラグ上及び層間絶縁膜11上にAl合金膜を形成する。次いで、Al合金膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Al合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、層間絶縁膜11上には複数のAl合金配線12a及びAl合金パッド12bが形成される。複数のAl合金配線12aは互いに並んでいる。その後、レジストパターンを除去する。
Next, an Al alloy film is formed on the W plug and the
次いで、層間絶縁膜11上、Al合金配線12a上及びAl合金パッド12b上を含む全面上に、酸化シリコン膜13をCVD法により形成する。これにより、Al合金配線12aの相互間は埋まり、かつ、Al合金配線12a及びAl合金パッド12bは酸化シリコン膜13で被覆される。さらに、酸化シリコン膜13上に窒化シリコン膜14をCVD法により形成する。このようにして、酸化シリコン膜13及び窒化シリコン膜14からなるパッシベーション膜15が形成される。
Next, a
次いで、図1(B)に示すように、パッシベーション膜15上にフォトレジスト膜20を塗布し、フォトレジスト膜20を露光及び現像する。これにより、フォトレジスト膜20には、Al合金パッド12bの上方に位置する開口部が形成される。開口部は、平面配置においてAl合金パッド12bの内部に位置する。次いで、フォトレジスト膜20をマスクとして、パッシベーション膜15の窒化シリコン膜14をエッチングする。これにより、窒化シリコン膜14には、Al合金パッド12bの上方に位置する第1の開口部14aが形成される。図1(B)及び図3に示すように、第1の開口部14は、Al合金パッド12bより小さく、且つ、平面配置においてAl合金パッド12bの内部に位置している。
Next, as shown in FIG. 1B, a
その後、図2(A)に示すように、フォトレジスト膜20を除去する。次いで、パッシベーション膜15上にフォトレジスト膜21を塗布し、フォトレジスト膜21を露光及び現像する。これにより、フォトレジスト膜21には開口部が形成される。この開口部は、平面配置において、第1の開口部14aの内部に位置する。次いで、フォトレジスト膜21をマスクとして、パッシベーション膜15の酸化シリコン膜13をエッチングする。これにより、酸化シリコン膜13には第2の開口部13aが形成される。図2(A)及び図3に示すように、第2の開口部13aは、平面配置において第1の開口部14aの内部に位置する。
Thereafter, as shown in FIG. 2A, the
その後、図2(B)に示すように、フォトレジスト膜21を除去する。次いで、パッシベーション膜15上、第1の開口部14a内及び第2の開口部13a内に、バリア膜としてのTiW膜(図示せず)を形成し、さらにTiW膜上に、密着金属膜としてのAu膜(図示せず)を形成する。次いで、Au膜上にフォトレジスト膜を塗布し、このフォトレジスト膜(図示せず)を露光及び後現像する。これにより、Au膜上には、開口部を有するレジストパターンが形成される。レジストパターンの開口部は、平面配置において第1の開口部14aの内部に位置しており、且つ、第2の開口部13aを内部に含んでいる。
Thereafter, as shown in FIG. 2B, the photoresist film 21 is removed. Next, a TiW film (not shown) as a barrier film is formed on the
次いで、Au膜を電極として電解メッキを行う。これにより、レジストパターンの開口部内には、Auが析出、成長し、バンプ16が形成される。バンプ16は、表面がパッシベーション膜15の上方に出ており、底部の一部が第2の開口部13aに埋め込まれることにより、Al合金パッド12bに接続している。また、図2(B)及び図3に示すように、バンプ16は、第1の開口部14aの内部に配置されている。
Next, electrolytic plating is performed using the Au film as an electrode. As a result, Au deposits and grows in the openings of the resist pattern, and bumps 16 are formed. The surface of the
このとき、バンプ16の表面には、第2の開口部13aに起因して凹部16aが形成される。しかし、Al合金パッド12b上では、パッシベーション膜15は酸化シリコン膜13の一層構造になっている。このため、第2の開口部13aの深さは従来と比べて浅い。従って、凹部16aは、従来と比べて浅くなる。
At this time, a
その後、レジストパターンを除去する。次いで、バンプ16をマスクとしたエッチングを行う。これにより、密着金属膜としてのAu膜及びバリア膜としてのTiW膜のうち、露出している部分が除去される。
Thereafter, the resist pattern is removed. Next, etching is performed using the
図4の各図は、図1を用いて説明した方法により形成された半導体装置と、配線基板の接続構造を説明する為の断面図である。これらの各図において、半導体装置のうち、シリコン基板1及びバンプ16以外の構成は省略されている。
4 is a cross-sectional view for explaining a connection structure between a semiconductor device formed by the method described with reference to FIG. 1 and a wiring board. In each of these drawings, configurations of the semiconductor device other than the
図4(A)において、配線基板にはガラス基板50が用いられている。ガラス基板50上には配線51が形成されており、この配線51上に半導体装置のバンプ16が、異方性導電樹脂52によって固定されている。
In FIG. 4A, a
異方性導電樹脂52には導電性の粒子52aが混合されており、この粒子52aがバンプ16と配線51の間で押しつぶされることにより、バンプ16と配線51とが導通する。バンプ16の表面の凹部16aは従来と比べて浅い。このため、粒子52aの直径を小さくしても、凹部16aと配線51の間で粒子52aが押しつぶされるため、バンプ16の表面全体が粒子52aを介して配線51に導通する。従って、半導体装置のチップサイズを小さくするためにバンプ16を小型化しても、バンプ16と配線51の導通を良好にすることができる。
図4(B)において、配線基板にはポリイミド製の樹脂フィルム60が用いられている。樹脂フィルム60には配線61が形成されており、この配線61上に半導体装置のバンプ16が熱圧着されている。配線61の表面にAu膜が形成されている場合、バンプ16と配線61は熱圧着によりAu−Au接続する。また、配線61の表面にSn膜が形成されている場合、バンプ16と配線61は、熱圧着時にAu−Sn合金が形成されることにより、接続する。これらのいずれの場合においても、バンプ16の表面の凹凸が従来と比べて小さいため、従来と比べて熱圧着時の条件を低圧力・低温にしても、バンプ16と配線61の接触面積を広くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。
In FIG. 4B, a
図4(C)において、配線基板にはポリイミド製の樹脂フィルム70が用いられている。樹脂フィルム70からはリード線71が延伸しており、このリード線71上に半導体装置のバンプ16が熱圧着されている。バンプ16の表面の凹凸が、従来と比べて小さいため、図4(B)の場合と同様の作用により、従来と比べて熱圧着時の圧力を小さくすることができ、また、圧着時の温度を低くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。
In FIG. 4C, a
以上、第1の実施形態によれば、パッシベーション膜15の窒化シリコン膜14に第1の開口部14aを形成し、この第1の開口部14aの中にバンプ16を位置させている。そして、バンプ16の下に形成されている第2の開口部13aの深さは、パッシベーション膜15全体の厚さではなく酸化シリコン膜13の厚さに等しくなるため、従来と比べて浅くなる。このため、バンプ16の表面の凹部16aは従来と比べて浅くなる。
これにより、バンプ16と配線基板を確実に接続することができる。また、バンプ16と配線基板を熱圧着するときの条件を、従来と比べて低圧力、低温にすることができる。
As described above, according to the first embodiment, the
Thereby, the
図5の各図は、第2の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図6は、第2の実施形態に係る半導体装置が有するAl合金パッド、パッシベーション膜の開口部、及びAl合金パッドに接続するバンプの位置関係を説明する為の平面図である。
本実施形態において、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
Each drawing in FIG. 5 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the second embodiment. FIG. 6 is a plan view for explaining the positional relationship between an Al alloy pad, a passivation film opening, and a bump connected to the Al alloy pad included in the semiconductor device according to the second embodiment.
In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
まず、図5(A)に示すように、シリコン基板1に素子分離膜2を埋め込み、ゲート酸化膜3、ゲート電極4、サイドウォール5、低濃度不純物領域6a,6b、及び不純物領域7a,7bを形成することにより、トランジスタを形成する。次いで、層間絶縁膜8、接続孔8a及び不純物領域7a,7b上の接続孔、Wプラグ9及び前記した接続孔中のWプラグ、Al合金配線10a,10b,10c、ならびに層間絶縁膜11を形成する。次いで、層間絶縁膜11上にAl合金膜を形成する。これらの形成方法は、第1の実施形態と同一である。
First, as shown in FIG. 5A, an
次いで、Al合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Al合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、層間絶縁膜11上には、複数のAl合金配線12a、Al合金パッド12b、及びAl合金ヒューズ12cが形成される。
Next, a photoresist film is applied on the Al alloy film, and this photoresist film is exposed and developed. Thereby, a resist pattern is formed on the Al alloy film. Next, the Al alloy film is etched using this resist pattern as a mask. As a result, a plurality of
次いで、層間絶縁膜11、Al合金配線12a、Al合金パッド12b、及びAl合金ヒューズ12cそれぞれ上を含む全面上に、酸化シリコン膜13及び窒化シリコン膜14をこの順に積層したパッシベーション膜15を形成する。
Next, a
次いで、パッシベーション膜15上にフォトレジスト膜22を塗布し、フォトレジスト膜22を露光及び現像する。これにより、フォトレジスト膜22には、Al合金パッド12bの上方に位置する開口部、及びAl合金ヒューズ12cの上方に位置する開口部がそれぞれ形成される。次いで、フォトレジスト膜22をマスクとして窒化シリコン膜14をエッチングする。これにより、窒化シリコン膜14には、第1の開口部14a、及びAl合金ヒューズ12cの上方に位置する第3の開口部14bが形成される。なお、図5(A)及び図6に示すように、第3の開口部14bは、Al合金ヒューズ12cより大きく、平面配置においてAl合金ヒューズ12cを内部に含んでいる。
Next, a
その後、図5(B)に示すように、フォトレジスト膜22を除去する。次いで、酸化シリコン膜13に第2の開口部13aを形成し、さらに、バンプ16を形成する。これらの形成方法は第1の実施形態と同一である。なお、Al合金ヒューズ12cは酸化シリコン膜13で覆われたままである。
この第2の実施形態においても、第1の実施形態と同一の効果を得ることができる。また、Al合金ヒューズ12cの上方に位置する第3の開口部14bを形成する工程で、第1の開口部14aを形成することができる。従って、工程数の増加を抑制することができる。
Thereafter, as shown in FIG. 5B, the
In the second embodiment, the same effect as that of the first embodiment can be obtained. In addition, the
図7は、第3の実施形態に係る半導体装置の構成を説明する為の断面図である。本実施形態は、第1の開口部14aの大きさが第1の実施形態と異なることを除いて、第2の実施形態と同一である。すなわち本実施形態において、第1の開口部14aはAl合金パッド12bより大きく、平面配置においてAl合金パッド12bを内部に含んでいる。以下、第2の実施形態と同一の構成については同一の符号を付し、説明を省略する。
FIG. 7 is a cross-sectional view for explaining the configuration of the semiconductor device according to the third embodiment. The present embodiment is the same as the second embodiment except that the size of the
本実施形態に係る半導体装置は、以下のようにして形成される。まず、シリコン基板1に素子分離膜2を埋め込み、ゲート酸化膜3、ゲート電極4、サイドウォール5、低濃度不純物領域6a,6b、及び不純物領域7a,7bを形成することにより、トランジスタを形成する。次いで、層間絶縁膜8、接続孔8a及び不純物領域7a,7b上の接続孔、Wプラグ9及び前記した接続孔中のWプラグ、Al合金配線10a,10b,10c、層間絶縁膜11、Al合金配線12a、Al合金パッド12b、Al合金ヒューズ12c、酸化シリコン膜13、及び窒化シリコン膜14を形成する。これらの形成方法は、第2の実施形態と同一である。
The semiconductor device according to this embodiment is formed as follows. First, a device is formed by embedding an
次いで、酸化シリコン膜13及び窒化シリコン膜14からなるパッシベーション膜15上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には、Al合金パッド12b上に位置する開口部、及びAl合金ヒューズ12cの上方に位置する開口部がそれぞれ形成される。Al合金パッド12bの上方に位置する開口部は、Al合金パッド12bより大きく、平面配置においてAl合金パッド12bを内部に含んでいる。
Next, a photoresist film (not shown) is applied on the
次いで、このフォトレジスト膜をマスクとして、窒化シリコン膜14をエッチングする。これにより、窒化シリコン膜14には、第1の開口部14a及び第3の開口部14bが形成される。第1の開口部14aは、Al合金パッド12bより大きく、平面配置においてAl合金パッド12bを内部に含んでいる。その後、フォトレジスト膜を除去する。
これ以降の工程は、第2の実施形態と同一である。
Next, the
The subsequent steps are the same as those in the second embodiment.
本実施形態においても、第2の実施形態と同一の効果を得ることができる。また、バンプ16は平面配置において第1の開口部14aの内部に位置しているが、第1の開口部14aをAl合金パッド12bより大きくしているため、Al合金パッド12bを小さくしても、バンプ16を小さくしなくて済む。従って、Al合金パッド12bを小さくして、Al合金パッド12bを高集積化することができる。
Also in this embodiment, the same effect as in the second embodiment can be obtained. Further, the
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第1の実施形態において、第1の開口部14aを大きくして、平面配置においてAl合金パッド12bを内部に含むようにしてもよい。
The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in the first embodiment, the
1,101…シリコン基板、2…素子分離膜、3…ゲート酸化膜、4…ゲート電極、5…サイドウォール、6a,6b…低濃度不純物領域、7a,7b…不純物領域、8,11…層間絶縁膜、8a…接続孔、9…Wプラグ、10a,10b,10c,12a…Al合金配線、12b,103…Al合金パッド、12c,103a…Al合金ヒューズ、13,104…酸化シリコン膜、13a…第2の開口部、14,105…窒化シリコン膜、14a…第1の開口部、14b…第3の開口部、15,106…パッシベーション膜、16,107…バンプ、16a,107a…凹部、20,21,22…フォトレジスト膜、50,110…ガラス基板、51,61,111,121…配線、52,112…異方性導電樹脂、52a,112a…粒子、60,70,120,130…樹脂フィルム、71,131…リード線、102…配線層、106a…開口部 DESCRIPTION OF SYMBOLS 1,101 ... Silicon substrate, 2 ... Element isolation film, 3 ... Gate oxide film, 4 ... Gate electrode, 5 ... Side wall, 6a, 6b ... Low concentration impurity region, 7a, 7b ... Impurity region, 8, 11 ... Interlayer Insulating film, 8a ... connecting hole, 9 ... W plug, 10a, 10b, 10c, 12a ... Al alloy wiring, 12b, 103 ... Al alloy pad, 12c, 103a ... Al alloy fuse, 13, 104 ... silicon oxide film, 13a 2nd opening, 14, 105 ... Silicon nitride film, 14a ... 1st opening, 14b ... 3rd opening, 15, 106 ... Passivation film, 16, 107 ... Bump, 16a, 107a ... Recessed part, 20, 21, 22 ... Photoresist film, 50, 110 ... Glass substrate, 51, 61, 111, 121 ... Wiring, 52, 112 ... Anisotropic conductive resin, 52a, 112a ... Grain , 60,70,120,130 ... resin film, 71,131 ... leads, 102 ... wiring layer, 106a ... opening
Claims (12)
前記第1の絶縁膜上に形成されたパッドと、
前記第1の絶縁膜上及び前記パッド上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記パッド上に位置する第1の開口部と、
前記第1の開口部内及び前記第2の絶縁膜上に形成されたバンプと、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
を具備する半導体装置。 A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film;
A third insulating film formed on the second insulating film;
A semiconductor device comprising:
前記酸化シリコン膜は、前記複数の配線間を埋めている請求項5に記載の半導体装置。 A plurality of wirings formed side by side on the first insulating film;
The semiconductor device according to claim 5, wherein the silicon oxide film fills a space between the plurality of wirings.
前記第3の絶縁膜に形成され、前記ヒューズの上方に位置する第3の開口部を更に具備し、
前記第2の絶縁膜は、前記ヒューズ上を覆っている請求項1〜6のいずれか一項に記載の半導体装置。 A fuse formed on the first insulating film;
A third opening formed in the third insulating film and located above the fuse;
The semiconductor device according to claim 1, wherein the second insulating film covers the fuse.
前記第1の絶縁膜上にパッドを形成する工程と、
前記第1の絶縁膜上及び前記パッド上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜に、前記パッドの上方に位置する第1の開口部を形成する工程と、
前記第2の絶縁膜に、前記パッド上に位置し且つ前記第1の開口部より大きさの小さい第2の開口部を形成する工程と、
前記第2の開口部内及び前記第2の絶縁膜上に、前記第1の開口部内に位置するバンプを形成する工程と、
を具備する半導体装置の製造方法。 Forming a first insulating film over the semiconductor substrate;
Forming a pad on the first insulating film;
Forming a second insulating film on the first insulating film and the pad;
Forming a third insulating film on the second insulating film;
Forming a first opening located above the pad in the third insulating film;
Forming, in the second insulating film, a second opening located on the pad and having a size smaller than that of the first opening;
Forming a bump located in the first opening on the second opening and on the second insulating film;
A method for manufacturing a semiconductor device comprising:
前記第3の絶縁膜に前記第1の開口部を形成する工程において、前記第3の絶縁膜に、前記ヒューズ上に位置する第3の開口部を更に形成する請求項8に記載の半導体装置の製造方法。 In the step of forming the pad, a fuse positioned on the first insulating film is further formed,
The semiconductor device according to claim 8, wherein in the step of forming the first opening in the third insulating film, a third opening located on the fuse is further formed in the third insulating film. Manufacturing method.
前記半導体装置に接続された配線と、
前記配線が形成された配線基板と
を具備し、
前記半導体装置は、
半導体基板の上方に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されたパッドと、
前記第1の絶縁膜上及び前記パッド上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記パッド上に位置する第1の開口部と、
前記第1の開口部内及び前記第2の絶縁膜上に形成され、前記配線に接続されたバンプと、
前記第2の絶縁膜上に形成された第3の絶縁膜と、
を具備する半導体パッケージ。 A semiconductor device;
Wiring connected to the semiconductor device;
A wiring board on which the wiring is formed,
The semiconductor device includes:
A first insulating film formed above the semiconductor substrate;
A pad formed on the first insulating film;
A second insulating film formed on the first insulating film and the pad;
A first opening formed in the second insulating film and located on the pad;
A bump formed in the first opening and on the second insulating film and connected to the wiring;
A third insulating film formed on the second insulating film;
A semiconductor package comprising:
前記配線は、前記絶縁フィルムの外部に延伸したリード線である請求項10に記載の半導体パッケージ。 The wiring board is an insulating film,
The semiconductor package according to claim 10, wherein the wiring is a lead wire extending to the outside of the insulating film.
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