JP2006154861A - Active matrix type liquid crystal display device - Google Patents
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Abstract
Description
本明細書で開示する発明は、薄膜トランジスタを用い、かつ、ゲイトライン上にソースラインを有するアクティブマトリクス型の表示装置の画素領域の回路構成・配置に関する。特に、補助容量の構成に関する。 The invention disclosed in this specification relates to a circuit configuration / arrangement of a pixel region of an active matrix display device using a thin film transistor and having a source line on a gate line. In particular, it relates to the configuration of the auxiliary capacity.
最近、安価なガラス基板上に薄膜トランジスタ(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まったことにある。
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの各画素のそれぞれに薄膜トランジスタを配置し、各画素電極に出入りする電荷を薄膜トランジスタのスイッチング機能により制御するものである。
Recently, a technique for manufacturing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. The reason is that the demand for active matrix liquid crystal display devices has increased.
In an active matrix liquid crystal display device, a thin film transistor is disposed in each of several tens to several millions of pixels arranged in a matrix, and charges entering and exiting each pixel electrode are controlled by a switching function of the thin film transistor. .
各画素電極と対向電極との間には液晶が挟み込まれ、一種のコンデンサを形成している。従って、薄膜トランジスタによりこのコンデンサへの電荷の出入りを制御することで液晶の電気光学特性を変化させ、液晶パネルを透過する光を制御して画像表示を行うことが出来る。 Liquid crystal is sandwiched between each pixel electrode and the counter electrode to form a kind of capacitor. Therefore, by controlling the flow of electric charges into and out of the capacitor with the thin film transistor, the electro-optical characteristics of the liquid crystal can be changed, and the light transmitted through the liquid crystal panel can be controlled to display an image.
また、このような構成でなるコンデンサは電流のリークにより次第にその保持電圧が減少するため、液晶の電気光学特性が変化して画像表示のコントラストが悪化するという問題を持つ。
そこで、液晶で構成されるコンデンサと直列に補助容量と呼ばれる別のコンデンサを設置し、リーク等で損失した電荷を液晶で構成されるコンデンサに供給する構成が一般的となっている。
In addition, since the holding voltage of the capacitor having such a configuration gradually decreases due to current leakage, the electro-optical characteristics of the liquid crystal change and the contrast of image display is deteriorated.
Therefore, it is common to install another capacitor called an auxiliary capacitor in series with a capacitor composed of liquid crystal, and supply charges lost due to leakage or the like to the capacitor composed of liquid crystal.
従来のアクティブマトリクス型液晶表示装置の回路図を図1に示す。アクティブマトリクス型表示回路は、大きく3つの部分に分けられる。すなわち、ゲイトライン(ゲイト配線、スキャン配線、走査配線)4を駆動するためのゲイトドライバー回路2、ソースライン(データ配線、ソース配線、信号配線)5を駆動するためのデータドライバー回路1、画素の設けられたアクティブマトリクス回路3である。このうち、データドライバー回路1とゲイトドライバー回路2は周辺回路と総称される。
A circuit diagram of a conventional active matrix liquid crystal display device is shown in FIG. An active matrix display circuit is roughly divided into three parts. That is, a gate driver circuit 2 for driving a gate line (gate wiring, scan wiring, scanning wiring) 4, a data driver circuit 1 for driving a source line (data wiring, source wiring, signal wiring) 5, and a pixel An
アクティブマトリクス回路3は、多数のゲイトライン4とソースライン5が互いに交差するように設けられ、各々の交点には画素電極7が設けられる。そして、画素電極に出入りする電荷を制御するためのスイッチング素子(薄膜トランジスタ)6が設けられる。薄膜トランジスタとしては、トップゲイト型(活性層上にゲイト電極を有するもの)、ボトムゲイト型(ゲイト電極上に活性層を有するもの)が、必要とする回路構造、作製工程、特性等に応じて使い分けられる。また、上述のようにリーク電流により画素の電圧の変動を抑制する目的で、補助容量8が画素のコンデンサーと並列に設けられる。(図1)
The
一方、薄膜トランジスタは光の照射により導電性が変動するので、それを防止するために遮光性を有する被膜(ブラックマトリクス)を薄膜トランジスタに重ねる必要がある。また、画素間の色、明るさが混合することや、画素の境界部分での電界の乱れによる表示不良を防止するためにも、画素間にも上記の遮光性の被膜を形成する。 On the other hand, since the conductivity of a thin film transistor is changed by light irradiation, it is necessary to overlap a thin film with a light-shielding film (black matrix) in order to prevent this. In addition, the above light-shielding film is also formed between the pixels in order to prevent display defects due to mixing of colors and brightness between the pixels and disturbance of the electric field at the boundary between the pixels.
このため、この遮光性被膜はマトリクス状の形状を呈し、ブラックマトリクス(BM)と呼ばれる。BMは、当初は製造工程上の有利さからアクティブマトリクス回路の設けられた基板に対向する基板(対向基板)に設けられたが、画素の面積を大きくする(開口率を上げる)必要から、アクティブマトリクス回路の設けられた基板に設けることが提案されている。 For this reason, this light-shielding film has a matrix shape and is called a black matrix (BM). The BM is initially provided on a substrate (opposite substrate) facing the substrate on which the active matrix circuit is provided because of advantages in the manufacturing process. However, the BM is active because it is necessary to increase the area of the pixel (increase the aperture ratio). Proposing on a substrate provided with a matrix circuit has been proposed.
補助容量の構成に関しては、様々なものが提案されているが、画素の開口部分(光の透過部分)を維持しつつ、大きな容量を得ることは難しかった。本発明はこのような現状に鑑みてなされたものである。 Various configurations of the auxiliary capacitance have been proposed, but it has been difficult to obtain a large capacitance while maintaining the opening portion (light transmission portion) of the pixel. The present invention has been made in view of such a current situation.
本明細書で開示する発明の一つは、
画素電極の接続されたソース領域が接続された薄膜トランジスタと、
前記薄膜トランジスタのドレインに接続されたソースラインと同一層上に形成されたドレイン電極と、
を有し、
前記ドレイン電極は、前記薄膜トランジスタを構成する活性層の50%以上の面積を覆ったパターンを有し、
前記ドレイン電極を利用して補助容量が形成されていることを特徴とする。
One of the inventions disclosed in this specification is:
A thin film transistor to which a source region to which a pixel electrode is connected is connected;
A drain electrode formed on the same layer as a source line connected to the drain of the thin film transistor;
Have
The drain electrode has a pattern covering an area of 50% or more of the active layer constituting the thin film transistor,
A storage capacitor is formed using the drain electrode.
上記の構成は、補助容量が薄膜トランジスタ上に形成されるので、画素の開口率を高くすることができる。 In the above structure, since the auxiliary capacitor is formed over the thin film transistor, the aperture ratio of the pixel can be increased.
また、本明細書で開示する他の発明は、遮光膜をアクティブマトリクス側の基板に形成する際に、この遮光膜を導電性のものとして、一定の電位に保持し、これを補助容量の電極として用いることにより、上記の課題を解決することを特徴とする。そもそも遮光膜は、光を透過させないので、これを補助容量の電極に用いることによる開口率の低下はない。 In another invention disclosed in this specification, when the light shielding film is formed on the substrate on the active matrix side, the light shielding film is made conductive and is held at a constant potential, which is an electrode of the auxiliary capacitor. By using as above, the above-mentioned problems can be solved. In the first place, since the light-shielding film does not transmit light, the aperture ratio is not lowered by using the light-shielding film for the electrode of the auxiliary capacitor.
本発明のアクティブマトリクス型表示装置は、
(1)薄膜トランジスタ、
(2)ゲイトラインと、その上に形成されたソースライン、
(3)遮光膜として機能し、一定の電位に保持された導電性被膜、
(4)薄膜トランジスタのドレインに接続し、ソースラインと同じ層の金属配線
(5)導電性被膜とソースラインの間にあり、少なくとも2層の絶縁物層よりなる層間絶縁物
とを有する。
The active matrix display device of the present invention is
(1) Thin film transistor,
(2) a gate line and a source line formed thereon,
(3) a conductive film that functions as a light-shielding film and is maintained at a constant potential;
(4) Connect to the drain of the thin film transistor, and have a metal wiring in the same layer as the source line. (5) Between the conductive film and the source line, and have an interlayer insulator composed of at least two insulating layers.
本発明においては、上記の条件を満たせば薄膜トランジスタはトップゲイト、ボトムゲイトいずれも使用できる。なぜならば、本発明の主たる改良点が、ソースラインより上の構造に関するものであるので、ソースラインより下の構造(すなわち、ゲイトラインと活性層の位置関係)に関しては、何ら問題とならないからである。また、層間絶縁物の層構造は3層以上であってもよい。 In the present invention, the top gate and the bottom gate can be used as the thin film transistor as long as the above conditions are satisfied. Because the main improvement of the present invention relates to the structure above the source line, there is no problem with the structure below the source line (that is, the positional relationship between the gate line and the active layer). is there. Further, the layer structure of the interlayer insulator may be three or more layers.
本発明の一つは、上記の構造において、層間絶縁物の上層の絶縁物層がエッチングされた部分に、上記の金属配線と導電性被膜(遮光膜)を両電極とし、少なくとも層間絶縁物の下層の絶縁物層を誘電体とする補助容量が形成されていることを特徴とする。誘電体は2層以上の絶縁物層よりなっていてもよい。 According to one aspect of the present invention, in the above structure, the metal wiring and the conductive film (light-shielding film) are used as the electrodes in the etched portion of the upper insulating layer of the interlayer insulating material, and at least the interlayer insulating material. An auxiliary capacitor having a lower insulator layer as a dielectric is formed. The dielectric may be composed of two or more insulating layers.
本発明の他の構成は、上記の構造において、前記層間絶縁物において、導電性被膜(遮光膜)は、金属配線と重なる部分において、層間絶縁物の下層の絶縁物層と接する部分を有することを特徴とする。 In another structure of the present invention, in the above structure, in the interlayer insulator, the conductive film (light-shielding film) has a portion in contact with the insulating layer under the interlayer insulator in a portion overlapping the metal wiring. It is characterized by.
上記の発明の第1、第2において、層間絶縁物の下層を半導体プロセスで安定して生産でき、比誘電率も高い窒化珪素を主成分とすることは有効である。その場合には、補助容量の誘電体としては、窒化珪素層のみとすることも,他の被膜(例えば、酸化珪素)との多層構造とすることも可能である。 In the first and second aspects of the invention described above, it is effective to use silicon nitride as a main component, which can stably produce a lower layer of an interlayer insulator by a semiconductor process and has a high relative dielectric constant. In that case, the dielectric of the auxiliary capacitor may be a silicon nitride layer alone or may have a multilayer structure with another film (for example, silicon oxide).
この場合には、誘電体が薄くなり、かつ、誘電率の大きい窒化珪素を用いることにより、より大きな容量が得られる。本発明においては、窒化珪素層の厚さは1000Å以下、好ましくは500Å以下とするとよい。 In this case, a larger capacitance can be obtained by using silicon nitride having a thin dielectric and a high dielectric constant. In the present invention, the thickness of the silicon nitride layer is 1000 mm or less, preferably 500 mm or less.
また、このような構造においては、窒化珪素膜がソースライン上からアクティブマトリクス回路を覆うことになり、窒化珪素の耐湿性、耐イオン性等のバリア機能が有効に利用できる。 Further, in such a structure, the silicon nitride film covers the active matrix circuit from the source line, and the barrier functions such as moisture resistance and ion resistance of silicon nitride can be effectively used.
また、上記の発明において、層間絶縁物の上層を平坦化の容易な有機樹脂(例えば、ポリイミド、ポリアミド、ポリイミドアミド、エポキシ、アクリル等)を用いて形成することも有効であるが、有機樹脂は耐湿性や耐イオン性等のバリヤ機能が弱いので、下層は窒化珪素、酸化アルミニウム、窒化アルミニウム等のバリヤ機能の高い材料とすることが望まれる。 In the above invention, it is also effective to form the upper layer of the interlayer insulator using an organic resin that is easily flattened (for example, polyimide, polyamide, polyimide amide, epoxy, acrylic, etc.). Since the barrier function such as moisture resistance and ion resistance is weak, it is desired that the lower layer is made of a material having a high barrier function such as silicon nitride, aluminum oxide, aluminum nitride.
さらに、上記の発明において、金属配線を、画素において、ディスクリネーション(凹凸や横電界の影響による液晶分子の配向乱れ)の発生しやすい部分に設けることは以下の理由で効果がある。ディスクリネーションのうち、ゴミ等に起因するものは、製造工程の清浄化により対処できるが、素子構造の凹凸(例えば、画素電極のコンタクト付近の凹凸)や横電界によるものに対しては抜本的な処置は不可能である。ディスクリネーションの発生する部分は画素として用いるのに不適切であり、従来、そのような部分は遮光膜で覆い、画素として機能しないような処置が施されてきたが、本発明ではそのような部分に補助容量を設けることができ、面積を有効に利用できる。 Furthermore, in the above invention, it is effective to provide the metal wiring in a portion where the disclination (dislocation of liquid crystal molecules due to the influence of unevenness or a lateral electric field) is easily generated in the pixel for the following reason. Disclinations caused by dust and the like can be dealt with by cleaning the manufacturing process, but they are fundamental for device structure irregularities (for example, irregularities in the vicinity of pixel electrode contacts) and lateral electric fields. Treatment is impossible. A part where disclination occurs is inappropriate for use as a pixel, and conventionally, such a part has been covered with a light-shielding film and has been treated so as not to function as a pixel. An auxiliary capacity can be provided in the portion, and the area can be used effectively.
以上に示したごとく、ブラックマトリクスとして用いられる導電性被膜を電極とし、これとソースラインと同層の金属配線との間で補助容量を形成する方法が提案された。 As described above, a method has been proposed in which a conductive film used as a black matrix is used as an electrode, and an auxiliary capacitor is formed between the electrode and the metal wiring in the same layer as the source line.
この構成は、またTFTの上方部を容量として利用するので、画素の開口率を高めることができる。 In this configuration, since the upper part of the TFT is used as a capacitor, the aperture ratio of the pixel can be increased.
実施例ではトップゲイト型の薄膜トランジスタを用いる例を示したが、本発明がソースラインよりも上の構造に関する改良であることから、ボトムゲイト型の薄膜トランジスタにおいても同様に実施できることは明らかである。このように本発明は産業上、有益である。 In the embodiment, an example using a top gate type thin film transistor is shown. However, since the present invention is an improvement related to a structure above the source line, it can be clearly understood that a bottom gate type thin film transistor can be similarly implemented. Thus, the present invention is industrially beneficial.
本実施例の作製工程断面図を図3に、また、作製工程上面図を図2に示す。図2と図3の番号は対応する。以下の例における膜厚その他の数値は一例であり、最適なものであるとは限らない。さらに、本発明を実施する者が必要に応じて変更しても何ら差し支えない。 A manufacturing process cross-sectional view of this example is shown in FIG. 3, and a manufacturing process top view is shown in FIG. The numbers in FIGS. 2 and 3 correspond. The film thickness and other numerical values in the following examples are merely examples, and are not necessarily optimal. Furthermore, the person who implements the present invention may change anything as necessary.
まず、ガラス基板11上に非晶質珪素膜を500Åの厚さにプラズマCVD法または減圧熱CVD法で成膜する。ガラス基板上には、下地膜として酸化珪素膜を3000Åの厚さにスパッタ法またはプラズマCVD法で成膜されることが好ましいが、石英ガラス基板上であれば、特に下地膜を設けなくともよい。
次に、加熱またはレーザー光の照射等の公知のアニール技術によって、非晶質珪素膜を結晶性珪素膜とし、これをエッチングすることにより、薄膜トランジスタの活性層12を得る。
First, an amorphous silicon film is formed on the glass substrate 11 to a thickness of 500 mm by plasma CVD or low pressure thermal CVD. On the glass substrate, a silicon oxide film is preferably formed as a base film to a thickness of 3000 mm by sputtering or plasma CVD, but it is not necessary to provide a base film as long as it is on a quartz glass substrate. .
Next, the amorphous silicon film is turned into a crystalline silicon film by a known annealing technique such as heating or laser light irradiation, and this is etched to obtain the
次にゲイト絶縁膜として酸化珪素膜13をプラズマCVD法または減圧熱CVD法またはスパッタ法により、1000Åの厚さに成膜する。そして、燐を有する多結晶珪素膜を減圧CVD法で5000Åの厚さに成膜し、これをエッチングすることにより、ゲイトライン(ゲイト電極)14を得る。(図3(A))
Next, a
次に,N型を付与する不純物であるリンのイオンを5×1014〜5×1015原子/cm3 のドーズ量で注入することにより、ソース15とドレイン16とを形成する。いずれもN型となる。不純物イオンの注入後、加熱処理またはレーザー光の照射、または強光の照射を行うことにより、不純物イオンの注入が行われた領域の活性化を行う。
Next, phosphorus 15 which is an impurity imparting N-type is implanted at a dose of 5 × 10 14 to 5 × 10 15 atoms / cm 3 , thereby forming the
次に、公知の絶縁物層形成技術により、厚さ5000Åの酸化珪素の層間絶縁物17を形成し、層間絶縁物17とゲイト絶縁膜13をエッチングして、ソース15、ドレイン16に達するコンタクトホールを開孔する。そして、公知の金属配線形成技術によりソースライン18、金属配線(補助容量電極)19を形成する。(図3(B))
Next, a silicon
ここまでの工程で得られた回路を上から見た様子を図2(A)に示す。番号は図3のものに対応する。(図2(A)) FIG. 2A shows a state where the circuit obtained through the steps up to here is viewed from above. The numbers correspond to those in FIG. (Fig. 2 (A))
次に窒化珪素膜20をシランとアンモニア、またはシランとN2 O、またはシランとアンモニアとN2 Oを用いたプラズマCVD法により形成する。この窒化珪素膜20は250〜1000Å、ここでは500Åの厚さに成膜する。この窒化珪素膜の成膜方法は、ジクロールシランとアンモニアを用いる方法でもよい。また減圧熱CVD法や光CVD法を用いるのでも、さらにその他の方法によるものでもよい。
Next, the
続いて、スピンコーティング法によって、ポリイミド層21を少なくとも8000Å以上、好ましくは1.5μmの厚さに成膜する。ポリイミド層の表面は平坦に形成される。かくして、窒化珪素層20とポリイミド層21よりなる層間絶縁物を形成する。そして、ポリイミド層21をエッチングして、補助容量用の開孔部22を形成する。(図3(C))
Subsequently, the
なお、ポリイミド層21のエッチングの際に、用いるエッチャントによっては、窒化珪素をエッチングする場合もあるので、窒化珪素の保護のために、厚さ50〜500Å、例えば、200Åの酸化珪素膜を窒化珪素層とポリイミド層の間に設けてもよい。
さらに、厚さ1000Åのチタン膜をスパッタリング法で成膜する。もちろん、クロム膜やアルミニウム膜等の金属膜を用いてもよいし、他の成膜方法を用いてもよい。そして、これをエッチングし、ブラックマトリクス23を形成する。ブラックマトリクス23は先に形成した補助容量用の孔を覆うように形成する。(図3(D))
Note that silicon nitride may be etched depending on the etchant used when the
Further, a titanium film having a thickness of 1000 mm is formed by a sputtering method. Of course, a metal film such as a chromium film or an aluminum film may be used, or another film forming method may be used. And this is etched and the
ここまでの工程で得られる補助容量用の孔22とブラックマトリクス23を上から見た様子を図2(B)に示す。番号は図1のものに対応する。補助容量用の孔22とブラックマトリクス23の重なった部分に補助容量が形成される。また、金属配線19とブラックマトリクス23が重ならない領域31には、後に画素電極のコンタクトホールが形成される。(図2(B))
FIG. 2B shows a state in which the auxiliary capacity holes 22 and the
さらに、層間絶縁物として、厚さ5000Åのポリイミド膜24を成膜し、領域31のポリイミド膜21および24と窒化珪素層20をエッチングして、金属配線19に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ1000ÅのITO(インディウム錫酸化物)膜を形成し、これをエッチングして、画素電極25を形成する。(図3(E))
Further, a
かくして、アクティブマトリクス回路が完成する。本実施例のように、ポリイミド膜により絶縁層を形成すると平坦化が容易であり、効果が大きい。本実施例では、補助容量はブラックマトリクス23とドレイン16の重なる部分22に得られ、誘電体は窒化珪素層17である。
Thus, the active matrix circuit is completed. When the insulating layer is formed of a polyimide film as in this embodiment, planarization is easy and the effect is great. In this embodiment, the auxiliary capacitance is obtained in the
本実施例の作製工程の上面図を図4に示す。本実施例も作製工程自体は実施例1とほとんど同じであり、番号は実施例1のものに対応する。本実施例は、回路配置が実施例1と異なっており、ディスクリネーションの発生しやすい部分に補助容量を設けることにより、画素を有効に形成する(実質的な開口率を高める)方法を示す。 A top view of the manufacturing process of this example is shown in FIG. The manufacturing process itself of this example is almost the same as that of Example 1, and the numbers correspond to those of Example 1. The present embodiment is different from the first embodiment in the circuit arrangement, and shows a method of effectively forming pixels (increasing a substantial aperture ratio) by providing an auxiliary capacitor in a portion where disclination is likely to occur. .
まず、ディスクリネーションの発生について図5を用いて説明する。図5は実施例1で作製した画素と同じ回路配置のものである。図5に示すように、画素の右上に画素電極のコンタクト31が設けられ、図の右上から左下の方向(左下から右上とは異なることに注意)にラビングがおこなわれ、かつ、ソースライン反転駆動(隣接するソースライン間に印加される信号を互いに逆極性のものとする駆動方法、ドット反転駆動も含む)をおこなう表示装置においては、画素の右上の部分30にディスクリネーションが生じやすい。この部分は表示に用いるには不適当であるので、BMで覆うことが望まれる。(図5)
First, the occurrence of disclination will be described with reference to FIG. FIG. 5 shows the same circuit arrangement as that of the pixel manufactured in Example 1. As shown in FIG. 5, a
そこで、図4(A)に示すように、金属配線19の配置を実施例1のように、画素の上に設けるのではなく、画素の右側に設ける。(図4(A))
さらに、金属配線19上に開孔部22を形成し、その上にBM23を設ける。画素電極のコンタクトも、図4(B)に示すように、右下の領域31に設けると効果的である。(図4(B))
Therefore, as shown in FIG. 4A, the
Further, an
かくして、ディスクリネーションの生じやすい部分には補助容量が形成される。本実施例は、実施例1の回路において、画素の上側に設けられたの補助容量を左に移動させたもので、回路設計上の開口部の面積は同じである。しかしながら、ディスクリネーションと補助容量(もしくはBM)を重ねることにより、実質的にはより大きな開口面積を得ることができる。 Thus, an auxiliary capacity is formed in a portion where disclination is likely to occur. In this embodiment, the auxiliary capacitor provided on the upper side of the pixel in the circuit of the first embodiment is moved to the left, and the area of the opening in the circuit design is the same. However, a substantially larger opening area can be obtained by overlapping the disclination and the auxiliary capacity (or BM).
本実施例の作製工程の上面図を図6に示す。本実施例も作製工程自体は実施例1とほとんど同じであり、番号は実施例1のものに対応する。本実施例は、補助容量の配置は実施例2と実質的に同一であるが、薄膜トランジスタの活性層の配置を変更することにより、より面積の有効な利用をはかったものである。 A top view of the manufacturing process of this example is shown in FIG. The manufacturing process itself of this example is almost the same as that of Example 1, and the numbers correspond to those of Example 1. In the present embodiment, the arrangement of the auxiliary capacitors is substantially the same as that of the second embodiment, but more effective use of the area is achieved by changing the arrangement of the active layer of the thin film transistor.
本実施例ではラビングの方向は左下から右上であり、この場合は画素の左下の部分にディスクリネーションが生じやすい。実施例2においては、このようなディスクリネーションの生じやすい部分に補助容量を設けることを示したが、本実施例においては、次行の薄膜トランジスタの活性層の一部をもこの部分に設ける。すなわち、図6(A)に示すように、金属配線19の配置を画素の左側に配置すると同時に、ゲイトラインの枝部を除去して直線状にし、活性層がこれを横断するように配置する。(図6(A))
In this embodiment, the rubbing direction is from the lower left to the upper right. In this case, disclination is likely to occur in the lower left portion of the pixel. In the second embodiment, it is shown that the auxiliary capacitor is provided in the portion where such disclination is likely to occur. However, in this embodiment, a part of the active layer of the thin film transistor in the next row is also provided in this portion. That is, as shown in FIG. 6A, the
さらに、金属配線19上に開孔部22を形成し、その上にBM23を設ける。(図6(B))
かくして、ディスクリネーションの生じやすい部分には補助容量と薄膜トランジスタの一部が形成される。本実施例は、実施例2の回路において、ゲイトラインの枝部が不要になった分、面積の効率的な利用が可能となった。
Further, an
Thus, an auxiliary capacitor and a part of the thin film transistor are formed in a portion where disclination is likely to occur. In this embodiment, the area of the circuit of the second embodiment can be used efficiently because the gate line branches are unnecessary.
本実施例の作製工程の上面図を図8に、また、本実施例の薄膜トランジスタの主要部および回路図を図7に示す。本実施例も作製工程自体は実施例1とほとんど同じであり、番号は実施例1のものに対応する。また、図7と図8の番号も相互に対応する。本実施例は、補助容量の配置は実施例2と実質的に同一であるが、薄膜トランジスタの活性層およびゲイト電極の配置を変更することにより、薄膜トランジスタの特性を高めより面積の有効な利用をはかったものである。 A top view of a manufacturing process of this example is shown in FIG. 8, and a main portion and a circuit diagram of the thin film transistor of this example are shown in FIG. The manufacturing process itself of this example is almost the same as that of Example 1, and the numbers correspond to those of Example 1. The numbers in FIGS. 7 and 8 also correspond to each other. In this embodiment, the arrangement of the auxiliary capacitors is substantially the same as that of the second embodiment. However, by changing the arrangement of the active layer and the gate electrode of the thin film transistor, the characteristics of the thin film transistor can be improved and the area can be effectively used. It is a thing.
本実施例も、実施例3と同じくラビングが左下から右上になされるので、画素の左下の部分にディスクリネーションが生じやすい。実施例2においては、このような部分に補助容量を設けることを示し、また、実施例3においては、補助容量とシングルゲイト(単ゲイト)の薄膜トランジスタの活性層の一部を設けることを示したが、本実施例においては、トリプルゲイト(3重ゲイト)の薄膜トランジスタの活性層とゲイト電極をもこの部分に設ける。 In the present embodiment as well, the rubbing is performed from the lower left to the upper right as in the third embodiment, so that disclination is likely to occur in the lower left portion of the pixel. In Example 2, it is shown that an auxiliary capacitor is provided in such a portion, and in Example 3, an auxiliary capacitor and a part of an active layer of a single gate (single gate) thin film transistor are provided. However, in this embodiment, an active layer and a gate electrode of a triple gate thin film transistor are also provided in this portion.
まず、図7(A)を用いて、本実施例のトリプルゲイト薄膜トランジスタの概要について説明する。この薄膜トランジスタはゲイトライン14に枝部29を設け、活性層12がゲイトラインとその枝部と図に示すように重なる構造とする。交差した部分26〜28はそれぞれトランジスタとなる(図7(A))
First, the outline of the triple gate thin film transistor of this embodiment will be described with reference to FIG. This thin film transistor has a structure in which a
すなわち、図7(B)に示すように、ソースライン18と金属配線19の間に3つの薄膜トランジスタが直列に接続した構造となる。(図7(B))
このような多重トランジスタはアクティブマトリクスのスイッチングトランジスタとして用いると特に有効であることが知られている(特公平5−44195)。
That is, as shown in FIG. 7B, a structure in which three thin film transistors are connected in series between the
It is known that such a multi-transistor is particularly effective when used as an active matrix switching transistor (Japanese Patent Publication No. 5-44195).
このような構造の薄膜トランジスタは次行の画素の左下の部分を占有するが、この部分はディスクリネーションの発生しやすい領域であるので、実施例2、3と同様、このことが開口率の低下をもたらすことはない。すなわち、図8(A)に示すように、ゲイトライン14に枝部29を設け、活性層12がゲイトライン14およびその枝部29と3回交差するように配置する。さらに、金属配線19を図に示すように画素の左側に配置する。(図8(A))
The thin film transistor having such a structure occupies the lower left portion of the pixel in the next row, but this portion is an area where disclination is likely to occur. Therefore, as in the second and third embodiments, this reduces the aperture ratio. Will not bring. That is, as shown in FIG. 8A, a
さらに、金属配線19上に開孔部22を形成し、その上にBM23を設ける。(図8(B))
かくして、ディスクリネーションの生じやすい部分には補助容量と薄膜トランジスタの一部が形成される。本実施例は、実施例2の回路と同様にゲイトラインの枝部が必要である点で実施例3のものより不利であるが、3重ゲイト薄膜トランジスタとすることにより、補助容量ははるかに小さくてもよい。したがって、総合的には、本実施例の方が、実施例3のものより特性が優れている。
Further, an
Thus, an auxiliary capacitor and a part of the thin film transistor are formed in a portion where disclination is likely to occur. This embodiment is disadvantageous than that of the third embodiment in that a gate line branch is required as in the circuit of the second embodiment. However, by using a triple gate thin film transistor, the auxiliary capacitance is much smaller. May be. Therefore, overall, the characteristics of this example are superior to those of Example 3.
本実施例の作製工程断面図を図11に、また、作製工程上面図を図9に示す。図9と図11の番号は対応し、さらに、他の実施例において指し示すものと同等のものを示す。本実施例は、実施例1において示した積層構造を有する画素回路において、補助容量の配置を変更したものである。 A manufacturing process cross-sectional view of this example is shown in FIG. 11, and a manufacturing process top view is shown in FIG. The numbers in FIG. 9 and FIG. 11 correspond to each other and indicate the same as those indicated in other embodiments. In this embodiment, the arrangement of auxiliary capacitors is changed in the pixel circuit having the stacked structure shown in the first embodiment.
実施例1と同様に、適切な下地膜の形成されたガラス基板11上に非晶質珪素膜を500Åの厚さにプラズマCVD法または減圧熱CVD法で成膜し、次に、公知のアニール技術によって、非晶質珪素膜を結晶性珪素膜とし、これをエッチングすることにより、薄膜トランジスタの活性層12を得る。
In the same manner as in Example 1, an amorphous silicon film is formed to a thickness of 500 mm on a glass substrate 11 on which an appropriate base film is formed by a plasma CVD method or a low pressure thermal CVD method. The amorphous silicon film is converted into a crystalline silicon film by a technique, and this is etched to obtain the
次にゲイト絶縁膜として酸化珪素膜13を1000Åの厚さに成膜する。そして、燐を有する多結晶珪素膜を減圧CVD法で5000Åの厚さに成膜し、これをエッチングすることにより、ゲイトライン(ゲイト電極)14を得る。(図11(A))
Next, a
次に,N型を付与する不純物であるリンのイオンを5×1014〜5×1015原子/cm3 のドーズ量で注入することにより、ソース15とドレイン16とを形成する。不純物イオンの注入後、アニール処理をおこなう。
Next, phosphorus 15 which is an impurity imparting N-type is implanted at a dose of 5 × 10 14 to 5 × 10 15 atoms / cm 3 , thereby forming the
次に、公知の絶縁物層形成技術により、厚さ2μmの酸化珪素の層間絶縁物17を形成する。公知の平坦化技術(例えば、化学的機械的研磨(CMP)法)により、絶縁物表面を平坦化する。その後、層間絶縁物17とゲイト絶縁膜13をエッチングして、ソース15、ドレイン16に達するコンタクトホールを開孔する。そして、公知の金属配線形成技術によりソースライン18、金属配線(補助容量電極)19を形成する。この際、金属配線19はゲイトラインを覆うようにする。(図11(B))
Next, a silicon
ここまでの工程で得られた回路を上から見た様子を図9(A)に示す。本実施例で特徴的なことは、補助容量の電極となる金属配線19が、ゲイトライン14の一部を覆うことである。ゲイトライン14も金属配線19も、共に遮光性のものであり、画素の面積を狭める要因である。実施例1の場合には、これらが、重ならないように配置されていたために、その分だけ、画素として使用できる部分の面積が狭くなっていた。本実施例では、ゲイトライン14も金属配線19を重ねることにより、より多くの面積が画素に使用できるようになった。(図9(A))
FIG. 9A shows a state where the circuit obtained through the steps up to here is viewed from above. What is characteristic in this embodiment is that the
なお、図9に示すように、当該画素電極の駆動をおこなうゲイトラインと画素電極に接続する金属配線19を重ねて配置する際には、ゲイトライン14と金属配線19の間の容量結合を小さくすることが好ましい。本実施例では、層間絶縁物の厚さを十分に厚くすることにより、上記の問題を解決したが、図10に示すように、次行のゲイトラインに金属配線19を重ねてもよい。(図10)
As shown in FIG. 9, when the gate line for driving the pixel electrode and the
次に窒化珪素膜20を250〜1000Å、ここでは500Åの厚さに成膜する。さらに、厚さ200Åの酸化珪素膜(図示せず)を堆積する。続いて、スピンコーティング法によって、ポリイミド層21を少なくとも8000Å以上、好ましくは1.5μmの厚さに成膜する。ポリイミド層の表面は平坦に形成される。かくして、窒化珪素層20とポリイミド層21よりなる層間絶縁物を形成する。そして、ポリイミド層21をエッチングして、補助容量用の開孔部22を形成する。(図11(C))
Next, a
さらに、厚さ1000Åのチタン膜をスパッタリング法で成膜し、これをエッチングし、ブラックマトリクス23を形成する。ブラックマトリクス23は先に形成した補助容量用の孔22を覆うように形成する。
Further, a titanium film having a thickness of 1000 mm is formed by sputtering, and this is etched to form the
ここまでの工程で得られる補助容量用の孔22とブラックマトリクス23を上から見た様子を図9(B)に示す。補助容量用の孔22とブラックマトリクス23の重なった部分に補助容量が形成される。開口部分の面積を増大させるために、補助容量用の孔22はゲイトライン14に重なるように形成されるとよい。また、画素電極のコンタクトホールを形成するために、金属配線19とブラックマトリクス23の重ならない領域31も設ける。(図9(B))
FIG. 9B shows a state in which the auxiliary capacity holes 22 and the
さらに、層間絶縁物として、厚さ5000Åのポリイミド膜24を成膜し、領域31のポリイミド膜21および24と窒化珪素層20をエッチングして、金属配線19に達するコンタクトホールを形成する。さらに、スパッタリング法により厚さ1000ÅのITO(インディウム錫酸化物)膜を形成し、これをエッチングして、画素電極25を形成する。(図11(D))
Further, a
かくして、アクティブマトリクス回路が完成する。本実施例は、単ゲイトのTFTに関するものであるが、実施例4に示されるような多ゲイトのTFTにおいても同様に実施でき、同様な効果が得られる。 Thus, the active matrix circuit is completed. Although this embodiment relates to a single gate TFT, it can be similarly applied to a multi-gate TFT as shown in Embodiment 4 and the same effect can be obtained.
図12〜図15を利用して本実施例を示す。図12には、最下層に形成された活性層105、106、107、108が示されている。この活性層は、ガラス基板や石英基板、その他絶縁表面上に形成されている。
A present Example is shown using FIGS. FIG. 12 shows
活性層上には、図示しないゲイト絶縁膜が形成されている。ゲイト絶縁膜上には、ゲイト線101、102が形成されている。
A gate insulating film (not shown) is formed on the active layer.
ここで、ゲイト線が活性層と交わる部分における活性層部分がチャネル形成領域となる。 Here, the active layer portion where the gate line intersects the active layer becomes the channel formation region.
ゲイト電極上には図示しない層間絶縁膜が形成されており、その上にソース線103、104が形成されている。
An interlayer insulating film (not shown) is formed on the gate electrode, and
ソース線104は例えばコンタクト109を介して、活性層106に形成されたソース領域に接続されている。
The
また、ソース線と材料を用いて(同一膜をパターニングすることによって得られる)ドレイン電極109、110、111、112が形成されている。
In addition,
このドレイン電極は、容量を形成するために利用される。またBMの一部を構成するものとして利用される。 This drain electrode is used to form a capacitor. It is also used as a part of the BM.
113で示されるドレイン配線110の延在した部分は、容量値を稼ぐためのパターンである。
An extended portion of the
ドレイン電極は、活性層の半分以上の面積を覆う構造となっている。このような構造とすることにより、開口率を大きく低下させずに所定の補助容量値を稼ぐことができる。 The drain electrode has a structure that covers an area of more than half of the active layer. With such a structure, a predetermined auxiliary capacitance value can be earned without greatly reducing the aperture ratio.
図13に示すのは、図12に示す状態に加えて、図示しない窒化珪素膜を成膜し、その上に容量線113、114を形成した状態である。
FIG. 13 shows a state in which, in addition to the state shown in FIG. 12, a silicon nitride film (not shown) is formed, and
この図示しない窒化珪素膜は、補助容量の誘電体として機能する。 This silicon nitride film (not shown) functions as a storage capacitor dielectric.
図14に示すのは、図13に示す容量線113、114の上にさらに層間絶縁膜を成膜し、その上にITOでもって画素電極115、116、117、118、119、120、121、122、123を形成した状態である。
FIG. 14 shows that an interlayer insulating film is further formed on the
本実施例に示す構成では、TFTの上方に覆いかぶさるようにして、補助容量を形成するので、画素の開口率を極力高くすることができる。 In the structure shown in this embodiment, since the auxiliary capacitance is formed so as to cover the TFT, the aperture ratio of the pixel can be made as high as possible.
また、ドレイン領域と画素電極との間に形成されるドレイン電極(この電極はソース配線と同時に形成される)を利用して、容量線との間に容量を形成する構成とすることで、大容量を得ることができる。即ち、このような構成を採用した場合、補助容量を構成する誘電体膜(この場合は窒化珪素膜)の厚さを薄くすることができるので、容量を大きくとることができる。 In addition, by using a drain electrode formed between the drain region and the pixel electrode (this electrode is formed at the same time as the source wiring), a capacitance is formed between the capacitor line and the capacitor. Capacity can be obtained. That is, when such a configuration is adopted, the thickness of the dielectric film (in this case, the silicon nitride film) that constitutes the auxiliary capacitance can be reduced, so that the capacitance can be increased.
1 データドライバー回路
2 ゲイトドライバー回路
3 アクティブマトリクス回路領域
4 ゲイトライン
5 ソースライン
6 薄膜トランジスタ(TFT)
7 画素電極
8 補助容量
11 ガラス基板
12 活性層
13 酸化珪素膜(ゲイト絶縁膜)
14 ゲイトライン(ゲイト電極)
15 ソース
16 ドレイン
17 酸化珪素(層間絶縁物)
18 ソースライン
19 金属配線(補助容量電極)
20 窒化珪素層
21、24 ポリイミド層
22 開孔部(補助容量)
23 遮光膜(ブラックマトリクス)
25 画素電極
26、27、28 薄膜トランジスタ
29 ゲイトラインの枝部
30 ディスクリネーションの生じやすい部分
31 コンタクトホールを形成する部分
1 Data Driver Circuit 2
7
14 Gate line (Gate electrode)
15
18
20
23 Shading film (black matrix)
25
Claims (7)
前記絶縁表面を有する基板上に形成された結晶性珪素膜と、
前記結晶性珪素膜上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記ゲイト電極上に層間絶縁膜を介して形成されたドレイン電極と、
前記ドレイン電極上に形成された誘電体と、
前記誘電体上に形成された導電性被膜とを有し、
前記ドレイン電極は、前記結晶性珪素膜の50%以上の面積を覆うように形成され、
前記導電性被膜と前記ドレイン電極とを電極とし、前記誘電体とで容量を形成する
ことを特徴とするアクティブマトリクス型液晶表示装置。 A substrate having an insulating surface;
A crystalline silicon film formed on the substrate having the insulating surface;
A gate insulating film formed on the crystalline silicon film;
A gate electrode formed on the gate insulating film;
A drain electrode formed on the gate electrode through an interlayer insulating film;
A dielectric formed on the drain electrode;
Having a conductive coating formed on the dielectric;
The drain electrode is formed so as to cover an area of 50% or more of the crystalline silicon film,
An active matrix liquid crystal display device, wherein the conductive film and the drain electrode are used as electrodes, and a capacitor is formed with the dielectric.
前記絶縁表面を有する基板上に形成された結晶性珪素膜と、
前記結晶性珪素膜上に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極と、
前記ゲイト電極上に第1の層間絶縁膜を介して形成されたドレイン電極と、
前記ドレイン電極上に形成された誘電体と、
前記誘電体上に形成された導電性被膜と、
前記導電性被膜上に第2の層間絶縁膜を介して形成された画素電極とを有し、
前記ドレイン電極は、前記結晶性珪素膜の50%以上の面積を覆うように形成され、
前記導電性被膜と前記ドレイン電極とを電極とし、前記誘電体とで容量を形成する
ことを特徴とするアクティブマトリクス型液晶表示装置。 A substrate having an insulating surface;
A crystalline silicon film formed on the substrate having the insulating surface;
A gate insulating film formed on the crystalline silicon film;
A gate electrode formed on the gate insulating film;
A drain electrode formed on the gate electrode through a first interlayer insulating film;
A dielectric formed on the drain electrode;
A conductive coating formed on the dielectric;
A pixel electrode formed on the conductive film via a second interlayer insulating film,
The drain electrode is formed so as to cover an area of 50% or more of the crystalline silicon film,
An active matrix liquid crystal display device, wherein the conductive film and the drain electrode are used as electrodes, and a capacitor is formed with the dielectric.
前記第2の層間絶縁膜は平坦に形成されていることを特徴とするアクティブマトリクス型液晶表示装置。 In claim 2,
An active matrix liquid crystal display device, wherein the second interlayer insulating film is formed flat.
前記誘電体は、窒化珪素膜と酸化珪素膜との多層構造であることを特徴とするアクティブマトリクス型液晶表示装置。 In any one of Claims 1 thru | or 3,
The active matrix liquid crystal display device, wherein the dielectric has a multilayer structure of a silicon nitride film and a silicon oxide film.
前記誘電体は、窒化珪素膜を含むことを特徴とするアクティブマトリクス型液晶表示装置。 In any one of Claims 1 thru | or 3,
The active matrix liquid crystal display device, wherein the dielectric includes a silicon nitride film.
前記絶縁表面を有する基板は、ガラス基板または石英基板であることを特徴とするアクティブマトリクス型液晶表示装置。 In any one of Claims 1 thru | or 5,
An active matrix liquid crystal display device, wherein the substrate having an insulating surface is a glass substrate or a quartz substrate.
前記導電性被膜は容量線であることを特徴するアクティブマトリクス型液晶表示装置。 In any one of Claims 1 thru | or 6,
An active matrix liquid crystal display device, wherein the conductive film is a capacitance line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006051802A JP4408117B2 (en) | 2006-02-28 | 2006-02-28 | Active matrix circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006051802A JP4408117B2 (en) | 2006-02-28 | 2006-02-28 | Active matrix circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09506997A Division JP3784491B2 (en) | 1997-03-28 | 1997-03-28 | Active matrix display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006154861A true JP2006154861A (en) | 2006-06-15 |
JP4408117B2 JP4408117B2 (en) | 2010-02-03 |
Family
ID=36633138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4408117B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008166765A (en) * | 2007-01-04 | 2008-07-17 | Beijing Boe Optoelectronics Technology Co Ltd | Tft array structure and manufacturing method therefor |
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US8816346B2 (en) | 2007-01-04 | 2014-08-26 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT array substrate and manufacturing method thereof |
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Publication number | Publication date |
---|---|
JP4408117B2 (en) | 2010-02-03 |
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