JP2006147800A - Soi-mos transistor and its manufacturing method - Google Patents
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Abstract
Description
本発明は、絶縁膜上に形成された半導体層に形成されるSOI(Silicon on Insulator)構造のMOSFETであって、特にボディコンタクト領域を有するSOI−MOSトランジスタ及びその製造方法に関する。 The present invention relates to an SOI (Silicon on Insulator) structure MOSFET formed in a semiconductor layer formed on an insulating film, and more particularly to an SOI-MOS transistor having a body contact region and a method for manufacturing the same.
SOI構造のNMOSFETにおいて、動作中のインパクトイオン化現象によってチャネル部分に発生したホットキャリアのうち、ホールはSOI内に蓄積する。このホールの蓄積に起因して、基板浮遊効果や、寄生バイポーラ効果が生じ、そのため、ドレイン耐圧の低下といった問題を引き起こすおそれがある。そこで、SOI−MOSトランジスタにボディコンタクトを設けることによって、蓄積したホールをSOI内から取り除く技術が提案されている(例えば、特許文献1参照)。 In the NMOSFET having the SOI structure, holes accumulate in the SOI among hot carriers generated in the channel portion due to the impact ionization phenomenon during operation. Due to the accumulation of holes, a substrate floating effect and a parasitic bipolar effect occur, which may cause a problem of a decrease in drain breakdown voltage. Therefore, a technique for removing accumulated holes from the SOI by providing a body contact to the SOI-MOS transistor has been proposed (see, for example, Patent Document 1).
従来のSOI−MOSトランジスタについて図15を用いて説明する。図15(a)は、NMOSトランジスタの平面構造を示す。NMOSトランジスタは、ゲートポリシリコン電極1と、N+型のソース2と、N+型のドレイン3と、P+型のボディコンタクト領域4と、分離酸化膜5と、ゲートコンタクト6と、ソースコンタクト7a,7b,7c,7dと、ドレインコンタクト8a,8b,8c,8dと、ボディコンタクト9a,9b,9cとを有する。
A conventional SOI-MOS transistor will be described with reference to FIG. FIG. 15A shows a planar structure of the NMOS transistor. The NMOS transistor includes a
具体的な寸法及び不純物濃度は以下の通りである。ゲートポリシリコン電極1のゲート長(図の縦方向)は0.05〜1.0μm、ゲートポリシリコン電極1のゲート幅(図の横方向)は0.1〜10μm、コンタクト径は0.1〜0.3μm、分離酸化膜5の幅は0.1〜数μm、ゲートポリシリコン電極1の不純物濃度は1019〜1020cm−3、N+型ソース・ドレインの不純物濃度は1019〜1020cm−3、ボディコンタクト領域4の不純物濃度は1019〜1020cm−3である。
Specific dimensions and impurity concentrations are as follows. The gate length (vertical direction in the figure) of the
図15(b)は、図15(a)のX−X’における断面図である。シリコン基板10上に埋込み酸化膜からなる絶縁膜11が形成され、その上にチャネル及びソース・ドレインを有するP−型のボディ領域(SOI)12が設けられている。そして、ボディ領域12の上に、ゲート酸化膜13を介して、ゲートポリシリコン電極1が設けられている。また、絶縁膜11上にボディ領域12と離間してボディコンタクト領域4が設けられている。このボディ領域12とボディコンタクト領域4は、分離酸化膜5により分離されているが、分離酸化膜5の下に設けられた分離下シリコン膜20により接続されている。そして、ボディ領域12は、ボディコンタクト9a〜9cにより電位を与えられる。
FIG. 15B is a cross-sectional view taken along the line XX ′ in FIG. An
次に、従来のSOI−MOSトランジスタの製造方法について説明する。まず、図16(a)に示すように、シリコン基板10上に、絶縁膜11、P−型のシリコン膜12a、マスク窒化膜50を順番に積層する。そして、マスク窒化膜50上にフォトレジストパターン51a,51bを形成する。次に、このフォトレジストパターン51a,51bをマスクにしてマスク窒化膜50を異方性エッチングして窒化膜50a,50bを形成する。その後、フォトレジストパターン51a,51bを除去する。
Next, a conventional method for manufacturing an SOI-MOS transistor will be described. First, as shown in FIG. 16A, an
次に、図16(b)に示すように、窒化膜50a,50bをマスクにして異方性エッチングし、シリコン膜12aにトレンチ15を形成する。このトレンチ15により分離されたシリコン膜12aは、ボディ領域12及びボディコンタクト領域4となる。そして、埋込み特性の良いシリコン酸化膜5aによりトレンチ15を埋める。
Next, as shown in FIG. 16B, anisotropic etching is performed using the
次に、図16(c)に示すように、CMP(Chemical Mechanical Polishing)等の平坦化方法によりシリコン酸化膜5aを研磨して、窒化膜50a、50bを露出させる。そして、トレンチ15内に残ったシリコン酸化膜5aは、ボディ領域12とボディコンタクト領域4を分離する分離酸化膜5となる。その後、窒化膜50a、50bを除去し、ボディ領域12の抵抗調整やチャネル部の不純物濃度調整のための不純物ドーピングと熱処理を行う。
Next, as shown in FIG. 16C, the
次に、図17(a)に示すように、ボディ領域12上にゲート酸化膜13を形成した後、全面にポリシリコン膜1aを形成する。そして、ポリシリコン膜1aをパターニングして、ゲートポリシリコン電極1を形成する。その後、ソース・ドレインへN型イオン注入を行う。
Next, as shown in FIG. 17A, after forming a
次に、図17(b)に示すように、フォトレジスト52をマスクにして、ボディコンタクト領域4にボロン(B)等のP型不純物14を注入する。そして、図17(c)に示すように、P型不純物14を熱処理により活性化することで、ボディコンタクト領域4をP+型にする。その後、図示は省略するが、表面に層間絶縁膜を形成し、ゲート、ソース、ドレイン及びボディへのコンタクトを形成し、金属配線を形成することで、トランジスタが完成する。
Next, as shown in FIG. 17B, a P-
なお、上記例ではトレンチ15形成時のマスクとして窒化膜50a,50bを用いているが、その代わりに窒化膜と酸化膜の2層構造や窒化膜/ポリシリコン/酸化膜の3層構造を用いてもよい。
In the above example, the
ボディ領域12とボディコンタクト領域4を接続するのは、分離酸化膜5の下の分離下シリコン膜20である。しかし、従来のSOI−MOSトランジスタでは、この分離下シリコン膜の厚みが薄いため、抵抗が高くなり、ボディ領域12の電位が浮いて正常な動作ができなくなるという問題があった。また、高周波動作に対して動作遅延が起こり、ジッタが増加するという問題もあった。
The
本発明は、上述のような課題を解決するためになされたもので、その目的は分離下シリコン膜を低抵抗化することができるSOI−MOSトランジスタ及びその製造方法を得るものである。 The present invention has been made to solve the above-described problems, and an object thereof is to obtain an SOI-MOS transistor capable of reducing the resistance of the silicon film under isolation and a method for manufacturing the same.
本発明に係るSOI−MOSトランジスタは、絶縁膜と、絶縁膜上に設けられ、チャネル及びソース・ドレインを有するボディ領域と、絶縁膜上に、ボディ領域と離間して設けられたボディコンタクト領域と、ボディ領域とボディコンタクト領域を分離する分離酸化膜と、分離酸化膜の下に設けられ、ボディ領域とボディコンタクト領域を接続する分離下シリコン膜とを備え、分離下シリコン膜の底面は、ボディ領域の底面より低い。本発明のその他の特徴は以下に明らかにする。 An SOI-MOS transistor according to the present invention includes an insulating film, a body region provided on the insulating film and having a channel and a source / drain, and a body contact region provided on the insulating film and spaced apart from the body region. An isolation oxide film that separates the body region and the body contact region, and an isolation lower silicon film that is provided under the isolation oxide film and connects the body region and the body contact region. Lower than the bottom of the area. Other features of the present invention will become apparent below.
本発明により、分離下シリコン膜を低抵抗化することができる。これにより、ボディ領域の電位が浮くのを防止することができ、トランジスタを正常に動作させることができる。 According to the present invention, the resistance of the silicon film under isolation can be reduced. Thus, the potential of the body region can be prevented from floating, and the transistor can be operated normally.
実施の形態1.
本発明の実施の形態1に係るSOI−MOSトランジスタについて図1を用いて説明する。このSOI−MOSトランジスタは、平面図は背景技術の図14(a)と同一であるが、断面図が背景技術とは異なり図1に示す構造となる。
An SOI-MOS transistor according to
図示のように、シリコン基板10上に埋込み酸化膜からなる絶縁膜11が形成され、その上にチャネル及びソース・ドレインを有するP−型のボディ領域(SOI)12が設けられている。そして、ボディ領域12の上に、ゲート酸化膜13を介して、ゲートポリシリコン電極1が設けられている。また、絶縁膜11上にボディ領域12と離間してボディコンタクト領域4が設けられている。このボディ領域12とボディコンタクト領域4は、分離酸化膜5により分離されているが、分離酸化膜5の下に設けられた分離下シリコン膜20により接続されている。そして、ボディ領域12は、ボディコンタクト9a〜9cにより電位を与えられる。また、背景技術とは異なり、分離下シリコン膜20の底面がボディ領域12の底面より低くなっている。ただし、ボディ領域12と分離下シリコン膜20の接続を確保するため、分離下シリコン膜20の上面は、ボディ領域12の底面よりも高くする。
As shown in the drawing, an
具体的な膜厚及び不純物濃度は以下の通りである。ゲートポリシリコン電極1の膜厚は50〜200nm、ゲート酸化膜13の膜厚は1.5〜10nm、ボディ領域12の膜厚は50〜200nm、絶縁膜11の膜厚は100〜200nm、分離酸化膜5の膜厚は30〜150nm、ボディ領域12の不純物濃度は1017〜1018cm−3である。
Specific film thickness and impurity concentration are as follows.
次に、実施の形態1に係るSOI−MOSトランジスタの製造方法について説明する。まず、図2(a)に示すように、シリコン基板10上に、絶縁膜11、P−型のシリコン膜12a、マスク窒化膜50を順番に積層する。そして、マスク窒化膜50上に、写真製版技術(フォトリソグラフイー)により、フォトレジストパターン51a,51bを形成する。
Next, a method for manufacturing the SOI-MOS transistor according to the first embodiment will be described. First, as shown in FIG. 2A, an insulating
次に、図2(b)に示すように、このフォトレジストパターン51a,51bをマスクにしてマスク窒化膜50を異方性エッチングして窒化膜50a,50bを形成する。その後、フォトレジストパターン51a,51bを除去する。そして、窒化膜50a,50bをマスクにしてシリコン膜12a及び絶縁膜11を異方性エッチングして、トレンチ15を形成する。このトレンチ15により分離されたシリコン膜12aは、ボディ領域12及びボディコンタクト領域4となる。
Next, as shown in FIG. 2B, the
次に、図2(c)に示すように、ELO(Epitaxial Lateral Overgrowth)条件で選択エピタキシャル成長を行い、ボディ領域12及びボディコンタクト領域4の露出した側面から広がるようにシリコン膜20a,20b,20c,20dを成長させ、トレンチ15を埋め込む。そして、図3(a)に示すように、シリコン膜20a,20b,20c,20dを所望の厚さ分だけ残るように異方性エッチングして、ボディ領域12とボディコンタクト領域4を接続する分離下シリコン膜20を形成する。なお、選択エピ成長の代わりに、非選択なエピ成長を行った後、エピタキシャル膜をエッチバックしてもよい。
Next, as shown in FIG. 2C, selective epitaxial growth is performed under an ELO (Epitaxial Lateral Overgrowth) condition, and the
次に、図3(b)に示すように、埋込み特性の良いシリコン酸化膜5aによりトレンチ15を埋め込む。そして、図3(c)に示すように、CMP等の平坦化方法によりシリコン酸化膜5aを研磨して、窒化膜50a、50bを露出させる。そして、トレンチ15内に残ったシリコン酸化膜5aは、ボディ領域12とボディコンタクト領域4を分離する分離酸化膜5となる。その後、窒化膜50a、50bを除去し、ボディ領域12の抵抗調整やチャネル部の不純物濃度調整のための不純物ドーピングと熱処理を行う。
Next, as shown in FIG. 3B, the
次に、図4(a)に示すように、ボディ領域12上にゲート酸化膜13を形成し、全面にポリシリコン膜1aを形成する。そして、ポリシリコン膜1aをパターニングして、ゲートポリシリコン電極1を形成する。その後、ソース・ドレインへN型イオン注入を行う。
Next, as shown in FIG. 4A, a
次に、図4(b)に示すように、フォトレジスト52をマスクにして、ボディコンタクト領域4にボロン(B)等のP型不純物14を注入する。そして、図4(c)に示すように、P型不純物14を熱処理により活性化することで、ボディコンタクト領域4をP+型にする。その後、図示は省略するが、表面に層間絶縁膜を形成し、ゲート、ソース、ドレイン及びボディへのコンタクトを形成し、金属配線を形成することで、トランジスタが完成する。
Next, as shown in FIG. 4B, a P-
以上説明したように、分離下シリコン膜の底面をボディ領域の底面より低くすることで、分離下シリコン膜を約2.5〜4倍に厚膜化することができ、これによってこの部分の抵抗を1/2.5〜1/4に低抵抗化することができる。 As described above, by making the bottom surface of the isolation silicon film lower than the bottom surface of the body region, the isolation silicon film can be made thicker by about 2.5 to 4 times. Can be reduced to 1 / 2.5-1 / 4.
実施の形態2.
本発明の実施の形態2に係るSOI−MOSトランジスタについて図5を用いて説明する。ただし、図1と同様の構成要素には同じ番号を付し、説明を省略する。
An SOI-MOS transistor according to the second embodiment of the present invention will be described with reference to FIG. However, the same number is attached | subjected to the component similar to FIG. 1, and description is abbreviate | omitted.
図示のように、分離下シリコン膜20との境界近傍において、ボディ領域12の底面は、分離下シリコン膜20に近づくほど低くなるテーパー形状となっている。具体的には、ボディ領域12は、ボディ領域12の下面と分離下シリコン膜20の下面の差分だけ端から内側が、中央部より厚くなっている。その他の構成は、実施の形態1と同様である。
As shown in the figure, in the vicinity of the boundary with the
次に、実施の形態2に係るSOI−MOSトランジスタの製造方法について説明する。まず、図6(a)に示すように、シリコン基板10上に、絶縁膜11、P−型のシリコン膜12a、マスク窒化膜50を順番に積層する。そして、マスク窒化膜50上にフォトレジストパターン51a,51bを形成する。
Next, a method for manufacturing the SOI-MOS transistor according to the second embodiment will be described. First, as shown in FIG. 6A, an insulating
次に、図6(b)に示すように、このフォトレジストパターン51a,51bをマスクにしてマスク窒化膜50を異方性エッチングして窒化膜50a,50bを形成する。その後、フォトレジストパターン51a,51bを除去する。そして、窒化膜50a,50bをマスクにしてシリコン膜12aを底まで異方性エッチングし、シリコン膜12aにトレンチ15を形成する。このトレンチ15により分離されたシリコン膜12aは、ボディ領域12及びボディコンタクト領域4となる。
Next, as shown in FIG. 6B, the
次に、図6(c)に示すように、弗酸によるウェットエッチング等により、絶縁膜11を等方性エッチングして、下方の削れ寸法と同一の寸法だけボディ領域12及びボディコンタクト領域4の下にアンダーカット16を形成する。
Next, as shown in FIG. 6C, the insulating
次に、図6(d)に示すように、ELO(Epitaxial Lateral Overgrowth)条件で選択エピタキシャル成長を行い、ボディ領域12及びボディコンタクト領域4の露出した側面から広がるようにシリコン膜20a,20b,20c,20dを成長させ、トレンチ15及びアンダーカット16を埋め込む。
Next, as shown in FIG. 6D, selective epitaxial growth is performed under ELO (Epitaxial Lateral Overgrowth) conditions, and the
次に、図7(a)に示すように、シリコン膜20a,20b,20c,20dを所望の厚さ分だけ残るように異方性エッチングして、ボディ領域12とボディコンタクト領域4を接続する分離下シリコン膜20を形成する。なお、選択エピ成長の代わりに、非選択なエピ成長を行った後、エピタキシャル膜をエッチバックしてもよい。
Next, as shown in FIG. 7A, anisotropic etching is performed so that the
そして、図7(b)に示すように、埋込み特性の良いシリコン酸化膜によりトレンチ15を埋め込み、CMP等の平坦化方法によりシリコン酸化膜を研磨して、窒化膜50a、50bを露出させる。そして、トレンチ15内に残ったシリコン酸化膜は、ボディ領域12とボディコンタクト領域4を分離する分離酸化膜5となる。その後、窒化膜50a、50bを除去し、ボディ領域12の抵抗調整やチャネル部の不純物濃度調整のための不純物ドーピングと熱処理を行う。
Then, as shown in FIG. 7B, the
次に、図7(c)に示すように、ボディ領域12上にゲート酸化膜13を形成し、全面にポリシリコン膜1aを形成する。そして、ポリシリコン膜1aをパターニングして、ゲートポリシリコン電極1を形成する。その後、ソース・ドレインへN型イオン注入を行う。さらに、フォトレジスト52をマスクにして、ボディコンタクト領域4にボロン(B)等のP型不純物14を注入する。
Next, as shown in FIG. 7C, a
次に、図7(d)に示すように、P型不純物14を熱処理により活性化することで、ボディコンタクト領域4をP+型にする。その後、図示は省略するが、表面に層間絶縁膜を形成し、ゲート、ソース、ドレイン及びボディへのコンタクトを形成し、金属配線を形成することで、トランジスタが完成する。
Next, as shown in FIG. 7D, the P-
以上説明したように、分離下シリコン膜との境界近傍においてボディ領域の底面を分離下シリコン膜に近づくほど低くなるテーパー形状にすることで、ボディ領域12とシリコン膜の接触面積を増加することができ、実施の形態1よりも更に低抵抗化することができる。
As described above, the contact area between the
実施の形態3.
本発明の実施の形態3に係るSOI−MOSトランジスタについて図8を用いて説明する。ただし、図1と同様の構成要素には同じ番号を付し、説明を省略する。
An SOI-MOS transistor according to
本実施の形態では、分離下シリコン膜20の不純物濃度が1018〜1019cm−3となっており、実施の形態1に比べて高くなっている。また、分離下シリコン膜20からボディ領域12端へ不純物の拡散が生じている。その他の構成は、実施の形態1と同様である。
In the present embodiment, the impurity concentration of the
次に、実施の形態3に係るSOI−MOSトランジスタの製造方法について説明する。まず、実施の形態1と同様に図1(a)から図3(a)までの工程を行う。 Next, a method for manufacturing the SOI-MOS transistor according to the third embodiment will be described. First, the steps from FIG. 1A to FIG. 3A are performed as in the first embodiment.
次に、図9(a)に示すように、窒化膜50a,50bをマスクとして、分離下シリコン膜20にボロン(B)等のP型不純物22をイオン注入する。
Next, as shown in FIG. 9A, using the
次に、図9(b)に示すように、埋込み特性の良いシリコン酸化膜によりトレンチ15を埋め込み、CMP等の平坦化方法によりシリコン酸化膜を研磨して、窒化膜50a、50bを露出させる。そして、トレンチ15内に残ったシリコン酸化膜は、ボディ領域12とボディコンタクト領域4を分離する分離酸化膜5となる。また、シリコン酸化膜を埋め込む時の熱により、注入されたP型不純物22が活性化され、高濃度不純物領域21が形成される。
Next, as shown in FIG. 9B, the
次に、実施の形態1と同様に、ボディ領域12上にゲート酸化膜13及びゲートポリシリコン電極1を形成し、ソース・ドレインへN型イオン注入を行う。
Next, as in the first embodiment, the
次に、図9(c)に示すように、フォトレジスト52をマスクにして、ボディコンタクト領域4にボロン(B)等のP型不純物14を注入する。
Next, as shown in FIG. 9C, a P-
そして、P型不純物14を熱処理により活性化することで、ボディコンタクト領域4をP+型にする。その際、高濃度不純物領域21の不純物は、分離下シリコン膜20の底部及びボディ領域12まで拡散する。その後、図示は省略するが、表面に層間絶縁膜を形成し、ゲート、ソース、ドレイン及びボディへのコンタクトを形成し、金属配線を形成することで、トランジスタが完成する。
Then, by activating the P-
なお、上記の例では、自己整合的に分離酸化膜下シリコンヘの不純物ドーピングを行っているが、別途フォトレジストをマスクにして所望の位置へ不純物をドーピングしてもよい。 In the above example, the impurity doping is performed on the silicon under the isolation oxide film in a self-aligned manner. However, the impurity may be doped at a desired position using a photoresist as a mask.
以上説明したように、分離下シリコン膜の不純物濃度をボディ領域の不純物濃度より高くすることで、実施の形態1よりも更に低抵抗化することができる。具体的には、実施の形態1に比べてシリコン膜の不純物濃度を約1桁上げることで、この部分の抵抗を従来の1/10〜1/20にすることができる。 As described above, by making the impurity concentration of the silicon film under isolation higher than the impurity concentration of the body region, the resistance can be further reduced as compared with the first embodiment. Specifically, the resistance of this portion can be reduced to 1/10 to 1/20 of the conventional one by increasing the impurity concentration of the silicon film by about one digit compared with the first embodiment.
実施の形態4.
本発明の実施の形態4に係るSOI−MOSトランジスタについて図10を用いて説明する。ただし、図1と同様の構成要素には同じ番号を付し、説明を省略する。
An SOI-MOS transistor according to
図示のように、分離下シリコン膜20は、ボディ領域12との境界より内側に、ボディ領域12より不純物濃度が高い高濃度不純物領域21を有する。その他の構成は、実施の形態3と同様である。
As shown in the figure, the
次に、実施の形態4に係るSOI−MOSトランジスタの製造方法について説明する。まず、実施の形態1と同様に図1(a)から図3(a)までの工程を行う。 Next, a method for manufacturing the SOI-MOS transistor according to the fourth embodiment will be described. First, the steps from FIG. 1A to FIG. 3A are performed as in the first embodiment.
次に、図11(a)に示すように、埋込み分離酸化膜5と同種類の酸化膜を堆積し、異方性エッチングすることで、ボディ領域12及びボディコンタクト領域4の側面にそれぞれサイドウォール23a,23bを形成する。そして、窒化膜50a,50b及びサイドウォール23a,23bをマスクとして、分離下シリコン膜20にボロン(B)等のP型不純物22をイオン注入する。
Next, as shown in FIG. 11A, an oxide film of the same type as the buried
次に、図11(b)に示すように、埋込み特性の良いシリコン酸化膜によりトレンチ15を埋め込み、CMP等の平坦化方法によりシリコン酸化膜を研磨して、窒化膜50a、50bを露出させる。この際、サイドウォール23a,23bも同時に平坦化される。そして、トレンチ15内に残ったシリコン酸化膜は、ボディ領域12とボディコンタクト領域4を分離する分離酸化膜5となる。また、シリコン酸化膜を埋め込む時の熱により、注入された不純物が活性化され、高濃度不純物領域21が形成される。
Next, as shown in FIG. 11B, the
次に、実施の形態1と同様に、ボディ領域12上にゲート酸化膜13及びゲートポリシリコン電極1を形成し、ソース・ドレインへN型イオン注入を行う。
Next, as in the first embodiment, the
次に、図11(c)に示すように、フォトレジスト52をマスクにして、ボディコンタクト領域4にボロン(B)等のP型不純物14を注入する。
Next, as shown in FIG. 11C, a P-
そして、P型不純物14を熱処理により活性化することで、ボディコンタクト領域4をP+型にする。その際、高濃度不純物領域21の不純物も分離下シリコン膜20の底部まで拡散する。しかし、高濃度不純物領域21の不純物はボディ領域12までは拡散しない。その後、図示は省略するが、表面に層間絶縁膜を形成し、ゲート、ソース、ドレイン及びボディへのコンタクトを形成し、金属配線を形成することで、トランジスタが完成する。
Then, by activating the P-
なお、上記の例では、自己整合的に分離酸化膜下シリコンヘの不純物ドーピングを行っているが、別途フォトレジストをマスクにして所望の位置へ不純物をドーピングしてもよい。 In the above example, the impurity doping is performed on the silicon under the isolation oxide film in a self-aligned manner. However, the impurity may be doped at a desired position using a photoresist as a mask.
以上説明したように、分離下シリコン膜の不純物濃度は、ボディ領域の不純物濃度より高くなっているので、実施の形態3と同様に低抵抗化することができる。また、分離下シリコン膜の不純物がボディ領域にしみ出さないため、チャネルの不純物プロファイルに影響を与えて特性を変えるという心配がない。 As described above, since the impurity concentration of the silicon film under isolation is higher than the impurity concentration of the body region, the resistance can be reduced as in the third embodiment. Further, since the impurities in the silicon film under separation do not ooze out into the body region, there is no concern that the characteristics will be changed by affecting the impurity profile of the channel.
実施の形態5.
本発明の実施の形態5に係るSOI−MOSトランジスタの製造方法について説明する。
A method for manufacturing an SOI-MOS transistor according to the fifth embodiment of the present invention will be described.
まず、図12(a)に示すように、シリコン基板(不図示)上に、絶縁膜101、P−型のシリコン膜102、シリコン酸化膜103、シリコン窒化膜104を順番に積層する。そして、全面にレジスト膜を塗布し、写真製版技術によりトレンチ形成用のレジストパターン105を形成する。
First, as shown in FIG. 12A, an insulating
次に、図12(b)に示すように、レジストパターン105をマスクとしてシリコン窒化膜104、シリコン酸化膜103、シリコン膜102を異方性エッチングし、トレンチ106を形成する。
Next, as shown in FIG. 12B, the
次に、図12(c)に示すようにトレンチ106の内璧に熱酸化によりシリコン酸化膜107を形成後、図12(d)に示すようにプラズマ酸化により、トレンチ106の内壁に沿って、トレンチ106を埋め込まない程度の膜厚10〜100nmのシリコン酸化膜108をコンフォーマルに形成する。ただし、シリコン酸化膜108はコンフォーマルでなくてもよい。また、シリコン酸化膜108の代わりにシリコン窒化膜又はポリシリコン膜を用いてもよい。そして、シリコン酸化膜107の形成工程は省略してもよい。
Next, after forming a
次に、図13(a)に示すように、シリコン酸化膜108越しにトレンチ106の中央部分の下にあるシリコン膜102に不純物109をイオン注入し、不純物注入領域110を形成する。
Next, as shown in FIG. 13A, an
そして、図13(b)に示すように、シリコン酸化膜111でトレンチ106を埋め込み、アニールにより焼き締めを行う。
Then, as shown in FIG. 13B, the
次に、図13(c)に示すように、シリコン酸化膜107,108をCMPにより研磨して、表面を平坦化する。
Next, as shown in FIG. 13C, the
そして、図13(d)に示すように、シリコン窒化膜104を除去した後、チャネル注入として不純物の注入を行う。
Then, as shown in FIG. 13D, after the
次に、図14(a)に示すように、シリコン酸化膜103を除去した後、ゲート絶縁膜112を形成する。そして、図14(b)に示すように、全面にゲート電極用の多結晶シリコン膜113を形成する。その後は通常のMOSフローを行って、MOSトランジスタを作製する。
Next, as shown in FIG. 14A, after the
以上説明したように、トレンチにシリコン酸化膜を形成した後に不純物を注入することで、分離下シリコン膜を低抵抗化することができる。また、トレンチの中央部に限定して不純物を注入することで、分離下シリコン膜の不純物がボディ領域にしみ出さないため、チャネルの不純物プロファイルに影響を与え特性を変えるという心配がない。また、シリコン酸化膜形成後に不純物を注入するため、接合リークの原因となる分離下シリコン膜への注入ダメージを抑えることができる。そして、SOI−MOSトランジスタでは非SOIのMOSトランジスタに比べて分離酸化膜下のシリコン膜が薄いため、比較的低エネルギー(ボロンで5〜50KeV)で不純物の注入ができ、フォトレジスト等の保護膜で能動領域を保護する必要がない。 As described above, by implanting impurities after forming a silicon oxide film in the trench, the resistance of the silicon film under separation can be reduced. Further, by implanting impurities only in the central part of the trench, the impurities in the silicon film under separation do not exude into the body region, so that there is no concern of affecting the impurity profile of the channel and changing the characteristics. Further, since the impurity is implanted after the silicon oxide film is formed, it is possible to suppress the implantation damage to the separated silicon film that causes the junction leakage. Since the silicon film under the isolation oxide film is thinner in the SOI-MOS transistor than in the non-SOI MOS transistor, impurities can be implanted with relatively low energy (5 to 50 KeV in boron), and a protective film such as a photoresist. There is no need to protect the active area.
4 ボディコンタクト領域
5 分離酸化膜
11 絶縁膜
12 ボディ領域
15 トレンチ
16 アンダーカット
20 分離下シリコン膜
21 高濃度不純物領域
23a,23b サイドウォール
50 マスク窒化膜
50a,50b 窒化膜
101 絶縁膜(第1の絶縁膜)
102 シリコン膜
103 シリコン酸化膜(第2の絶縁膜)
104 シリコン窒化膜(第2の絶縁膜)
106 トレンチ
108 シリコン酸化膜(第3の絶縁膜)
110 不純物注入領域
111 シリコン酸化膜(第4の絶縁膜)
4
102
104 Silicon nitride film (second insulating film)
106
110
Claims (6)
前記絶縁膜上に設けられ、チャネル及びソース・ドレインを有するボディ領域と、
前記絶縁膜上に、前記ボディ領域と離間して設けられたボディコンタクト領域と、
前記ボディ領域と前記ボディコンタクト領域を分離する分離酸化膜と、
前記分離酸化膜の下に設けられ、前記ボディ領域と前記ボディコンタクト領域を接続する分離下シリコン膜とを備え、
前記分離下シリコン膜の底面は、前記ボディ領域の底面より低いことを特徴とするSOI−MOSトランジスタ。 An insulating film;
A body region provided on the insulating film and having a channel and a source / drain;
On the insulating film, a body contact region provided apart from the body region,
An isolation oxide film separating the body region and the body contact region;
An isolation silicon film provided under the isolation oxide film and connecting the body region and the body contact region;
The SOI-MOS transistor, wherein the bottom surface of the isolation silicon film is lower than the bottom surface of the body region.
前記半導体膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜及び前記半導体膜をエッチングしてトレンチを形成する工程と、
前記トレンチの内壁に沿って第3の絶縁膜を形成する工程と、
前記第3の絶縁膜越しに前記トレンチの下にある前記半導体膜にイオン注入する工程と、
前記トレンチを第4の絶縁膜で埋め込んだ後に表面を平坦化することを特徴とするSOI−MOSトランジスタの製造方法。 Forming a semiconductor film over the first insulating film;
Forming a second insulating film on the semiconductor film;
Etching the second insulating film and the semiconductor film to form a trench;
Forming a third insulating film along the inner wall of the trench;
Ion-implanting the semiconductor film under the trench through the third insulating film;
A method of manufacturing an SOI-MOS transistor, wherein the surface is planarized after the trench is filled with a fourth insulating film.
6. The method of manufacturing an SOI-MOS transistor according to claim 5, wherein a silicon oxide film or a silicon nitride film is used as the third insulating film.
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Country Status (1)
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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