JP2006135978A - インタリーバ及びデインタリーバシステム - Google Patents

Abstract

【課題】本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を採用したＭＩＭＯシステムにおいて使用されるビットインタリーバ及びデインタリーバの装置、方法及びプロセッサ制御コードに関する。
【解決手段】複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるインタリーバおいて、少なくとも一つのインタリーブ機能がＮｃｂｐｓビットのブロック間でデータビットをインタリーブするよう構成される第一及び第二のインタリーブ機能を実施することによって、複数のＯＦＤＭシンボルのためのデータを含むＮデータビットのブロックをインタリーブするために構成されるインタリーバであって、各々のＯＦＤＭシンボルはＮｃｂｐｓビットのブロックにより定義される。対応のデインタリーバ及び関連のインタリーブ及びデインタリーブ方法を説明する。
【選択図】 図７ａ

Description

本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を用いたＭＩＭＯシステムにおける、ビットインタリーバ及びデインタリーバ装置、方法及びプロセッサ制御コードに関するものである。

ビットインタリーバは、通例バーストエラーの影響を防止するため畳み込み符号などのエラー訂正符号と一緒に用いられるハードウェア構造である。バーストエラーは、屋内及び屋外両方の無線環境で典型的なフェーディングチャンネルなどの幾つかの物理チャネルにおいて生じる。そのようなチャンネルにおいて、多重伝搬及び／又はドップラースプレッドに起因するチャンネルのフェイドが著しい場合は、受信機側に大量のビットエラーが順次生じる。ビットインタリーバは、転送されるべきビットを入力信号として解釈し、同じビットを異なる順序で出力する。受信機側では逆演算（デインタリーブ）が行われ、ビットを正しい順序に再配列する。インタリーバの効果としては、ビットエラーの位置がランダムでビームストリーム全体に渡って分散している。即ち、ビットストリーム全体にエラーを分散させることにより、たくさんのエラーの局部的集中を回避している。これによりエラー訂正及び検出が容易になり、例えば８０２．１１aなどの通信システムで一般的に使用されている。

図１は、エラー訂正及びインタリーブを採用する送信機１００a及び受信機１００ｂから構成されるＭＩＭＯ通信システム１００の典型的なシステム図を示す。送信機１００aは、ビットを生成するソース１０２を含み、ビットは、次に、例えば、レート１／２の畳み込みエンコーダを用いてチャンネル符号化１０４され、レート整合され、その後パンクチュアリング１０６に引き継がれる。パンクチュアリングは、伝送されないように選択コードビットを除去することを含み、畳み込みエンコーダを所望のレート、例えば１／２、２／３、３／４コードレート（ＩＥＥＥ Ｓｔｄ．８０２.１１ａ−１９９９に記載の通り）に低減するため用いられる。これにより全体のコード構成を変えずしてエラー訂正機能を変える。インタリーバ１０８が符号化ビットのビット位置を再編成し、その後、新たなビットストリームはＳＴエンコーダ（時空エンコーダ）及びモジュレータ１１０により（アンテナ上の）空間、（ＯＦＤＭシステムの場合は、サブキャリア上の）時間及び周波数サブキャリア上にマップされ、物理ＭＩＭＯチャンネル１１２上に伝送される。対応する受信機１００ｂは、ＭＩＭＯチャンネルを評価し、等化するためにチャンネル評価及び等化１１４を含む。例えば、トレーニングシーケンスは各送信アンテナにより順次送信でき、その送信アンテナから受信アンテナへのチャンネルを推定するため、その都度すべての受信アンテナで受信する。いくつかのとりわけ有効なトレーニングシーケンスが２００２年９月２６日に出願した、本出願人の英国特許出願番号０２２２４１０．３（ＴＲＬＰ０３４）に記載されている。これの後に、受信した通信の復調及びＳＴ−復号といった逆処理を行うデコーダ１１６が続く。その結果得られたビットは、次に、例えばビタビデコーダなどを使用し、デインタリーブ１１８及び復号化１２０され、送信ソースで生成された元のビットの順序を形成する。

８０２．１１ａ標準規格では、５２の（周波数上）等間隔空間直交サブキャリア（６４の可能サブキャリアスロット中の４つのパイロットサブキャリアを持つ４８サブキャリア）を伝送するＯＦＤＭ技術を使用している。図２は、データビットがサブキャリアにマップされる方法の一例を図式的に示している。４ｎビットのインプットビットストリーム２００がｎビットづつ四組に分けられ、（この簡略的な図式では４つの）ＯＦＤＭサブキャリア対して個々の信号点シンボルにマップ２０２される。４つのサブキャリア１〜４は、ＯＦＤＭシンボルを出力するＩＦＦＴブロック２０４への入力として用いられる。このＯＦＤＭ符号には、ＲＦ伝送に先立ち、マルチパスによる符号間干渉を軽減するためのサイクリックプレフィックス２０６が付け加えてある。この過程はＯＦＤＭシステムにおいては典型的であり、ここでは発明の説明を簡略化するために言及したに過ぎない。

図３ａはＭＩＭＯを用いた類似のＯＦＤＭシステム３００を表わし、図２と同様の構成要素は、同様の参照番号が付してある。ＭＩＭＯ ＯＦＤＭシステム３００では、ビットはシンボルに変換され、例えば二つの伝送アンテナの場合、各々の二番目のシンボルが、対応するアンテナ２０８（一つのアンテナにつき一つのＩＦＦＴブロックがある）のためのＩＦＦＴブロック２０４に入力信号として用いられる。即ち、シンボル１、３、５、７、・・・はアンテナ１に割り当てられるが、シンボル２、４、６、８、・・・はアンテナ２に割り当てられる。図３ｃは、図３ａのシステムの変形バージョンの一部を示している。ここでは、伝送に先立って時空符号化器３１０がＯＦＤＭシンボルに時空符号化を施すため用いられている。

図３ａ及び３ｃは、「多重送信システム」によりシンボルをアンテナに配置するＭＩＭＯシステムを示している。よって図３ｃでは、時空符号化の後のシンボルは送信アンテナへ多重送信されているのがわかる。逆変換の処理は受信機側で行われる。図３ａ及び３ｃの簡単な例で示されるように、この「多重送信」方法は後に説明する本発明の実施形態において、シンボルをアンテナに割り当てる方法として好ましい。図３ｂは別の方法、「ブロック」方法による符号のアンテナ割り当てを示している。ここでは、例えばはじめの２つのシンボルがアンテナ１に割り当てられ、二番目の二つの符号はアンテナ２に割り当てられるといった具合である。

上記に説明した通り、前進型誤り訂正（ＦＥＣ）符号を採用した通信システムの性能は、ビットインタリーブにより向上できる。ビットインタリーブは、エンコーダを中止するとき互いに隣接していたビットがチャンネルを介して伝送する過程で分離されるように符号化ビットストリームの置換を作り出すことを含む。そのような置換を数学的に定義することが一般的である。

Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) specifications High-speed Physical Layer in the 5 GHz Band,１９９９年（参考文献により合体される）に記載のＩＥＥＥ８０２．１１ａ標準において定義されているインタリーブ及びデインタリーブ処理を検討すると本発明の理解に役立つ。インタリーバは、二段インタリーバとして要約でき、これは連続ビットが第３ＯＦＤＭサブキャリア毎にマップされ（第一段）、また信号点の異なるビット位置へマップされる（第二段）ことを確保するよう設計されている。ＩＥＥＥ８０２．１１ｇ及びＨｉｐｅｒｌａｎ／２（ＥＴＳＩＴＳ１０１４７５（ＢＲＡＮ）、ＨＩＰＥＲＬＡＮＴＹＰＥ２、Ｐｈｙｓｉｃａｌ（ＰＨＹ）Ｌａｙｅｒ、２００１）など、他のＯＦＤＭに基づく無線基準もまた同じインタリーブを用いる。

８０２．１１ａインタリーバの第一段は下記ルールにて定義される第１置換により構成される：
π(i) = (Ncbps/16)(i mod 16) + floor(i/16)
但し、ｉ＝０．．Ｎｃｂｐｓ−１は、入力ビットの位置を示し、π(i)は置換の後の位置を示す。フローア(floor)（パラメータ）は、パラメータを超えない最大整数値である。

８０２.１１ａインタリーバのこの第一段は、いわゆる典型的な「ＬＲ／ＴＢ」ブロックインタリーバであり、例えばＣｈｒｉｓ Ｈｅｅｇａｒｄ、Ｓｔｅｐｈｅｎ Ｂ． Ｗｉｃｋｅｒ共著、Ｋｌｕｗｅｒ Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｌｂｉｓｈｅｒｓ、１９９９年、「ターボコーディング(Turbo Coding)」のセクション３．２に記述されている。ここでＬＲ／ＴＢは、左右／上下を意味し、インタリーバの動作中にビットがどのように書かれ読まれているのかを記述しており：ビットは２−Ｄマトリックスの行として読み込まれ、列として読み出される。

図４ａは、この典型的な左右／上下ブロックインタリーバの構造４００を示す。この構造は、Ｎｃｂｐｓ／１６列及び１６コラムの２−Ｄマトリックスより構成され、ＮｃｂｐｓはＯＦＤＭシンボル（図２及び３の４＊ｎの値に相当）毎のビット数、及びＮ_ＢＰＳＣは（図２及び３の「ｎ」に対応する）サブキャリア毎のビット数である。

このインタリーバは、数式で書き換えることができる：
π(i) = 16・i mod (Ncbps-1), i=0..Ncbps-1, π(Ncbps-1)=Ncbps-1
但し、ｉは入力ビットの位置である。この位置は１６で乗じられ、それから結果は（Ｎｃｂｐｓ−１）で割られる。結果としての余りが新たなビット位置π(i)である。これは１６番目のビット毎に取り込み、隣接する位置に配置することに相当する。

８０２．１１ａインタリーバの第二段は下記ルールにて定義される第２置換により構成される。即ち、
π(i) = s * floor(i/s) + (i+ Ncbps − floor(16*i/Ncbps)) mod s
但し、ｉ＝０．．Ｎｃｂｐｓ−１は、入力ビットの位置を示し、π(i)は置換の後の位置を示す。ここでｓは、信号点サイズに依存し、即ちそれは６４-ＱＡＭに対して３、１６-ＱＡＭに対して２、ＱＰＳＫ及びＢＰＳＫに対して１であり、さらに一般的には、ｓ＝ｍａｘ（Ｎ_ＢＰＳＣ／２；１）である。

この第二段においては、ビットストリームはｓビットのグループで処理され、サイクリックビットシフティングはシフトステップ＝ｔ ｍｏｄ ｓ ビット（Ｎｃｂｐｓ／１６ビット毎に１つ増加するｔ＝０..１５）を持って（１グループ当たり）行われる。これにより、ビットは交互信頼性の信号点ビット位置にマップされる。

このことは、１６ＱＡＭ（直交振幅変調）信号点配置を示す図４ｂの例を考察することで理解できる。この図では、ドットが１６シンボルをそれぞれの同相（Ｉ）及び直交（Ｑ）成分に関してプロットしている。これらのシンボルは、二値数ｂ０ｂ１ｂ２ｂ３の００００（二値）と１１１１（二値）の間の値にマップされる。

一般的に、ベクトル［ｂ０、ｂ１、・・・、ｂＭ−１］で示される、シンボル当たりＭビットを搬送する信号点において、ビットが無事に受信される信頼性はベクトル内の位置によって異なることがあり、各ビット位置の信頼性は正確なビット／シンボルマッピングに依存する。信頼性は（図４ｂの同相成分に対する直交成分のグラフにプロットされているように）シンボル間のユークリッド距離及びシンボルが共通値のビットを持つビットベクトルを表しているかに依存する。例えば、ある伝送されたシンボルは多くの場合、その最も隣接するシンボルの１つとして誤って検出される可能性が最も高い。もしすべての隣接シンボルが特有のビット位置で同じビット値を表しているとしたら、このビット位置は、ビット値が異なる場合と比べ更に信頼できる。

図４ｂで示される割り当てにおいて、ビットマッピングは同等の信頼性を持つビットｂ０とｂ２、及び同等の信頼性を持つビットｂ１とｂ３という結果をもたらす。ｂ０＝０とｂ０＝１の間を区別する処理は、受信信号の同相成分が正または負であるかを決定する処理である。同様に、ｂ２＝０とｂ２＝１間を区別する処理は受信信号の直交成分が正または負であるかを決定する処理である。その一方で、ｂ１またはｂ３の値を決定する処理は、同相または直交成分それぞれの振幅に基づく。

図４ｃは、１６ＱＡＭ変調を使用するシステムにおいて、４８のサブキャリアを持つ単一ＯＦＤＭシンボルためのＩＥＥＥ８０２．１１ａインタリーバのビット割り当てを図解している図を示している。隣接ビットが三つ目のサブキャリア毎に割り当てられており、ビット位置ｂ０及びｂ１の間、またはｂ２及びｂ３の間で交互に入れ替わっているのが理解できる。８０２．１１ａインタリーバは、各々のＯＦＤＭシンボルに搬送された符号化されるビットの数に相当するブロックサイズ用に設計されている。このため、８０２．１１ａシステムは変調や符号化の順応性を考慮するので、８０２．１１ａインタリーバもさまざまである。

次にＩＥＥＥ８０２．１１ａのデインタリーバを見てみよう。

受信機側でのデインタリーブにおいては、インタリーブの逆の処理が行われる。以下から始まる：
π^-1(i) = s*floor(i/s) + (i+floor(16*i/Ncbps)) mod s, i = 0..Ncbps-1
この段は、インタリーブ第二段の逆である。続いて第一インタリーブ段の逆が行われる。

π^-1(i) = 16*i - (Ncbps-1)*floor(16*i/Ncbps), i = 0..Ncbps-1
この第二段は、典型的な「ＴＢ／ＬＲ」ブロックデインタリーバを実行することに等しい。ここでのＴＢ／ＬＲは、上下／左右を意味し、インタリーバ動作中にビットがどのように書かれ、読まれているかを記述している。ビットは２−Ｄマトリックスの列として読み込まれ、行として読み出される（２Ｄマトリックスにおける行や列のラベリングが任意であることは十分理解されるであろう）。

このデインタリーバの構造は、ビットの取り込みや読み出し方法の違いを除けば、図４ａで示したものと同じである。インタリーブマトリックスは、Ｎｃｂｐｓ／１６行及び１６列の２−Ｄマトリックスであることは変わらない。これにより、インタリーバ第二段における単一ハードウェアリソースをデインタリーブにも使用可能にする（読み取り／読み出し手順のみが異なる）。

データの読み書きがビット単位というよりむしろワード単位で行われているブロックインタリーバの構造は、Eric Tell and Dake Liu, “A Hardware Architecture for a Multi Mode Block Interleaver”, Proc. of the International Conference on Circuits and Systems for Communications (ICCSC), Moscow, Russia, June 2004に記述されている。

インタリーブの設計はアプリケーションによって決まるため、とりわけ畳み込み符号化を用いたＭＩＭＯ ＯＦＤＭシステムなど、ＭＩＭＯシステムにおいては特有の設計が望ましい。

すべての８０２.１１ａシステムがシングルアンテナシステムであるため、インタリーバはシングルアンテナにより伝送されるビットをインタリーブする。マルチアンテナを採用する場合（ＭＩＭＯ）、入力ストリームをアンテナと同数分に分け、８０２．１１ａインタリーバを各々のストリームで別々に操作することにより８０２.１１ａインタリーバを広げることが推測できる；これは、図５に図式的に描かれている。

図５は、実施可能なＭＩＭＯ ＯＦＤＭインタリーブシステム５００の一つを示す。畳み込み符号器ＣＣ５０２は入力ビットを符号化し（パンクチュアリングも行う）、続いてシリアル／パラレル機能５０４がビットをＮｃｂｐｓビットのブロックに分割する。それから、これらブロックは８０２．１１ａインタリーバシステムにより各々別々にインタリーブ５０６される。その結果得られたビットのブロックは、パラレル／シリアル変換器５０８により再び単一の長いビットストリームに連結される。このビットストリームは次に時空符号化５１０され、図３ｂの「ブロック」方法によりアンテナにマップされ、伝送される。

（図５に図示されていない）デインタリーブは、同様ではあるが相補的な方法により実行されてもよい、即ち、受信機でＳＴ−デコーディングの後、ビットストリームは再びＮｃｂｐｓブロックのビットにグループ分けされ、デインタリーバは各々のブロックに別々に動作する。

しかしながら、発明者がこの手法の性能をシミュレートしてみたところ良い結果が得られなかった（後に説明される）。改良されたシステムの数々は、出願人が以前、２００４年６月１８日に出願した関連する英国特許出願番号０４１３６８７.５の中で記述した。しかし、代わりとなる改良されたインタリーブ方法及びＭＩＭＯシステムの装置、そして対応するデインタリーブの方法及び装置は有用である。

そのため、本発明の最初の態様では、複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システム用インタリーバであって、第一及び第二のインタリーブ機能を実行することにより、各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのデータを構成するＮデータビットのブロックをインタリーブするために構成され、少なくとも一つの前記インタリーブ機能が前記Ｎｃｂｐｓビットのブロック間においてデータビットをインタリーブするよう構成されている、インタリーバが提供される。

実施形態では、ＯＦＤＭシンボルに対応するデータビットのブロック間でのインタリーブの効果は、アンテナ上をインタリーブすることである。従って、望ましくは一つ又は両方のインタリーブ機能が空間上、つまりアンテナ間でインタリーブする。

望ましくは、インタリーバは二つの段を含み、第一段では第一のインタリーブ機能を実施し、続く第二段では、第二のインタリーブ機能を実施する。しかしながら、実施形態ではこれら二つの段は組み合わされて、例えば単独の参照テーブル（ＬＵＴ）により、第一及び第二のインタリーブ機能が一緒に実施されることもある。

ある実施形態では、インタリーブの第一段は完全なＮデータビットのブロック上をアンテナ及び周波数の両方を通して（つまりＯＦＤＭシンボルのサブキャリア上で）インタリーブすると見なされる。望ましくは、第二段もまた完全なＮデータビットのブロック上をインタリーブし、また隣接するビットを変調信号点のより有効な及びより有効でないビットに交互にマップするサイクリックビットシフトを行うよう構成される。サイクリックビットシフトは、例えば、実質的にはブロック全体の長さ（つまり、Ｎビットのブロックの連続的な整数値率でシフトが１増加する）によって最小値から最大値まで異なるシフトステップを含む。このようにして、インタリーバの第二段は改質された８０２．１１ａハードウェア又はプログラムコードを用いて都合よく実施される。

さて、第一インタリーブ段、より具体的には第一インタリーブ機能は、ｃが１より大きくまた望ましくは１６と等しい場合のｃビット離れたビット対（pairs of bits c bits apart）が隣接のビットにマップされるようＮデータビットのブロックをインタリーブするよう構成される。よって、幾つかの実施形態においては、第一段８０２．１１ａインタリーバに類似するインタリーブ機能が実施されるが、それは完全なＮデータビットのブロック上においてである。これにより、アンテナ上でのインタリーブを保ちつつ、本発明の態様によるインタリーバの実施形態の実施を簡素化する。

しかしながら、その他の実施形態では、インタリーバの第一段（即ち、第一インタリーブ機能）は（アンテナ間ではなく周波数での）ＯＦＤＭシンボルを含む各ブロックビットに第一段８０２．１１ａインタリーバを実施し、その結果が更なるインタリーブによりアンテナ間インタリーブを行うために連結されてもよい。このようにして通常の８０２．１１ａハードウェア又はプログラムコードが採用され、出力ストリームがアンテナ間をインタリーブするため連結され、よって本発明の態様を具現化するインタリーバの第一段の実施が簡素化される。

幾つかの好ましいインタリーバの実施形態においては、データが行ごとにマトリックスに書き込まれ、列ごとにマトリックスから読み出される（逆もまた同様）インタリーブマトリックスを記憶するために構成されたマトリックスメモリーブロックを使用することにより実施される。これは、図４ａを参照し前述したように従来の取り組み方であるが、インタリーバの第一段を実施するには、従来どおりインタリーブされた列データをマトリックスから列単位で読み出されている間連結させることでアンテナ間インタリーブを提供することができる。より詳しくは、連続又は並行して実施されるマトリックスのセットは、周波数（サブキャリア）間インタリーブのために用いられ、これらのマトリックスにおいて対応する列は読まれ連結され、更なるインタリーブマトリックスに行として書き込まれる。更に、各列は別々の行として書かれ、これらの行は更なる列のセット（セット内の列の数は、各列内のビットの数と等しい）を提供するため互いの「下」に整列され、これらの行として書かれた列は更なるインタリーブを提供するためそれら自身で列として読まれる。相補的な手順（及び手順を実施する手段）が採用できる、即ちデインタリーブが採用できる。

第一インタリーブ段の上述の代替えのどれかが、上述の第二インタリーブ段のどれかと共に採用することができる。

他の構成では、通常の第一及び第二８０２．１１ａインタリーブ段は1アンテナ単位で第一インタリーバ段（即ち、第一インタリーブ機能）として組み合わされ、実施される。そのとき、第二インタリーバ段（即ち、第二インタリーブ機能）は、アンテナ間インタリーブからの第一インタリーブ段の結果を連結（及びインタリーブ）してもよい。この構造はアンテナ毎に単一ルックアップテーブルインタリーバを使用することを可能とし、単独でビットを空間上でインタリーブするステップが続く。

インタリーバの一つ又は両方の段は、専用ハードウェア又は適切なプロセッサ制御コードと併せてソフトウェア制御されるプロセッサを使用して、或いはこれらの技術の組み合わせを用いるためにビットアドレス可能メモリ及びＲＯＭの参照テーブルを用いて実施できる。マトリックスメモリーブロックを採用する本発明の望ましい実施形態では、基本的には必要とすることは適切なアドレスへの一連の読み書き命令であるので、プロセッサを用いる実施は簡単である。

本発明は、複数の送信アンテナを用いて送信するため上記インタリーバを含むＭＩＭＯ送信機を更に提供し、インタリーバは、複数のＯＦＤＭシンボルのためのデータのブロックを空間での、むしろ望ましくはＯＦＤＭサブキャリア上でインタリーブするよう構成される。望ましくは、送信機は畳み込み符号器を含み、インタリーバは送信用畳み込み符号データをインタリーブするように構成される。

本発明は更に、複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをインタリーブする方法において、各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのためのデータを構成するＮデータビットのブロックを入力し、前記Ｎデータビットのブロックに第一のインタリーブ機能を実行し、前記Ｎデータビットのブロックに第二のインタリーブ機能を実行し、前記第一及び第二のインタリーブ機能によりインタリーブされたデータを出力し、少なくとも一つの前記インタリーブ機能が、前記Ｎｃｂｐｓビットのブロック間のデータビットをインタリーブするように構成されている方法を提供する。

方法の一つの実施形態では、第一インタリーブ機能は、（例えば一般的に）周波数上及び空間上でインタリーブし、好ましくは第二インタリーブ機能がその後Ｎデータビットのブロック上をインタリーブする（ＯＦＤＭシンボル間をインタリーブする）。別の方法の実施形態では、第一インタリーブ機能は二つの通常のインタリーブ段を含み、アンテナ毎に実施され、第二インタリーブ機能は空間上をインタリーブする。この実施形態では、二つの第一段インタリーブ機能は、隣接のビットを隣接しないＯＦＤＭサブキャリアに変調する第一置換、及び隣接のビットを異なる重要性の信号点ビットにマップする第二置換を含む。他の構成では、第一インタリーブ機能は、複数の異なった送信アンテナによって送信される複数のＯＦＤＭシンボルのためのデータビット上に単独の置換を行うことにより周波数及び空間上をインタリーブする。

本発明は、複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるインタリーバにおいて、各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのデータを含むＮデータビットのブロックを入力するための手段と、前記Ｎデータビットのブロックに第一インタリーブ機能を実施するための手段と、前記Ｎデータビットのブロックに第二インタリーブ機能を実施するための手段と、前記第一及び第二のインタリーブ機能によりインタリーブされたデータを出力するための手段とを具備し、少なくとも一つの前記インタリーブ機能が前記Ｎｃｂｐｓビットのブロック間のデータビットをインタリーブするために構成される、インタリーバを更に提供する。

以下は、上記インタリーバに対して相補的なデインタリーバを実施する手段及び相補的なデインタリーブの方法を提供する。

概して、各機能は相補的なデインタリーバ又はデインタリーブの方法を提供するため、その逆又は相補的な機能、又はマッピングにより置き換えられる。従って、本発明は上述のインタリーバ及びインタリーブの方法において、そのような置換を行うことを意図する。

従って、相補的な態様では、本発明は更に複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システム用デインタリーバにおいて、第二及び第一のデインタリーブ機能を実施することにより、各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信されたＯＦＤＭシンボルのデータを構成するＮインタリーブされたデータビットをデインタリーブするように構成され、少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため前記Ｎデータビット上で順序を変えられるデータをデインタリーブするように構成される、デインタリーバを提供する。

そのようなデインタリーバは、マトリックスメモリーブロックを使用し、列ごとにデインタリーブされるデータを書き込み、行ごとにマトリックスからデータを読み取ることにより実施される。空間インタリーブのための上記のものに対する相補的なデインタリーブ構造は、必要に応じて実施される。

本発明は、更にＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをデインタリーブする方法において、各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信ＯＦＤＭシンボルのためのデータを含むインタリーブされたＮデータビットを入力し、前記Ｎデータビットに第二のデインタリーブ機能を実行し、前記Ｎデータビットに第一のデインタリーブ機能を実行し、前記第二及び第一のデインタリーブ機能によりデインタリーブされたデータを出力し、少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため、前記Ｎデータビット上に置換されるデータをデインタリーブするために構成されることを含む方法を提供する。

本発明は、 ＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをデインタリーブするデインタリーバにおいて、各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信ＯＦＤＭシンボルのデータを含むインタリーブされたＮデータビットを入力するための手段と、前記Ｎデータビットに第二のデインタリーブ機能を実施するための手段と、前記Ｎデータビットに第一のデインタリーブ機能を実施するための手段と、前記第一及び第二のデインタリーブ機能によりデインタリーブされたデータを出力するための手段とを具備し、少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため、前記Ｎデータビット上に置換されたデータをデインタリーブするために構成される、デインタリーバを更に提供する。

本発明は、更に上記のデインタリーバを含む受信機及び上記のデインタリーブ方法に従って動作するよう構成された受信機を提供する。

本発明は、更に上記方法又は装置によりインタリーブされたデータを含むＭＩＭＯ ＯＦＤＭシグナルを提供する。

上記インタリーバ及びデインタリーバ、及びインタリーブ及びデインタリーブ方法は、プロセッサ制御コードを用いて実行される。このコードはディスク、ＣＤ−或いはＤＶＤ−ＲＯＭなどのデータ記憶媒体、ＲＯＭ或いはＥＥＰＲＯＭ（ファームウェア）などのプログラムドメモリ、或いは光学や電子搬送波などのデータ記憶媒体により提供することができる。多くの出願では、上記のインタリーバ、デインタリーバはＤＳＰ（デジタル・シグナル・プロセッサ）、ＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ（フィールドプログラマブルゲイトアレイ）において実行される。従って、本発明の実施形態を実行するコード（及びデータ）は、コードをＣのような通常のプログラミング言語やマイクロコード等を含む。しかしながら、本発明の実施形態を実行するコードは、代わりにＡＳＩＣやＦＰＧＡを制御するためのセットアップのコード、またはＶｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ（超高速集積回路ハードウェア記述言語）やシステムＣ等のハードウェア記述言語のコードを含むこともある。当業者であれば、そのようなコード及び／或いは例えばネットワーク上で互いに通信して、複数の結合要素間で配信されることを理解するであろう。

発明の態様に則った送信装置及び適切に構成された受信機を含む通信システムが提供される。

ここで、本発明におけるこれら及びその他の態様、好ましい通例及び利点を各々の図をもとに例のみを用いて更に説明する。

まず始めにインタリーバの好ましい実施形態について説明し、続いて対応するデインタリーバについて説明をする。始めに記述するインタリーバの実施形態は、二段方式／装置として実施されるが、後に記述のように、二段を組み合わせて行われるインタリーブは単一の統一ルックアップテーブル（ＬＵＴ）を用いて実施される。これらの段が組み合わされるか否かは採用されるハードウェア（或いはプロセッサ制御コード）に対する影響を持ち、各段によって行われるインタリーブ次第で、インタリーブ段を別々に実施することが優位となり、とりわけ本発明実施形態の一つの利点としては僅かな改良で現存の８０２．１１ａハードウェア／手順の再利用を可能とすることである。

始めに、二段階インタリーブ方法における第一インタリーブ段ついて説明する。

一実施形態では、これは下記ルール（置換）により定義される。即ち、
π(i) = (N/16)(i mod 16) + floor(i/16)
但し、ｉ＝０．．Ｎ−１は、入力ビットの位置を示し、π(i)は置換の後の位置を示し、フローア(floor)（パラメータ）は、パラメータを超えない最大整数値である。

ここで、Ｎはブロック全体の長さの数である。例えば、二つの送信アンテナ及び空間多重化（即ち、どんな時空シンボル処理及び／又は新たなシンボルを追加することなく、シンボルが直接両方のアンテナにマップされる）においては、Ｎは２＊Ｎｃｂｐｓに等しい。

改変された８０２．１１ａインタリーバのこの段は、Ｎ／１６行及び１６列である２−Ｄインタリーブマトリックスにおいて動作する処理に相当し、下記数式で書き換えることができる。即ち、
π(i) = (16・i) mod (N-1), i=0..N-1, π(N-1)=N-1
但し、ｉは入力ビットの位置である。この位置は１６で乗じられ、それから結果は（Ｎ−１）で割られる。結果としての余りが新たなビット位置π(i)である。これは１６番目のビット毎に取り込み、隣接する位置に配置することに相当する。

図６ａを参照すると、これは上記ルール（置換）を用いて第一インタリーブ段を実施するよう構成されたインタリーバ６００の構造を示す。インタリーバ６００は、マトリックスメモリーブロックにおいて都合よく実施される２Ｄマトリックス６０２を含み、マトリックスは１６列及びＮ／１６行を持つ。マトリックスは、インタリーブをするためのデータビットを受け取るデータ入力６０４及びマトリックスメモリーブロックからのインタリーブされたデータビットを読み取るためのデータ出力を持っている。更に、関連の制御装置６０８によりマトリックスメモリーブロックにアドレスや制御信号（例えば、読み書き及びデータストロボ）を提供することにより、マトリックスへのデータの書き込み（左から右へ）及びメモリからのデータの読み出し（上から下へ）を制御し、インタリーブ機能（或いは、類似のデインタリーバにおいては、デインタリーブ機能）を実行している。制御装置６０８はＡＳＩＣやＦＰＧＡを用いて、例えばステートマシン或いは内蔵プログラムコード６１０によって制御された処理装置によって実施される。

図６ｂは、デインタリーバ６５０の構造を示しており、これは図に示すようにインタリーバの構造と類似しており、データビットのマトリックスを記憶するマトリックスメモリ６５２、マトリックスへのインプット６５４、マトリックスからのアウトプット６５６及び任意で内蔵コード６６０により制御される制御装置６５８により構成される。デインタリーバは、インタリーバに対して相補方法で動作し、故に、デインタリーバ手順が時空符号化復号から受信されるビットを読み込みし、該ビットを読み出すことに付随される。更に詳しくは、左右／上下書き込み／読み出し手順に代わり、ビットは上から下へ列から列へと書き込まれ、左から右へ行から行へと読み出される。よって、デインタリーブマトリックス６５２は、インタリーブマトリックス６０２と同じ容量を持ち、読み込み／読み出し手段のみが異なる必要がある。このような理由から、デインタリーバ及びインタリーバは、必要ならば、共有ハードウェアリソースを用いて都合よく共に実行できる。

またインタリーバ（及びデインタリーバ）は、参照テーブル、実際には配線ロジックを用いて実施される。

代わりの好ましい実施形態においては、第一インタリーブ段が８０２．１１ａを用いて実施される。実施形態の数々においては、一つの８０２．１１ａの事例のみを使用し本インタリーバの第一段を実施することができる。

図７ａにおいては、複数の８０２．１１ａブロックインタリーバマトリックスの事例７０２ａ、ｂ（明確にするため制御装置は示されていない）を用いて第一インタリーブ段を実施するために構成されたインタリーバ７００の構造を示す。

通常の８０２．１１ａインタリーバの第一段は、図５を参照し上述したように別々のインタリーバ７０２ａ、ｂの手段により各Ｎｃｂｐｓビットのブロックにおいて行われる。これは、周波数（サブキャリア）上においてインタリーブを実施する。従って、入力データは左から右の方法でマトリックスに書き込まれ、始めにマトリックス７０２ａに取り込み、マトリックス７０２ａが一杯になった後、その他マトリックス７０２ｂ等に取り込む（明確にするため、ブロックインタリーブマトリックス二つのみが示されているが、必要に応じて更に多くが実施可能であることは理解できるであろう）。しかしながら、データがマトリックス７０２ａ、ｂから読み取られる時、図示のように連結されたマトリックスから列単位で読み取られる。従って、実質的にマトリックスの列はインタリーブされたビットストリームを形成するためにアンテナ上でインタリーブするよう連結される。より一般的には、アンテナ上でのインタリーブを達成するため、機能が（Ｎｃｂｐｓ／１６）ビットの並列ブロックを連結させる。例えば、時空多重化を利用するとき、ブロックの数はアンテナの数と同等である。

図７ｂはまた複数の８０２．１１ａインタリーバ事例７５２ａ、ｂを用いて第一インタリーブ段を実施するために構成されたインタリーバ７５０の別の構造を示す。図７ｂでは、８０２．１１ａインタリーバ事例７５２ａ、ｂはインタリーバマトリックスにアクセスするよりもインタリーブされたビットベクトル出力を提供する。しかし、さもなければインタリーブ方式の動作は図７ａを参照して上述されたものに対応する。

本件インタリーバの第一段を実施する上記の方法により、アンテナ毎に1回だけ８０２．１１ａリソースを用いることができる。これは、一つの８０２．１１ａ第一インタリーバ段及び連結機能を実施することが必要なだけであるのでハードウェアの複雑性を低減し、またインタリーバがアンテナ及び周波数上でインタリーブするため、図５に説明される技術と比較されるように性能を向上する。

次に、二段インタリーブ方法における第二インタリーブ段について説明する。

好ましい実施形態においては、これは下記ルール（置換）により定義される。即ち、
π^-1(i) = s*floor(i/s) + (i+ N -floor(16*i/N)) mod s
但し、ｉ＝０．．Ｎ−１は、入力ビットの位置を示し、π(i)は置換の後の位置を示す。ここでｓは、好ましくは上述した従来の８０２．１１ａインタリーブスキームと同様の方法にて信号点サイズに依存して選択される（とりわけ、６４-ＱＡＭに対して３、１６-ＱＡＭに対して２、ＱＰＳＫ及びＢＰＳＫに対して１である）。

この第二インタリーブ段においては、ビットストリームはｓビットのグループで処理され、サイクリックビットシフティングはシフトステップ＝ｔ ｍｏｄ ｓ ビット（Ｎ／１６ビット毎に１つ増加するｔ＝０..１５）を持って（１グループ当たり）行われる。これは、Ｎが（好ましくは全ての）アンテナ上を多重化されるビットのブロックの長さを定義するためビットストリーム上のtの可変が異なることを除けば、従来の８０２．１１ａインタリーバの第二段に類似する。

完全なインタリーバを実施するためには、上記（二つのベーシックバージョンのうちいずれか）の第一インタリーブ段が上記の第二インタリーブ段に後続する。

ある実施においては、二つのインタリーブ段は単一ルックアップテーブルに統合される。このとき、第一インタリーブ段の二番目に記述された実施形態はＬＵＴに基づく実施に順応できないため（現存の８０２．１１ａハードウェア及び／又はコードを採用することにより複雑性を低減することがそこで意図することなので）、第一インタリーブ段の一番目に記述された実施形態が第二インタリーブ段と共に採用される。

しかしながら、単一ルックアップテーブルインタリーバは、例えば、アンテナ毎に別々に第一及び第二８０２．１１ａインタリーブ段の両方を別々に実施するために、アンテナ毎に別々に使用してもよい。それからビットを空間上でインタリーブするために図７ａ又は図７ｂの手順／構造が使用できる。このツーステップ処理(two step process)は性能や複雑性において、上述の第二段が後に続く第一段に対して個別の８０２．１１ａインタリーブ及び連結を行うことと概して同等であることが判明した。

時空符号化シンボルをアンテナに「多重化」マッピングすることが採用される場合には（例えば図３ａ及び３ｃで見られるように）、上記インタリーバの実施形態は連続的入力ビットを異なるサブキャリア、シンボルビット位置及び送信アンテナにマップする。更に詳しくは、上記実施形態は隣接するビットを三番目のサブキャリア毎、信号点上の異なった位置、そしてまたアンテナ上にもマップする。これにより、通信ＭＩＭＯシステムにおける処理能力性能の向上が得られる。また、構造が共通のハードウェアリソース（８０２．１１ａインタリーバ）に依存することから、インタリーバの少なくとも幾つかの実施形態は比較的複雑性が低い。

次に、対応するデインタリーブ方法及びデインタリーバのアーキテクチャについて説明する。大まかに述べると、これらは上述のものに対して相補的であるため、更に簡潔に説明される。この場合もやはり、デインタリーバは全ての送信アンテナから送信されたデータを含むＮデータビットのブロックで動作し、時空符号化シンボルのアンテナへの「多重化」マッピングは論議のために仮定される。

従って、受信機でのデインタリーブにおいて、インタリーブの逆の処理が下記のように行われる。即ち、
π^-1(i) = s*floor(i/s) + (i+floor(16*i/N)) mod s, i = 0..N-1
この段は、第二インタリーブ段の逆である。

続いて第一インタリーブ段の逆が行われる。第一インタリーブ段の一番目に記述された実施形態が採用された場合、以下が適切なデインタリーブ動作となる。即ち、
π^-1(i) = 16*i - (N-1)*floor(16*i/N), i = 0..N-1
この段は、ＴＢ／ＬＲ（上下／左右）ブロックデインタリーバを実施することに相当する。ここでのＴＢ／ＬＲは、インタリーバ動作中にビットがどのようにマトリックスに書かれ、マトリックスから読まれているかを記述している。従って、再び図６ｂを参照すると、デインタリーブマトリックス６５２はＮ／１６行及び１６列を持つ２−Ｄマトリックスである。デインタリーバの構造は、図６ａのインタリーバの構造と基本的には同じであるが、動作中、ビットはマトリックス６５２の列として書き込まれ、行として読み出される。これにより単独のハードウェアリソースにインタリーブ及びデインタリーブの両方を可能とし、挿入及び読み出し手順のみが異なる。

第一インタリーブ段の二番目に記述された実施形態（８０２．１１ａリソースを連結する）が採用された場合、この段の逆デインタリーブは、ビットが上から下に（いくつかの８０２．１１ａリソースを垂直に連結する）入力されること及び左から右へ行単位で読み出されることを除けば、前記したそれに対し相補的である。これは図７ｃ及び７ｄに示されている。

従って、図７ｃは複数の８０２．１１ａブロックインタリーバマトリックス事例７５２ａ、ｂ（図の説明を明確にするために制御器は図示されていない）を用いた第一インタリーブ段の逆を実施するために構成されたデインタリーバ７５０の構造を示している。図７ｄの構造は類似しているが、マトリックスよりむしろビットベクトルにおいて動作する。

図８は、上述したインタリーバ及びデインタリーバを内蔵したトランシーバ８００を示す。

トランシーバ８００は、各々が個別の送信／受信ＲＦ段８０４ａ、ｂ（図の説明を明確にするために示されていない送受切り替え器）、個別のアナログ／デジタル変換器８０６ａ，ｂ及びデジタル信号プロセッサ（ＤＳＰ）に順次結合される複数の送受信アンテナ８０２ａ、ｂ（それらの２つが図示実施形態に示されている）を備えている。ＤＳＰ８０８は、一般的に一つ以上のプロセッサ８０８ａ及び幾つかのワーキングメモリ８０８ｂを含む。ＤＳＰ８０８は、データインプット／アウトプット８１０及びアドレス、データ及び制御バス８１２を持ち、ＤＳＰをフラッシュＲＡＭやＲＯＭのような不揮発プログラムメモリ８１４に接続している。不揮発プログラムメモリ８１４は、ＤＳＰ８０８のためにコードや、状況に応じて、データ構造或いはデータ構造定義を記憶している。

図示のように、プログラムメモリ８１４はチャンネルエンコーダ／パンクチュアリングコード８１４ａ、インタリーバコード８１４ｂ、時空符号化／ＯＦＤＭ変調シンボル８１４ｃ、ＭＩＭＯチャンネル評価コード８１４ｄ、ＯＦＤＭ復調／時空符号復号化コード８１４ｅ、デインタリーバコード８１４ｆ、及びチャンネル復号化コード８１４ｇを含む。実施によっては、インタリーバ（及びデインタリーバ）コードは単純に８０２．１１ａハードウェアリソースに対するインタフェースを含み、その後に上記のような連結を行うための連結コードが続く。状況に応じて、不揮発プログラムメモリ８１４のコードは、光学或いは電気搬送波などの搬送波、もしくは図８に示すようにディスク８１６により提供できる。

ＤＳＰ８０８のデータインプット／アウトプット８１０は、希望に応じてトランシーバ８００の更なるデータ処理要素（図８には示されていない）に結合される。これらは、例えば、より高いレベルのプロトコルを実行するためのベースバンドデータプロセッサにより構成できる。

送信機のＲＦ出力段及び受信機のフロントエンドは一般的にハードウェアで実行される一方、受信機のプロセシングは通常少なくとも部分的にソフトウェアで実行され、一以上のＡＳＩＣ及び／又はＦＰＧＡが用いられることもある。当業者であれば受信機の全ての機能がハードウェアで実行可能なこと、信号がソフトウェア無線でデジタル化される正確な点が一般的にコスト／複雑さ／消費電力のトレードオフに依存することを認識する。

図９は、ＭＩＭＯ通信システムの受信アンテナ毎の信号対雑音比（ＳＮＲ）に対するブロック誤り率（ＢＬＥＲ）の曲線を四種の異なったインタリーバ（及びデインタリーバ）、即ち、本発明の実施形態に従った上述のインタリーバ（曲線９０８）、ランダムインタリーバ（曲線９０４）、アンテナごとにビットストリーム別個に与えられる一つの８０２．１１ａインタリーバを有する図５に示されるインタリーバ（曲線９０６）、及び本件出願者が「インタリーバ及びデインタリーバシステム」の名称で本出願と同日付で出願した係属中の英国特許出願番号．．．に記述されているような更なる代替えインタリーブ方式（曲線９０２）と比較して示している。

図９の曲線は、決定されており、畳み込み符号化及び時空符号化以前の２２９８情報ビットのブロックにおけるブロック誤りの確率を示している。シミュレーションパラメータは以下のようである。

− ３×３ＭＩＭＯシステム（３つの送信アンテナ及び３つの受信アンテナ）
― ４８サブキャリアのＯＦＤＭ送信
− 本出願人により２００４年５月１２日に出願された、英国特許出願番号０４１０６４４．９（ＴＲＬＰ１０７）で記載の時空符号
− ６４ＱＡＭ変調
− ８０２．１１ａ標準で規定されているような２／３コードレートの畳み込みコード
− 草案標準８０２．１１ｎで規定されているような８０２．１１ｎＭＩＭＯｎｏｎ−ｌｉｎｅ ｏｆ ｓｉｇｈｔ（ＮＬＯＳ）チャンネルモデル（モデル「Ｂ」）。これは、実際のＭＩＭＯ物理チャンネル条件をシミュレートしているマルチパス相関ＭＩＭＯチャンネルである。

全てのインタリーバは、図３ａ及び３ｃに示されるアンテナへ時空符号化シンボルから「多重化」マッピングすると仮定する。

ランダムインタリーバとは、入力ビットのランダム置換を行う構造である。置換は伝送されたブロック毎に異なる。つまり、送信ビットの各ブロック中に生成される置換は、ブロック毎に変化し、（コンピュータプログラム等の擬似ランダムソースから生成される乱数に基づく）擬似乱数である。ランダムインタリーバは現実的なハードウェアソースではなく、その性能ゆえ、インタリーバに関する調査のための基準ベンチマークである。即ち、性能的にランダムインタリーバに挑むインタリーバは、最適に近い性能を実現する。

曲線９０８のインタリーバはランダムインタリーバと近い性能を備えているのが見受けられる（曲線９０２に関しても同じことが言える）。また、曲線９０８（及び曲線９０２）のインタリーバは８０２．１１ａインタリーバの性能を１．５から２ｄＢしのぐことも見受けられる。従って、本発明の態様を具現化する改良された性能のインタリーバを明らかにしている。

上記のインタリーブ及びデインタリーブシステムは、それぞれ図１の送信機１００ａ及び受信機１００ｂに内蔵することができる。多くの状況では、無線通信デバイスが送信機及び受信機を組み合わせた設備で提供されているのが理解できるであろう。しかしながら、今回の例では明瞭性の理由からデバイスを一方向の通信デバイスとして説明している。

コンピュータ装置により実行される適切なソフトウェアを導入することにより、本発明の実施形態を実行するための汎用送信機及び汎用受信機が形成されることが理解できる。これを受けて、本発明のある態様では、コンピュータで実行可能な指示をコンピュータ可読形式で記憶したプロダクトを含み、その使用に当たって適切に設定可能なハードウェアコンポーネントをコンピュータにもたらし、記述の実施形態により裏付けられた発明に従って十分に動作される。このプロダクトは、光ディスク、磁気記憶媒体或いは他の科学技術における如何なる記憶媒体を始めとする記憶媒体、移動可能なＲＯＭユニットやメモリカードを始めとするその他のメモリ素子などの動的機器、或いは、ダウンロードで受け取られるシグナルなどを含む。このシグナルは、そのようなコンピュータ可読指示を定義するデータを有し、コンピュータで実施可能なプログラムプロダクトを構築する。プロダクトはまたアプリケーション仕様集積回路を含み、これが適切に設定された汎用装置に導入されると、記述の実施形態により裏付けられた発明の如何なる態様に従って、得られたシステムを実施可能にする。

本発明の実施形態は、複雑さが低減されたインタリーバを提供し、ＩＥＥＥ８０２．１１ｎ等の無線ローカルエリアネットワーク（ＷＬＡＮ）通信システム及び、とりわけ畳み込みチャンネル符号化を用いたその他のＭＩＭＯ通信システムに活用されている。

添付の請求項で請求する権利保護の範囲は、付随の図面を参考に本記述に基づいて判断されるが、本発明の具体的な実施形態の特徴が請求項の範囲の特徴を制限すると解釈されるまでには及ばない。

エラー修正及びインタリーブを用いた典型的なＭＩＭＯ通信システムを示す。 一般的な単一送信アンテナＯＦＤＭ通信システムにおいて、データビットがサブキャリアにマップできる方法の例を図式的に示す。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングする第一多重化装置を示す。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングするブロック装置を示す。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングする第二多重化装置を示す。 周知の左右／上下ブロックインタリーバを表す。 １６ＱＡＭ信号点を示す。 単一ＯＦＤＭシンボルのためのＩＥＥＥ８０２．１１ａインタリーバに対するビット割り当てを説明する図を示す。 ＭＩＭＯ ＯＦＤＭインタリーブシステムの一例を示す。 本発明の実施形態に従ったインタリーバの第一インタリーブ段を実施するための構造を示す。 本発明の実施形態に従ったデインタリーバのデインタリーブ段を実施するための構造を示す。 本発明の実施形態に従ったインタリーバの第一の選択的な第一インタリーブ段構造を示す。 本発明の実施形態に従ったインタリーバの第二の選択的な第一インタリーブ段構造を示す。 本発明の実施形態に従った相補的なデインタリーブ構造を示す。 本発明の実施形態に従った相補的なデインタリーブ構造を示す。 本発明の実施形態に従ったインタリーバ及びデインタリーバを組み込むトランシーバ８００を示す。 本発明の実施形態に従ったインタリーバ及びデインタリーバを含む、異なったインタリーブ／デインタリーブを持つＭＩＭＯ通信システムの受信アンテナ毎の信号対雑音比（ＳＮＲ）に対するブロック誤り率（ＢＬＥＲ）の曲線で示す。

Claims (57)

1. 複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システム用インタリーバであって、
   第一及び第二のインタリーブ機能を実行することにより、各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのデータを構成するＮデータビットのブロックをインタリーブするために構成され、
   少なくとも一つの前記インタリーブ機能が前記Ｎｃｂｐｓビットのブロック間においてデータビットをインタリーブするよう構成されている、インタリーバ。
2. 前記第一インタリーブ機能が、ｃが１よりも大きい場合のｃビット離れたビット対（pairs of bits c bits apart）が隣接するビットにマッピングされるように、前記Ｎデータビットのブロックをインタリーブするよう構成される請求項１記載のインタリーバ。
3. ｃ＝１６である請求項２記載のインタリーバ。
4. 前記第一インタリーブ機能の置換関数が、
   π(i) = (Ncbps/16)(i mod 16) + floor(i/16)
   但し、ｉは、入力ビットの位置を示し、π(i)は前記置換関数によるインタリーブ動作後のビット位置を示す、により構成される請求項1記載のインタリーバ。
5. 前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリーブマトリックスを記憶するために構成されたマトリックスメモリーブロックと、行単位で前記マトリックスへの前記Ｎビットの書き込みを制御し、列単位で前記マトリックスからインタリーブされたデータの読み取りを制御する制御器を更に含む請求項１乃至４いずれか１記載のインタリーバ。
6. 前記第一インタリーブ機能が、前記各々のＮｃｂｐｓビットのブロック内に第一段インタリーブ、及び前記Ｎｃｂｐｓビットのブロック間に第二段インタリーブを含む請求項１記載のインタリーバ。
7. 前記第一段インタリーブが１９９９年のＩＥＥＥ８０２．１１標準規格に定義されるインタリーブ方式の第一置換によるインタリーブを含む、請求項６記載のインタリーバ。
8. 前記第一インタリーブ機能が置換、即ち
   π(i) = (Ncbps/16)(i mod 16) + floor(i/16)
   但し、ｉは、入力ビットの位置を示し、π(i)は前記置換関数によるインタリーブ動作後のビット位置を示す、を含む請求項１記載のインタリーバ。
9. 前記Ｎｃｂｐｓビットのブロックごとに一つずつ複数のインタリーブマトリックスを記憶するために構成されたマトリックスメモリーブロックと、行単位でそれぞれのインタリーブマトリックスへの前記各Ｎｃｂｐｓビットブロックの書き込みを制御し、列単位でそれぞれのインタリーブマトリックスからインタリーブされたＮｃｂｐｓビットのブロックの読み取りを制御する制御器を更に含む請求項１、６、７又は８記載のインタリーバ。
10. 前記各々のインタリーブマトリックスから読み取られた対応するビット列を連結する連結器を含む、請求項９記載のインタリーバ。
11. 各々が前記送信アンテナの一つにデータビットをインタリーブするように構成された複数の８０２．１１ａインタリーバを含む請求項１記載のインタリーバ。
12. 前記８０２．１１ａインタリーバが出力するインタリーブされたビットセットを連結する連結器を含み、前記各ビットセットが前記８０２．１１ａインタリーバが連続的に出力するＮｃｂｐｓ／１６ビットを含む、請求項１１のインタリーバ。
13. 前記第二のインタリーブ機能が前記Ｎデータビット全てに渡る置換を含む請求項１乃至１２のいずれか一つのインタリーバ。
14. 前記置換が、前記ブロックに渡って変化するパラメータに依存し、ｃが整数値である場合のＮ／ｃビット毎に変わるビットシフトを含む、請求項１３記載のインタリーバ。
15. ｃ＝１６である請求項１４記載のインタリーバ。
16. 前記第二インタリーブ機能が置換、即ち
    π(i) = s * floor(i/s) + (i+ N - floor(16*i/N)) mod s
    但し、ｉは入力ビットの位置を示し、π(i)は前記置換関数によるインタリーブ動作後の位置を示し、またｓは前記ＭＩＭＯ ＯＦＤＭ通信システムの信号点サイズによって決定される整数値である、を含む請求項１，１３，１４又は１５に記載のインタリーバ。
17. 前記第一及び第二のインタリーブ機能を別々の連続したインタリーブの段で行うために構成された請求項１乃至１６のいずれか１記載されたインタリーバ。
18. 前記第一及び第二のインタリーブ機能両方を実行するために構成された参照テーブルを含む請求項１乃至４及び請求項６乃至８のいずれか１記載のインタリーバ。
19. 前記第一インタリーブ機能が、前記各々のＮｃｂｐｓビットのブロック内にインタリーブを含み、前記第二インタリーブ機能が、前記Ｎｃｂｐｓビットのブロック間にインタリーブを含む請求項１記載のインタリーバ。
20. 前記第一段インタリーブが１９９９年のＩＥＥＥ８０２．１１ａ標準規格に定義されるインタリーブ方式の第一と第二の置換によるインタリーブを含む、請求項１９記載のインタリーバ。
21. 前記第一インタリーブ機能を実行するために構成された参照テーブルを更に含む請求項２０記載のインタリーバ
22. 前記第二インタリーブ機能を提供するため、前記第一インタリーブ機能からのデータを連結するコンバイナを含む請求項２１記載のインタリーバ。
23. 実行時に、前記請求項１乃至２２のいずれか１のインタリーバを実施するためのプロセッサ制御コード。
24. 請求項２３のプロセッサ制御コードを保持するキャリア。
25. 請求項１乃至２２のいずれか一つのインタリーバ又は請求項２４のキャリアを含む送信機。
26. 複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをインタリーブする方法において、
    各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのためのデータを構成するＮデータビットのブロックを入力し、
    前記Ｎデータビットのブロックに第一のインタリーブ機能を実行し、
    前記Ｎデータビットのブロックに第二のインタリーブ機能を実行し、
    前記第一及び第二のインタリーブ機能によりインタリーブされたデータを出力し、
    少なくとも一つの前記インタリーブ機能が、前記Ｎｃｂｐｓビットのブロック間のデータビットをインタリーブするように構成されている方法。
27. 前記第一のインタリーブ機能が前記アンテナ上でのインタリーブが後続する、前記ＯＦＤＭシンボルのサブキャリア上でのインタリーブを含む請求項２６記載の方法。
28. 前記第一のインタリーブ機能が前記各送信アンテナ毎の信号に対する別々のインタリーブを含み、第二のインタリーブ機能が前記送信アンテナ上でのインタリーブを含む請求項２６記載の方法。
29. 前記第一のインタリーブ機能が１９９９年のＩＥＥＥ８０２．１１ａ標準規格に定義された一つ又は両方のインタリーブ置換を含む請求項２７又は２８記載の方法。
30. 前記第二のインタリーブ機能が全ての前記Ｎデータビット上の置換を含む請求項２６乃至２９のいずれか１記載の方法。
31. 一つ又は両方の前記第一及び第二のインタリーブ機能が単独の参照テーブルを用いて実行される請求項２６乃至３０のいずれか１記載の方法。
32. 実行時に、請求項２６乃至３１のいずれか１のインタリーバを実施するためのプロセッサ制御コード。
33. 請求項３２のプロセッサ制御コードを保持するキャリア。
34. 複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるインタリーバにおいて、
    各々がＮｃｂｐｓビットのブロックにより定義される複数のＯＦＤＭシンボルのデータを含むＮデータビットのブロックを入力するための手段と、
    前記Ｎデータビットのブロックに第一インタリーブ機能を実施するための手段と、
    前記Ｎデータビットのブロックに第二インタリーブ機能を実施するための手段と、
    前記第一及び第二のインタリーブ機能によりインタリーブされたデータを出力するための手段と、
    を具備し、
    少なくとも一つの前記インタリーブ機能が前記Ｎｃｂｐｓビットのブロック間のデータビットをインタリーブするために構成される、インタリーバ。
35. 請求項１乃至２２のいずれか一つのインタリーバ及び請求項２６乃至３１のいずれか一つの方法によりインタリーブされたデータをデインタリーブするための方法を含むデインタリ−バ。
36. 複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システム用デインタリーバにおいて、
    第二及び第一のデインタリーブ機能を実施することにより、各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信されたＯＦＤＭシンボルのデータを構成するインタリーブされたＮデータビットをデインタリーブするように構成され、
    少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため前記Ｎデータビット上で順序を変えられるデータをデインタリーブするように構成される、デインタリーバ。
37. 前記第一デインタリーブ機能が前記送信アンテナのそれぞれ異なるアンテナから受信した前記インタリーブされたＮビットの隣接するビットを、ｃが１より大きい場合のｃビット離れたビット対（pairs of bits c bits apart）にマッピングするために構成された請求項３６記載のデインタリーバ。
38. 前記第一デインタリーブ機能が置換、即ち
    π^-1(i) = 16*i - (N-1)*floor(16*i/N)
    但し、ｉは、入力ビットの位置を示し、π^-1(i)は置換によるインタリーブ後のビット位置を示す、を含む請求項３６記載のデインタリーバ。
39. 前記第一デインタリーブ機能が、前記各Ｎｃｂｐｓビットのブロックのデインタリーブが後続する、複数のＮｃｂｐｓビットのブロックを供給するためのデインタリーブを含む請求項３６記載のデインタリーバ。
40. 前記Ｎｃｂｐｓビットのブロックの前記デインタリーブが１９９９年のＩＥＥＥ８０２．１１標準規格による少なくとも一つのデインタリーブ置換を含む請求項３９記載のデインタリーバ。
41. 前記第二デインタリーブ機能が全ての前記Ｎデータビット上に置換を含む請求項３６乃至４０のいずれか１記載のデインタリーバ。
42. 前記第二デインタリーブ機能が置換、即ち
    π^-1(i) = s*floor(i/s) + (i+floor(16*i/N)) mod s
    但し、ｉは入力ビットの位置を示し、π^-1(i)は置換によるデインタリーブ後の位置を示し、またｓは前記ＭＩＭＯ ＯＦＤＭ通信システムの信号点サイズによって決定される整数値である、を含むデインタリーバ。
43. 前記第二及び第一デインタリーブ機能の両方を実行するために構成された参照テーブルを更に含む請求項３６乃至４１のいずれか１記載のデインタリーバ。
44. 前記第二デインタリーブ機能がＮｃｂｐｓビットのブロックを順列を戻すためのデインタリーブ機能を含み、それぞれのブロックが前記ＯＦＤＭシンボルに対応する請求項３６記載のデインタリーバ。
45. 前記第一デインタリーブ機能が前記各々のＮｃｂｐｓビットのブロックを別々にデインタリーブするための機能を含む請求項４４記載のデインタリーバ。
46. 実行時に、請求項３６乃至４５のいずれか１のインタリーバを実施するためのプロセッサ制御コード。
47. 請求項４６のプロセッサ制御コードを保持するキャリア。
48. ＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをデインタリーブする方法において、
    各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信ＯＦＤＭシンボルのためのデータを含むインタリーブされたＮデータビットを入力し、
    前記Ｎデータビットに第二のデインタリーブ機能を実行し、
    前記Ｎデータビットに第一のデインタリーブ機能を実行し、
    前記第二及び第一のデインタリーブ機能によりデインタリーブされたデータを出力し、
    少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため、前記Ｎデータビット上に置換されるデータをデインタリーブするために構成されることを含む方法。
49. 前記第一のデインタリーブ機能が、前記ＯＦＤＭシンボルのサブキャリア上でのデインタリーブが後続する前記アンテナ上でのデインタリーブを含む請求項４８記載の方法。
50. 前記第一のデインタリーブ機能が前記各送信アンテナの個々のデインタリーブを含み、前記第二のデインタリーブ機能が前記送信アンテナ上でのデインタリーブを含む請求項４８記載の方法。
51. 前記第一のデインタリーブ機能が１９９９年のＩＥＥＥ８０２．１１ａ標準規格に定義された一つ又は両方のデインタリーブ置換を含む請求項４９又は５０記載の方法。
52. 前記第二のデインタリーブ機能が全ての前記Ｎデータビット上の置換を含む請求項４８乃至５１のいずれか１記載の方法。
53. 一つ又は両方の前記第一及び第二のデインタリーブ機能が単独の参照テーブルを用いて実行される請求項４８乃至５２のいずれか１記載の方法。
54. 実行時に、請求項４８乃至５３のいずれか一つのインタリーバを実施するためのプロセッサ制御コード。
55. 請求項５４のプロセッサ制御コードを保持するキャリア。
56. ＭＩＭＯ ＯＦＤＭ通信システムにおけるデータをデインタリーブするデインタリーバにおいて、
    各々がＮｃｂｐｓインタリーブされたビットにより定義される複数の送信ＯＦＤＭシンボルのデータを含むインタリーブされたＮデータビットを入力するための手段と、
    前記Ｎデータビットに第二のデインタリーブ機能を実施するための手段と、
    前記Ｎデータビットに第一のデインタリーブ機能を実施するための手段と、
    前記第一及び第二のデインタリーブ機能によりデインタリーブされたデータを出力するための手段と、
    を具備し、
    少なくとも一つの前記デインタリーブ機能が、前記ＯＦＤＭシンボルにそれぞれ対応する複数のＮｃｂｐｓビットのブロックを供給するため、前記Ｎデータビット上に置換されたデータをデインタリーブするために構成される、デインタリーバ。
57. 請求項１乃至２２及び３４のいずれか一つのインタリーバ、又は請求項２６乃至３０のいずれか一つの方法によりインタリーブされたデータを含むＭＩＭＯ ＯＦＤＭ信号。

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