JP2006114571A - Semiconductor device and electronic apparatus provided therewith - Google Patents
Semiconductor device and electronic apparatus provided therewith Download PDFInfo
- Publication number
- JP2006114571A JP2006114571A JP2004298183A JP2004298183A JP2006114571A JP 2006114571 A JP2006114571 A JP 2006114571A JP 2004298183 A JP2004298183 A JP 2004298183A JP 2004298183 A JP2004298183 A JP 2004298183A JP 2006114571 A JP2006114571 A JP 2006114571A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- solder
- semiconductor device
- tip
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Description
本発明は、半導体装置の実装技術に関し、特に、鉛を含有しないはんだ(ここではPbフリーはんだと称する)を用いたリフローはんだ付け、およびこのリフローはんだ付け方法によってはんだ付けされた実装構造体の電子機器に適用して有効な技術に関する。 The present invention relates to a mounting technique for a semiconductor device, and in particular, reflow soldering using lead-free solder (herein referred to as Pb-free solder), and the electronic structure of a mounting structure soldered by the reflow soldering method. It relates to technology that is effective when applied to equipment.
本発明者が検討したところによれば、半導体装置の実装技術に関しては、以下のような技術が考えられる。 According to a study by the present inventor, the following technologies can be considered as a semiconductor device mounting technology.
たとえば、従来の電化製品の有機基板などの回路基板へのはんだ付け方法としては、回路基板に熱風を吹き付け、電極に印刷されたはんだペーストを溶融させて表面実装部品のはんだ付けを行うリフローはんだ付け工程が主流となっている。このPbフリーはんだを用いた実装方法に関する従来技術としては、特許文献1〜6に記載された技術などが知られている。
For example, as a conventional method of soldering electrical appliances to circuit boards such as organic substrates, reflow soldering is performed by blowing hot air on the circuit board and melting the solder paste printed on the electrodes to solder the surface mount components. The process is mainstream. As conventional techniques related to a mounting method using Pb-free solder, techniques described in
特許文献1には、Pbフリーはんだとして、Sn−Ag−Bi系はんだ、あるいはSn−Ag−Bi−Cu系はんだ合金が記載されている。
特許文献2には、Pbフリーはんだとして有力なSn−Ag−Bi系はんだを、表面にSn−Bi系層を施した電極と接続することが記載されている。
特許文献3には、電子部品を、有機基板の第1面および第2面からなる両面の各々に、Snを主成分とし、Biを0〜65質量%、Agを0.5〜4.0質量%、Cuもしくは/およびInを合計0〜3.0質量%含有するPbフリーはんだによってリフローはんだ付けすることが記載されている。
In
特許文献4には、Biを含有するPbフリーはんだを用いて電子部品と回路基板とを接続する方法において、はんだを約10〜20℃/sの冷却速度で冷却することが記載されている。 Patent Document 4 describes that in a method of connecting an electronic component and a circuit board using Pb-free solder containing Bi, the solder is cooled at a cooling rate of about 10 to 20 ° C./s.
特許文献5には、基板のA面でリフローはんだ付けによって電子部品を表面接続実装し、次いで基板のB面でフローはんだ付けにより、A面側から挿入した電子部品のリードを電極にフローはんだ付けして接続実装する方法において、A面側でリフローはんだ付けに用いるはんだを、Sn−(1.5〜3.5wt%)Ag−(0.2〜0.8wt%)Cu−(0〜4wt%)In−(0〜2wt%)Biの組成で構成されるPbフリーはんだであり、B面側でフローはんだ付けに用いるはんだを、Sn−(0〜3.5wt%)Ag−(0.2〜0.8wt%)Cuの組成で構成されるPbフリーはんだであることが記載されている。
In
特許文献6には、フローはんだ付けを従来のSn−37Pbよりも高融点の共晶組成のPbフリーはんだを用いて行う際、部品本体と基板との間に熱伝導材料を設けることにより、はんだ付け後の基板冷却時に有機基板と電子部品本体との間の温度差が大きくならないようにすることが記載されている。
ところで、前記のような半導体装置の実装技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。 By the way, as a result of examination by the present inventor regarding the mounting technology of the semiconductor device as described above, the following has been clarified.
たとえば、前述した特許文献1〜6に記載の何れの技術においても、以下の点が考慮されていなかった。
For example, in any of the techniques described in
すなわち、課題としては、接続信頼性が高く代表的なPbフリーはんだであるSn−3Ag−0.5Cu(単位:質量%)などのはんだペーストを使用して、リード付き表面実装部品のリフローはんだ付けを実施する場合、このはんだは従来のSn−37Pbはんだと比較して電極材へのぬれ拡がりが悪いことから、リード先端のめっきが施されていない部分へのはんだのぬれ性が悪くなることによりリード先端部に十分なはんだのフィレットが形成されず、従来のSn−37Pbにより接続された場合と比較して接続信頼性の低下が起きる場合が生じる。 That is, as a problem, reflow soldering of lead surface mount components using a solder paste such as Sn-3Ag-0.5Cu (unit: mass%), which is a typical Pb-free solder with high connection reliability. In this case, since this solder has poor wetting and spreading to the electrode material as compared with the conventional Sn-37Pb solder, the wettability of the solder to the portion where the lead tip is not plated is deteriorated. A sufficient solder fillet may not be formed at the tip of the lead, and the connection reliability may be reduced as compared with the case where the connection is made by conventional Sn-37Pb.
また、Sn−3Ag−0.5CuなどのPbフリーはんだは、従来のSn−37Pbはんだと比較してはんだ溶融時に表面張力が高くなっている。 Further, Pb-free solder such as Sn-3Ag-0.5Cu has a higher surface tension when the solder is melted than conventional Sn-37Pb solder.
さらに、一般的にPbフリーはんだは、従来のSn−37Pbはんだよりも電極材へのぬれ性が悪いため、Pbフリーはんだのはんだ付けに使用するフラックスはSn−37Pbはんだに使用するものと成分が異なっている。 Furthermore, since Pb-free solder generally has poor wettability to electrode materials than conventional Sn-37Pb solder, the flux used for soldering Pb-free solder is the same as that used for Sn-37Pb solder. Is different.
その結果として、多くの場合、はんだ付け時に高い表面張力を有するものが増加してきており、そのフラックスが接続部のはんだを覆うことになる。そのため、Pbフリーはんだによる接続時に、はんだ内に発生するフラックスの反応によって生成したガス成分が接続部外へ排出されにくく、接続部内にボイドとして残りやすくなる。そして、このボイドがはんだ接続部内のクラック進展を促進する場合があるため、従来のSn−37Pbにより接続された場合と比較して接続信頼性の低下が起きる場合が生じる。 As a result, in many cases, those having a high surface tension at the time of soldering are increasing, and the flux covers the solder of the connection portion. Therefore, at the time of connection by Pb-free solder, the gas component generated by the reaction of the flux generated in the solder is not easily discharged out of the connection part, and tends to remain as a void in the connection part. And since this void may accelerate | stimulate the crack progress in a solder connection part, compared with the case where it connects by the conventional Sn-37Pb, the case where a connection reliability falls arises.
また、この接続信頼性の低下は、実装の高密度化ではんだ接続部が概ね0.5mm以下のピッチに狭ピッチ化されて接続部が微細化されてくると顕著となる傾向がある。 In addition, this reduction in connection reliability tends to become prominent when the soldering connection portion is narrowed to a pitch of approximately 0.5 mm or less and the connection portion is miniaturized due to higher mounting density.
さらに、この接続信頼性の低下は、リードの大部分が部品モールド内に埋め込まれているため、モールド外に露出したリードの側面と基板上の電極との間でのはんだ接続や、リード先端部のはんだフィレットによる基板上電極とのはんだ接続をする必要のあるTSOP(Thin Small Outline Package)などのリード付きパッケージに起きやすいことが分かっている。 In addition, this decrease in connection reliability is due to the fact that most of the leads are embedded in the component mold, so the solder connection between the side surface of the lead exposed outside the mold and the electrode on the board or the tip of the lead It has been found that this is likely to occur in a leaded package such as TSOP (Thin Small Outline Package) that needs to be soldered to the electrode on the substrate by a solder fillet.
そこで、本発明の目的は、上記の課題を解決し、Pbフリーはんだを用いたはんだ付け時に、はんだ中のフラックスなどから発生する気泡をはんだから排出しやすくし、もしくはリード先端付近のはんだフィレットの形状を安定化させることが可能な半導体装置の実装技術を提供することにある。 Therefore, the object of the present invention is to solve the above-mentioned problems, and to easily discharge bubbles generated from the flux in the solder from the solder when soldering using Pb-free solder, or the solder fillet near the lead tip. It is an object of the present invention to provide a semiconductor device mounting technique capable of stabilizing the shape.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置は、Pbフリーはんだを用いたリフローはんだ付け方法によってはんだ付けされる表面実装型の半導体装置に適用され、外部接続用のリードを有し、このリード先端部に先細りになるようにテーパー部を設けたものである。このリフローはんだ付け方法において、Sn−3Ag−0.5Cu(単位:質量%)などのPbフリーはんだ合金は、有機基板などの回路基板への電子部品の接続に適用でき、220℃付近でのはんだ付けに用いられているSn−37Pb(単位:質量%)はんだの代替品である。 The semiconductor device according to the present invention is applied to a surface mount type semiconductor device to be soldered by a reflow soldering method using Pb-free solder, has a lead for external connection, and is tapered at the tip of the lead. Is provided with a tapered portion. In this reflow soldering method, a Pb-free solder alloy such as Sn-3Ag-0.5Cu (unit: mass%) can be applied to the connection of electronic components to a circuit board such as an organic board, and solder at around 220 ° C. It is an alternative to Sn-37Pb (unit: mass%) solder used for soldering.
またこのとき、リード先端付近のテーパー部形状は、このリードにめっきが施された後に圧延によって作成されることが望ましい。 Further, at this time, the shape of the tapered portion near the tip of the lead is desirably created by rolling after the lead is plated.
さらに、リード先端部は四角形の断面形状を有し、テーパー部は先端部の下面、上面および側面に設けられ、回路基板面とリード上面のテーパー部とのなす角度が概ね45度以上60度以下となっていること、および回路基板面とリード下面のテーパー部とのなす角度が概ね15度以上45度以下となっていること、あるいはこれに近似した形状を有することも望ましい。 Furthermore, the lead tip has a quadrangular cross-sectional shape, and the taper is provided on the lower surface, upper surface, and side surface of the tip, and the angle formed by the circuit board surface and the taper on the upper surface of the lead is approximately 45 degrees to 60 degrees. It is also desirable that the angle formed by the circuit board surface and the taper portion of the lower surface of the lead is approximately 15 degrees or more and 45 degrees or less, or has a shape approximate to this.
本発明による電子機器は、前記のような外部接続用のリードを有する半導体装置と、この半導体装置を実装する回路基板とを有するものである。 An electronic apparatus according to the present invention includes a semiconductor device having the above-described external connection lead and a circuit board on which the semiconductor device is mounted.
またこのとき、回路基板面の電極サイズを調整することにより、リード先端付近のはんだフィレット上面の傾斜が概ね45度となっていることが望ましい。 At this time, it is desirable that the inclination of the upper surface of the solder fillet near the tip of the lead is approximately 45 degrees by adjusting the electrode size of the circuit board surface.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明によれば、Pbフリーはんだを用いたはんだ付け時に、はんだ中のフラックスなどから発生する気泡をはんだから排出しやすくし、もしくはリード先端付近のはんだフィレットの形状を安定化させることが可能となる。 According to the present invention, at the time of soldering using Pb-free solder, it is possible to easily discharge bubbles generated from the flux in the solder from the solder, or to stabilize the shape of the solder fillet near the tip of the lead. Become.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
まず、図1〜図4により、本発明の一実施の形態である半導体装置の構成の一例を説明する。それぞれ、図1は本実施の形態である半導体装置を示す斜視図、図2はリード先端部を示す斜視図、図3はリード先端部にはんだがぬれ拡がりやすい様子を示す斜視図、図4は従来のリード先端部にはんだがぬれ拡がりにくい様子を示す斜視図、である。 First, an example of the configuration of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 is a perspective view showing a semiconductor device according to the present embodiment, FIG. 2 is a perspective view showing a lead tip portion, FIG. 3 is a perspective view showing a state in which solder is likely to wet and spread on the lead tip portion, and FIG. It is a perspective view which shows a mode that a solder is difficult to spread on the front-end | tip part of the conventional lead.
本実施の形態である半導体装置は、表面実装型パッケージの一例として、たとえば図1に示すように、TQFP(Thin Quad Flat Package)の半導体装置10からなり、外部接続用のリード1を有している。この外部接続用のリード1には、図2に示すように、先端部に先細りになるようにテーパー部が設けられている。このリード1の先端部は四角形の断面形状を有し、このテーパー部は、上面のテーパー部1a、下面のテーパー部1b、左および右の側面のテーパー部1cからなり、1dは先端部の切断面を示す。
The semiconductor device according to the present embodiment includes, as an example of a surface mount package, a
なお、このパッケージは、これに限定されるものではないが、たとえば(図示せず)、回路が形成された半導体チップが、テーパー部が設けられたリード1を有するリードフレームに実装され、半導体チップとリードフレームとがワイヤボンディング、あるいはフリップチップボンディングされ、封止樹脂によりモールドされることによって製造される。
The package is not limited to this. For example (not shown), for example, a semiconductor chip on which a circuit is formed is mounted on a lead frame having
図2に示すように、リード1の先端部に先細りになるようにテーパー部を設けることにより、Pbフリーはんだを用いたはんだ付け時に、はんだ中のフラックスなどから発生する気泡をはんだから排出しやすくすることができる。この理由は、気泡をリード1の下面のテーパー部1bで複数の微細な気泡をはんだ内で結合させながらリード先端方面へと移動させる効果と、はんだが下面のテーパー部1bだけでなく、リード1の側面のテーパー部1cやリード1の側面表面を伝わってぬれ拡がりやすくなるため、接続信頼性の著しい低下をもたらす心配の少ないリード側面へ気泡を移動しやすくできるためである。
As shown in FIG. 2, by providing a taper portion so that the tip of the
また、リード1の先端付近のはんだフィレットの形状を安定化させることができる。この理由は、前述した通り、はんだがリード1の下面のテーパー部1bだけでなく、リード1の側面表面を伝わってぬれ拡がりやすくなることにより、さらにリード1の上面のテーパー部1aへもぬれ拡がりやすくなり、結果として、図3に示すように、はんだ2がまずリード1の先端部の下面、側面、上面へぬれることにより、リード1の先端付近ではめっきが施されておらず、はんだ2がぬれにくい状態となっているリード1の先端部の切断面1dをはんだ2が取り囲みやすくできるからである。
Further, the shape of the solder fillet near the tip of the
一旦、はんだ2が、このリード1の先端部の切断面1dを取り囲んでしまうと、はんだ2のぬれ力以外にはんだ2の表面張力がぬれを後押しすることにより、はんだ2がリード1の先端部の切断面1dへぬれやすくなる。たとえば、図4に示すような従来の形状のリードの場合、リードの先端部の切断面をはんだが囲みにくく、結果として、リードの先端付近のはんだ2の凝集力が小さくなるため、この先端部の切断面1dへのぬれが不完全になりやすい。
Once the
次に、図5により、本実施の形態である電子機器の構成の一例を説明する。図5は本実施の形態である電子機器を示す斜視図である。 Next, an example of the configuration of the electronic device according to the present embodiment will be described with reference to FIG. FIG. 5 is a perspective view showing an electronic apparatus according to the present embodiment.
本実施の形態である電子機器は、前記図2に示したような先端部にテーパー部が設けられたリード1を有し、前記図1に示したような表面実装型の半導体装置10と、この半導体装置10を実装する回路基板3から構成される。この回路基板3には、表面実装型の半導体装置10として、リード数の異なる複数種類のTQFP10aや、他の構造のTSOP10bなどが実装されている。他に、抵抗やコンデンサなどのチップ部品11、接続用のコネクタ12なども実装されている。
The electronic apparatus according to the present embodiment includes a
次に、図6〜図10により、本実施の形態である半導体装置において、リード先端部のテーパー部の形成方法の一例を説明する。それぞれ、図6はリード先端部にテーパー部を形成する方法を示す説明図、図7は圧延の際にリードが曲がる場合を示す説明図、図8はリード先端部のテーパー部の角度およびフィレット上面の傾斜を示す説明図、図9はフィレット上面の傾斜が45度よりも減少する場合を示す説明図、図10はフィレット上面の傾斜が45度よりも増加する場合を示す説明図、である。 Next, an example of a method for forming the tapered portion of the lead tip in the semiconductor device according to the present embodiment will be described with reference to FIGS. FIG. 6 is an explanatory view showing a method of forming a tapered portion at the tip of the lead, FIG. 7 is an explanatory view showing a case where the lead is bent during rolling, and FIG. 8 is an angle of the tapered portion of the lead tip and the upper surface of the fillet. FIG. 9 is an explanatory diagram showing a case where the inclination of the fillet upper surface is decreased from 45 degrees, and FIG. 10 is an explanatory diagram showing a case where the inclination of the fillet upper surface is increased from 45 degrees.
リード1の先端部のテーパー部は、図6に示すように、めっきが施されたリードフレームを切断後、めっきが存在するリード1の先端部を圧延などの加工にて設ける方法が、テーパー部のめっきを損なう心配が少なく、最も簡略的である。
As shown in FIG. 6, the taper portion of the tip of the
また、この圧延によってリード側面が広がってしまうので、元々のリード側面にも、図6に示すように、リード先端部に向けて先細りとなるように予めテーパー部1eを設けてリード1をエッチングしておくことが望ましい。
Further, since the side surface of the lead is expanded by this rolling, as shown in FIG. 6, the taper portion 1e is previously provided on the original side surface of the lead so as to taper toward the tip of the lead, and the
このテーパー部形状の加工方法は、上記以外に切削や研磨が考えられるが、いずれの方法も表面のめっきを削り取ることになり、はんだのぬれを阻害することになるため望ましくない。 Other than the above-described method for processing the tapered portion, cutting and polishing can be considered. However, any of these methods is not desirable because the surface plating is scraped off and solder wetting is hindered.
さらに、回路基板3の表面とリード1の上面のテーパー部1aとのなす角度Aが、図8に示すように、概ね45度以上60度以下とするのが良い。
Further, the angle A formed by the surface of the
それは、リード1の上面のテーパー部1aとのなす角度Aが概ね45度以下になると、テーパー部側面を伝わってテーパー部上面へ向けてはんだがぬれ揚がりにくくなるからである。また、リード1の上面のテーパー部1aとのなす角度Aが概ね60度以上になると、リード先端部のテーパー化のための圧延時にリード先端部の固定が、図7に示すように困難となる。すなわち、リード1の先端部のテーパー化のための圧延を行った際、リード1の先端部の固定が不完全となり、先端部のテーパー形状が不ぞろいになり、リード1にも曲がりが生じる。さらには、元々施されていためっき膜が剥がれやすくなるからである。このめっき膜の剥がれは、はんだのぬれ性において、ばらつきを生じることにつながるので望ましくない。
This is because if the angle A formed with the taper portion 1a on the upper surface of the
さらに、回路基板3の表面とリード1の下面のテーパー部1bとのなす角度Bが、図8に示すように、概ね15度以上45度以下となっていること、あるいはこれに近似した形状を有することも望ましい。
Further, the angle B formed by the surface of the
それは、回路基板面とリード1の下面のテーパー部1bとのなす角度Bが概ね15度以下であると、リフローはんだ付け時に、はんだ内に発生した気泡が部品にはたらく重力による部品の沈み込みだけでは排出されにくく、排出のためにはさらに大きな力が必要となるからである。また、回路基板面とリード1の下面のテーパー部1bとのなす角度Bが概ね45度以上であると、はんだ内に発生した気泡が部品にはたらく重力による部品の沈み込みだけでは、気泡はわずかにはんだ内を動くだけで排出されにくいからである。
That is, if the angle B formed by the circuit board surface and the
さらに、回路基板3の表面の電極3aのサイズ(主にリード方向の長さ)を調整することにより、リード先端付近のはんだフィレット上面の傾斜Cが、図8に示すように、概ね45度となっていることも望ましい。
Further, by adjusting the size of the
これは、図9に示すように、はんだ2のフィレットが正常に形成され、正常なフィレット形状2aのようになった場合、フィレット上面の傾斜が45度よりも著しく低下するように、回路基板3の電極3aのサイズを調整すると、はんだ2がリード1とも回路基板3の電極3aとも接触しない自由表面を広く有し、はんだ2がリード1から離れた部分に集まることにより、リード1と回路基板3の電極3aとの接続に関与しないはんだが生じることにより、接続強度の低下を招く確率が高くなる。
As shown in FIG. 9, when the fillet of the
さらに、図10に示すように、はんだ2のフィレットが正常に形成され、正常なフィレット形状2bのようになった場合、フィレット上面の傾斜が45度よりも著しく増加するように、回路基板3の電極3aのサイズを調整すると、はんだ2がリード1の先端部に集まりにくくなるため、リード1の先端部の切断面1dのめっきが施されていない部分にはんだ2に働くぬれ拡がり力4が弱くなる。これもまた、接続強度の低下を招くことになる。
Furthermore, as shown in FIG. 10, when the fillet of the
次に、図11〜図15により、本実施の形態である半導体装置を回路基板に実装し、接続部の断面観察と基板曲げ試験を実施した結果を説明する。それぞれ、図11は基板の曲げ試験を行う場合を示す説明図、図12は銅系合金リードを有するTQFPにおける接続部の断面観察を実施した結果を示す説明図、図13は基板の曲げ試験を実施した結果を示す説明図、図14は鉄ニッケル系合金リードを有するTQFPにおける接続部の断面観察を実施した結果を示す説明図、図15は基板の曲げ試験を実施した結果を示す説明図、である。 Next, with reference to FIGS. 11 to 15, the result of mounting the semiconductor device according to the present embodiment on a circuit board and performing cross-sectional observation of the connecting portion and board bending test will be described. FIG. 11 is an explanatory view showing a case where a substrate bending test is performed, FIG. 12 is an explanatory view showing a result of a cross-sectional observation of a connecting portion in a TQFP having a copper alloy lead, and FIG. FIG. 14 is an explanatory diagram showing the results of carrying out the cross-sectional observation of the connecting portion in the TQFP having the iron-nickel alloy lead, FIG. 15 is an explanatory diagram showing the results of carrying out the substrate bending test, It is.
[銅系合金リードを有するTQFP]
TQFP(部品サイズ:14mm×14mm、ピッチ:0.5mm、リード数:100、リード厚:0.15mm、リード材質:銅系合金、リードめっき組成:Sn−2%Bi)を、はんだペースト(供給厚:0.15mm)を印刷した回路基板に搭載し、供給したはんだペーストがリフローできる最低温度条件でリフローはんだ付けをした。
[TQFP with copper alloy lead]
TQFP (part size: 14 mm × 14 mm, pitch: 0.5 mm, number of leads: 100, lead thickness: 0.15 mm, lead material: copper alloy, lead plating composition: Sn-2% Bi), solder paste (supply) (Thickness: 0.15 mm) was mounted on a printed circuit board, and reflow soldering was performed under a minimum temperature condition where the supplied solder paste could be reflowed.
なお、リフローはんだ付けに使用した装置は、加熱ゾーン(基板搬送コンベア上下に存在するヒーター対)が赤外線と熱風を併用し、この加熱ゾーン数が5で、はんだ付け雰囲気に窒素を使用し、酸素濃度を100ppmとする方式のものである。 In addition, the apparatus used for reflow soldering uses a combination of infrared and hot air in the heating zone (a pair of heaters located above and below the substrate transport conveyor), the number of heating zones is 5, and nitrogen is used for the soldering atmosphere, oxygen The concentration is 100 ppm.
なお、このTQFP以外に、回路基板上で最も耐熱温度が低い(耐熱温度:225℃)FPGA(Field Programmable Gate Array)を実装するため、組成がSn−3Ag−0.5Cu−7Inのはんだ(固相線温度:198℃、液相線温度:211℃)を使用した。 In addition to this TQFP, a solder (solid solder) having a composition of Sn-3Ag-0.5Cu-7In is used for mounting an FPGA (Field Programmable Gate Array) having the lowest heat resistant temperature (heat resistant temperature: 225 ° C.) on the circuit board. Phase temperature: 198 ° C., liquidus temperature: 211 ° C.).
なお、この組成のはんだは、溶融状態ではんだ表面における酸化物の形成の程度や、表面張力が従来のはんだと比較して大きくなる傾向にあるため、はんだ中に形成した気泡をはんだ外に排出しにくい場合があることが分かっている。 In addition, the solder of this composition tends to increase the degree of oxide formation on the solder surface and the surface tension in the molten state compared to conventional solder, so the bubbles formed in the solder are discharged out of the solder. I know that it may be difficult to do.
このTQFPに関しては、リード先端部にテーパーを設けていない仕様のものと、リード先端部の上面および下面にテーパーを設け、回路基板面とリード先端部上面のテーパー部とのなす角度が50度、回路基板面とリード先端部下面のテーパー部とのなす角度が30度となっている仕様のものを、合計2種類用意した。 Regarding this TQFP, the lead tip has no taper specification, the lead tip has an upper surface and a lower surface, and the angle formed by the circuit board surface and the lead tip upper surface has a taper of 50 degrees. A total of two types of specifications were prepared in which the angle formed by the circuit board surface and the taper portion of the lower surface of the lead tip was 30 degrees.
ただし、リード先端部上面および下面に圧延によってテーパーを設ける前に、リードのエッチング工程でリード先端部側面にテーパーを設けていない。 However, the taper is not provided on the side surface of the lead tip part in the lead etching process before the taper is provided on the upper and lower surfaces of the lead tip part by rolling.
従って、リード先端部上面および下面に圧延によって、リード形状変化の影響がリード先端部側面へおよび、結果としてリード先端部側面にリード先端に向けて幅が広くなるようにテーパーが発生していた。また、このテーパーのリード先端に向けての拡がり角度は両側面とも概ね10度となっていた。 Therefore, a taper is generated so that the influence of the lead shape change is exerted on the side surface of the lead tip portion due to rolling on the upper surface and the lower surface of the lead tip portion, and as a result, the side surface of the lead tip portion becomes wider toward the lead tip. The taper angle of the taper toward the tip of the lead was approximately 10 degrees on both side surfaces.
そして、上記2種類のTQFPを接続部のはんだのピーク温度が223℃、およびはんだの液相線温度211℃以上の持続時間が35秒となるように、また、低耐熱部品であるFPGAの部品ボディ部のピーク温度が225℃になるようにリフローはんだ付けを行なった。 The above two types of TQFPs have a solder peak temperature of 223 ° C. and a liquidus temperature of the solder of 211 ° C. or more, and the duration of the solder is 35 seconds. Reflow soldering was performed so that the peak temperature of the body portion was 225 ° C.
このはんだ付けの後、はんだによる接続強度を評価するために、接続部の断面観察と基板曲げ試験を行った。接続部の断面観察では、1部品当たり100箇所存在する接続部の中から25箇所の接続部を任意に選んで、接続部のはんだ内に存在する気泡の平均直径と1接続部内に存在する気泡の平均個数を測定した。 After this soldering, in order to evaluate the connection strength by the solder, a cross-sectional observation of the connection portion and a substrate bending test were performed. In the cross-sectional observation of the connection part, 25 connection parts are arbitrarily selected from 100 connection parts per part, and the average diameter of bubbles existing in the solder of the connection part and the bubbles existing in one connection part are selected. The average number of was measured.
基板の曲げ試験は、図11の方法に従い、支持治具5を用いて、部品接続位置の基板裏側とそこから5cm距離をおいたその両側の回路基板3のレベル差を3mm設け、レベル差を解除した後、基板曲げの影響を受ける50箇所のリード先端部における接続部のダメージ発生が起きた接続部数を数える方法とした。
In the bending test of the board, according to the method of FIG. 11, using the
図12は、接続部の断面観察の結果であるが、これによると、リード先端部の上面および下面にテーパーを設けることにより、接続部のはんだ内に存在する気泡の平均直径と1接続部内に存在する気泡の平均個数のそれぞれには改善が見られることが分かる。気泡の平均直径は40μmから16μmに改善し、気泡の平均個数は0.65から0.22に改善した。 FIG. 12 shows the result of cross-sectional observation of the connecting portion. According to this, by providing a taper on the upper surface and the lower surface of the lead tip, the average diameter of the bubbles present in the solder of the connecting portion and the one connecting portion are reduced. It can be seen that there is an improvement in each of the average number of bubbles present. The average diameter of bubbles was improved from 40 μm to 16 μm, and the average number of bubbles was improved from 0.65 to 0.22.
図13は、基板の曲げ試験の結果であるが、これによると、同様に改善が見られることが分かる。接続部のダメージ数は、19から0に改善した。 FIG. 13 shows the result of the bending test of the substrate. According to this, it can be seen that the improvement can be seen similarly. The number of damage at the connection has been improved from 19 to 0.
[鉄ニッケル系合金リードを有するTQFP]
TQFP(部品サイズ:14mm×14mm、ピッチ:0.5mm、リード数:100、リード厚:0.15mm、リード材質:鉄ニッケル系合金、リードめっき組成:Sn−2%Bi)を、はんだペースト(供給厚:0.15mm)を印刷した回路基板に搭載し、供給したはんだペーストがリフローできる最低温度条件でリフローはんだ付けをした。
[TQFP with iron-nickel alloy lead]
TQFP (component size: 14 mm × 14 mm, pitch: 0.5 mm, number of leads: 100, lead thickness: 0.15 mm, lead material: iron-nickel alloy, lead plating composition: Sn-2% Bi) with solder paste ( (Supplied thickness: 0.15 mm) was mounted on a printed circuit board, and reflow soldering was performed under the minimum temperature condition where the supplied solder paste could be reflowed.
なお、リフローはんだ付けに使用した装置は、加熱ゾーン(基板搬送コンベア上下に存在するヒーター対)が赤外線と熱風を併用し、この加熱ゾーン数が5で、はんだ付け雰囲気に窒素を使用し、酸素濃度を100ppmとする方式のものである。 In addition, the apparatus used for reflow soldering uses a combination of infrared and hot air in the heating zone (a pair of heaters located above and below the substrate transport conveyor), the number of heating zones is 5, and nitrogen is used for the soldering atmosphere, oxygen The concentration is 100 ppm.
なお、このTQFP以外に、回路基板上で最も耐熱温度が低い(耐熱温度:225℃)FPGAを実装するため、組成がSn−3Ag−0.5Cu−7Inのはんだ(固相線温度:198℃、液相線温度:211℃)を使用した。 In addition to this TQFP, in order to mount an FPGA having the lowest heat resistant temperature (heat resistant temperature: 225 ° C.) on the circuit board, a solder having a composition of Sn-3Ag-0.5Cu-7In (solidus temperature: 198 ° C. , Liquidus temperature: 211 ° C.).
なお、この組成のはんだは、溶融状態ではんだ表面における酸化物の形成の程度や、表面張力が従来のはんだと比較して大きくなる傾向にあるため、はんだ中に形成した気泡をはんだ外に排出しにくい場合があることが分かっている。 In addition, the solder of this composition tends to increase the degree of oxide formation on the solder surface and the surface tension in the molten state compared to conventional solder, so the bubbles formed in the solder are discharged out of the solder. I know that it may be difficult to do.
このTQFPに関しては、リード先端部にテーパーを設けていない仕様のものと、リード先端部の上面および下面にテーパーを設け、回路基板面とリード先端部上面のテーパー部とのなす角度が50度、回路基板面とリード先端部下面のテーパー部とのなす角度が30度となっている仕様のものを、合計2種類用意した。 Regarding this TQFP, the lead tip has no taper specification, the lead tip has an upper surface and a lower surface, and the angle formed by the circuit board surface and the lead tip upper surface has a taper of 50 degrees. A total of two types of specifications were prepared in which the angle formed by the circuit board surface and the taper portion of the lower surface of the lead tip was 30 degrees.
ただし、リード先端部上面および下面に圧延によってテーパーを設ける前に、リードのエッチング工程でリード先端部側面に20度のテーパーを設けている。 However, before providing the taper on the upper surface and the lower surface of the lead tip portion by rolling, a taper of 20 degrees is provided on the side surface of the lead tip portion in the lead etching process.
その結果、リード先端部上面および下面への圧延によって、リード形状変化の影響がリード先端部側面へおよんだものの、結果としてリード先端部側面にリード先端に向けて先細りとなるようにテーパーが発生していた。また、このテーパーのリード先端に向けての先細りの角度は両側面とも概ね10度となっていた。 As a result, although the influence of the lead shape changes on the side of the lead tip due to rolling to the upper and lower surfaces of the lead tip, as a result, a taper occurs on the side of the lead tip so as to taper toward the lead tip. It was. Further, the taper angle of the taper toward the tip of the lead was approximately 10 degrees on both side surfaces.
そして、上記2種類のTQFPを接続部のはんだのピーク温度が223℃、およびはんだの液相線温度211℃以上の持続時間が35秒となるように、また、低耐熱部品であるFPGAの部品ボディ部のピーク温度が225℃になるようにリフローはんだ付けを行なった。 The above two types of TQFPs have a solder peak temperature of 223 ° C. and a liquidus temperature of the solder of 211 ° C. or more, and the duration of the solder is 35 seconds. Reflow soldering was performed so that the peak temperature of the body portion was 225 ° C.
このはんだ付けの後、はんだによる接続強度を評価するために、接続部の断面観察と基板曲げ試験を行った。接続部の断面観察では、1部品当たり100箇所存在する接続部の中から25箇所の接続部を任意に選んで、接続部のはんだ内に存在する気泡の平均直径と1接続部内に存在する気泡の平均個数を測定した。 After this soldering, in order to evaluate the connection strength by the solder, a cross-sectional observation of the connection portion and a substrate bending test were performed. In the cross-sectional observation of the connection part, 25 connection parts are arbitrarily selected from 100 connection parts per part, and the average diameter of bubbles existing in the solder of the connection part and the bubbles existing in one connection part are selected. The average number of was measured.
基板の曲げ試験は、前記図11と同様の方法に従い、部品接続位置の回路基板3の裏側とそこから10cm距離をおいたその両側の基板のレベル差を支持治具5によって3mm設け、レベル差を解除した後、基板曲げの影響を受ける50箇所のリード先端部における接続部のダメージ発生が起きた接続部数を数える方法とした。
The substrate bending test was performed in accordance with the same method as in FIG. 11 described above, and the level difference between the back side of the
図14は、接続部の断面観察の結果であるが、これによると、リード先端部の上面および下面にテーパーを設けることにより、接続部のはんだ内に存在する気泡の平均直径と1接続部内に存在する気泡の平均個数のそれぞれには改善が見られることが分かる。気泡の平均直径は36μmから12μmに改善し、気泡の平均個数は0.59から0.18に改善した。 FIG. 14 shows the result of cross-sectional observation of the connecting portion. According to this, by providing taper on the upper and lower surfaces of the lead tip, the average diameter of the bubbles present in the solder of the connecting portion and within one connecting portion are shown. It can be seen that there is an improvement in each of the average number of bubbles present. The average diameter of the bubbles was improved from 36 μm to 12 μm, and the average number of bubbles was improved from 0.59 to 0.18.
図15は、基板の曲げ試験の結果であるが、これによると、同様に改善が見られることが分かる。接続部のダメージ数は、22から0に改善した。 FIG. 15 shows the result of the bending test of the substrate. According to this, it can be seen that the improvement can be seen similarly. The number of damages at the connection has been improved from 22 to 0.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、表面実装型のパッケージについては、TQFPに限定されるものではなく、TSOPや、QFP、SOPなどのように、外部接続用のリードを有する半導体装置全般に広く適用可能である。 For example, the surface mount type package is not limited to TQFP, and can be widely applied to all semiconductor devices having external connection leads such as TSOP, QFP, and SOP.
また、半導体装置の他に、リードを有する表面実装型の電子部品などにも適用可能である。 In addition to a semiconductor device, the present invention can also be applied to a surface mount type electronic component having a lead.
さらに、リードの先端部は、四角形の断面形状以外に、丸形やだ円などの他の形状についても適用可能である。 Furthermore, the tip portion of the lead can be applied to other shapes such as a round shape and an ellipse in addition to the square cross-sectional shape.
1…リード、1a…上面のテーパー部、1b…下面のテーパー部、1c…側面のテーパー部、1d…切断面、1e…テーパー部、2…はんだ、2a,2b…フィレット形状、3…回路基板、3a…電極、4…ぬれ拡がり力、5…支持治具、10…半導体装置、10a…TQFP、10b…TSOP、11…チップ部品、12…コネクタ。
DESCRIPTION OF
Claims (12)
前記リードの先端部に先細りになるようにテーパー部が設けられていることを特徴とする半導体装置。 A surface-mount type semiconductor device having leads for external connection,
A semiconductor device, wherein a taper portion is provided so as to be tapered at a tip portion of the lead.
前記テーパー部の形状は、前記リードにめっきが施された後に圧延によって形成されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The shape of the taper portion is formed by rolling after the lead is plated.
前記圧延の前に、前記先端部の側面にテーパー部が形成されることを特徴とする半導体装置。 The semiconductor device according to claim 2,
A taper portion is formed on the side surface of the tip portion before the rolling.
前記リードの先端部は四角形の断面形状を有し、前記テーパー部は前記先端部の下面、上面および側面に設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The lead portion has a quadrangular cross-sectional shape, and the taper portion is provided on the lower surface, the upper surface, and the side surface of the tip portion.
前記上面のテーパー部は、前記半導体装置が実装される回路基板の表面とのなす角度が45度以上60度以下となるように形成されることを特徴とする半導体装置。 The semiconductor device according to claim 4.
The taper portion on the upper surface is formed so that an angle formed with a surface of a circuit board on which the semiconductor device is mounted is 45 degrees or more and 60 degrees or less.
前記下面のテーパー部は、前記回路基板の表面とのなす角度が15度以上45度以下となるように形成されることを特徴とする半導体装置。 The semiconductor device according to claim 5.
The tapered portion of the lower surface is formed so that an angle formed with the surface of the circuit board is not less than 15 degrees and not more than 45 degrees.
前記半導体装置は、TQFPまたはTSOPからなることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is made of TQFP or TSOP.
前記リードの材質は、銅系合金または鉄ニッケル系合金からなることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The lead is made of a copper-based alloy or an iron-nickel-based alloy.
前記リードの先端部切断面は、めっきが施されていないことを特徴とする半導体装置。 The semiconductor device according to claim 1,
2. A semiconductor device according to claim 1, wherein a cutting surface of the tip of the lead is not plated.
前記外部接続用のリードを有する半導体装置と、
前記半導体装置を実装する回路基板とを有することを特徴とする電子機器。 An electronic device in which the semiconductor device according to any one of claims 1 to 9 is mounted,
A semiconductor device having a lead for external connection;
An electronic device comprising: a circuit board on which the semiconductor device is mounted.
前記回路基板の表面には、前記半導体装置を前記回路基板へはんだにより実装した後、前記はんだによるフィレットの上面の傾斜が前記回路基板の表面に対して45度となるように調整された寸法の電極を有することを特徴とする電子機器。 The electronic device according to claim 10, wherein
On the surface of the circuit board, after the semiconductor device is mounted on the circuit board by solder, the dimension of the solder is adjusted so that the inclination of the upper surface of the fillet is 45 degrees with respect to the surface of the circuit board. An electronic device including an electrode.
前記はんだは、Sn−Ag−Cu系はんだ合金からなることを特徴とする電子機器。 The electronic device according to claim 11, wherein
The electronic device is characterized in that the solder is made of a Sn-Ag-Cu solder alloy.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004298183A JP2006114571A (en) | 2004-10-12 | 2004-10-12 | Semiconductor device and electronic apparatus provided therewith |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004298183A JP2006114571A (en) | 2004-10-12 | 2004-10-12 | Semiconductor device and electronic apparatus provided therewith |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006114571A true JP2006114571A (en) | 2006-04-27 |
Family
ID=36382863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004298183A Pending JP2006114571A (en) | 2004-10-12 | 2004-10-12 | Semiconductor device and electronic apparatus provided therewith |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006114571A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016469A (en) * | 2006-07-03 | 2008-01-24 | Renesas Technology Corp | Semiconductor device |
JP2009283622A (en) * | 2008-05-21 | 2009-12-03 | Toyota Motor Corp | Method of manufacturing electronic component |
WO2015059882A1 (en) | 2013-10-21 | 2015-04-30 | 日本精工株式会社 | Semiconductor module |
JP2016105506A (en) * | 2016-02-24 | 2016-06-09 | シャープ株式会社 | Light-emitting device |
CN111180410A (en) * | 2018-11-09 | 2020-05-19 | 英飞凌科技股份有限公司 | Clip with die attach portion configured to facilitate void removal during soldering |
-
2004
- 2004-10-12 JP JP2004298183A patent/JP2006114571A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016469A (en) * | 2006-07-03 | 2008-01-24 | Renesas Technology Corp | Semiconductor device |
JP2009283622A (en) * | 2008-05-21 | 2009-12-03 | Toyota Motor Corp | Method of manufacturing electronic component |
WO2015059882A1 (en) | 2013-10-21 | 2015-04-30 | 日本精工株式会社 | Semiconductor module |
US9633967B2 (en) | 2013-10-21 | 2017-04-25 | Nsk Ltd. | Semiconductor module |
JP2016105506A (en) * | 2016-02-24 | 2016-06-09 | シャープ株式会社 | Light-emitting device |
CN111180410A (en) * | 2018-11-09 | 2020-05-19 | 英飞凌科技股份有限公司 | Clip with die attach portion configured to facilitate void removal during soldering |
US11869830B2 (en) | 2018-11-09 | 2024-01-09 | Infineon Technologies Ag | Semiconductor package and clip with a die attach |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100999331B1 (en) | Lead-free solder alloy | |
JP5724411B2 (en) | Solder, soldering method and semiconductor device | |
JP5422826B2 (en) | Lead-free solder connection structure and solder ball | |
US9773721B2 (en) | Lead-free solder alloy, connecting member and a method for its manufacture, and electronic part | |
WO2002087296A1 (en) | Circuit board, circuit board mounting method, and electronic device using the circuit board | |
JP3827322B2 (en) | Lead-free solder alloy | |
JP2005095977A (en) | Circuit device | |
JP5031677B2 (en) | Manufacturing method of bonded structure | |
EP1725087A1 (en) | Electronic assembly with controlled metal particle-containing solder joint thickness | |
JP2006303392A (en) | Printed circuit board and electronic circuit substrate and manufacturing method thereof | |
JP2005026393A (en) | REFLOW SOLDERING METHOD EMPLOYING Pb-FREE SOLDER ALLOY, REFLOW SOLDERING METHOD, MIXED MOUNTING METHOD AND MIXED MOUNTED STRUCTURE | |
JP4211828B2 (en) | Mounting structure | |
JP3400408B2 (en) | Flip chip mounting method | |
JP2004165637A (en) | Semiconductor device | |
JP2009283628A (en) | Method for mounting semiconductor element | |
JP2006114571A (en) | Semiconductor device and electronic apparatus provided therewith | |
JP2003332731A (en) | ARTICLE SOLDERED WITH Pb-FREE SOLDER | |
JP2007335767A (en) | Component connecting terminal for semiconductor power module | |
JP2000101014A (en) | Semiconductor device | |
JP2001358458A (en) | Electronic equipment having lead-free solder connection | |
JP6267427B2 (en) | Soldering method and mounting board | |
TW201923920A (en) | Mounting method of core column in which a bump electrode can be formed without making a core column tilted or collapsed when the bump electrode formed by the core column is carried on an electrode solder pad | |
JP3392778B2 (en) | Method for forming lead-free joining member and circuit board | |
JP2008218483A (en) | Semiconductor device and its manufacturing method | |
JP2004349413A (en) | Surface mounting clamp |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060710 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |