JP2006100299A - Semiconductor device manufacturing method and manufacturing system - Google Patents

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JP2006100299A JP2004280834A JP2004280834A JP2006100299A JP 2006100299 A JP2006100299 A JP 2006100299A JP 2004280834 A JP2004280834 A JP 2004280834A JP 2004280834 A JP2004280834 A JP 2004280834A JP 2006100299 A JP2006100299 A JP 2006100299A
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Natsuyo Morioka
なつよ 森岡
Toshiharu Miwa
俊晴 三輪
Akihiko Konno
秋彦 紺野
Hidenori Sato
英紀 佐藤
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Hitachi Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that shavings occurring in a field layer during CMP process of an embedded dielectric in an element separation process using an STI method cause the occurrence of the leak current and the thinner line of a gate electrode mask, and thereby cause a decrease in yield and reliability. <P>SOLUTION: Paying attention to that the variations in the thickness of a stopper film on an element region after the CMP process depend on a height difference between a first stopper film formed on the element region and a second stopper film formed on the element separation region, the thickness of a film embedding a groove that satisfies a target value of the height difference is calculated from the depth of an etching groove, and deposition is implemented. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、平滑なトレンチ溝埋め込み面を得る半導体デバイスの製造方法およびそのシ
ステムに関するものである。
The present invention relates to a semiconductor device manufacturing method and system for obtaining a smooth trench groove buried surface.

半導体デバイスはムーアの法則に従い、およそ3年で4倍の高速化・高集積化を果たし
ている。これまでのLSIデバイスの高性能化・高集積化はMOSトランジスタの微細化
によって確保されてきた。近年配線による電気信号の遅延を打開するために、水平方向の
微細化を追求しつつ、垂直方向にも高集積化を図ろうとする流れがある。この多層配線を
進めるプロセスにおいて、最も重要となってくるのは、微細化に伴いリソグラフィの焦点
深度が浅くなることに対応した、平坦化処理の実施である。
According to Moore's Law, semiconductor devices have achieved four times higher speed and higher integration in about three years. Up to now, high performance and high integration of LSI devices have been ensured by miniaturization of MOS transistors. In recent years, in order to overcome the delay of electrical signals due to wiring, there is a trend toward high integration in the vertical direction while pursuing miniaturization in the horizontal direction. In the process of advancing the multilayer wiring, the most important thing is the implementation of a planarization process corresponding to the reduction in the depth of focus of lithography accompanying the miniaturization.

半導体デバイス製造において、トレンチ溝を形成し、埋め込み膜を平坦化する技術は素
子分離技術、ダマシン線形成技術、など随所に用いられている。素子分離は、シリコン基
板上に形成されるトランジスタを電気的に分離するための技術である。
In semiconductor device manufacturing, a technique for forming a trench groove and planarizing a buried film is used everywhere, such as an element isolation technique and a damascene line forming technique. Element isolation is a technique for electrically isolating transistors formed on a silicon substrate.

図1にトレンチ素子分離製造方法を示す。まず、シリコン半導体基板101上に、パッ
ド酸化膜102および研磨ストッパー膜として窒化シリコン膜103を堆積させる。次に
、フォトレジスト膜を塗布し、フォトリソグラフィにより素子領域のみにフォトレジスト
パターン104を形成する。このときの状態を図1(a)に示す。そして、フォトレジス
トパターンをマスクとして窒化シリコン膜103およびパッド酸化膜102をパターニン
グする。このときのエッチング時間は、発光モニタを用いた終点検出法にて決定される。
発光モニタを用いた終点検出では、窒化シリコン膜や酸化膜をエッチングしている時の発
光スペクトルと、エッチングが進みシリコン半導体基板表面が析出した際の発光スペクト
ルの差を検出している。
FIG. 1 shows a trench element isolation manufacturing method. First, a silicon nitride film 103 is deposited on the silicon semiconductor substrate 101 as a pad oxide film 102 and a polishing stopper film. Next, a photoresist film is applied, and a photoresist pattern 104 is formed only in the element region by photolithography. The state at this time is shown in FIG. Then, the silicon nitride film 103 and the pad oxide film 102 are patterned using the photoresist pattern as a mask. The etching time at this time is determined by an end point detection method using a light emission monitor.
In the end point detection using the light emission monitor, a difference between the emission spectrum when the silicon nitride film or the oxide film is etched and the emission spectrum when the etching progresses and the silicon semiconductor substrate surface is deposited is detected.

次に、フォトレジストパターンを除去し、窒化シリコン膜103をマスクとしてシリコ
ン半導体基板101に異方性エッチングを行い、トレンチ溝を形成する。このときの状態
を図1(b)に示す。素子分離技術において、窒化シリコン膜103をマスクとして、シ
リコン半導体基板101にトレンチを形成する工程をトレンチエッチングと呼ぶ。シリコ
ン半導体基板のトレンチエッチングでは、同一の膜をエッチングしているため、発光モニ
タによる終点検出法では深さの変化を検知することができず、エッチング時間は予め指定
された値を使用する。
Next, the photoresist pattern is removed, and the silicon semiconductor substrate 101 is anisotropically etched using the silicon nitride film 103 as a mask to form a trench groove. The state at this time is shown in FIG. In the element isolation technique, a process of forming a trench in the silicon semiconductor substrate 101 using the silicon nitride film 103 as a mask is referred to as trench etching. In trench etching of a silicon semiconductor substrate, since the same film is etched, a change in depth cannot be detected by the end point detection method using a light emission monitor, and a predetermined value is used as the etching time.

次に、酸化膜105をCVD(Chemical Vapor Deposition:化学的気相成膜法)によ
り堆積しトレンチを埋め込む。このときの状態を図1(c)に示す。そして、CMP(Ch
emical Mechanical Polishing:化学的機械的研磨)により平坦化を行い、窒化シリコン
膜103が所望の膜厚になるまで研磨する。その際、窒化シリコン膜103はCMPのス
トッパーとして用いられる。このときの状態を図1(d)に示す。以上の処理により、シ
リコン半導体基板の素子領域を埋め込み絶縁膜により電気的に分離することができる。
Next, an oxide film 105 is deposited by CVD (Chemical Vapor Deposition) to fill the trench. The state at this time is shown in FIG. And CMP (Ch
The planarization is performed by emical mechanical polishing (polishing) until the silicon nitride film 103 has a desired thickness. At that time, the silicon nitride film 103 is used as a CMP stopper. The state at this time is shown in FIG. Through the above processing, the element region of the silicon semiconductor substrate can be electrically isolated by the buried insulating film.

近年のトレンチ溝を用いた素子分離方法(STI: Shallow Trench Isolation)は、シリコ
ン溝を形成して絶縁膜を埋め込むために、従来広く使われてきたシリコン開口部を選択的
に酸化して分離膜を形成するLOCOS(Local Oxidation of Silicon)構造に比べ、分離幅を
狭く出来るというメリットがある。多層配線を行うにあたり、素子分離面は基準面ともい
える最下層であるため、凹凸の僅少化が必要であるが、広域な開口部においては、ディッ
シングといわれる削り込みが生じる。このためJohn M. Bond and Joseph P Ellul : J.El
ectronchem.Soc.,Vol.143,No.1,3718(1996)に示されたように、広域な開口部に埋め込み
酸化膜よりもCMP研磨速度が遅い膜を上乗せする方法が考えられている(図2(a))。
素子部に形成された第1のストッパ膜と素子分離部に形成された第2のストッパ膜201
により、埋め込み酸化膜を保護し、CMP実施後に平滑な面を得ることが可能である(図
2(b))。
In recent years, shallow trench isolation (STI) using a trench trench is a method of selectively oxidizing a silicon opening that has been widely used in the past in order to form a silicon trench and embed an insulating film. Compared to the LOCOS (Local Oxidation of Silicon) structure that forms the structure, there is an advantage that the separation width can be narrowed. When performing multi-layer wiring, the element isolation surface is the lowest layer that can also be referred to as a reference surface. Therefore, it is necessary to reduce unevenness. However, in a wide-area opening, cutting called dishing occurs. For this reason John M. Bond and Joseph P Ellul: J. El
As shown in ectronchem.Soc., Vol.143, No.1, 3718 (1996), a method of adding a film having a slower CMP polishing rate than a buried oxide film to a wide opening is considered ( FIG. 2 (a)).
First stopper film formed in the element portion and second stopper film 201 formed in the element isolation portion
Thus, it is possible to protect the buried oxide film and obtain a smooth surface after the CMP (FIG. 2B).

ダマシンは多層配線を形成するための埋め込みパターン形成方法である。   Damascene is a buried pattern forming method for forming multilayer wiring.

John M. Bond and Joseph P Ellul :J.Electronchem. Soc., Vol.143,No.1,3718(1996)John M. Bond and Joseph P Ellul: J. Electronchem. Soc., Vol. 143, No. 1, 3718 (1996)

エッチング装置は装置状態がエッチング結果に大きな影響を及ぼすために、装置の経時
変動の影響で、ロット内・ロット間でエッチング結果がばらつく。そのため、エッチング
で形成された溝に常に同じ膜厚を成膜した場合、第1のCMPストッパ膜と溝部に埋め込
まれた絶縁膜との相対関係が一定にならず、結果として第1のCMPストッパ膜と第2の
CMPストッパ膜との溝部における標高差202にばらつきが生じる。
In the etching apparatus, since the apparatus state greatly affects the etching result, the etching result varies between lots and between lots due to the influence of fluctuation of the apparatus over time. Therefore, when the same film thickness is always formed in the groove formed by etching, the relative relationship between the first CMP stopper film and the insulating film embedded in the groove is not constant, and as a result, the first CMP stopper Variation occurs in the altitude difference 202 in the groove between the film and the second CMP stopper film.

一方CMPの研磨時間は第1のストッパ膜の膜厚と埋め込み絶縁膜の膜厚とから、第1
のストッパ膜の残膜厚が一定となるような条件を算出して決定されている。ところが第1
のストッパ膜の残膜量は、第1のストッパ膜と第2のストッパ膜との標高差に依存し、標
高差が高い、すなわち、第1のストッパ膜の研磨に至るまでの時間が長いほど、残膜厚が
厚くなる傾向にある。逆に標高差が小さいと残膜量は少ない。またこの傾向は被研磨ウエ
ハのパターン密度によって異なり、第1のストッパ膜の残膜量が目標値となるための適正
な標高差はパターン密度によって違う値となる。
On the other hand, the polishing time of CMP is calculated based on the thickness of the first stopper film and the thickness of the buried insulating film.
It is determined by calculating a condition that the remaining film thickness of the stopper film is constant. But first
The remaining amount of the stopper film depends on the difference in elevation between the first stopper film and the second stopper film, and the difference in elevation is higher, that is, the longer the time until the first stopper film is polished. The residual film thickness tends to increase. Conversely, if the elevation difference is small, the amount of remaining film is small. Further, this tendency varies depending on the pattern density of the wafer to be polished, and an appropriate altitude difference for the remaining film amount of the first stopper film to be a target value varies depending on the pattern density.

第1のストッパ膜の残膜厚は、素子領域のシリコン表面と素子分離領域の埋め込み酸化
膜表面の差に相当するので、残膜厚が極端に薄くなった場合、素子分離領域が形成されず
リーク電流発生の原因となる。そこで、本発明では、第1のストッパ膜の残膜ばらつきを
低減するために、適正な標高差を実現する半導体デバイスの製造方法およびその製造シス
テムを提供するものである。
Since the remaining film thickness of the first stopper film corresponds to the difference between the silicon surface of the element region and the buried oxide film surface of the element isolation region, the element isolation region is not formed when the remaining film thickness becomes extremely thin. Causes leakage current. Therefore, the present invention provides a semiconductor device manufacturing method and a manufacturing system thereof for realizing an appropriate altitude difference in order to reduce the remaining film variation of the first stopper film.

本発明は、エッチング溝深さと、第1のストッパ膜と第2のストッパ膜との標高差目標
値と、第2のストッパ膜厚の製造仕様および、溝内酸化膜厚とから、目標埋め込み量を算
出するステップと、埋め込み量と成膜量との関係式を用いて目標成膜量を算出するステッ
プと、成膜装置のQC結果を用いて目標成膜量を達成する成膜時間とを算出するステップ
からなる。
The present invention provides a target burying amount based on an etching groove depth, an elevation difference target value between the first stopper film and the second stopper film, a manufacturing specification of the second stopper film thickness, and an oxide film thickness in the groove. A step of calculating a target film formation amount using a relational expression between an embedding amount and a film formation amount, and a film formation time for achieving the target film formation amount using a QC result of the film formation apparatus. It consists of steps to calculate.

発明によれば、溝深さ実績値に応じて成膜膜厚を調整するために、溝深さによらず常に
第1のストッパ膜と第2のストッパ膜との標高差が一定に保たれ、標高差が原因となるC
MP後の第1のストッパ膜の残膜厚ばらつきを抑制することが可能である。これによって
素子領域のSi表面より素子分離領域の絶縁膜表面を、第1のストッパ膜の残膜量分常に
高く形成することが可能となり、素子間の絶縁分離を確実としてリーク電流の発生を抑制
する。
According to the invention, since the film thickness is adjusted according to the actual groove depth value, the altitude difference between the first stopper film and the second stopper film is always kept constant regardless of the groove depth. , C caused by elevation difference
It is possible to suppress the remaining film thickness variation of the first stopper film after MP. As a result, the insulating film surface in the element isolation region can always be formed higher than the Si surface in the element region by the amount of the remaining film of the first stopper film. To do.

また、第2のストッパ膜を素子分離領域上の適正な高さに配置することで、広範な素子
分離領域におけるディッシングが抑制され、素子領域を横断して形成されるゲート電極の
エッチングマスク細線化が抑制されるため、素子特性を決定するゲート電極幅を均一にし
て素子の信頼性を向上することが可能である。
In addition, by arranging the second stopper film at an appropriate height above the element isolation region, dishing in a wide range of element isolation regions is suppressed, and the etching mask thinning of the gate electrode formed across the element regions is reduced. Therefore, it is possible to improve the reliability of the device by making the gate electrode width that determines the device characteristics uniform.

また第1のCMPストッパ膜と第2のCMPストッパ膜との標高差にばらつきがある場
合には、ロット毎に研磨条件出しが必要であり、場合によっては条件出しに用いたロット
1枚目のウエハをスクラップとせざるを得ない場合があったが、標高差一定とすることで
条件出しが不必要となるために、条件出しの工数をなくすとともに、スクラップウエハの
軽減が可能である。
In addition, when there is a variation in elevation difference between the first CMP stopper film and the second CMP stopper film, it is necessary to determine the polishing conditions for each lot. In some cases, the first lot used for the condition determination is required. In some cases, the wafer must be scrapped. However, by making the altitude difference constant, it is not necessary to set the condition. Therefore, it is possible to eliminate the number of steps for setting the condition and reduce the scrap wafer.

溝深さの測定には、接触式のプロファイラーや、非接触式のScatterometryなどが用い
られる。図3はScatterometryの測定原理を示すものである。Scatterometryには、測定対
象パターンに光を一定の角度で入射し、反射光の波長毎の光強度を測定する方式(図3(
a))と、測定対象となる繰り返しパターンへの入射角度を変え、入射光角度に対する反
射光の光強度を測定する方式(図3(b))などがある。例えば、図3(a)の繰り返し
パターンの反射光のスペクトルを測定する方式では、図4に示すようコンピュータ内にお
いて、幅、テーパ角、深さが異なる複数のプロファイルを作成し、各プロファイルにおけ
る波長毎の光強度特性(Signature)を波動光学シミュレーションにて計算しライブラリ
を作成する。そして、実際のSignatureとライブラリ内のSignatureとのマッチングにより
、実際のSignatureとの一致度が高いSignatureを抽出し、測定対象パターンの幅、テーパ
角、深さを算出している。Scatterometryの導入により、ウエハ表面を汚したり、ウエハ
自体を破損したりすることなく、溝深さの測定がインラインで可能である。
For the measurement of the groove depth, a contact type profiler or a non-contact type Scatterometry is used. FIG. 3 shows the measurement principle of Scatterometry. In Scatterometry, light is incident on a measurement target pattern at a certain angle, and the light intensity for each wavelength of reflected light is measured (FIG. 3 (
a)) and a method of changing the incident angle to the repetitive pattern to be measured and measuring the light intensity of the reflected light with respect to the incident light angle (FIG. 3B). For example, in the method of measuring the reflected light spectrum of the repetitive pattern in FIG. 3A, a plurality of profiles having different widths, taper angles, and depths are created in the computer as shown in FIG. Each light intensity characteristic (Signature) is calculated by wave optics simulation to create a library. Then, by matching the actual signature with the signature in the library, the signature having a high degree of coincidence with the actual signature is extracted, and the width, taper angle, and depth of the measurement target pattern are calculated. With the introduction of scatterometry, the groove depth can be measured in-line without contaminating the wafer surface or damaging the wafer itself.

(実施例1)
図5に第1のストッパ膜と第2のストッパ膜との標高差を一定に制御する、エッチング
工程と成膜工程との工程連携制御処理の情報の流れを示す。図12に研磨開始時の断面形
状を示す。まずエッチング後の溝深さ1201をScatterometryで計測し、その結果をエ
ッチング結果データベース508に蓄える。図5ではScatterometryをOptical Critical
Dimension(光計測装置)の略号であるOCD503で記す。成膜装置504で溝埋め込み酸
化膜を成膜する際に、まず目標埋め込み量1202を算出する(成膜時間算出処理512
(1))。目標埋め込み量1202は標高差目標値202を達成する埋め込み量であり(
1)式で算出される。
Example 1
FIG. 5 shows the information flow of the process cooperation control process between the etching process and the film forming process for controlling the difference in elevation between the first stopper film and the second stopper film to be constant. FIG. 12 shows a cross-sectional shape at the start of polishing. First, the groove depth 1201 after etching is measured by Scatterometry, and the result is stored in the etching result database 508. In Figure 5, Scatterometry is set to Optical Critical
It is written as OCD503, which is an abbreviation for Dimension (optical measuring device). When forming the groove filling oxide film by the film forming apparatus 504, first, the target filling amount 1202 is calculated (deposition time calculation processing 512).
(1)). The target embedding amount 1202 is an embedding amount that achieves the altitude difference target value 202 (
1) Calculated by the equation.

目標埋め込み量=(溝深さ+溝内酸化膜厚/2)
−(溝内酸化膜厚+第2のストッパ膜厚+標高差目標値)・・・(1)
ここで溝内酸化膜厚1203は埋め込み絶縁膜を形成する前に、シリコン溝表面と埋め
込み絶縁膜との接着性を高めるためにシリコン溝自身を酸化して形成する酸化膜の厚みに
相当し、製造仕様で定められた溝内酸化膜厚1203の半分の厚みのシリコンを消費して
、形成される。このためにエッチング後の溝深さに溝内酸化膜厚の半分の値1204を足
した深さに、溝内酸化膜1203と埋め込み酸化膜1202と第2のストッパ膜1205
を順次形成することで、目標標高差202を達成する。ここで標高差目標値202と第2
のストッパ膜厚1205と溝内酸化膜厚1202は製造仕様データベース509により蓄
えられた値を用いる。
Target embedding amount = (groove depth + groove oxide thickness / 2)
-(Groove oxide film thickness + second stopper film thickness + elevation difference target value) (1)
Here, the oxide thickness 1203 in the trench corresponds to the thickness of the oxide film formed by oxidizing the silicon trench itself in order to improve the adhesion between the surface of the silicon trench and the buried insulating film before forming the buried insulating film, It is formed by consuming silicon that is half the thickness of the oxide film thickness 1203 in the groove defined in the manufacturing specification. For this purpose, the in-groove oxide film 1203, the buried oxide film 1202, and the second stopper film 1205 are added to a depth obtained by adding a value 1204 that is half of the in-groove oxide film thickness to the groove depth after etching.
Are sequentially formed to achieve the target altitude difference 202. Here, the altitude difference target value 202 and the second
The values stored in the manufacturing specification database 509 are used as the stopper film thickness 1205 and the in-groove oxide film thickness 1202.

埋め込み膜厚はCMPを実施する際に溝に埋め込まれているべき酸化膜厚を示したもの
であるが、実際に成膜装置で成膜する酸化膜厚がそのまま埋め込み膜厚になるわけではな
く、成膜後からCMP前までに経る、アニール、洗浄、ナイトライド膜成膜などの工程の
影響を受ける。これらの成膜量と埋め込み量との関係を予め埋め込み特性511として蓄
えておき、この関係式を用いて目標成膜量を算出する(成膜時間算出処理512(2))
。関係式は例えば
成膜量=a1×埋め込み量+b1・・・(2)
のような形式で表され、係数および切片は実験的に求められた値である。
The buried film thickness indicates the oxide film thickness that should be buried in the groove when CMP is performed, but the oxide film thickness actually formed by the film deposition apparatus does not directly become the buried film thickness. The film is affected by processes such as annealing, cleaning, and nitride film formation that are performed after film formation and before CMP. The relationship between the film formation amount and the embedment amount is stored in advance as the embedment characteristic 511, and the target film formation amount is calculated using this relational expression (deposition time calculation process 512 (2)).
. The relational expression is, for example, film formation amount = a1 × embedding amount + b1 (2)
The coefficient and the intercept are values obtained experimentally.

次に目標成膜量を達成する成膜時間を算出する(成膜時間算出処理512(3))。成
膜時間は次式のように表される。
Next, a film formation time for achieving the target film formation amount is calculated (film formation time calculation process 512 (3)). The film formation time is expressed by the following equation.

成膜時間=目標成膜量/成膜速度・・・(3)
ここで成膜速度は装置状態によって変化するので、ここでは成膜速度を示す値として装
置QCの結果を用いた。装置QCの値はQCが実施されるたびに取得され、装置QC結果データベ
ース510に蓄えられている。
Deposition time = target deposition amount / deposition rate (3)
Here, since the film formation speed varies depending on the state of the apparatus, the result of the apparatus QC is used here as a value indicating the film formation speed. The value of the device QC is acquired every time QC is performed and stored in the device QC result database 510.

図6にエッチング溝深さに基づいて算出された目標成膜量の推移を示す。解析対象とし
た期間中に、2度極端にエッチング溝深さが浅かったロットがあり、このロットについて
は成膜膜厚を極端に薄くする必要が生じた。
FIG. 6 shows the transition of the target film formation amount calculated based on the etching groove depth. During the period to be analyzed, there was a lot whose etching groove depth was extremely shallow twice, and it was necessary to make the film thickness extremely thin for this lot.

図7に標高差制御結果を示す。*で示したプロットは、溝深さと成膜量とに標高差を一
定にするという関係を持たせない、従来の成膜量における標高差の推移である。一方、枡
形で示したプロットは、図6に示した目標成膜量をQCデータを用いて成膜時間に換算した
場合に形成される標高差を示す。黒い菱形で示したプロットは、(3)式に示した成膜速
度を過去3ロットの成膜速度実績値の平均値で予測して、成膜時間に換算した場合の制御
結果である。予測値を利用した成膜時間設定により、ばらつきσがおよそ1/10に低減
する。
FIG. 7 shows the result of the altitude difference control. The plot indicated by * is the transition of the elevation difference in the conventional film formation amount without giving the relationship that the altitude difference is constant between the groove depth and the film formation amount. On the other hand, the plot indicated by the saddle shape indicates an altitude difference formed when the target film formation amount shown in FIG. 6 is converted into a film formation time using QC data. The plots indicated by the black diamonds are the control results when the film formation speed shown in the equation (3) is predicted by the average value of the film formation speed actual values of the past three lots and converted into the film formation time. By setting the film formation time using the predicted value, the variation σ is reduced to about 1/10.

図8に目標標高差を決定するのに用いた標高差とCMP残膜ずれ量との関係801を示
す。CMP残膜ずれ量とは、CMP残膜厚の目標値からのずれ量を示す。CMP残膜ずれ
量は標高差依存性を示し、CMP残膜ずれ量が0になる標高差が標高差目標値802であ
る。標高差のばらつきが1/10になることにより、CMP残膜ずれ量も1/10となり
、残膜ばらつきが大幅に改善される。
FIG. 8 shows a relationship 801 between the elevation difference used to determine the target elevation difference and the CMP residual film deviation amount. The CMP residual film deviation amount indicates the deviation amount from the target value of the CMP residual film thickness. The CMP residual film deviation amount shows elevation difference dependency, and the elevation difference at which the CMP residual film deviation amount becomes 0 is the elevation difference target value 802. When the variation in altitude difference is 1/10, the CMP residual film deviation amount is also reduced to 1/10, and the residual film variation is greatly improved.

(実施例2)
図9に素子分離領域密度の異なる品種のCMP残膜ずれ量と標高差との関係を示す。素
子分離領域密度が小さい場合、素子分離部の面積が小さくなって、第2のCMPストッパ
膜の表面積が小さくなる。このため第2のCMPストッパ膜の研磨速度が、素子分離領域
密度の大きなものに比べて速くなるために、同じ標高差のウエハで比較すると、密度の小
さなウエハの方が第1のストッパ膜の研磨に入る時間が早く、CMP残膜が薄くなる傾向
にある。このようなメカニズムにより、CMP残膜ずれ量が0となる標高差目標値は素子
分離領域密度によって異なり、密度の小さい品種で標高差目標値902が大きくなる。
(Example 2)
FIG. 9 shows the relationship between the CMP residual film shift amount and the altitude difference of the products having different element isolation region densities. When the element isolation region density is small, the area of the element isolation portion is reduced, and the surface area of the second CMP stopper film is reduced. For this reason, the polishing speed of the second CMP stopper film is higher than that of the element having a high element isolation region density. Therefore, when compared with a wafer having the same elevation difference, the wafer with a lower density has a lower density than that of the first stopper film. The time to start polishing is early, and the CMP remaining film tends to become thin. By such a mechanism, the altitude difference target value at which the CMP residual film deviation amount becomes zero differs depending on the element isolation region density, and the altitude difference target value 902 becomes large in a product having a low density.

着工ウエハの素子分離領域密度毎に目標標高差を適切に設定することができる構成とす
ることで、密度の低い品種に対しても、CMP残膜ばらつきを1/10にすることが可能
である。
By adopting a configuration in which the target altitude difference can be appropriately set for each element isolation region density of the starting wafer, it is possible to reduce the CMP residual film variation to 1/10 even for a low-density product type. .

(実施例3)
図10は本発明の第3の実施形態の全体構成を示すブロック図である。同図において、
成膜装置群1001は少なくても1台以上の成膜装置502から構成されている。なお、
成膜装置502は複数のチャンバから構成され、各チャンバにおいて、成膜処理を行うこ
とができる。成膜装置群1001は、入出力インターフェイス1005、成膜時間算出処
理部512および、データベース部1004から構成されるデータ演算ステーション10
03に入出力インターフェース1005を介して接続されている。また、成膜装置群10
01は、半導体デバイス製造ライン全体の製造情報や進度情報を管理する製造管理システ
ム1006に接続されている。なお、成膜処理を行う際の処理対象ウェハの品種、工程、
成膜装置およびそのチャンバの名称、ロット番号・ウェハ番号について、例えば、ウェハ
に形成されている識別子を読み取ることによって入力し、製造管理システム1006から
ネットワークを介してデータ演算ステーション1003に送信することが可能である。
(Example 3)
FIG. 10 is a block diagram showing the overall configuration of the third embodiment of the present invention. In the figure,
The film forming apparatus group 1001 includes at least one film forming apparatus 502. In addition,
The film formation apparatus 502 includes a plurality of chambers, and a film formation process can be performed in each chamber. The film forming apparatus group 1001 includes a data operation station 10 including an input / output interface 1005, a film forming time calculation processing unit 512, and a database unit 1004.
03 through an input / output interface 1005. Further, the film forming apparatus group 10
01 is connected to a manufacturing management system 1006 that manages manufacturing information and progress information of the entire semiconductor device manufacturing line. In addition, the type, process,
For example, the film forming apparatus and its chamber name, lot number / wafer number may be input by reading an identifier formed on the wafer and transmitted from the manufacturing management system 1006 to the data operation station 1003 via the network. Is possible.

測定装置群1002は少なくても1台以上の測定装置505から構成されており、デー
タ演算ステーション1003および製造管理システム1006に接続されている。データ
演算ステーション1003内のデータベース部1004は、半導体デバイスの品種名、工
程名、ロット・ウェハ番号、エッチング装置・チャンバ名および、溝深さ測定日時、溝深
さ測定結果が蓄積されるエッチング結果データベース508および、半導体デバイスの品
種、工程、素子分離領域密度、素子分離領域密度に対応した半導体デバイスの規格(例え
ば、標高差目標値、第2のストッパ膜厚、溝内酸化膜厚など)が蓄積される製造仕様デー
タベース509、成膜装置名・チャンバ名、QC結果計測日時、成膜時間、膜厚平均値が
蓄積される装置QC結果データベース510、半導体デバイスの品種名、工程名、成膜装
置・チャンバ名、成膜量と埋め込み量との関係式(例えば、係数や切片)が蓄積される埋
め込み特性データベース511から構成される。
The measurement device group 1002 includes at least one measurement device 505 and is connected to the data operation station 1003 and the manufacturing management system 1006. The database unit 1004 in the data operation station 1003 is an etching result database in which semiconductor device type name, process name, lot / wafer number, etching apparatus / chamber name, groove depth measurement date and time, and groove depth measurement result are accumulated. 508 and semiconductor device type, process, element isolation region density, semiconductor device standard corresponding to element isolation region density (for example, altitude difference target value, second stopper film thickness, oxide thickness in trench) Manufacturing specification database 509, film forming apparatus name / chamber name, QC result measurement date / time, film forming time, film thickness average value accumulating apparatus QC result database 510, semiconductor device type name, process name, film forming apparatus・ Embedding characteristics database in which relational expressions (for example, coefficients and intercepts) between chamber name, deposition amount and embedding amount are accumulated. Consisting of 511.

エッチング処理後に測定装置群1002において溝深さの測定処理を行った際に、半導
体デバイスの品種名、工程名、エッチング装置・チャンバ名および、ロット・ウェハ番号
、測定日時、溝深さ測定データが入出力インターフェイス1005を介して、データベー
ス部1004のエッチング結果データベース508に登録される。その後、成膜時間算出
処理部512からのデータ問い合わせに対して、該当データを検索し該当データを成膜時
間算出処理部512に送信する。成膜時間算出処理部512は、データベース部1004
から取得したデータに基づいて、成膜時間の設定値を算出し、演算結果を入出力インター
フェイス1005を介して成膜装置群1001内の該当成膜装置に送信する。また、この
際、演算結果だけでなく、成膜処理の開始命令も該当成膜装置に送信し、該当成膜装置で
は指示された成膜時間に従い成膜処理を実施する。
When the groove depth measurement process is performed in the measuring apparatus group 1002 after the etching process, the semiconductor device type name, process name, etching apparatus / chamber name, lot / wafer number, measurement date / time, and groove depth measurement data are displayed. The data is registered in the etching result database 508 of the database unit 1004 via the input / output interface 1005. Thereafter, in response to a data inquiry from the film formation time calculation processing unit 512, the corresponding data is searched and the corresponding data is transmitted to the film formation time calculation processing unit 512. The film formation time calculation processing unit 512 includes a database unit 1004.
Based on the data acquired from the above, a set value of the film formation time is calculated, and the calculation result is transmitted to the film formation apparatus in the film formation apparatus group 1001 via the input / output interface 1005. At this time, not only the calculation result but also a film forming process start command is transmitted to the corresponding film forming apparatus, and the film forming apparatus performs the film forming process according to the instructed film forming time.

製造管理システム1006は、半導体デバイスの製造における各工程における製造実績
(着工開始日時、着工終了日時、ロット・ウェハ番号名、製造装置の名称)の蓄積および
、製造フローの管理ならび、次工程の製造指示等を行っている。
The manufacturing management system 1006 accumulates manufacturing results (starting start date / time, starting end date / time, lot / wafer number name, manufacturing device name) in each process in manufacturing semiconductor devices, manages the manufacturing flow, and manufactures the next process. I give instructions.

図11は成膜時間算出処理部512のフローチャートである。ステップ1101におい
て、着工ウエハの品種、工程、ロット名、ウエハ番号、成膜装置、チャンバ情報、着工日
時を取得する。これらの情報は、ウエハに記載された識別子を元に、半導体デバイス製造
ライン全体の情報を管理する製造管理システム1006から取得できる。ステップ110
2において、成膜処理を行うウェハの溝深さ情報を、工程、ロット名、ウエハ番号を検索
キーとしてエッチング結果データベースより取得する。ステップ1103において、前記
ステップ1101で取得した品種に該当する標高差目標値、第2のCMPストッパ膜厚、
溝内酸化膜厚を製造仕様データベース62から取得する。ステップ1104において、溝
深さ、標高差目標値、第2のCMPストッパ膜厚、溝内酸化膜厚から必要埋め込み量を算
出する。ステップ1105において、品種名を検索キーに、埋め込み量と成膜量との関係
式を取得する。埋め込み量と成膜量の関係式は事前に評価実験を行い、データベース部に
その関係式を登録しておく必要がある。ステップ1106でこの関係式を用い、必要成膜
量を算出する。ステップ1107で成膜装置名と計測日時を検索キーに成膜時間と膜厚平
均値を装置QC結果データベースより取得し成膜レートを算出する。ステップ1108で
必要成膜量を実現する成膜時間を成膜レートを用いて算出する。ステップ1109でこれ
を成膜装置に設定し、ステップ1110で成膜を実施し、処理を終了する。
FIG. 11 is a flowchart of the film formation time calculation processing unit 512. In step 1101, the type, process, lot name, wafer number, film forming apparatus, chamber information, and start date / time of the start wafer are acquired. These pieces of information can be acquired from the manufacturing management system 1006 that manages the information of the entire semiconductor device manufacturing line based on the identifier written on the wafer. Step 110
In step 2, the groove depth information of the wafer to be formed is acquired from the etching result database using the process, lot name, and wafer number as search keys. In step 1103, an altitude difference target value corresponding to the product type acquired in step 1101, a second CMP stopper film thickness,
The in-groove oxide film thickness is obtained from the manufacturing specification database 62. In step 1104, the required filling amount is calculated from the groove depth, the altitude difference target value, the second CMP stopper film thickness, and the in-groove oxide film thickness. In step 1105, a relational expression between the embedment amount and the film formation amount is acquired using the product name as a search key. The relational expression between the embedment amount and the film formation amount needs to be evaluated in advance and registered in the database unit. In step 1106, the required film formation amount is calculated using this relational expression. In step 1107, the film formation time and the film thickness average value are acquired from the apparatus QC result database using the film formation apparatus name and measurement date and time as search keys, and the film formation rate is calculated. In step 1108, the film formation time for realizing the required film formation amount is calculated using the film formation rate. In step 1109, this is set in the film forming apparatus. In step 1110, film formation is performed, and the process ends.

なお本実施例に述べたシステムではデータ演算ステーション1004を製造管理システ
ム1006と別の構成としたが、データベース部1004および、成膜時間算出処理部5
12から構成されるデータ演算ステーション1003が製造管理システム1006内に組
み込まれている場合や、データベース部1004および、成膜時間算出処理部512から
構成されるデータ演算ステーション1003が各成膜装置502内に組み込まれている構
成であっても、構わない。
In the system described in this embodiment, the data calculation station 1004 is configured separately from the manufacturing management system 1006. However, the database unit 1004 and the film formation time calculation processing unit 5 are not described.
12 is incorporated in the manufacturing management system 1006, or a data operation station 1003 including a database unit 1004 and a film formation time calculation processing unit 512 is provided in each film formation apparatus 502. Even if it is the structure built in.

半導体デバイス製造における素子分離方法を示す工程断面図である。It is process sectional drawing which shows the element isolation method in semiconductor device manufacture. 素子分離方法において、CMPストッパ膜を2層とした工程断面図である。FIG. 11 is a process cross-sectional view in which two CMP stopper films are formed in the element isolation method. Scatterometryの信号検出方法を示す図である。It is a figure which shows the signal detection method of Scatterometry. Scatterometryの測定原理を示す図である。It is a figure which shows the measurement principle of Scatterometry. 実施例1において、工程連携制御処理の情報の流れを示す図である。In Example 1, it is a figure which shows the flow of the information of a process cooperation control process. 実施例1において、目標成膜量の推移を示す図である。In Example 1, it is a figure which shows transition of the target film-forming amount. 実施例1において、工程連携制御結果を示す図である。In Example 1, it is a figure which shows a process cooperation control result. 実施例1において、工程連携制御による残膜ずれ量抑制効果を示す図である。In Example 1, it is a figure which shows the residual film deviation | shift amount suppression effect by process cooperation control. 実施例2において、工程連携制御による残膜ずれ量抑制効果を示す図である。In Example 2, it is a figure which shows the residual film shift | offset | difference amount suppression effect by process cooperation control. 実施例3において、工程連携制御システムの全体構成を示す図である。In Example 3, it is a figure which shows the whole structure of a process cooperation control system. 実施例3において、成膜時間処理部のフローチャートである。In Example 3, it is a flowchart of the film-forming time process part. 実施例1において、研磨開始時の断面構造および各膜厚を示す図である。In Example 1, it is a figure which shows the cross-section at the time of a grinding | polishing start, and each film thickness.

符号の説明Explanation of symbols

101…シリコン半導体基板、102…パッド酸化膜、103…窒化シリコン膜、10
4…フォトレジストパターン、105…酸化膜、201…第2のCMPストッパ膜、20
2…標高差、301…光源、302…検出器、303…測定対象、304…回折格子、4
01…プロファイル、402…ライブラリ、403…測定対象の光強度特性、404…測
定結果、501…加工ウエハ、502…エッチング装置、503…Scatterome
try、504…成膜装置、505…測定器、506…アニール装置、507…CMP装
置、508…エッチング結果データベース、509…製造仕様データベース、510…装
置QC結果データベース、511…埋め込み特性データベース、512…成膜時間算出処
理、801…CMP残膜ずれ量の標高差依存性、802…標高差目標値、901…CMP
残膜ずれ量の標高差依存性、902…標高差目標値、1001…成膜装置群、1002…
測定装置群、1003…データ演算ステーション、1004…データベース部、1005
…入出力インターフェース、1006…製造管理システム、1201…エッチング後の溝
深さ、1202…埋め込み絶縁膜厚、1203…溝内酸化膜厚、1204…溝内酸化時の
シリコン消費量、1205…第2のCMPストッパ膜厚。

DESCRIPTION OF SYMBOLS 101 ... Silicon semiconductor substrate, 102 ... Pad oxide film, 103 ... Silicon nitride film, 10
4 ... Photoresist pattern, 105 ... Oxide film, 201 ... Second CMP stopper film, 20
2 ... elevation difference 301 ... light source 302 ... detector 303 ... measurement object 304 ... diffraction grating 4
DESCRIPTION OF SYMBOLS 01 ... Profile, 402 ... Library, 403 ... Light intensity characteristic of measurement object, 404 ... Measurement result, 501 ... Processed wafer, 502 ... Etching apparatus, 503 ... Scatterome
try, 504 ... film forming apparatus, 505 ... measuring instrument, 506 ... annealing apparatus, 507 ... CMP apparatus, 508 ... etching result database, 509 ... manufacturing specification database, 510 ... apparatus QC result database, 511 ... embedding characteristic database, 512 ... Deposition time calculation processing, 801... Altitude difference dependency of CMP residual film deviation amount, 802... Altitude difference target value, 901.
Altitude difference dependency of residual film deviation amount, 902 ... Altitude difference target value, 1001 ... Film forming apparatus group, 1002 ...
Measuring device group, 1003... Data operation station, 1004.
... I / O interface, 1006 ... Manufacturing management system, 1201 ... Groove depth after etching, 1202 ... Embedded insulating film thickness, 1203 ... Oxide film thickness in groove, 1204 ... Silicon consumption during oxidation in groove, 1205 ... Second CMP stopper film thickness.

Claims (3)

溝埋め込み膜の平坦化研磨方法において、
凸部に形成される第1の研磨ストッパ膜と
凹部の溝埋め込み膜上に形成される第2の研磨ストッパ膜を有し、
該第1の研磨ストッパ膜と該第2の研磨ストッパ膜の凹部における標高差を一定の範囲
内に保つことを特徴とする溝埋め込み膜の平坦化研磨方法。
In the planarization polishing method of the groove filling film,
A first polishing stopper film formed on the convex portion and a second polishing stopper film formed on the groove filling film of the concave portion;
A planarization polishing method for a groove filling film, characterized in that an elevation difference between concave portions of the first polishing stopper film and the second polishing stopper film is kept within a certain range.
半導体基板の素子分離方法において、
素子領域に形成される第1の窒化ナイトライド膜と
素子分離領域の溝埋め込み絶縁膜上に形成される第2の窒化ナイトライド膜を有し、
該第1の窒化ナイトライド膜と該第2の窒化ナイトライド膜の素子分離領域における標
高差を一定の範囲に保つことを特徴とする半導体基板の素子分離方法。
In an element isolation method for a semiconductor substrate,
A first nitride nitride film formed in the element region and a second nitride nitride film formed on the trench-filling insulating film in the element isolation region;
An element isolation method for a semiconductor substrate, wherein an altitude difference in an element isolation region between the first nitride nitride film and the second nitride nitride film is maintained within a certain range.
基板に形成された溝深さに基づき、凸部に形成された第1の研磨ストッパ膜と、凹部溝
埋め込み膜上に形成された第2の研磨ストッパ膜との、凹部における標高差が、研磨開始
時に目標値となるように、目標溝埋め込み量を算出するステップと、
研磨開始時の溝埋め込み量と成膜量との関係を用いて、目標溝埋め込み量から目標成膜
量を算出するステップと、
成膜装置の成膜速度を用いて、目標成膜量を成膜時間に変換するステップとを有し、
該成膜時間を成膜装置に与えて成膜を実施することを特徴とする、エッチング結果と成
膜条件の工程連携制御システム。

Based on the depth of the groove formed on the substrate, the difference in elevation between the first polishing stopper film formed on the convex portion and the second polishing stopper film formed on the concave groove embedding film is determined by polishing. Calculating a target groove embedding amount so as to be a target value at the start,
Calculating the target film formation amount from the target groove embedding amount using the relationship between the groove embedding amount at the start of polishing and the film formation amount;
Using the film forming speed of the film forming apparatus to convert the target film forming amount into a film forming time,
A process cooperation control system for etching results and film forming conditions, wherein the film forming time is given to a film forming apparatus to perform film forming.

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