JP2006085293A - インタフェースブリッジ装置 - Google Patents
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Abstract
【課題】複数のデジタルインタフェースのポートを電気的に接続したままで、外部記憶装置へのアクセスを排他的に制御する。
【解決手段】カウンタ(19)は、IEEE1394規格に準拠したインタフェース(12)からのアクセス要求回数をカウントする。カウンタ(20)は、USB規格に準拠したインタフェース(13)からのアクセス要求回数をカウントする。優先順位決定回路(18)は、これらカウンタのカウント値に基づいて、これら二つのインタフェースについてアクセス優先順位を決定する。調停回路(14)は、優先順位決定回路(18)によって決定された優先順位に基づいて、優先する方のインタフェースから外部記憶装置に接続されたインタフェース(11)へのデータ転送を許可する。
【選択図】図1
【解決手段】カウンタ(19)は、IEEE1394規格に準拠したインタフェース(12)からのアクセス要求回数をカウントする。カウンタ(20)は、USB規格に準拠したインタフェース(13)からのアクセス要求回数をカウントする。優先順位決定回路(18)は、これらカウンタのカウント値に基づいて、これら二つのインタフェースについてアクセス優先順位を決定する。調停回路(14)は、優先順位決定回路(18)によって決定された優先順位に基づいて、優先する方のインタフェースから外部記憶装置に接続されたインタフェース(11)へのデータ転送を許可する。
【選択図】図1
Description
本発明は、インタフェースブリッジ装置に関し、特に、ある特定のインタフェースに対する複数の異なるインタフェースからのアクセス調停技術に属する。
今日、DVD(Digital Versatile Disc)装置などの光ディスクドライブやHDD(Hard Disc Drive)などの外部記憶装置には、IEEE(Institute of Electrical and Electronic Engineers)1394規格に準拠したインタフェースやUSB(Universal Serial Bus)規格に準拠したインタフェースなどの複数のデジタルインタフェースを有するものがある。このような外部記憶装置において、IEEE1394インタフェースからのデータ書き込み中にUSBインタフェースからの書き込みが発生した場合、IEEE1394インタフェースから外部記憶装置への書き込み途中の領域にUSBインタフェースからの書き込みデータが上書きされ、IEEE1394インタフェースからの書き込みデータが破壊される可能性がある。このようなデータ破壊を防ぐためには、一方の接続を解除するといったように、物理的にこれらのインタフェースを同時に使用できないようにし、複数の装置が同時にアクセスできないようにする必要がある。
従来、複数のパーソナルコンピュータ(以下、PCと称する)を使用して、このような複数のデジタルインタフェースを有するドライブに対して別々のデジタルインタフェース接続してアクセスする場合に、IEEE1394またはUSBで接続しているいずれかの一方のポートを電気的に接続できない状態にすることで、上記のデータ破壊を防止している(たとえば、特許文献1参照)。
特開2003−233579号公報(第3〜4頁、第1図)
しかし、インタフェースのポートを電気的に接続できなくすると、次にそのインタフェースを通じてデータアクセスを行おうとする場合に、比較的多くの時間を要してしまうという問題がある。この問題に鑑み、本発明は、複数のインタフェースについて、これらのポートを電気的に接続したままで外部記憶装置へのアクセスを排他的に制御することを課題とする。
上記課題を解決するために本発明が講じた手段は、第1のインタフェースおよびこれと通信可能な第2および第3のインタフェースを備えたインタフェースブリッジ装置として、第2および第3のインタフェースの動作状況に基づいて、第2および第3のインタフェースのそれぞれから第1のインタフェースへのアクセスの調停を行う調停回路を備えたものとする。
これによると、調停回路によって、第2および第3のインタフェースの動作状況に基づいて、第2および第3のインタフェースのそれぞれから第1のインタフェースへのアクセスの調停が行われる。すなわち、第2のおよび第3のインタフェースのポートを電気的に接続したままで、これらの動作状況を監視しながら、第1のインタフェースへのアクセス要求の調停が行われる。
好ましくは、上記のインタフェースブリッジ装置は、第2のインタフェースからのアクセス要求の回数をカウントする第1のカウンタと、第3のインタフェースからのアクセス要求の回数をカウントする第2のカウンタと、第1および第2のカウンタのカウント値に基づいて、第2および第3のインタフェースのアクセス優先順位を決定する優先順位決定回路とを備えているものとする。そして、調停回路は、優先順位決定回路の決定に基づいて上記の調停を行うものとする。
また、好ましくは、上記のインタフェースブリッジ装置は、第2および第3のインタフェースのそれぞれについて、コネクションの確定状況を検知する接続検知回路を備えているものとする。そして、調停回路は、接続検知回路の検知結果に基づいて上記の調停を行うものとする。
また、好ましくは、上記のインタフェースブリッジ装置は、第2および第3のインタフェースのそれぞれからのコマンドを格納するFIFO回路を備えているものとする。そして、調停回路は、FIFO回路に格納されたコマンドを第1のインタフェースに出力するものとする。
また、調停回路は、第2および第3のインタフェースのうち第1のインタフェースへのアクセスを許可しないものに対して、その旨を通知する信号を出力することが好ましい。
本発明によると、複数の異なるデジタルインタフェースのポートを電気的に接続した状態で一の外部記憶装置に任意のタイミングでアクセスすることができる。また、本発明に係るインタフェースブリッジ装置を既存の外部記憶装置に組み込むことによって、マルチイニシエータの機能を有する外部記憶装置が実現される。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るインタフェースブリッジ装置の構成を示す。本実施形態に係るインタフェースブリッジ装置は、IDE(Integrated Device Electronics)規格に準拠したプロトコルで通信を行うインタフェース11、IEEE1394規格に準拠したプロトコルで通信を行うインタフェース12、USB規格に準拠したプロトコルで通信を行うインタフェース13、調停回路14、ブリッジ回路15、カウンタ16および17、優先順位決定回路18、およびFIFO(First-In First-Out)回路19および20を備えている。
図1は、本発明の第1の実施形態に係るインタフェースブリッジ装置の構成を示す。本実施形態に係るインタフェースブリッジ装置は、IDE(Integrated Device Electronics)規格に準拠したプロトコルで通信を行うインタフェース11、IEEE1394規格に準拠したプロトコルで通信を行うインタフェース12、USB規格に準拠したプロトコルで通信を行うインタフェース13、調停回路14、ブリッジ回路15、カウンタ16および17、優先順位決定回路18、およびFIFO(First-In First-Out)回路19および20を備えている。
インタフェース11は、DVD装置やHDDなどの外部記憶装置との間でデータ転送を行う。インタフェース12および13は、それぞれ、PCなどとの間でデータ転送を行う。調停回路14は、優先順位決定回路18によって決定された優先順位に基づいて、インタフェース12および13からインタフェース11へのアクセス要求に対して調停を行う。ブリッジ回路15は、IEEE1394とIDEとの間のプロトコル変換、およびUSBとIDEとの間のプロトコル変換を行い、インタフェース12および13のそれぞれとインタフェース11との間の通信の橋渡しをする。カウンタ16および17は、それぞれ、インタフェース12および13からのアクセス要求の回数をカウントする。優先順位決定回路18は、カウンタ16および17のカウント値に基づいて、インタフェース12および13のアクセス優先順位を決定する。そして、FIFO回路19および20は、それぞれ、インタフェース12および13からのコマンドを格納する。
優先順位決定回路18による優先順位の付け方として、カウンタ16および17のカウント値が大きい方、または、小さい方のインタフェースを優先する方法がある。いずれの優先順位の付け方を用いるかは、インタフェースブリッジ装置の仕様に応じて適宜決定するとよい。
次に、本発明に係るインタフェースブリッジ装置の動作について説明する。調停回路14は、インタフェース12および13からアクセス要求コマンドを受けると、受けたコマンドをそれぞれFIFO回路19および20に一時的に格納する。インタフェース12および13からほぼ同時にアクセス要求コマンドを受けた場合、調停回路14は、優先順位決定回路18が決定した優先順位を参照する。ここで、インタフェース12が優先するものとする。調停回路14は、FIFO回路19に格納されたコマンドをブリッジ回路15に転送する。これにより、インタフェース12からインタフェース11へのアクセス要求コマンドに従ったデータ転送が開始される。一方、調停回路14は、インタフェース13がインタフェース11にアクセスできないようにすべく、インタフェース13に対して、データ転送ができない旨の通知信号を発行する。これにより、インタフェース13は、インタフェース11に対するアクセス要求が失敗したことを認識し、接続先のPCに再度のアクセス要求コマンドの発行を促す。
インタフェース13から、再度のアクセス要求コマンドが発せられたとき、依然としてインタフェース12とインタフェース11との間でデータ転送が続いていたならば、調停回路14は、インタフェース13に対して再度、通知信号を発行する。一方、インタフェース12とインタフェース11との間でデータ転送が終了していたならば、調停回路14は、FIFO回路20に格納されたコマンドをブリッジ回路15に転送する。これにより、インタフェース13からインタフェース11へのアクセス要求コマンドに従ったデータ転送が開始される。
以上、本実施形態によると、インタフェース12および13のポートを電気的に接続した状態で、それぞれからのアクセス要求の回数に基づいてインタフェース11に対するアクセス要求の調停が行われる。
なお、FIFO回路19および20は特に省略しても構わない。しかし、調停回路14による調停後にインタフェース11にすぐさまアクセス要求コマンドが発行されるようにするためにも、FIFO回路19および20を設けることが好ましい。
(第2の実施形態)
図2は、本発明の第2の実施形態に係るインタフェースブリッジ装置の構成を示す。本実施形態に係るインタフェースブリッジ装置は、第1の実施形態に係るインタフェースブリッジ装置における優先順位決定回路18およびカウンタ19および20に代えて、接続検知回路21を備えている。
図2は、本発明の第2の実施形態に係るインタフェースブリッジ装置の構成を示す。本実施形態に係るインタフェースブリッジ装置は、第1の実施形態に係るインタフェースブリッジ装置における優先順位決定回路18およびカウンタ19および20に代えて、接続検知回路21を備えている。
接続検知回路21は、インタフェース12および13のそれぞれについて、外部のPCなどとのコネクションを確定したことを検知する。調停回路14は、接続検知回路21による接続検知結果に基づいて、先にコネクションを確定した方について、優先的にインタフェース11との間のデータ転送を開始させる。
以上、本実施形態によると、インタフェース12および13のポートを電気的に接続した状態で、これらのコネクションの確定順序に基づいてインタフェース11に対するアクセス要求の調停が行われる。
なお、上記の各実施形態に係るインタフェースブリッジ装置は半導体集積回路として構成可能である。また、本発明によって、IDE、IEEE1394およびUSB以外の規格に準拠したインタフェースについても、上記と同様の効果が奏される。
本発明に係るインタフェースブリッジ装置は、複数の異なるデジタルインタフェースのポートを電気的に接続した状態で一の外部記憶装置に任意のタイミングでアクセスすることができ、IEEE1394規格およびUSB規格に準拠した2種類のインタフェースと、外部記憶装置を接続するためのIDE規格に準拠したインタフェースとのブリッジを構成するインタフェースコントローラとして有用である。
11 インタフェース(第1のインタフェース)
12 インタフェース(第2のインタフェース)
13 インタフェース(第3のインタフェース)
14 調停回路
16 カウンタ(第1のカウンタ)
17 カウンタ(第2のカウンタ)
18 優先順位決定回路
19、20 FIFO回路
21 接続検知回路
12 インタフェース(第2のインタフェース)
13 インタフェース(第3のインタフェース)
14 調停回路
16 カウンタ(第1のカウンタ)
17 カウンタ(第2のカウンタ)
18 優先順位決定回路
19、20 FIFO回路
21 接続検知回路
Claims (7)
- 第1のインタフェースおよびこれと通信可能な第2および第3のインタフェースを備えたインタフェースブリッジ装置であって、
前記第2および第3のインタフェースの動作状況に基づいて、前記第2および第3のインタフェースのそれぞれから前記第1のインタフェースへのアクセスの調停を行う調停回路を備えた
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記第2のインタフェースからのアクセス要求の回数をカウントする第1のカウンタと、
前記第3のインタフェースからのアクセス要求の回数をカウントする第2のカウンタと、
前記第1および第2のカウンタのカウント値に基づいて、前記第2および第3のインタフェースのアクセス優先順位を決定する優先順位決定回路とを備え、
前記調停回路は、前記優先順位決定回路の決定に基づいて前記調停を行う
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記第2および第3のインタフェースのそれぞれについて、コネクションの確定状況を検知する接続検知回路を備え、
前記調停回路は、前記接続検知回路の検知結果に基づいて前記調停を行う
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記第2および第3のインタフェースのそれぞれからのコマンドを格納するFIFO回路を備え、
前記調停回路は、前記FIFO回路に格納されたコマンドを前記第1のインタフェースに出力する
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記調停回路は、前記第2および第3のインタフェースのうち前記第1のインタフェースへのアクセスを許可しないものに対して、その旨を通知する信号を出力する
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記第1のインタフェースは、IDEインタフェースである
ことを特徴とするインタフェースブリッジ装置。 - 請求項1に記載のインタフェースブリッジ装置において、
前記第2および第3のインタフェースは、それぞれ、IEEE1394規格およびUSB規格に準拠したものである
ことを特徴とするインタフェースブリッジ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267478A JP2006085293A (ja) | 2004-09-14 | 2004-09-14 | インタフェースブリッジ装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2016061028A1 (en) * | 2014-10-13 | 2016-04-21 | Microchip Technology Incorporated | Side channel access through usb streams |
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2004
- 2004-09-14 JP JP2004267478A patent/JP2006085293A/ja active Pending
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WO2016061028A1 (en) * | 2014-10-13 | 2016-04-21 | Microchip Technology Incorporated | Side channel access through usb streams |
US10042784B2 (en) | 2014-10-13 | 2018-08-07 | Microchip Technology Incorporated | Side channel access through USB streams |
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