JP2006081352A

JP2006081352A - Power supply controller

Info

Publication number: JP2006081352A
Application number: JP2004264424A
Authority: JP
Inventors: Shinichi Fukunaga; 真一福永
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2006-03-23
Anticipated expiration: 2024-09-10
Also published as: JP4507777B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a structure having a main board connected to a plurality of sub boards, preventing the initial erroneous configuration of a clock generator on the main board side, preventing a HIGH level signal from being applied before a device on the sub board side is supplied with power, and preventing the device from being damaged. <P>SOLUTION: A power supply controller is provided with the main board 1 having a power supply and the clock generator 2 for determining an initial mode by using a pull-up resistor and a pull-down resistor when the power supply is turned on, and a plurality of the sub boards A, B, C having power supplies and the devices A, B, C for inputting a clock signal from the clock generator 2. The main board 1 and the sub boards A, B, C are respectively provided with monitoring means RESET for monitoring turnon and turnoff of the power supplies. The main board 1 is provided with a control means ASIC for turning on power supplied to the clock generator 2 when power-on signals of the power supplies in the sub boards A, B, C are inputted from monitoring means RESET in all sub boards A, B, C. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、例えば、液晶表示部材等の各種装置を駆動するための電力を供給する電源制御装置に関する。 The present invention relates to a power supply control device that supplies power for driving various devices such as a liquid crystal display member.

特許文献１及び２には、複数のサブ基板のそれぞれに実装したデバイスに対してメイン基板のクロックジェネレータからクロック信号を出力する装置が記載されている。 Patent Documents 1 and 2 describe an apparatus that outputs a clock signal from a clock generator on a main board to devices mounted on each of a plurality of sub-boards.

これらの装置では、メイン基板と複数のサブ基板とを有し、メイン基板には各サブ基板に供給されるクロックを発生するクロックジェネレータが設けられ、各サブ基板には、デバイスを作動させる電源が設けられている。クロックジェネレータは電源によってオンされたときに、内部のプルアップ抵抗と外部のプルダウン抵抗の有無により初期モードを決定する手段を有している。 These apparatuses have a main board and a plurality of sub boards, and the main board is provided with a clock generator for generating a clock to be supplied to each sub board, and each sub board has a power source for operating the device. Is provided. When the clock generator is turned on by a power supply, it has means for determining an initial mode based on the presence or absence of an internal pull-up resistor and an external pull-down resistor.

このようなシステムにおいて、デバイスには、図４に示す入力バッファの保護回路が設けられている。そして、クロック供給先のデバイス側の電源と、クロックジェネレータ側の電源とが異なっており、クロックジェネレータの電源が先にオンとなり、次に、サブ基板のデバイスの電源がオンとなる場合、デバイス側には上述した保護回路が設けられているため、デバイスの電源がオンとなっていない状態では、ＧＮＤと同じとなり、入力端から電源方向に電流が流れる。その結果、ＰＵＬＬＤＯＷＮされているのと同じになるため、クロックジェネレータの電源ＯＮ時の共有ピン設定がＬＯＷとなり、ＨＩＧＨにしたい場合には誤設定となる問題を有している。 In such a system, the device is provided with an input buffer protection circuit shown in FIG. When the power supply on the device side of the clock supply destination is different from the power supply on the clock generator side, the power supply of the clock generator is turned on first, and then the power supply of the device on the sub board is turned on. Since the above-described protection circuit is provided, when the power of the device is not turned on, it becomes the same as GND, and a current flows from the input end toward the power source. As a result, since it is the same as PULL DOWN, the setting of the shared pin when the power of the clock generator is turned on becomes LOW, and there is a problem that an erroneous setting occurs when it is desired to set HIGH.

また、クロック供給先のデバイスに電源が入る前に、デバイスの入力端子にＨＩＧＨレベルの信号が印加された場合には、デバイスが破壊される問題も有している。
特開２０００−１０５５６６号公報特開２００１−５５３９号公報 Further, when a HIGH level signal is applied to the input terminal of the device before the power is supplied to the device to which the clock is supplied, there is a problem that the device is destroyed.
JP 2000-1056566 A JP 2001-5539 A

本発明は、メイン基板側のクロックジェネレータの初期誤設定を防止すると共に、サブ基板側のデバイスに電源が入る前に、ＨＩＧＨレベルの信号が印加されることを防止してデバイスの破壊を防止することが可能な電源制御装置を提供することを目的とする。 The present invention prevents an initial erroneous setting of a clock generator on the main board side, and prevents a device from being destroyed by preventing a HIGH level signal from being applied to the device on the sub board side before the power is turned on. It is an object of the present invention to provide a power supply control device that can be used.

請求項１記載の発明の電源制御装置は、電源及び電源がオンされたときにプルアップ抵抗とプルダウン抵抗とによって初期モードを決定するクロックジェネレータを備えたメイン基板と、電源及びクロックジェネレータからのクロック信号が入力されるデバイスを備えた複数のサブ基板とを備え、それぞれの電源のオン、オフを監視する監視手段がメイン基板及びサブ基板に設けられ、全てのサブ基板の監視手段からそれぞれのサブ基板の電源のオン信号が入力されたときにクロックジェネレータの電源をオンとする制御手段がメイン基板に設けられていることを特徴とする。 According to a first aspect of the present invention, there is provided a power supply control apparatus including a main board including a clock generator that determines an initial mode by a pull-up resistor and a pull-down resistor when the power source and the power source are turned on, and a clock from the power source and the clock generator. A plurality of sub-boards having devices to which signals are input, and monitoring means for monitoring the on / off of each power supply is provided on the main board and the sub-boards, and the monitoring means for all sub-boards are connected to the respective sub-boards. The main board is provided with control means for turning on the clock generator when a power-on signal of the board is inputted.

請求項２記載の発明は、請求項１記載の電源制御装置であって、前記複数のサブ基板が相互にデータ転送可能なようにバスによって接続され、バスに接続される抵抗及び抵抗を印加する抵抗側電源を備えた抵抗回路がメイン基板に設けられており、前記制御手段は全てのサブ基板の抵抗の電源がオンされた後に抵抗側電源をオンとすることを特徴とする。 The invention according to claim 2 is the power supply control device according to claim 1, wherein the plurality of sub-boards are connected by a bus so as to be able to transfer data to each other, and a resistor and a resistor connected to the bus are applied. A resistance circuit having a resistance-side power supply is provided on the main board, and the control means turns on the resistance-side power supply after the power supplies of all the sub-boards are turned on.

請求項３記載の発明は、請求項２記載の電源制御装置であって、前記抵抗回路をオンするスイッチ回路がメイン基板にさらに設けられていることを特徴とする。 According to a third aspect of the present invention, in the power supply control device according to the second aspect, a switch circuit for turning on the resistance circuit is further provided on the main board.

本発明によれば、全てのサブ基板の監視手段からそれぞれの電源のオン信号が入力されたとき、制御手段がクロックジェネレータの電源をオンとするため、クロックジェネレータの初期誤設定を防止することができる。また、サブ基板のデバイスに電源が入る前に、クロックジェネレータからＨＩＧＨレベルの信号がデバイスに印加されることを防止するため、デバイスの破壊を防止することができる。 According to the present invention, when the power supply ON signals are input from the monitoring means of all the sub-boards, the control means turns on the power supply of the clock generator, thereby preventing the initial erroneous setting of the clock generator. it can. In addition, since the HIGH level signal is prevented from being applied to the device from the clock generator before the device is turned on, the device can be prevented from being destroyed.

図１は、本発明の一実施形態における回路図を示す。この実施の形態では、一のメイン基板１に対し３つのサブ基板Ａ、Ｂ、Ｃが対応している。 FIG. 1 shows a circuit diagram in an embodiment of the present invention. In this embodiment, three sub-boards A, B, and C correspond to one main board 1.

メイン基板１にはクロックジェネレータ２が設けられていると共に、クロックジェネレータ２の電源としてのレギュレータＲＥＧ＿Ｍが設けられている。クロックジェネレータ２は、ＲＥＧ＿Ｍから電圧ＶＤＤ＿Ｍが印加されることにより駆動し、クロック信号を出力する。 The main board 1 is provided with a clock generator 2 and a regulator REG_M as a power source for the clock generator 2. The clock generator 2 is driven by applying a voltage VDD_M from REG_M, and outputs a clock signal.

サブ基板Ａ，Ｂ，Ｃのそれぞれには、クロックジェネレータ２からのクロック信号を受信するデバイスＡ，Ｂ，Ｃが設けられている。クロックジェネレータ２はデバイスＡ，Ｂ，Ｃのそれぞれに対し、クロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃを出力するものである。さらに、各サブ基板Ａ，Ｂ，Ｃのそれぞれには、デバイスＡ，Ｂ，Ｃに電圧ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃを印加する電源としてのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃが搭載されている。 Each of the sub-boards A, B, and C is provided with devices A, B, and C that receive a clock signal from the clock generator 2. The clock generator 2 outputs clock signals CLK_A, CLK_B, and CLK_C to devices A, B, and C, respectively. Furthermore, regulators REG_A, REG_B, and REG_C as power supplies for applying voltages VDD_A, VDD_B, and VDD_C to the devices A, B, and C are mounted on the sub-substrates A, B, and C, respectively.

それぞれのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿ＣにおけるＯＮ／ＯＦＦ制御端子には、メイン基板１上に設けた制御手段としてのＡＳＩＣから制御信号ＰＯＮ＿Ａ、ＰＯＮ＿Ｂ、ＰＯＮ＿Ｃが出力される。さらに、レギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿ＣからデバイスＡ，Ｂ，Ｃに印加される電圧ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃを監視する監視手段としてのＲＥＳＥＴ３，４，５がサブ基板Ａ，Ｂ，Ｃに設けられている。ＲＥＳＥＴ３，４，５としては、ＩＣが使用されている。各サブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ３，４，５からメイン基板１のＡＳＩＣに対し、監視信号ＶＤＥＴ＿Ａ、ＶＤＥＴ＿Ｂ、ＶＤＥＴ＿Ｃが出力される。 Control signals PON_A, PON_B, and PON_C are output from the ASIC as control means provided on the main board 1 to the ON / OFF control terminals of the respective regulators REG_A, REG_B, and REG_C. Further, RESET3, 4, and 5 are provided on the sub-boards A, B, and C as monitoring means for monitoring the voltages VDD_A, VDD_B, and VDD_C applied to the devices A, B, and C from the regulators REG_A, REG_B, and REG_C. . IC is used as RESET3,4,5. Monitoring signals VDET_A, VDET_B, and VDET_C are output from the RESETs 3, 4, and 5 of the sub-boards A, B, and C to the ASIC of the main board 1.

また、メイン基板１には、レギュレータＲＥＧ＿Ｍの監視手段としてのＲＥＳＥＴ６が設けられている。ＲＥＳＥＴ６としてもＩＣが使用されるものであり、このＲＥＳＥＴ６はＡＳＩＣに対し監視信号ＶＤＥＴ＿Ｍを出力する。レギュレータＲＥＧ＿ＭのＯＮ／ＯＦＦ制御端子には、ＡＳＩＣから制御信号ＰＯＮ＿Ｍが入力される。 The main board 1 is provided with a RESET 6 as monitoring means for the regulator REG_M. An IC is also used as RESET6, and this RESET6 outputs a monitoring signal VDET_M to the ASIC. The control signal PON_M is input from the ASIC to the ON / OFF control terminal of the regulator REG_M.

メイン基板１のクロックジェネレータ２の内部には、各クロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃに対応したプルアップ抵抗７が設けられている。各プルアップ抵抗７はクロックジェネレータ２の電源であるレギュレータＲＥＧ＿Ｍに接続されており、１２０ｋΩの抵抗となっている。 A pull-up resistor 7 corresponding to each clock signal CLK_A, CLK_B, CLK_C is provided inside the clock generator 2 of the main board 1. Each pull-up resistor 7 is connected to a regulator REG_M that is a power source of the clock generator 2 and has a resistance of 120 kΩ.

クロックジェネレータ２の電源投入時には、クロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃはそれぞれ入力端子として機能してモードが設定される。モードの内容として代表的なのは出力クロック周波数である。この実施の形態において、クロックジェネレータ２の外部のＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃ端子に接続される各ラインには、１０ＫΩ程度のプルダウン抵抗８がそれぞれ接続されており、この場合、クロックジェネレータ２のモード設定はＬＯＷとなる。プルダウン抵抗８を設けない場合には、モード設定がＨＩＧＨとなる。 When the clock generator 2 is powered on, the clock signals CLK_A, CLK_B, and CLK_C each function as an input terminal to set the mode. A typical mode content is the output clock frequency. In this embodiment, a pull-down resistor 8 of about 10 KΩ is connected to each line connected to the CLK_A, CLK_B, and CLK_C terminals outside the clock generator 2, and in this case, the mode setting of the clock generator 2 is LOW. When the pull-down resistor 8 is not provided, the mode setting is HIGH.

以下に、クロック信号に対するモード設定例を示す。
ＣＬＫ＿ＡＣＬＫ＿ＢＣＬＫ＿Ｃ
０００ …… １００ＭＨｚ
００１ …… １１０ＭＨｚ
０１０ …… １２０ＭＨｚ
０１１ …… １３０ＭＨｚ
１００ …… １４０ＭＨｚ An example of mode setting for the clock signal is shown below.
CLK_A CLK_B CLK_C
0 0 0 ... 100 MHz
0 0 1 ... 110 MHz
0 1 0 ... 120MHz
0 1 1 ... 130MHz
1 0 0 ... 140 MHz

次に、この実施の形態の作動について説明する。
メイン基板１のＡＳＩＣは、まず制御信号ＰＯＮ＿Ａ、ＰＯＮ＿Ｂ、ＰＯＮ＿Ｃをアサートし、サブ基板Ａ，Ｂ，ＣのＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃを駆動して電源を発生させる。各サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃに電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ、ＶＤＤ＿Ｃが印加される。各サブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ３，４，５はそれぞれの電源を監視し、電源が規定電圧に達すると監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがメイン基板１のＡＳＩＣにアサートされる。 Next, the operation of this embodiment will be described.
The ASIC of the main board 1 first asserts the control signals PON_A, PON_B, and PON_C, and drives the REG_A, REG_B, and REG_C of the sub boards A, B, and C to generate power. Power supplies VDD_A, VDD_B, and VDD_C are applied to the devices A, B, and C of the sub-substrates A, B, and C, respectively. The RESETs 3, 4, and 5 of each of the sub-boards A, B, and C monitor their respective power supplies. When the power supply reaches a specified voltage, monitor signals VDET_A, VDET_B, and VDET_C are asserted to the ASIC of the main board 1.

メイン基板１のＡＳＩＣが全ての監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがアサートされたことを確認したとき、ＡＳＩＣは制御信号ＰＯＮ＿ＭをレギュレータＲＥＧ＿Ｍにアサートする。これにより、レギュレータＲＥＧ＿Ｍが電源を発生させＶＤＤ＿Ｍがクロックジェネレータ２に印加されるため、クロックジェネレータ２がクロック信号を出力する。このとき、クロックジェネレータ２の内部のプルアップ抵抗７と外部のプルダウン抵抗８の有無により動作モードを決定し周波数などのモードが決定する。 When the ASIC on the main board 1 confirms that all the monitoring signals VDET_A, VDET_B, and VDET_C are asserted, the ASIC asserts the control signal PON_M to the regulator REG_M. As a result, the regulator REG_M generates power and VDD_M is applied to the clock generator 2, so that the clock generator 2 outputs a clock signal. At this time, the operation mode is determined by the presence / absence of the pull-up resistor 7 and the external pull-down resistor 8 inside the clock generator 2, and the mode such as the frequency is determined.

このような実施の形態では、全てのサブ基板Ａ，Ｂ，ＣのＲＥＳＥＴ３，４，５から監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃがメイン基板１のＡＳＩＣにアサートしたときに、ＡＳＩＣが制御信号ＰＯＮ＿ＭをレギュレータＲＥＧ＿ＭにアサートしてレギュレータＲＥＧ＿Ｍがオンとなるため、クロックジェネレータ２の初期誤設定を防止することができる。 In such an embodiment, when the monitoring signals VDET_A, VDET_B, and VDET_C are asserted to the ASIC of the main board 1 from the RESETs 3, 4, and 5 of all the sub-boards A, B, and C, the ASIC regulates the control signal PON_M as a regulator. Since the regulator REG_M is turned on by asserting to REG_M, the initial erroneous setting of the clock generator 2 can be prevented.

また、サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃに電源が入る前に、クロックジェネレータ２からＨＩＧＨレベルの信号がデバイスＡ，Ｂ，Ｃに印加されることを防止できるため、デバイスの破壊を防止することができる。 In addition, since a high level signal can be prevented from being applied to the devices A, B, and C from the clock generator 2 before the devices A, B, and C of the sub-boards A, B, and C are powered on, Destruction can be prevented.

図２は、本発明の別の実施形態を示し、図１に示す実施の形態と同一の部材には同一の符号を付して対応させてある。 FIG. 2 shows another embodiment of the present invention, and the same members as those in the embodiment shown in FIG.

この実施の形態では、サブ基板Ａ，Ｂ，ＣのデバイスＡ，Ｂ，Ｃがバス１１によって接続されることにより、デバイスＡ，Ｂ，Ｃ相互のデータ転送が可能となっている。また、メイン基板１には、クロックジェネレータとしてのデバイスＭが実装されている。 In this embodiment, the devices A, B, and C of the sub-boards A, B, and C are connected by the bus 11, so that data transfer between the devices A, B, and C is possible. A device M as a clock generator is mounted on the main board 1.

さらに、メイン基板１には、抵抗回路１２が設けられている。抵抗回路１２は、バス１１に接続される抵抗１３と、この抵抗１３に対して電圧ＶＤＤ＿ＰＵＰを印加する抵抗側電源であるレギュレータＲＥＧ＿Ｍ２とを備えている。 Further, a resistance circuit 12 is provided on the main substrate 1. The resistor circuit 12 includes a resistor 13 connected to the bus 11 and a regulator REG_M2 that is a resistance-side power source that applies a voltage VDD_PUP to the resistor 13.

この実施の形態において、メイン基板１のＡＳＩＣは、全てのサブ基板Ａ，Ｂ，ＣのレギュレータＲＥＧ＿Ａ、ＲＥＧ＿Ｂ、ＲＥＧ＿Ｃが駆動したことを監視信号ＶＤＥＴ＿Ａ，ＶＤＥＴ＿Ｂ，ＶＤＥＴ＿Ｃによって検出する。この検出の後、制御信号ＰＯＮ＿ＰＵＰをＲＥＧ＿Ｍ２にアサートしてＲＥＧ＿Ｍ２を起動し、抵抗１３に電圧ＶＤＤ＿ＰＵＰを印加する。 In this embodiment, the ASIC of the main board 1 detects that the regulators REG_A, REG_B, REG_C of all the sub-boards A, B, C are driven by the monitoring signals VDET_A, VDET_B, VDET_C. After this detection, the control signal PON_PUP is asserted to REG_M2 to activate REG_M2, and the voltage VDD_PUP is applied to the resistor 13.

このような実施の形態では、デバイスＡ、Ｂ，Ｃがバス１１によって接続されたシステムであっても電源の投入及び電源の切断が安全且つ確実に行うことができるため、省エネに寄与することができる。また、電源の投入及び切断を確実に行うため、デバイスの入力端に０ボルト以上の電位を印加したり、中間電位を印加することがなく、デバイスの破壊をさらに確実に防止することができる。 In such an embodiment, even in a system in which the devices A, B, and C are connected by the bus 11, the power can be turned on and off safely and reliably, which contributes to energy saving. it can. In addition, in order to reliably turn on and off the power supply, it is possible to more reliably prevent the destruction of the device without applying a potential of 0 V or more to the input end of the device or applying an intermediate potential.

図３は、請求項３に対応した別の実施の形態を示す。この実施の形態では、図２に構成に加えて、スイッチ回路（ＳＷ１）２１をメイン基板１に設けるものである。スイッチ回路２１はバス１１のプルダウン抵抗１３とプルダウンをＥＮＡＢＬＥにするスイッチであり、電圧ＶＤＤ＿ＰＵＰが印加されていないときに、ｐｄ＿ｅｎ信号がイネーブルになるように制御を行う。 FIG. 3 shows another embodiment corresponding to the third aspect. In this embodiment, a switch circuit (SW1) 21 is provided on the main substrate 1 in addition to the configuration shown in FIG. The switch circuit 21 is a switch that makes the pull-down resistor 13 and the pull-down of the bus 11 ENABLE, and controls the pd_en signal to be enabled when the voltage VDD_PUP is not applied.

このような実施の形態では、スイッチ回路２１が抵抗回路１２をオンするため、貫通電流防止回路を設けなくても電源を安全に投入することができ、誤作動のないバスシステムとすることができる。 In such an embodiment, since the switch circuit 21 turns on the resistance circuit 12, it is possible to safely turn on the power without providing a through-current prevention circuit, and a bus system without malfunction can be obtained. .

本発明の一実施形態を示す回路図である。It is a circuit diagram showing one embodiment of the present invention. 本発明の別の実施形態を示す回路図である。It is a circuit diagram which shows another embodiment of this invention. 本発明のさらに別の実施形態を示す回路図である。It is a circuit diagram which shows another embodiment of this invention. 入力バッファの保護回路図である。It is a protection circuit diagram of an input buffer.

Explanation of symbols

１メイン基板
２クロックジェネレータ
３、４、５、６監視手段（ＲＥＳＥＴ）
１２抵抗回路 1 Main board 2 Clock generator 3, 4, 5, 6 Monitoring means (RESET)
12 Resistance circuit

Claims

A main board having a clock generator for determining an initial mode by a pull-up resistor and a pull-down resistor when the power source is turned on, and a plurality of devices having devices to which a clock signal from the power source and the clock generator is input Monitoring means for monitoring on / off of each power supply is provided on the main board and the sub-board, and a power-on signal for each sub-board is input from the monitoring means on all the sub-boards. And a control means for turning on the power of the clock generator when the main board is provided.

The plurality of sub-boards are connected by a bus so as to be able to transfer data to each other, and a resistance circuit including a resistance connected to the bus and a resistance-side power source for applying a resistance is provided on the main board, 2. The power supply control device according to claim 1, wherein the control means turns on the resistance side power supply after power of all the sub-board resistors is turned on.

The power supply control device according to claim 2, wherein a switch circuit for turning on the resistance circuit is further provided on the main board.