JP2006080549A - Semiconductor memory device and semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は半導体記憶装置及び半導体集積回路に係わり、特に電界効果トランジスタ(FET)のフローティングボディに多数キャリアを蓄積することで情報を記憶するFBC(Floating Body Cell)メモリに関する。 The present invention relates to a semiconductor memory device and a semiconductor integrated circuit, and more particularly to an FBC (Floating Body Cell) memory that stores information by accumulating majority carriers in a floating body of a field effect transistor (FET).
トレンチキャパシタ(trench capacitor)やスタックトキャパシタ(stacked capacitor)を有する従来の1つのトランジスタ(one transistor)と1つのキャパシタ(one capacitor)からなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。このようなDRAMセルに代わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されるFETのフローティングのチャネルボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献1,2参照)。
A conventional DRAM cell having one transistor and one capacitor having a trench capacitor or a stacked capacitor becomes difficult to manufacture as the size of the DRAM cell decreases. There are concerns. As a memory cell that can replace such a DRAM cell, a new memory cell FBC that stores information by accumulating majority carriers in a floating channel body of an FET formed on a silicon on insulator (SOI) or the like has been proposed. (See
FBCは、チャネルボディの上面側にチャネルを形成するための主ゲートと、下面側に容量結合するように形成される補助ゲートとを有する。 The FBC has a main gate for forming a channel on the upper surface side of the channel body and an auxiliary gate formed so as to be capacitively coupled to the lower surface side.
このメモリセルには、部分空乏型SOI(PD-SOI)上に形成するもの(特許文献1,2参照)と完全空乏型SOI(FD-SOI)上に形成するもの(特許文献3参照)がある。後者はトランジスタの微細化が進み、SOIのシリコンの膜厚が薄くなった状況にも対応できるFBCである。
As this memory cell, there are a memory cell formed on a partially depleted SOI (PD-SOI) (see
FBCは一般にメモリ信号量を確保するためにチャネルボディに固定容量が必要であるが、埋め込み酸化膜(BOX)を薄膜化してその容量をチャネルボディと基板間に持たせる方式が選択肢の一つである。このとき、FBCセルアレー直下の基板電位はチャネルボディに正孔を蓄積できるように負電位にすることが求められる。 FBC generally requires a fixed capacity in the channel body in order to secure the amount of memory signal, but one option is to reduce the thickness of the buried oxide film (BOX) between the channel body and the substrate. is there. At this time, the substrate potential directly under the FBC cell array is required to be a negative potential so that holes can be accumulated in the channel body.
しかしながら、周辺回路のトランジスタ、特に周辺のPFETの下の基板電位も負電位になると、埋め込み酸化膜が薄いためにPFETのバックチャンネルがONしてしまい、正常なトランジスタ動作を妨げるという問題がある。 However, when the substrate potential under the transistors in the peripheral circuit, particularly the peripheral PFET, also becomes negative, there is a problem that the back channel of the PFET is turned on because the buried oxide film is thin, preventing normal transistor operation.
一方、FD-SOI上にFBCを形成する場合、メモリの周辺回路とFBCメモリを混載した場合の論理回路のトランジスタのデザインをどのようにするかが今までは不明確であった。 On the other hand, when an FBC is formed on an FD-SOI, it has been unclear how to design a transistor of a logic circuit when a memory peripheral circuit and an FBC memory are mixedly mounted.
特に、P型FET(PFET)もN型FET(NFET)も極薄のシリコン上に形成し、通常実施されているように基板電圧を0Vに設定すると、N型ポリシリコンゲートのPFETのしきい値電圧はその絶対値が高過ぎるし、NFETはディプリション型(マイナスのしきい値電圧を持つ電界効果トランジスタ)になってしまい、実用性がない。また、これらのしきい値電圧はシリコンの膜厚に依存して変化するので、極薄シリコンの場合、その厚みの微妙な変化が大きなしきい値電圧の変化をもたらし、デバイスの安定な動作を妨げるという問題もある。 In particular, when both P-type FET (PFET) and N-type FET (NFET) are formed on ultra-thin silicon and the substrate voltage is set to 0 V as is normally done, the threshold of the N-type polysilicon gate PFET The absolute value of the value voltage is too high, and the NFET becomes a depletion type (field effect transistor having a negative threshold voltage), which is not practical. In addition, since these threshold voltages change depending on the silicon film thickness, in the case of ultra-thin silicon, a subtle change in the thickness results in a large threshold voltage change, which ensures stable device operation. There is also the problem of obstructing.
本発明は、このような点に鑑みてなされたものであり、その目的は、安定な動作が可能な半導体記憶装置及び半導体集積回路を提供することにある。 The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor memory device and a semiconductor integrated circuit capable of stable operation.
上述した課題を解決するために、本発明は、基板上に、埋め込み絶縁膜を介して形成される第1半導体層と、前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、前記FBCの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第2半導体層と、前記論理回路の下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第3半導体層と、を備え、前記第2及び第3半導体層は、互いに異なる電位に設定される。 In order to solve the above-described problems, the present invention provides a first semiconductor layer formed on a substrate via a buried insulating film, a floating channel body formed in the first semiconductor layer, and the channel body. A FBC (Floating Body) having a main gate for forming a channel on the first surface side and an auxiliary gate formed so as to be capacitively coupled to the second surface opposite to the first surface Cell) and a logic circuit which is formed in the first semiconductor layer by being separated from the FBC by an insulating film, and transmits and receives signals to and from the FBC, and is located below the FBC and along the lower surface of the buried insulating film A second semiconductor layer formed under the logic circuit, and a third semiconductor layer formed along a lower surface of the buried insulating film, wherein the second and third semiconductor layers include: Different potentials are set.
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第1半導体層と、前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、を備え、前記FBCの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くする。 The present invention also provides a first semiconductor layer formed on a substrate via a buried insulating film, a floating channel body formed in the first semiconductor layer, and a first surface side of the channel body. An FBC (Floating Body Cell) having a main gate for forming a channel, an auxiliary gate formed so as to be capacitively coupled to the second surface opposite to the first surface, and an insulating film A logic circuit that is formed in the first semiconductor layer separately from the FBC and transmits / receives a signal to / from the FBC, and is lower than the thickness of the buried oxide film below the FBC. The buried oxide film is increased in thickness.
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第1半導体層と、前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、前記FBC及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備える。 The present invention also provides a first semiconductor layer formed on a substrate via a buried insulating film, a floating channel body formed in the first semiconductor layer, and a first surface side of the channel body. An FBC (Floating Body Cell) having a main gate for forming a channel, an auxiliary gate formed so as to be capacitively coupled to the second surface opposite to the first surface, and an insulating film A logic circuit that is formed in the first semiconductor layer separately from the FBC and transmits / receives signals to / from the FBC, and is separated into the buried insulating film corresponding to each of the FBC and the logic circuit. A plurality of polysilicon layers or metal layers.
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第1半導体層と、前記第1半導体層に互いに分離して形成されるPMOSFET及びNMOSFETからなるCMOS回路と、前記PMOSFETの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第2半導体層と、前記NMOSFETの下方に位置し、前記第2半導体層とは分離して前記埋め込み絶縁膜の下面に沿って形成される第3半導体層と、を備え、前記PMOSFET及び前記NMOSFETの各バックゲートがオンしないように、前記第2及び第3半導体層は互いに異なる電位に設定される。 The present invention also provides a first semiconductor layer formed on a substrate via a buried insulating film, a CMOS circuit comprising a PMOSFET and an NMOSFET formed separately from each other in the first semiconductor layer, A second semiconductor layer located below and formed along the lower surface of the buried insulating film, and located below the NMOSFET and separated from the second semiconductor layer along the lower surface of the buried insulating film A third semiconductor layer formed, and the second and third semiconductor layers are set to different potentials so that the back gates of the PMOSFET and the NMOSFET are not turned on.
以上詳細に説明したように、本発明によれば、FBCと論理回路のそれぞれに対応させて別個の半導体層を設けるため、周辺回路を安定動作させることができる。 As described above in detail, according to the present invention, since the separate semiconductor layers are provided corresponding to the FBC and the logic circuit, the peripheral circuit can be stably operated.
また、本発明によれば、CMOS回路を構成するPMOSFETとNMOSFETのバックゲートがオンしないように、PMOSFETとNMOSFETのそれぞれに対応させて別個の半導体層を設けるため、CMOS回路の安定動作が可能になる。 In addition, according to the present invention, a separate semiconductor layer is provided corresponding to each of the PMOSFET and the NMOSFET so that the back gates of the PMOSFET and the NMOSFET constituting the CMOS circuit are not turned on, thereby enabling a stable operation of the CMOS circuit. Become.
以下、本発明に係る半導体記憶装置及び半導体集積回路について、図面を参照しながら具体的に説明する。 Hereinafter, a semiconductor memory device and a semiconductor integrated circuit according to the present invention will be specifically described with reference to the drawings.
(第1の実施形態)
図1は本発明に係る半導体記憶装置の第1の実施形態の断面図である。図1の半導体記憶装置は、FBC(Floating Body Cell)1と、N型MOSFET(以下、NFET)2及びP型MOSFET(以下、PFET)3を有する周辺回路4とを部分欠乏型(partially depleted)SOI(Silicon On Insulator)基板5上に、絶縁層6で分離して形成したものである。
(First embodiment)
FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor memory device according to the present invention. The semiconductor memory device of FIG. 1 includes an FBC (Floating Body Cell) 1 and a
SOI基板5は、N型シリコン基板(N基板)7上に形成されるN拡散層8と、N拡散層8の一部に形成されるP拡散層9と、N拡散層8及びP拡散層9の上面に形成される薄膜状の埋め込み酸化膜10とを有する。埋め込み酸化膜10の上面に、上述したFBC1、NFET2及びPFET3が形成される。
The
P拡散層9は、FBC1とNFET2の下方に形成される。N基板7とN拡散層8の電位はVsub=2Vであり、P拡散層9の電位VPL=−1Vに設定される。
The
一方、図2は、FBC1の下方にN拡散層11を形成し、NFET2とPFET3の下方にP拡散層12を形成した部分空乏型SOI上の半導体記憶装置の断面構造を示す図である。N拡散層11は、P拡散層12の一部に形成される。図2の半導体記憶装置は、P拡散層12の下面のP基板13とP拡散層12の電位をVsub=−1Vにし、N拡散層8の電位をVPL=−1Vに設定している。
On the other hand, FIG. 2 is a diagram showing a cross-sectional structure of a semiconductor memory device on a partially depleted SOI in which an
図2の場合、P拡散層12がマイナス電位であるため、周辺回路4の一部を構成するPFET3のバックチャネルがオンして誤動作を起こすおそれがある。
In the case of FIG. 2, since the
これに対して、図1の半導体記憶装置では、FBC1とNFET2の下方にP拡散層9を配置し、PFET3の下方にN拡散層8を配置し、P拡散層9を0Vに設定し、N拡散層8を2Vに設定するため、NFET2やPFET3のバックチャネルがオンするおそれはなく、誤動作は起きない。
On the other hand, in the semiconductor memory device of FIG. 1, the
図3は図1とは異なる構造の半導体記憶装置の断面図である。図3の部分空乏型SOI上の半導体記憶装置では、FBC1とPFET3の下方にそれぞれ別個のN拡散層11,14を配置している。これらN拡散層11,14は、P基板13上に形成されるP拡散層12の一部に互いに分離して形成されている。FBC1の下方のN拡散層11の電位はVPL=−1Vに設定され、PFET3の下方のN拡散層14の電位はVPL=2Vに設定される。
FIG. 3 is a cross-sectional view of a semiconductor memory device having a structure different from that of FIG. In the semiconductor memory device on the partially depleted SOI shown in FIG. 3, separate
図3の半導体記憶装置においても、PFET3とNFET2のバックチャネルがオンするおそれはない。
Also in the semiconductor memory device of FIG. 3, there is no possibility that the back channels of the
図4は図3とは異なる構造の部分空乏型SOI上の半導体記憶装置の断面図である。図4の半導体記憶装置では、FBC1、NFET2及びPFET3の下方にそれぞれ別個のN拡散層11,15,14を配置している。これらN拡散層11,15,14は、P基板13上に互いに分離して形成され、各N拡散層11,15,14はそれぞれ異なる電位に設定される。FBC1の下方のN拡散層11の電位はVPL=−1Vに設定され、NFET2の下方のN拡散層15の電位はVPL=0Vに設定され、PFET3の下方のN拡散層14の電位はVPL=2Vに設定され、P基板13の電位はVsub=−1Vに設定される。
4 is a cross-sectional view of a semiconductor memory device on a partially depleted SOI having a structure different from that of FIG. In the semiconductor memory device of FIG. 4, separate
図4の半導体記憶装置においても、PFET3とNFET2のバックチャネルがオンするおそれはない。
Also in the semiconductor memory device of FIG. 4, there is no possibility that the back channels of the
図4において、P基板13をN基板7に置き換え、N拡散層11,14,15をP拡散層に置き変えた場合でも、同様の効果が得られる。この場合、P拡散層の電位を図4よりも1V高くし、N基板7の電位を3Vに設定すればよい。
In FIG. 4, even when the
以下、表面のシリコン層が薄い完全空乏型(fully depleted)SOIについて説明する。 In the following, a fully depleted SOI with a thin silicon layer on the surface will be described.
図5はNFETで形成されるFD-FBC(完全欠乏型のFBC)の特性のシミュレーション結果を示す図である。図5において、L=0.07μm、tox=50Å(=5×10-7cm)、tsi=100Å(=10-6cm)、tBOX=100Å(=10-6cm)、チャネルボディ内のP型不純物濃度NA=1.0×1015cmであり、ゲート材料はN型のポリシリコンである。 FIG. 5 is a diagram showing a simulation result of characteristics of FD-FBC (fully-deficient FBC) formed of NFET. In FIG. 5, L = 0.07 μm, tox = 50 mm (= 5 × 10 −7 cm), tsi = 100 mm (= 10 −6 cm), tBOX = 100 mm (= 10 −6 cm), P type in the channel body The impurity concentration NA is 1.0 × 10 15 cm, and the gate material is N-type polysilicon.
図5のシミュレーション結果から、"0"データを記憶したFBC1のしきい値電圧Vth0と、"1"データを記憶したFBC1のしきい値電圧Vth1の差ΔVthを大きくするには、シリコン基板と埋め込み酸化膜10の界面に存在して低抵抗化のために1.0×1019cm-3になるようにドーピングしたN拡散層に、基板電圧Vsub=−2V程度の電圧を与えるのが適当である。
From the simulation result of FIG. 5, in order to increase the difference ΔVth between the threshold voltage Vth0 of the FBC1 storing “0” data and the threshold voltage Vth1 of the FBC1 storing “1” data, It is appropriate to apply a voltage of about the substrate voltage Vsub = −2V to the N diffusion layer which is present at the interface of the
図6はFD-SOI上に形成される周辺回路4のN型ポリシリコンゲートNFETのシミュレーション結果を示す図である。図6では、L=0.15μm、tox=50Å(=5×10-7cm)、tSi=100Å(=10-6cm)、tBOX=100Å(=10-6cm)、NA=1.0×1015cm-3を仮定している。
FIG. 6 is a diagram showing a simulation result of the N-type polysilicon gate NFET of the
この図6は、図5と同様に、シリコン基板と埋め込み酸化膜10(BOX)の界面に、低抵抗化のために1.0×1019cm-3になるようにドーピングしたN拡散層を有するL=0.15μm及びW=10μmのNFETのしきい値電圧Vthと基板電圧Vsubとの関係を示している。Vsub=0Vではトランジスタがディプリション型(しきい値電圧がマイナス)であるため、使用できない。したがって、Vth=0.4〜0.5Vの好ましい値に設定するためには、Vsub=-1.0〜-1.2V程度に設定する必要がある。 As in FIG. 5, FIG. 6 shows an L diffusion layer having an N diffusion layer doped at 1.0 × 10 19 cm −3 to reduce resistance at the interface between the silicon substrate and the buried oxide film 10 (BOX). = 0.15 μm and W = 10 μm The relationship between the threshold voltage Vth and the substrate voltage Vsub of the NFET is shown. When V sub = 0V, the transistor is a depletion type (threshold voltage is negative) and cannot be used. Therefore, in order to set a preferable value of V th = 0.4 to 0.5 V, it is necessary to set V sub = about -1.0 to -1.2 V.
周辺トランジスタとして、SOI上の薄膜トランジスタを使用する場合は、しきい値電圧の絶対値そのものの他に、ドレイン電流の履歴現象(Hysteresis)に留意すべきである。 When a thin film transistor on SOI is used as the peripheral transistor, attention should be paid to the hysteresis phenomenon of drain current in addition to the absolute value of the threshold voltage itself.
シリコン膜厚が厚いか、チャネルボディの不純物濃度が高いようなPD-SOI上にトランジスタを形成する場合にも、このようなドレイン電流の履歴現象は見られるが、PD-SOIの場合に履歴現象を防ぐためには、チャネルボディの電位を固定する為のコンタクトを設ければよかった。 Even when a transistor is formed on a PD-SOI where the silicon film is thick or the channel body has a high impurity concentration, such a drain current history phenomenon is observed, but in the case of PD-SOI, the hysteresis phenomenon is observed. In order to prevent this, it is only necessary to provide a contact for fixing the potential of the channel body.
これに対して、FD-SOI上のトランジスタには、PD-SOI上のトランジスタに見られるような履歴現象はないといわれているが、基板電位Vsubの値によっては、埋め込み酸化膜10と基板との界面に多数キャリアが蓄積することが有り得るため、履歴現象が起こる場合がある。
On the other hand, it is said that the transistor on the FD-SOI does not have a hysteresis phenomenon as seen in the transistor on the PD-SOI. However, depending on the value of the substrate potential V sub , the buried
ところが、FD-SOI上のトランジスタでは、履歴現象を防ぐためにPD-SOIの場合のようにチャネルボディにコンタクトを取ることは出来ない。何故ならば、チャネルボディには中性領域(charge neutral area)が存在しないからである。 However, in the transistor on the FD-SOI, the channel body cannot be contacted as in the case of the PD-SOI in order to prevent the hysteresis phenomenon. This is because there is no charge neutral area in the channel body.
したがって、FD-SOI上に形成したトランジスタのしきい値電圧を調整するために基板電位を変化させる場合には、その基板電位においてドレイン電流の履歴現象が起こるかどうかのチェックをする必要が出てくる。 Therefore, when changing the substrate potential in order to adjust the threshold voltage of the transistor formed on the FD-SOI, it is necessary to check whether the drain current history phenomenon occurs at that substrate potential. come.
図7〜図10は、上と同じ構造のNFET2のドレイン電流をドレイン電圧を0Vから1.5Vまで大きくしてゆき、その後0Vへ戻して行く場合の履歴現象の有無を示す図である。図7はVsub=0Vの場合、図8はVsub=-1.0Vの場合、図9はVsub=-1.5Vの場合、図10はVsub=-2Vの場合の履歴現象の様子を示している。
7 to 10 are diagrams showing the presence or absence of a hysteresis phenomenon when the drain current of the
これらの図から、Vsub=-1.5Vよりも基板電位を深くしてゆくと履歴現象が起こり、トランジスタ特性が不安定になることが分かる。したがって、上のしきい値電圧の設定(Vth=0.4〜0.5V)において、Vsub=-1.0〜-1.2Vとしたが、この範囲ではトランジスタは履歴現象を示さずに安定に動作することが分かる。 From these figures, it can be seen that when the substrate potential is made deeper than Vsub = −1.5 V, a hysteresis phenomenon occurs and the transistor characteristics become unstable. Therefore, in the above threshold voltage setting (V th = 0.4 to 0.5 V), V sub = -1.0 to -1.2 V, but in this range, the transistor should operate stably without showing any hysteresis phenomenon. I understand.
図11はFD-SOI上に形成される周辺回路4のN型ポリシリコンゲートPFET3とP型ポリシリコンゲートPFET3の特性のシミュレーション結果を示す図である。図11では、L=0.2μm、tox=50Å(=5×10-7cm)、tSi=100Å(=10-6cm)、tBOX=100Å(=10-6cm)、ND(チャネルボディ内のN型不純物濃度)=5.0×1016cm-3を仮定している。FBC1と同様に、シリコン基板と埋め込み酸化膜10(BOX)の界面に、低抵抗化のために1.0×1019cm-3にドーピングしたN型拡散層を設けるものとしている。
FIG. 11 is a diagram showing simulation results of characteristics of the N-type
この図11は周辺回路4のPFET3のしきい値電圧の基板電圧Vsubの依存性を示しているが、N型ポリシリコンゲートPFET3の場合、Vsub=0Vではしきい値電圧が-1.2Vと高過ぎて使えない。一方、P型ポリシリコンゲートPFET3の場合、Vsub=0からプラスの方向に対して適当なVthの値になっていることがわかる。ここで注意すべきは、Vsub=0とは、PFET3のソース電位(ソースドレインのうち、電位が高い方)を指す。
FIG. 11 shows the dependence of the threshold voltage of the
PFET3の場合も、NFET2の場合と同様にドレイン電流の履歴現象を起こす危険性があるので、設定基板電位範囲において履歴現象が起きないことを確認する必要がある。
In the case of the
図12〜図15はPFET3の履歴現象の有無を示す図であり、図12はVsub=−1Vの場合、図13はVsub=0Vの場合、図14はVsub=1Vの場合、図15はVsub=2Vの場合を示している。
12 to 15 are diagrams showing the presence or absence of the hysteresis phenomenon of the
図12〜図15に示すように、この構造のPFET3はVsub>1Vでのみ履歴現象を起こすので、P型ポリシリコンPFET3のしきい値電圧の設定(Vth=-0.7〜-0.3V)においてVsub≧0としたが、Vsub=0〜1Vと制限すると、この範囲ではトランジスタは履歴現象を示さず安定に動作することが分かる。
As shown in FIGS. 12 to 15, since the
以上の手順で、FBC1、NFET2及びPFET3の最適な基準電位が求まると、次に、これら基準電圧を同一基板上のSOIトランジスタに与えるために、図16のような基板構成を考える。 When the optimum reference potentials of FBC1, NFET2, and PFET3 are obtained by the above procedure, a substrate configuration as shown in FIG. 16 is considered in order to apply these reference voltages to SOI transistors on the same substrate.
図16の半導体記憶装置は、FBC1、NFET2及びPFET3それぞれの領域の下方の基板と埋め込み酸化膜10との境界に、低抵抗化のためのN拡散層11,15,14を形成して、各N拡散層11,15,14を互いに分離している。これらN拡散層11,15,14には、上述した最適な基板電位、この場合にはプレート電位VPLを与える。
In the semiconductor memory device of FIG. 16, N diffusion layers 11, 15, and 14 for lowering resistance are formed at the boundary between the substrate and the buried
図16では、FBC1下のN拡散層をVPL=-2Vに設定し、NFET2下のN拡散層をVPL=-1Vに設定し、PFET3下のN拡散層をVPL=2.5Vにそれぞれ設定する。P型の基板は、PN接合が順方向になって大電流が流れるのを防ぐために、これらの電位のうちで最も低い値に設定する。この場合はVsub=-2Vに設定する。この設定により、基板とN拡散層との間に存在するPN接合は全て逆方向にバイアスされることになり、大電流が流れることはない。 In FIG. 16, the N diffusion layer under FBC1 is set to VPL = -2V, the N diffusion layer under NFET2 is set to VPL = -1V, and the N diffusion layer under PFET3 is set to VPL = 2.5V. The P-type substrate is set to the lowest value among these potentials in order to prevent a large current from flowing due to the forward direction of the PN junction. In this case, Vsub = -2V is set. With this setting, all the PN junctions existing between the substrate and the N diffusion layer are biased in the reverse direction, and a large current does not flow.
図17はSOI基板5からなるシリコンチップのレイアウト図である。図17の灰色領域は埋め込み酸化膜10の下に形成されるN拡散層11,15,14の領域である。中央に4個のFBC1領域があり、これら領域にはVPL=-2Vが印加される。これらFBC1領域の間にある3ヶ所にはNFET2領域とPFET3領域がストライプ状に形成され、それぞれVPL=-1VとVPL=2.5Vが印加される。また、セルアレーを取り囲むように、NFET2領域とPFET3領域が形成されている。
FIG. 17 is a layout diagram of a silicon chip comprising the
図18はN拡散層11と配線層16との接続部分を示す断面図である。図示のように、SOI基板5上に配線層16が形成され、この配線層16とN拡散層11は、SOI基板5の表面から埋め込み酸化膜10を貫通するコンタクト18により接続されている。
FIG. 18 is a cross-sectional view showing a connection portion between the
N拡散層11に印加されるプレート電位VPLは、(1)チップ外部から与えられる場合、(2)チップ内で発生された固定値である場合、(3)ダイソート時に適当な値に調整してその値をプログラムすることが出来るような機構が組み込まれている場合、(4)チップ内で自動調整できる場合の4通りがあり得る。
The plate potential VPL applied to the
上記の(1)の場合、図19に示すように、各N拡散層に対応するパッド1919から、対応するプレート電圧VPLが入力される。 In the case of (1) above, as shown in FIG. 19, the corresponding plate voltage VPL is inputted from the pad 1919 corresponding to each N diffusion layer.
図20は上記の(2)の場合の回路図である。この回路は、VPLがGNDよりも低い場合、すなわち、NFET2領域に対応する回路を示している。図20の回路は、オペアンプ20と、発振器(Oscillator)21と、コンデンサC1と、ダイオードD1,D2と、直列接続された抵抗R,rとを有する。ダイオードD1,D2はGNDとVPLの間に縦続接続されている。コンデンサC1は、発振器21の出力とダイオードD1,D2との間に接続され、抵抗R,rの接続点の電圧がオペアンプ20の正入力端子に接続されている。VPLがVcc=2.0Vよりも高い場合、すなわちPFET3領域に対応する回路図は図21のようになる。
FIG. 20 is a circuit diagram in the case of (2) above. This circuit shows a circuit corresponding to the
図22は図20及び図21の発振器21の詳細構成を示す回路図である。それぞれがPMOSトランジスタとNMOSトランジスタからなる奇数個のインバータIV1〜IV5を縦続接続して、最終段のインバータIV5の出力を初段のインバータIV1の入力にフィードバックしたCMOS構成のリング発振器21である。初段のインバータIV1のNMOSトランジスタと接地端子との間にはNMOSトランジスタQ1が接続されている。このNMOSトランジスタのゲートに入力されるEnable信号により、リング発振器21の発振/停止が制御される。
FIG. 22 is a circuit diagram showing a detailed configuration of the
図23は上記の(3)の場合の図20に対応する回路図である。図23の回路は、オペアンプ20と、発振器21と、コンデンサC1と、ダイオードD1,D2と、抵抗r1〜r4,Rと、フューズ素子f1〜f4とを有する。直列接続されたフューズ素子f1及び抵抗r1と、フューズ素子f2及び抵抗r2と、フューズ素子f3及び抵抗r3と、フューズ素子f4及び抵抗r4とは並列接続され、フューズ素子f1〜f4の一端は抵抗Rに接続され、抵抗r1〜r4の一端はVPLに接続されている。
FIG. 23 is a circuit diagram corresponding to FIG. 20 in the case of (3) above. The circuit in FIG. 23 includes an
必要に応じてフューズ素子f1〜f4をレーザで溶断して抵抗r1〜r4を選択することにより、(1)式に従ってVPLを調整できる。 VPL can be adjusted according to equation (1) by fusing fuse elements f1-f4 with a laser and selecting resistors r1-r4 as necessary.
VPL={(R+r)VREF−rVcc}/R …(1)
(1)式中のrは、抵抗r1〜r4から少なくとも1個選択した場合の合成抵抗である。
VPL = {(R + r) VREF-rVcc} / R (1)
In the formula (1), r is a combined resistance when at least one of the resistors r1 to r4 is selected.
図24及び図25は上記の(4)の場合の回路図であり、図24はFBC1及びNFET2に対応する回路図、図25はPFET3に対応する回路図である。 24 and 25 are circuit diagrams in the case of (4) above, FIG. 24 is a circuit diagram corresponding to FBC1 and NFET2, and FIG. 25 is a circuit diagram corresponding to PFET3.
図24及び図25のいずれも、オペアンプ20と、発振器21と、コンデンサc1と、ダイオードD1,D2と、抵抗γとを有する。図24のFBC1またはNFET2のプレートにはVPLが入力され、図25のPFET3のプレートにはVPLが入力される。
Each of FIG. 24 and FIG. 25 includes an
図24及び図25のいずれも、VPLをプレートに入力することにより、各トランジスタのしきい値電圧をモニターし、しきい値電圧によりVPL自体を変化させる。 24 and 25, the threshold voltage of each transistor is monitored by inputting VPL to the plate, and VPL itself is changed by the threshold voltage.
これにより、シリコン膜厚tsiやゲート絶縁膜toxがチップごとに変化して、しきい値電圧が設計値からずれても、フィードバックループが働いて自動的に設計値に設定することができる。 As a result, even if the silicon film thickness tsi and the gate insulating film tox change from chip to chip and the threshold voltage deviates from the design value, the feedback loop works and can be automatically set to the design value.
フィードバックループ中のMOSFETのプレートは、他から分離されていることが望ましい。何故ならば、プレート容量が大きすぎてフィードバックループの時定数が大きすぎ、適切な設定値に至るまでに時間がかかりすぎることや発振現象が起こりやすくなるからである。シリコン層が薄いFD-SOIの場合はシリコン層の膜厚tSiのウェファー間のばらつきがしきい値電圧に与える影響は大きいので、この調整機能は非常に重要になる。 It is desirable that the MOSFET plate in the feedback loop be isolated from the others. This is because the plate capacity is too large and the time constant of the feedback loop is too large, so that it takes too much time to reach an appropriate set value and an oscillation phenomenon easily occurs. In the case of FD-SOI with a thin silicon layer, this adjustment function is very important because the variation between the wafers in the thickness tSi of the silicon layer has a great influence on the threshold voltage.
なお、基板電位Vsubは、FBC用、NFET用及びPFET用の3種類のVPLの中で、最も低い電位に設定される。 The substrate potential Vsub is set to the lowest potential among the three types of VPLs for FBC, NFET, and PFET.
このように、第1の実施形態では、PFET3の下方にN拡散層14を、NFET2の下方にP拡散層12を配置するため、NFET2やPFET3のバックチャネルを確実にオフでき、埋め込み酸化膜10(BOX)が厚いPD-SOI上にFBC1を配置する場合にも周辺回路4を安定に動作させることができる。
Thus, in the first embodiment, since the
また、SOIトランジスタの微細化と共にシリコン膜厚が薄くなり、FD-SOIを使用する場合に、FBC1とCMOS回路を最適の動作条件で動作させることができる。また、本実施形態によれば、製造工程の揺らぎによるFD-SOIのトランジスタのしきい値電圧のばらつきを自動的に調整してFBC1のみならずCMOS回路の安定な動作を保証することができる。
In addition, as the SOI transistor is miniaturized, the silicon film thickness is reduced, and when the FD-SOI is used, the FBC1 and the CMOS circuit can be operated under optimum operating conditions. Further, according to the present embodiment, it is possible to automatically adjust the variation in the threshold voltage of the transistor of the FD-SOI due to fluctuations in the manufacturing process to ensure stable operation of not only the
(第2の実施形態)
第2の実施形態は、第1の実施形態と異なり、FBC1、NFET2及びPFET3のプレート電位をP拡散層で与えるものである。
(Second Embodiment)
In the second embodiment, unlike the first embodiment, the plate potentials of FBC1, NFET2, and PFET3 are given by the P diffusion layer.
図26は本発明に係る半導体記憶装置の第2の実施形態の断面図である。図26の半導体記憶装置は、P基板13上に全体にわたって形成されるN拡散層(N型ウェル)31と、N拡散層31に互いに分離して形成される複数のP拡散層32,33,34とを備えている。これらP拡散層32,33,34は、FBC1、NFET2及びPFET3のそれぞれに対応して設けられ、プレート電位を供給する。
FIG. 26 is a cross-sectional view of the second embodiment of the semiconductor memory device according to the present invention. The semiconductor memory device of FIG. 26 includes an N diffusion layer (N-type well) 31 formed over the
ただし、N型シリコンとP型シリコンの仕事関数の差(1V)の影響で、図16と同じトランジスタ特性を持たせるためには、各P拡散層32,33,34に与える電位は図16の場合の電位よりもそれぞれ1V高い値になる。N拡散層31にはP拡散層32〜34に与える電位のうちで最も高い電位0Vあるいは正の電位を与える。P基板13の電位は特に与える必要はなく、フローティングで構わない。
However, in order to have the same transistor characteristics as in FIG. 16 due to the work function difference (1 V) between N-type silicon and P-type silicon, the potentials applied to the P diffusion layers 32, 33, and 34 are as shown in FIG. Each value is 1V higher than the potential in the case. The highest potential 0V or positive potential among the potentials applied to the P diffusion layers 32 to 34 is applied to the
一方、図27は図26の変形例であり、N基板7を用いた例を示す図である。図27の場合、N基板7の上面にP拡散層41が形成され、その上面に、N拡散層40,42,43がそれぞれ分離して形成される。N拡散層40,42,43はそれぞれFBC1、NFET2及びPFET3に対応して設けられる。
On the other hand, FIG. 27 is a modification of FIG. 26 and shows an example using the
図28は図26の変形例を示す断面図であり、P基板13の代わりにN基板7を用いた例を示している。図28の例でも、FBC1、周辺NFET2及び周辺PFET3それぞれに基板バイアスを与える方法として、以下の(1)〜(4)が可能である。
(1)チップ外部から与える。(2)チップ内で発生された固定値を与える(3)ダイソート時に適当な値に調整してその値をプログラムする(4)チップ内で自動調整する。
FIG. 28 is a cross-sectional view showing a modification of FIG. 26, and shows an example in which an
(1) Provided from outside the chip. (2) Give a fixed value generated in the chip (3) Adjust to an appropriate value at the time of die sort and program the value (4) Automatically adjust in the chip
基板電位Vsubは、FBC用、NFET用及びPFET用の3種類のVPLの中で、最も高い電位に設定される。 The substrate potential Vsub is set to the highest potential among the three types of VPLs for FBC, NFET, and PFET.
(第3の実施形態)
第3の実施形態は、FBC1のプレート電位をP拡散層で与え、NFET2とPFET3のプレート電位をN拡散層で与えるものである。
(Third embodiment)
In the third embodiment, the plate potential of FBC1 is given by the P diffusion layer, and the plate potentials of NFET2 and PFET3 are given by the N diffusion layer.
図29は本発明に係る半導体記憶装置の第3の実施形態の断面図である。P基板13の上面全体にわたって形成されるP拡散層41と、P拡散層41上に互いに分離して形成されるN拡散層42,43とを備えている。N拡散層42はNFET2の下方に形成され、N拡散層43はPFET3の下方に形成されている。P基板13とP拡散層41には同一の電位が与えられる。
FIG. 29 is a sectional view of a third embodiment of the semiconductor memory device according to the present invention.
P型シリコンとN型シリコンの仕事関数の違い約1Vの影響で、図29の場合は図16に比べて約1V高い電位をP基板13に与えることで実質的に同じ特性のFBC1が実現できる。したがって、図16のFBC1と同じ特性のFBC1を図29で実現するためには、Vsub=-1Vを与える必要がある。 Due to the difference in work function between P-type silicon and N-type silicon of about 1V, in the case of FIG. 29, FBC1 having substantially the same characteristics can be realized by applying a potential about 1V higher than that of FIG. . Therefore, in order to realize FBC1 having the same characteristics as FBC1 in FIG. 16 in FIG. 29, it is necessary to give V sub = −1V.
なお、この実施形態の場合でも、FBC1、周辺NFET2及び周辺PFET3それぞれに基板バイアスを(1)チップ外部から与える、(2)チップ内で発生された固定値を与える、(3)ダイソート時に適当な値に調整してその値をプログラムする、(4)チップ内で自動調整することができる。
Even in this embodiment, the substrate bias is applied to each of the
基板電位Vsubは、FBC用、NFET用及びPFET用の3種類のVPLの中で、最も低い電位に設定される。 The substrate potential Vsub is set to the lowest potential among the three types of VPLs for FBC, NFET, and PFET.
(第4の実施形態)
第4の実施形態は、FBC1とNFET2のプレート電位をP拡散層で与え、PFET3のプレート電位をN拡散層で与えるものである。
(Fourth embodiment)
In the fourth embodiment, the plate potential of FBC1 and NFET2 is given by the P diffusion layer, and the plate potential of PFET3 is given by the N diffusion layer.
図30は本発明に係る半導体記憶装置の第4の実施形態の断面図である。図30の半導体記憶装置は、N基板7の上面全体にわたって形成されるN拡散層8と、N拡散層8の一部に互いに分離して形成される複数のP拡散層44,45とを備えている。P拡散層44はFBC1の下方に形成され、P拡散層45はNFET2の下方に形成される。
FIG. 30 is a sectional view of a fourth embodiment of the semiconductor memory device according to the present invention. The semiconductor memory device of FIG. 30 includes an
N基板7にはVsub=2.5Vが印加され、P拡散層44はVPL=-1Vに設定され、P拡散層45はVPL=0Vに設定される。
Vsub = 2.5V is applied to the
第4の実施形態においても、FBC1、周辺NFET2及び周辺PFET3それぞれに基板バイアスを(1)チップ外部から与える、(2)チップ内で発生された固定値を与える、(3)ダイソート時に適当な値に調整してその値をプログラムする、(4)チップ内で自動調整することができる。
Also in the fourth embodiment, the substrate bias is applied to each of the
基板電位Vsubは、FBC用、NFET用及びPFET用の3種類のVPLの中で、最も高い電位に設定される。 The substrate potential Vsub is set to the highest potential among the three types of VPLs for FBC, NFET, and PFET.
(第5の実施形態)
第5の実施形態は、シリコン層が厚いPD-SOI基板5を用いる例を示している。
(Fifth embodiment)
The fifth embodiment shows an example in which a PD-
図31は本発明に係る半導体記憶装置の第5の実施形態の断面図であり、FBC1と周辺回路4で埋め込み酸化膜10の厚さを変えた場合の例を示している。
FIG. 31 is a cross-sectional view of the fifth embodiment of the semiconductor memory device according to the present invention, showing an example in which the thickness of the buried
図31の半導体記憶装置は、P基板の上面に形成される埋め込み酸化膜10と、FBC1の位置に対応して形成されるN拡散層11とを備え、埋め込み酸化膜10は、周辺回路4部分だけ厚く形成されている。
The semiconductor memory device of FIG. 31 includes a buried
周辺回路4部分の埋め込み酸化膜10を厚くするため、P基板を−1Vに設定しておいてもPFET3のバックチャンネルがONする心配がない。
Since the buried
なお、第5の実施形態でも、FBC1、周辺NFET2及び周辺PFET3それぞれに基板バイアスを(1)チップ外部から与える、(2)チップ内で発生された固定値を与える、(3)ダイソート時に適当な値に調整してその値をプログラムする、(4)チップ内で自動調整することができる。
Also in the fifth embodiment, the substrate bias is applied to each of the
基板電位Vsubは、FBC用、NFET用及びPFET用の3種類のVPLの中で、最も低い電位に設定される。 The substrate potential Vsub is set to the lowest potential among the three types of VPLs for FBC, NFET, and PFET.
(第6の実施形態)
第6の実施形態は、シリコン層が厚いPD-SOI基板5を用いる場合に、すべてのデバイスで同一の基板バイアスに設定できるようにしたものである。
(Sixth embodiment)
In the sixth embodiment, when a PD-
図32は本発明に係る半導体記憶装置の第6の実施形態の断面図である。図32の半導体記憶装置は、P基板の上面全体にわたって形成されるP拡散層41と、P拡散層41の上面に形成される埋め込み酸化膜10とを備えている。埋め込み酸化膜10は、周辺回路4部分だけ厚く形成されている。
FIG. 32 is a sectional view of a sixth embodiment of a semiconductor memory device according to the present invention. The semiconductor memory device of FIG. 32 includes a
(第7の実施形態)
第7の実施形態は、FBCの部分がFD-SOI上にあると同時に、周辺回路部分がPD-SOI上にあるものである。
(Seventh embodiment)
In the seventh embodiment, the FBC portion is on the FD-SOI and the peripheral circuit portion is on the PD-SOI.
図33は本発明に係る半導体記憶装置の第7の実施形態の断面図である。図33の半導体記憶装置の周辺回路部分は、基本的な構造は図31と同じであり、FBC1のチャネルチャネルボディの濃度はNA=1.0×1015cm-3、NFET2のチャネルチャネルボディの濃度はNA=5.0×1017cm-3、PFET3のチャネルチャネルボディの濃度はND=5.0×1017cm-3である。 FIG. 33 is a sectional view of a seventh embodiment of the semiconductor memory device according to the present invention. The basic structure of the peripheral circuit portion of the semiconductor memory device of FIG. 33 is the same as that of FIG. 31, the concentration of the channel channel body of FBC1 is NA = 1.0 × 10 15 cm −3 , and the concentration of the channel channel body of NFET2 is NA = 5.0 × 10 17 cm −3 , and the channel channel body concentration of PFET 3 is ND = 5.0 × 10 17 cm −3 .
FBC1はFD-SOIであるが、周辺回路4のNFET2及びPFET3はPD-SOI化するものである。BOXの厚さもFBC1アレー部分では薄く、周辺回路4部分では厚くしている。
Although FBC1 is FD-SOI, NFET2 and PFET3 of the
これにより、周辺回路4のトランジスタ特性は基板電位に依存することがなくなり、FBC1のプレート電位はN拡散層で-2Vを与えることができる。
As a result, the transistor characteristics of the
なお、図33の代わりに図34のような断面構造にしてもよい。図34は、図33と基本的な構造は同じであるが、FBC1のプレートをP型拡散層で与えるものであり、Vsub=−1Vである。 Instead of FIG. 33, a cross-sectional structure as shown in FIG. 34 may be used. FIG. 34 has the same basic structure as FIG. 33, but provides a plate of FBC1 with a P-type diffusion layer, and Vsub = −1V.
上述した実施形態では、周辺回路4の電源電圧がVCC(=2.0V)とVSS(=0V)の一組である場合を説明したが、複数組ある場合にも拡張可能である。この場合には、各電源電圧毎に埋め込み酸化膜10(BOX)下の拡散層を分離して最適な電圧を与えるような構成をとればよい。
In the above-described embodiment, the case where the power supply voltage of the
また、上述した実施形態では、埋め込み酸化膜10(BOX)の下には拡散層で電位を与える構造であったが、この構造には限定されない。例えば、N型不純物あるいはP型不純物を導入したポリシリコン層で電位を与えてもよい。 Further, in the above-described embodiment, the potential is applied by the diffusion layer under the buried oxide film 10 (BOX). However, the structure is not limited to this. For example, the potential may be applied by a polysilicon layer into which an N-type impurity or a P-type impurity is introduced.
さらに、図35に示すように、埋め込み酸化膜10の内部に、P型またはN型ポリシリコンまたは金属からなるプレート51,52,53を埋め込んで、電位を与えてもよい。図35の例では、FBC1の下方のN型ポリシリコンからなるプレート51にVPL=-2Vを与え、NFET2の下方のプレート52にVPL=-1Vを与え、PFET3の下方のプレート53にVPL=2.5Vを与える例を示している。
Furthermore, as shown in FIG. 35,
FBC1の下方のプレート51は、アレー単位で配置してもよい。あるいは、本実施形態は、各ワード線に沿ってプレートを設けるダブルゲート構造のFBC1にも適用可能である。
The plate 51 below the
上述した各実施形態では、FBC1を有する半導体記憶装置について説明したが、本発明は、FBC1を持たない半導体集積回路にも適用可能である。
In each of the embodiments described above, the semiconductor memory device having the
1 FBC
2 NFET
3 PFET
4 周辺回路
5 SOI基板
6 絶縁層
7 N基板
8 N拡散層
9 P拡散層
10 埋め込み酸化膜
11 N拡散層
12 P拡散層
13 P基板
14 N拡散層
15 N拡散層
21 発振器
1 FBC
2 NFET
3 PFET
4
Claims (5)
前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、
絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、を備え、
前記FBCの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くすることを特徴とする半導体記憶装置。 A first semiconductor layer formed on the substrate via a buried insulating film;
A floating channel body formed in the first semiconductor layer, a main gate for forming a channel on the first surface side of the channel body, and a second surface opposite to the first surface An FBC (Floating Body Cell) having an auxiliary gate formed to be capacitively coupled;
A logic circuit that is formed in the first semiconductor layer and separated from the FBC by an insulating film, and transmits and receives signals to and from the FBC;
A semiconductor memory device, wherein the buried oxide film below the logic circuit is thicker than the buried oxide film below the FBC.
前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、
絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、
前記FBC及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備えることを特徴とする半導体記憶装置。 A first semiconductor layer formed on the substrate via a buried insulating film;
A floating channel body formed in the first semiconductor layer, a main gate for forming a channel on the first surface side of the channel body, and a second surface opposite to the first surface An FBC (Floating Body Cell) having an auxiliary gate formed to be capacitively coupled;
A logic circuit which is formed in the first semiconductor layer by being separated from the FBC by an insulating film, and which transmits and receives signals to and from the FBC;
A semiconductor memory device comprising: a plurality of polysilicon layers or metal layers formed separately from each other inside the buried insulating film corresponding to each of the FBC and the logic circuit.
前記第1半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第1の面側にチャネルを形成するための主ゲートと、前記第1の面とは反対側の第2の面に容量結合するように形成される補助ゲートと、を有するFBC(Floating Body Cell)と、
絶縁膜により前記FBCと分離して前記第1半導体層に形成され、前記FBCと信号の送受を行う論理回路と、
前記FBCに対応して前記埋め込み絶縁膜の内部に形成されるポリシリコン層または金属層と、を備えることを特徴とする半導体記憶装置。 A first semiconductor layer formed on the substrate via a buried insulating film;
A floating channel body formed in the first semiconductor layer, a main gate for forming a channel on the first surface side of the channel body, and a second surface opposite to the first surface An FBC (Floating Body Cell) having an auxiliary gate formed to be capacitively coupled;
A logic circuit which is formed in the first semiconductor layer by being separated from the FBC by an insulating film, and which transmits and receives signals to and from the FBC;
A semiconductor memory device comprising: a polysilicon layer or a metal layer formed inside the buried insulating film corresponding to the FBC.
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2005
- 2005-10-18 JP JP2005303163A patent/JP2006080549A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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