JP2006079547A

JP2006079547A - Processor system

Info

Publication number: JP2006079547A
Application number: JP2004265914A
Authority: JP
Inventors: Yoshiro Tsuboi; 井芳朗坪
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-09-13
Filing date: 2004-09-13
Publication date: 2006-03-23

Abstract

<P>PROBLEM TO BE SOLVED: To prevent collision of data on a shared bus in switching a task. <P>SOLUTION: The processor system comprises a plurality of CPU modules connected to the shared bus, a shared memory connected to the shared bus 1 and shared by all of the CPU modules, and a timer interrupt generating unit for generating a timer interrupt signal to the plurality of the CPU modules. When the plurality of the CPU modules share a same shared memory, and the task interrupt signal is simultaneously input to the plurality of the CPU modules, a timing for switching the task by each of CPU core parts 11 is delayed mutually so as to supply the task interrupt signal individually to the CPU core part 11 by delaying in an inside of each of the CPU modules. Thereby, possibility of conflict of the data on the shared bus 1 can be reduced while the data is being saved in the shared memory from a local memory in switching the task. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、タイマ割込信号に従ってタスクの切替を行うプロセッサシステムに関する。 The present invention relates to a processor system for switching tasks according to a timer interrupt signal.

複数のプロセッサを備えたマルチプロセッサシステムにおいて、特定のプロセッサへの負荷が集中しないようにする技術が知られている（特許文献１参照）。 In a multiprocessor system including a plurality of processors, a technique for preventing a load on a specific processor from being concentrated is known (see Patent Document 1).

この特許文献１には、複数のCPUボードでマルチプロセッサシステムを構成している。各CPUボードでは、割り込み受付けから、割り込みタスク処理完了までの時間を測定し、その測定時間により、CPUの負荷を測定する。そして、測定した負荷に応じて、割り込みの遅延時間をきめ細かく制御する。 In Patent Document 1, a multiprocessor system is configured by a plurality of CPU boards. Each CPU board measures the time from interrupt acceptance to completion of interrupt task processing, and measures the CPU load based on the measurement time. The interrupt delay time is finely controlled according to the measured load.

このように、特許文献１は、CPUに対する割り込み処理の負荷を分散させる点に特徴がある。 As described above, Patent Document 1 is characterized in that the load of interrupt processing on the CPU is distributed.

しかしながら、各CPUの負荷が均等になるように割込制御を行っても、各CPUとメモリとの間で送受されるデータ同士が競合するおそれがある。特に、割込信号によりタスクを切り換える際、今まで実行していたタスクに関連するデータを共有メモリに待避する必要があるが、共有メモリへのアクセスが複数のCPUで競合した場合には、共有メモリへのデータの待避に時間がかかることになり、タスクの切替を迅速に行えなくなる。
特開平11-15800号公報 However, even if interrupt control is performed so that the load on each CPU is equalized, data transmitted and received between each CPU and the memory may compete. In particular, when switching tasks with interrupt signals, it is necessary to save the data related to the task that has been executed so far to the shared memory. It takes time to save data to the memory, and task switching cannot be performed quickly.
Japanese Patent Laid-Open No. 11-15800

本発明は、タスク切替時に共有バス上でデータの衝突が起きないようにするプロセッサシステムを提供する。 The present invention provides a processor system that prevents data collision on a shared bus during task switching.

本発明の一態様によれば、タイマ割込信号に従って、タスクの切替を行う複数のプロセッサコアと、前記複数のプロセッサコアにより共有され、タスク切替に伴って各プロセッサコアが今まで使用していたタスク関連データを待避するために利用可能な共有メモリと、前記共有メモリと前記複数のプロセッサコアとの間でデータを送受する共有バスと、前記複数のプロセッサコアのそれぞれに対応して設けられ、各プロセッサコアに供給するタイマ割込信号のタイミングを、対応するプロセッサコアに応じた固有の時間だけそれぞれ遅延させる複数の遅延回路と、を備える。 According to one aspect of the present invention, a plurality of processor cores that perform task switching in accordance with a timer interrupt signal and the plurality of processor cores that are shared by the plurality of processor cores and that each processor core has used so far in accordance with task switching A shared memory that can be used to save task-related data, a shared bus that transmits and receives data between the shared memory and the plurality of processor cores, and a corresponding one of the plurality of processor cores, And a plurality of delay circuits for delaying the timing of the timer interrupt signal supplied to each processor core by a specific time corresponding to the corresponding processor core.

本発明によれば、タイマ割込によるタスク切替時に共有バス上でデータの衝突が起きなくなる。 According to the present invention, data collision does not occur on the shared bus when switching tasks by timer interruption.

以下、図面を参照しながら、本発明の一実施形態について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図１は本発明の一実施形態に係るプロセッサシステムの概略構成を示すブロック図である。図１のプロセッサシステムは、共有バス１に接続される複数のCPUモジュール２と、共有バス１に接続されて全てのCPUモジュール２が共用する共有メモリ３と、複数のCPUモジュール２へのタイマ割込信号を生成するタイマ割込生成ユニット４とを備えている。 FIG. 1 is a block diagram showing a schematic configuration of a processor system according to an embodiment of the present invention. The processor system of FIG. 1 includes a plurality of CPU modules 2 connected to a shared bus 1, a shared memory 3 connected to the shared bus 1 and shared by all CPU modules 2, and timer allocation to the plurality of CPU modules 2. And a timer interrupt generation unit 4 for generating an interrupt signal.

タイマ割込生成ユニット４は、所定間隔ごとにタイマ割込信号を生成する。タイマ割込生成ユニット４で生成されたタイマ割込信号は、ほぼ同タイミングで複数のCPUモジュール２に供給される。CPUモジュール２は、タイマ割込信号に同期して、タスクを実行する。各タスクの実行中は、ローカルメモリを作業領域として利用し、実行中のタスクに関連するデータをローカルメモリに格納する。CPUモジュール２は、タイマ割込信号が入力されると、タスクの切替を行う。 The timer interrupt generation unit 4 generates a timer interrupt signal at predetermined intervals. The timer interrupt signal generated by the timer interrupt generation unit 4 is supplied to the plurality of CPU modules 2 at substantially the same timing. The CPU module 2 executes the task in synchronization with the timer interrupt signal. During the execution of each task, the local memory is used as a work area, and data related to the task being executed is stored in the local memory. The CPU module 2 switches tasks when a timer interrupt signal is input.

複数のCPUモジュール２は同一の内部構成を有する。図２はCPUモジュール２の内部構成の一例を示すブロック図である。図２のCPUモジュール２は、演算処理を行うCPUコア部１１と、CPUコア部１１による高速アクセスが可能なキャッシュメモリ１２と、CPUコア部１１がタスク処理に利用するローカルメモリ１３と、タイマ割込信号を遅延させる遅延ユニット１４と、各CPUモジュール２に特化した所定の処理を行うハードウェア拡張部（HW拡張部）１５と、HW拡張部１５が利用するローカルメモリ１６と、ローカルメモリ１３，１６と共有メモリ３との間でデータの送受を行うDMAコントローラ１７と、共有バス１との間でデータの送受を行うバスインタフェースユニット（BIU）１８とを有する。 The plurality of CPU modules 2 have the same internal configuration. FIG. 2 is a block diagram showing an example of the internal configuration of the CPU module 2. 2 includes a CPU core unit 11 that performs arithmetic processing, a cache memory 12 that can be accessed at high speed by the CPU core unit 11, a local memory 13 that the CPU core unit 11 uses for task processing, and a timer allocation. A delay unit 14 that delays the embedded signal, a hardware expansion unit (HW expansion unit) 15 that performs predetermined processing specialized for each CPU module 2, a local memory 16 that the HW expansion unit 15 uses, and a local memory 13 , 16 and the shared memory 3 and a DMA controller 17 for transmitting and receiving data and a bus interface unit (BIU) 18 for transmitting and receiving data to and from the shared bus 1.

タイマ割込生成ユニット４で生成されたタイマ割込信号は、各CPUモジュール２内の遅延ユニット１４に入力される。各遅延ユニット１４には、互いに異なる遅延時間が設定されており、設定された遅延時間だけタイマ割込信号を遅延させる。各CPUモジュール２内のCPUコア部１１には、遅延ユニット１４で遅延させたタイマ割込信号が供給される。 The timer interrupt signal generated by the timer interrupt generation unit 4 is input to the delay unit 14 in each CPU module 2. Each delay unit 14 has a different delay time, and delays the timer interrupt signal by the set delay time. A timer interrupt signal delayed by the delay unit 14 is supplied to the CPU core unit 11 in each CPU module 2.

CPUコア部１１は、遅延ユニット１４で遅延させたタイマ割込信号が入力されると、タスクの切替を行う。タスクを切り換える際には、今まで実行していたタスクの関連データをローカルメモリ１３から読み出して、共有メモリ３に待避する。ローカルメモリ１３から共有メモリ３へのデータの待避は、CPUコア部１１の制御下で行ってもよいが、DMAコントローラ１７を利用してもよい。DMAコントローラ１７を利用してデータの待避を行えば、CPUコア部１１の処理負担を軽減でき、タスクの切替処理を高速化できる。 When the timer interrupt signal delayed by the delay unit 14 is input, the CPU core unit 11 performs task switching. When switching tasks, the related data of the task executed so far is read from the local memory 13 and saved in the shared memory 3. The saving of data from the local memory 13 to the shared memory 3 may be performed under the control of the CPU core unit 11, but the DMA controller 17 may be used. If the DMA controller 17 is used to save data, the processing load on the CPU core unit 11 can be reduced, and the task switching process can be speeded up.

HW拡張部１５は必須の構成要素ではないが、各CPUモジュール２ごとに専用の処理（例えば、画像処理など）を行う場合に設けられる。HW拡張部１５にも、対応するローカルメモリ１６が設けられ、タスク切替時には、必要に応じて、このローカルメモリ１６の内容も共有メモリ３に待避される。 The HW expansion unit 15 is not an essential component, but is provided when dedicated processing (for example, image processing) is performed for each CPU module 2. The HW expansion unit 15 is also provided with a corresponding local memory 16, and the contents of the local memory 16 are saved in the shared memory 3 as necessary when switching tasks.

図３は遅延ユニット１４の内部構成の第１実装例を示すブロック図である。図３の遅延ユニット１４は、遅延サイクル数を設定する遅延設定レジスタ２１と、比較器２２と、OR回路２３と、トグルスイッチ２４と、セレクタ２５と、カウンタレジスタ２６と、インクリメンタ２７とを有する。 FIG. 3 is a block diagram illustrating a first implementation example of the internal configuration of the delay unit 14. 3 includes a delay setting register 21 for setting the number of delay cycles, a comparator 22, an OR circuit 23, a toggle switch 24, a selector 25, a counter register 26, and an incrementer 27. .

初期状態では遅延設定レジスタ２１に０でない値が設定されているものとする。OR回路２３は、タイマ割り込み生成ユニット４で生成されたタイマ割り込みパルスと比較器２２の出力との論理和を演算する。初期状態では、比較器２２の出力とタイマ割り込み信号は「0」であり、タイマ割り込みパルスが入力されると OR回路２３の出力は１クロック期間だけ「1」になる。 Assume that a non-zero value is set in the delay setting register 21 in the initial state. The OR circuit 23 calculates the logical sum of the timer interrupt pulse generated by the timer interrupt generation unit 4 and the output of the comparator 22. In the initial state, the output of the comparator 22 and the timer interrupt signal are “0”, and when the timer interrupt pulse is input, the output of the OR circuit 23 becomes “1” only for one clock period.

トグルスイッチ２４の出力は初期状態では例えば「0」であり、OR回路２３から出力される信号のポジティブエッジ(「0」->「1」の遷移)で出力論理を切り替え、反転して「1」になる。 The output of the toggle switch 24 is, for example, “0” in the initial state, and the output logic is switched at the positive edge (transition “0”-> “1”) of the signal output from the OR circuit 23 and inverted to “1”. "become.

セレクタ２５は、トグルスイッチ２４の出力に基づいて、「0」またはインクリメンタ２７の出力を選択する。例えばトグルスイッチ２４の出力が「1」であれば、セレクタ２５はインクリメンタ２７の出力を選択し、トグルスイッチ２４の出力が「0」であれば「0」を選択する。セレクタ２５の出力はカウンタレジスタ２６に設定される。従ってトグルスイッチ２４の出力が「1」である間は、カウンタレジスタ２６の値は１クロックに１ずつ加算される。 The selector 25 selects “0” or the output of the incrementer 27 based on the output of the toggle switch 24. For example, if the output of the toggle switch 24 is “1”, the selector 25 selects the output of the incrementer 27, and if the output of the toggle switch 24 is “0”, selects “0”. The output of the selector 25 is set in the counter register 26. Therefore, while the output of the toggle switch 24 is “1”, the value of the counter register 26 is incremented by 1 for each clock.

比較器２２は、遅延設定レジスタ２１の設定値とカウンタレジスタ２６の値を比較する。両者が一致しなければ比較器２２は「0」を出力し、一致すれば「1」を出力する。これにより、OR回路２３の出力が「0」->「1」へ遷移するので、トグルスイッチ２４は再び出力論理を切り替え、反転して「0」になる。 The comparator 22 compares the set value of the delay setting register 21 with the value of the counter register 26. If they do not match, the comparator 22 outputs “0”, and if they match, it outputs “1”. As a result, since the output of the OR circuit 23 transits from “0” to “1”, the toggle switch 24 switches the output logic again and inverts it to “0”.

このとき、セレクタ２５は０を選択するので、次のクロックでカウンタレジスタ２６には０が設定される。すると、比較器２２の出力は再び「0」となり、OR 回路２３の出力は「0」へ戻って遅延ユニットは初期状態へ戻る。比較器２２の出力が遅延されたタイマ割り込みパルスとなる。 At this time, since the selector 25 selects 0, the counter register 26 is set to 0 at the next clock. Then, the output of the comparator 22 becomes “0” again, the output of the OR circuit 23 returns to “0”, and the delay unit returns to the initial state. The output of the comparator 22 becomes a delayed timer interrupt pulse.

このように、図３の遅延ユニット１４は、カウンタレジスタ２６の値が遅延設定レジスタ２１の設定値と等しくなるまで、「１」ずつインクリメントを繰り返す。すなわち、遅延設定レジスタ２１の設定値に応じて、タイマ割込信号の遅延時間が設定される。遅延設定レジスタ２１に設定する値を変更することにより、遅延設定レジスタ２１のビット値に応じた遅延時間の設定が可能になる。 As described above, the delay unit 14 in FIG. 3 repeats increment by “1” until the value of the counter register 26 becomes equal to the set value of the delay setting register 21. That is, the delay time of the timer interrupt signal is set according to the set value of the delay setting register 21. By changing the value set in the delay setting register 21, the delay time can be set according to the bit value of the delay setting register 21.

図４は遅延ユニット１４の内部構成の第２実装例を示すブロック図である。図４の遅延ユニット１４は、遅延サイクル数の２の補数を設定する遅延設定レジスタ３１と、比較器３２と、OR回路３３と、トグルスイッチ３４と、セレクタ３５と、カウンタレジスタ３６と、インクリメンタ３７とを有する。 FIG. 4 is a block diagram showing a second implementation example of the internal configuration of the delay unit 14. The delay unit 14 of FIG. 4 includes a delay setting register 31 for setting the two's complement of the delay cycle number, a comparator 32, an OR circuit 33, a toggle switch 34, a selector 35, a counter register 36, an incrementer. 37.

図４の遅延ユニット１４は、セレクタ３５の入力信号と比較器３２の入力信号が図３と異なっている。図４のセレクタ３５は、遅延設定レジスタ３１の設定値またはインクリメンタ３７の出力を選択する。比較器３２は、カウンタレジスタ３６の出力と「０」とを比較する。 The delay unit 14 of FIG. 4 is different from that of FIG. 3 in the input signal of the selector 35 and the input signal of the comparator 32. The selector 35 in FIG. 4 selects the set value of the delay setting register 31 or the output of the incrementer 37. The comparator 32 compares the output of the counter register 36 with “0”.

すなわち、図３のインクリメンタ２７は、「０」から遅延設定レジスタ２１の設定値までインクリメントを行うのに対して、図４のインクリメンタ３７は、遅延設定レジスタ３１の設定値から「０」までインクリメントを行う。 That is, the incrementer 27 in FIG. 3 increments from “0” to the set value of the delay setting register 21, whereas the incrementer 37 in FIG. 4 increases from the set value in the delay setting register 31 to “0”. Increment.

図３と図４のどちらの回路構成を採用しても、回路規模や動作速度にほとんど違いはないため、どちらの回路構成を採用してもよい。 Whichever circuit configuration of FIGS. 3 and 4 is employed, there is almost no difference in circuit scale and operation speed, so either circuit configuration may be employed.

このように、本実施形態では、複数のCPUモジュール２が同一の共有メモリ３を共用する場合に、タスク割込信号が複数のCPUモジュール２にほぼ同時に入力されると、各CPUモジュール２の内部で個別にタスク割込信号を遅延させて、CPUコア部１１に供給するため、各CPUコア部１１がタスク切替を行うタイミングを互いにずらすことができる。これにより、タスク切替時のローカルメモリから共有メモリ３にデータを待避している最中に、データ同士が共有バス１上で競合するおそれを軽減できる。 As described above, in this embodiment, when a plurality of CPU modules 2 share the same shared memory 3, if a task interrupt signal is input to the plurality of CPU modules 2 almost simultaneously, Since the task interrupt signals are individually delayed and supplied to the CPU core unit 11, the timings at which the CPU core units 11 perform task switching can be shifted from each other. As a result, it is possible to reduce the possibility of data competing on the shared bus 1 while saving data from the local memory to the shared memory 3 at the time of task switching.

なお、CPUモジュール２内の遅延ユニット１４でタイマ割込信号を遅延させる時間をプログラマブルに設定変更できるようにしてもよい。これにより、各CPUモジュール２が実行するタスクの内容に応じて、タイマ割込信号の遅延時間を変更することができる。 The time for delaying the timer interrupt signal by the delay unit 14 in the CPU module 2 may be programmable. Thereby, the delay time of the timer interrupt signal can be changed according to the contents of the task executed by each CPU module 2.

また、上述した実施形態において、共有バス１に接続されるCPUモジュール２の数に特に制限はない。さらに、CPUモジュール２の内部構成や遅延ユニット１４の内部構成は図示されたものに限定されない。 In the embodiment described above, the number of CPU modules 2 connected to the shared bus 1 is not particularly limited. Furthermore, the internal configuration of the CPU module 2 and the internal configuration of the delay unit 14 are not limited to those illustrated.

本発明の一実施形態に係るプロセッサシステムの概略構成を示すブロック図。1 is a block diagram showing a schematic configuration of a processor system according to an embodiment of the present invention. CPUモジュール２の内部構成の一例を示すブロック図。FIG. 3 is a block diagram illustrating an example of an internal configuration of a CPU module 2. 遅延ユニット１４の内部構成の第１実装例を示すブロック図。The block diagram which shows the 1st mounting example of the internal structure of the delay unit. 遅延ユニット１４の内部構成の第２実装例を示すブロック図。The block diagram which shows the 2nd mounting example of the internal structure of the delay unit.

Explanation of symbols

１共有バス
２ CPUモジュール
３共有メモリ
４タイマ割込生成ユニット
１１ CPUコア部
１３，１６ローカルメモリ
１４遅延ユニット
１５ HW拡張部
１７ DMAコントローラ DESCRIPTION OF SYMBOLS 1 Shared bus 2 CPU module 3 Shared memory 4 Timer interrupt generation unit 11 CPU core part 13,16 Local memory 14 Delay unit 15 HW expansion part 17 DMA controller

Claims

A plurality of processor cores for switching tasks according to a timer interrupt signal;
A shared memory that is shared by the plurality of processor cores and that can be used to save task-related data that each processor core has used so far in accordance with task switching;
A shared bus for transmitting and receiving data between the shared memory and the plurality of processor cores;
A plurality of delay circuits which are provided corresponding to each of the plurality of processor cores and delay the timing of a timer interrupt signal supplied to each processor core by a specific time corresponding to the corresponding processor core. A processor system characterized by the above.

The plurality of delay circuits delay the timer interrupt signals by different times so that data to be saved in the shared memory by the plurality of processor cores does not collide on the shared bus at the time of task switching. The processor system according to claim 1.

Provided corresponding to each of the plurality of processor cores, comprising a plurality of local memories that can be used for processing a task being executed,
3. The processor system according to claim 1, wherein when switching tasks, the plurality of processor cores save the contents of the local memory to the shared memory via the shared bus.

4. The processor system according to claim 1, wherein each of the plurality of delay circuits includes a delay storage unit that stores a specific delay amount of the timer interrupt signal. 5.

5. The processor system according to claim 1, further comprising an interrupt generator that generates a timer interrupt signal at a predetermined interval and supplies the timer interrupt signal to the plurality of delay circuits.