JP2006074883A - Semiconductor device and power supply circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce an off-current while suppressing the lowering of an aspect ratio, and to control a board floating effect. <P>SOLUTION: A boosting circuit is constituted such that: a capacitor C1 is connected between a connecting point between an N-channel electric field transistor M1 and a P-channel electric field transistor M2, and a connecting point between a P-channel electric field transistor M3 and a P-channel electric field transistor M4; a level shifter SF1 is connected to the capacitor C1; and boosting is performed by charge pump operations of the N-channel electric field transistor M1 and the P-channel electric field transistors M2 to M4. A full depletion type SOI shot key transistor is used as a transistor that constitutes the level shifter SF1. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置および電源回路に関し、特に、完全空乏型ＳＯＩショットキートランジスタにて昇圧回路のレベルシフタを構成する方法に適用して好適なものである。   The present invention relates to a semiconductor device and a power supply circuit, and is particularly suitable for application to a method of forming a level shifter of a booster circuit using a fully depleted SOI Schottky transistor.

従来の半導体装置では、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力化および高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。 In a conventional semiconductor device, a field effect transistor is formed on an SOI substrate in terms of ease of element isolation, latch-up free, and a small source / drain junction capacitance.
In particular, since a fully depleted SOI transistor can reduce power consumption and operate at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted.

ここで、ＳＯＩトランジスタを完全空乏モードで動作させると、インパクトイオン化によりボディー部にホールが蓄積し、キンク電流などの原因となる基板浮遊効果を引き起こす。一方、基板浮遊効果を防止するためにボディー部の電位をとるようにすると、素子面積が増大し、高密度集積化の障害となる。
このため、例えば、非特許文献１に開示されているように、ソース／ドレイン部を金属で構成し、ソース／ドレイン接合をショットキー接合とすることにより、ボディー部に蓄積したホールをドレインに逃がすことができるようにして、基板浮遊効果を防止することが行われている。 Here, when the SOI transistor is operated in the full depletion mode, holes are accumulated in the body portion due to impact ionization, which causes a substrate floating effect that causes a kink current or the like. On the other hand, if the potential of the body part is taken in order to prevent the substrate floating effect, the element area increases, which hinders high density integration.
For this reason, for example, as disclosed in Non-Patent Document 1, the source / drain portion is made of metal and the source / drain junction is a Schottky junction, so that holes accumulated in the body portion are released to the drain. In order to prevent this, the floating substrate effect is prevented.

一方、昇圧回路の低消費電力化を図るため、完全空乏型ＳＯＩトランジスタを昇圧回路に適用することが行われている。ここで、昇圧回路のチャージポンプの部分では、昇圧用コンデンサに蓄積された電荷が逃げないようにするため、昇圧用コンデンサに接続されるトランジスタのオフ電流を小さくする必要がある。
Ｓｕｍｉｅ ＭＡＴＳＵＭＯＴＯ，Ｍｉｋａ ＮＩＳＨＩＳＡＫＡ ａｎｄ Ｔａｎｅｍａｓａ Ａｓａｎｏ「Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｏｐｅｒａｔｉｏｎ ｏｆ Ｓｃｈｏｔｔｋｙ Ｓｏｕｒｃｅ／Ｄｒａｉｎ ＳＯＩ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｈａｌｌｏｗ Ｄｏｐｅｄ Ｅｘｔｅｎｓｉｏｎ」Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．６２４−６２５ On the other hand, in order to reduce the power consumption of the booster circuit, a fully depleted SOI transistor is applied to the booster circuit. Here, in the charge pump portion of the booster circuit, it is necessary to reduce the off-state current of the transistor connected to the booster capacitor so that the charge accumulated in the booster capacitor does not escape.
Sumie MATSUMOTO, Mika NISHISAKA and Tanemasa Asano "Complementary Operation of Schottky Source / Drain SOI MOSFET with Shallow Doped Extension" Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, Tokyo, 2003, pp. 624-625

しかしながら、昇圧用コンデンサに接続されるトランジスタのオフ電流を小さくするには、トランジスタのアスペクト比を小さくするか、しきい値を大きくする必要がある。ここで、昇圧用コンデンサに接続されるトランジスタのアスペクト比を小さくすると、大きな駆動電流が必要なトランジスタと、オフ電流が小さなトランジスタとを作り分ける必要があり、設計マージンが小さくなるという問題があった。   However, in order to reduce the off-state current of the transistor connected to the boosting capacitor, it is necessary to reduce the aspect ratio of the transistor or increase the threshold value. Here, if the aspect ratio of the transistor connected to the boosting capacitor is made small, it is necessary to make a transistor that requires a large driving current and a transistor that has a small off-current, and there is a problem that the design margin becomes small. .

一方、昇圧用コンデンサに接続されるトランジスタのしきい値を大きくすると、ＳＯＩトランジスタが部分空乏型となる。このため、昇圧用コンデンサに接続されるトランジスタのオフ電流が大きくなり、昇圧用コンデンサの電荷が逃げ易くなって、昇圧電圧の安定性が劣化するという問題があった。
そこで、本発明の目的は、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能であるとともに、基板浮遊効果を抑制することが可能な半導体装置および電源回路を提供することである。 On the other hand, when the threshold value of the transistor connected to the boosting capacitor is increased, the SOI transistor becomes a partial depletion type. For this reason, the off-current of the transistor connected to the boosting capacitor is increased, and the charge of the boosting capacitor is liable to escape, so that the stability of the boosted voltage is deteriorated.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a power supply circuit that can reduce off-state current and suppress a substrate floating effect while suppressing a decrease in aspect ratio. .

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、昇圧回路のレベルシフタが完全空乏型ＳＯＩショットキートランジスタにて構成されていることを特徴とする。
これにより、ショットキー接合を介してボディー部に蓄積したホールをドレインに逃がすことが可能となり、基板浮遊効果を抑制することが可能となるとともに、ＳＯＩトランジスタの完全空乏化を図ることで、部分空乏型ＳＯＩトランジスタに比べてオフリーク時の活性化エネルギーを大きくすることができる。このため、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となり、大きな駆動電流が必要なトランジスタと、オフ電流が小さなトランジスタとを作り分けることなく、昇圧用コンデンサに蓄積された電荷が逃げることを抑制することができる。この結果、昇圧動作の効率化を図りつつ、昇圧回路の低消費電力化を図ることが可能となるとともに、昇圧回路の高密度集積化を可能としつつ、設計マージンを向上させることができる。 In order to solve the above-described problem, a semiconductor device according to one embodiment of the present invention is characterized in that the level shifter of the booster circuit includes a fully depleted SOI Schottky transistor.
As a result, holes accumulated in the body portion can be released to the drain via the Schottky junction, the substrate floating effect can be suppressed, and the SOI transistor can be completely depleted, thereby partially depleting. The activation energy during off-leakage can be increased as compared with the type SOI transistor. For this reason, it is possible to reduce the off current while suppressing a decrease in the aspect ratio, and the transistor is stored in the boosting capacitor without separately forming a transistor requiring a large driving current and a transistor having a small off current. It is possible to suppress the escape of electric charges. As a result, it is possible to reduce the power consumption of the booster circuit while improving the efficiency of the boost operation, and to improve the design margin while enabling high-density integration of the booster circuit.

また、本発明の一態様に係る電源回路によれば、電荷が蓄積されたコンデンサの電圧に電源電圧を重畳させることにより昇圧を行うトランジスタ回路と、完全空乏型ＳＯＩショットキートランジスタにて構成され、前記トランジスタ回路を駆動する駆動電圧のレベルをシフトさせるレベルシフタとを備えることを特徴とする。
これにより、完全空乏型ＳＯＩショットキートランジスタのアスペクト比の低下を抑制しつつ、レベルシフタのオフ電流を小さくすることが可能となる。このため、レベルシフタをコンデンサに接続した場合においても、コンデンサに蓄積された電荷が逃げることを抑制することが可能となるとともに、設計マージンを向上させることが可能となり、昇圧動作の効率化を図りつつ、電源回路の低消費電力化を図ることが可能となるとともに、電源回路の高密度集積化を図ることができる。 In addition, according to the power supply circuit of one embodiment of the present invention, the power supply circuit includes a transistor circuit that boosts the power by superimposing the power supply voltage on the voltage of the capacitor in which charge is accumulated, and a fully depleted SOI Schottky transistor. And a level shifter for shifting a level of a driving voltage for driving the transistor circuit.
As a result, it is possible to reduce the off current of the level shifter while suppressing a decrease in the aspect ratio of the fully depleted SOI Schottky transistor. For this reason, even when the level shifter is connected to a capacitor, it is possible to prevent the charge accumulated in the capacitor from escaping and to improve the design margin, while improving the efficiency of the boosting operation. As a result, the power consumption of the power supply circuit can be reduced, and the power supply circuit can be integrated at high density.

また、本発明の一態様に係る電源回路によれば、前記トランジスタ回路は完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする。
これにより、レベルシフタの出力インピーダンスを上げることを可能としつつ、トランジスタ回路の出力インピーダンスを下げることが可能となる。このため、トランジスタのアスペクト比を変更することなく、レベルシフタのオフ電流を小さくすることが可能となるとともに、トランジスタ回路の駆動電流を増大させることが可能となり、設計マージンを向上させつつ、効率のよい電源回路を作製することができる。 The power supply circuit according to one embodiment of the present invention is characterized in that the transistor circuit is configured by a fully depleted SOI transistor.
As a result, the output impedance of the transistor circuit can be lowered while the output impedance of the level shifter can be increased. For this reason, it is possible to reduce the off-state current of the level shifter without changing the aspect ratio of the transistor, and it is possible to increase the driving current of the transistor circuit, improving the design margin and improving the efficiency. A power supply circuit can be manufactured.

また、本発明の一態様に係る電源回路によれば、第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、前記Ｎチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、前記第１のＰチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相でレベルがシフトされた第２のパルスがゲートに入力される第２のＰチャンネル電界効果型トランジスタと、前記第２のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスと逆相の第３のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、前記第１のＮチャンネル電界効果型トランジスタおよび前記第１のＰチャンネル電界効果型トランジスタの接続点と、前記第２のＰチャンネル電界効果型トランジスタおよび前記第３のＰチャンネル電界効果型トランジスタの接続点との間に接続された第１のコンデンサと、前記第１のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第１のレベルシフタとを備えることを特徴とする。   According to the power supply circuit of one embodiment of the present invention, the first N-channel field effect transistor having the first pulse input to the gate is connected in series to the N-channel field effect transistor, and the first A first P-channel field effect transistor in which one pulse is input to the gate, and a first P-channel field effect transistor connected in series to the first P-channel field effect transistor, the level of which is shifted in phase opposite to the first pulse. A second P-channel field effect transistor in which two pulses are input to the gate, and the second P-channel field effect transistor connected in series to the second P-channel field effect transistor, and a third pulse having a phase opposite to that of the second pulse P-channel field effect transistor input to the first N-channel field effect transistor and the first P-channel A first capacitor connected between a connection point of a field effect transistor and a connection point of the second P-channel field effect transistor and the third P-channel field effect transistor; and the first capacitor And a first level shifter connected to a capacitor and configured by a fully depleted SOI Schottky transistor.

これにより、完全空乏型ＳＯＩショットキートランジスタのアスペクト比の低下を抑制しつつ、レベルシフタのオフ電流を小さくすることが可能となり、コンデンサに蓄積された電荷が逃げることを抑制しつつ、第２および第３のパルスのレベルをレベルシフタにてシフトさせることができる。このため、昇圧動作の効率化を図りつつ、設計マージンを向上させることが可能となり、電源回路の低消費電力化を図ることが可能となるとともに、電源回路の高密度集積化を図ることができる。   This makes it possible to reduce the off-state current of the level shifter while suppressing a decrease in the aspect ratio of the fully depleted SOI Schottky transistor, while preventing the charge accumulated in the capacitor from escaping, and the second and second. The level of 3 pulses can be shifted by a level shifter. For this reason, it is possible to improve the design margin while improving the efficiency of the boosting operation, to reduce the power consumption of the power supply circuit, and to achieve high-density integration of the power supply circuit. .

また、本発明の一態様に係る電源回路によれば、前記第１のパルスと逆相のパルスがゲートに入力される第２のＮチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相のパルスがゲートに入力される第４のＰチャンネル電界効果型トランジスタと、前記第４のＰチャンネル電界効果型トランジスタに直列接続され、前記第３のパルスがゲートに入力される第５のＰチャンネル電界効果型トランジスタと、前記第５のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスがゲートに入力される第６のＰチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタおよび前記第４のＰチャンネル電界効果型トランジスタの接続点と、前記第５のＰチャンネル電界効果型トランジスタおよび前記第６のＰチャンネル電界効果型トランジスタの接続点との間に接続された第２のコンデンサと、前記第２のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第２のレベルシフタとをさらに備えることを特徴とする。   In addition, according to the power supply circuit of one embodiment of the present invention, the second N-channel field effect transistor in which a pulse having a phase opposite to that of the first pulse is input to the gate, and the second N-channel field effect A fourth P-channel field effect transistor that is connected in series to a type transistor, and that has a pulse opposite in phase to the first pulse, and is connected in series to the fourth P-channel field effect transistor; A fifth P-channel field effect transistor having a third pulse input to the gate and a fifth P-channel field effect transistor connected in series to the fifth P-channel field effect transistor and the second pulse being input to the gate P-channel field effect transistor, second N-channel field effect transistor and fourth P-channel field effect transistor A second capacitor connected between a connection point and a connection point of the fifth P-channel field effect transistor and the sixth P-channel field effect transistor; and the second capacitor; And a second level shifter configured by a fully depleted SOI Schottky transistor.

これにより、位相が互いに半波長分だけずれた交流状の昇圧出力を得ることができ、これらを合わせることで、直流化された昇圧出力を得ることができる。   As a result, AC boosted outputs whose phases are shifted from each other by a half wavelength can be obtained, and by combining them, a DC boosted output can be obtained.

以下、本発明の実施形態に係る半導体装置および電源回路について図面を参照しながら説明する。
図１は、本発明が適用される昇圧回路の構成例を示す回路図である。
図１において、昇圧回路には、回路ブロックＢ１、Ｂ２が設けられている。そして、回路ブロックＢ１において、Ｎチャンネル電界効果型トランジスタＭ１のソースは接地されるとともに、Ｐチャンネル電界効果型トランジスタＭ２のソースは電源電圧ＶＤＤに接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のドレインは、Ｐチャンネル電界効果型トランジスタＭ２のドレインに接続されている。また、Ｐチャンネル電界効果型トランジスタＭ２のソースは、Ｐチャンネル電界効果型トランジスタＭ３のドレインに接続され、Ｐチャンネル電界効果型トランジスタＭ３のソースは、Ｐチャンネル電界効果型トランジスタＭ４のドレインに接続されている。 Hereinafter, a semiconductor device and a power supply circuit according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration example of a booster circuit to which the present invention is applied.
In FIG. 1, the booster circuit is provided with circuit blocks B1 and B2. In the circuit block B1, the source of the N-channel field effect transistor M1 is grounded, and the source of the P-channel field effect transistor M2 is connected to the power supply voltage VDD. The drain of the N-channel field effect transistor M1 is connected to the drain of the P-channel field effect transistor M2. The source of the P channel field effect transistor M2 is connected to the drain of the P channel field effect transistor M3, and the source of the P channel field effect transistor M3 is connected to the drain of the P channel field effect transistor M4. Yes.

ここで、Ｎチャンネル電界効果型トランジスタＭ１の基板電位は、Ｎチャンネル電界効果型トランジスタＭ１のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ２の基板電位は、Ｐチャンネル電界効果型トランジスタＭ２のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ３の基板電位は、Ｐチャンネル電界効果型トランジスタＭ３のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ４の基板電位は、Ｐチャンネル電界効果型トランジスタＭ４のソースに接続されている。   Here, the substrate potential of the N channel field effect transistor M1 is connected to the source of the N channel field effect transistor M1, and the substrate potential of the P channel field effect transistor M2 is connected to the source of the P channel field effect transistor M2. The substrate potential of the P-channel field effect transistor M3 is connected to the source of the P-channel field effect transistor M3, and the substrate potential of the P-channel field effect transistor M4 is connected to the source of the P-channel field effect transistor M4. It is connected.

また、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２のゲートには、パルス信号Φ１が入力され、Ｐチャンネル電界効果型トランジスタＭ４のゲートには、パルス信号Φ１と同相で、ＶＤＤ１のレベルまでレベルシフトされたパルス信号Φ２が入力され、Ｐチャンネル電界効果型トランジスタＭ３には、パルス信号Φ２と逆相のパルス信号Φ２´が入力されている。   Further, the pulse signal Φ1 is input to the gates of the N-channel field effect transistor M1 and the P-channel field effect transistor M2, and the gate of the P-channel field effect transistor M4 is in phase with the pulse signal Φ1 and has VDD1. A pulse signal Φ2 level-shifted to a level is input, and a pulse signal Φ2 ′ having a phase opposite to that of the pulse signal Φ2 is input to the P-channel field effect transistor M3.

さらに、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２の接続点と、Ｐチャンネル電界効果型トランジスタＭ３およびＰチャンネル電界効果型トランジスタＭ４の接続点との間にはコンデンサＣ１が接続され、コンデンサＣ１には、レベルシフタＳＦ１が接続されている。
また、回路ブロックＢ２において、Ｎチャンネル電界効果型トランジスタＭ５のソースは接地されるとともに、Ｐチャンネル電界効果型トランジスタＭ６のソースは電源電圧ＶＤＤに接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のドレインは、Ｐチャンネル電界効果型トランジスタＭ６のドレインに接続されている。また、Ｐチャンネル電界効果型トランジスタＭ６のソースは、Ｐチャンネル電界効果型トランジスタＭ７のドレインに接続され、Ｐチャンネル電界効果型トランジスタＭ７のソースは、Ｐチャンネル電界効果型トランジスタＭ８のドレインに接続されている。 Further, a capacitor C1 is connected between a connection point between the N-channel field effect transistor M1 and the P-channel field effect transistor M2 and a connection point between the P-channel field effect transistor M3 and the P-channel field effect transistor M4. The level shifter SF1 is connected to the capacitor C1.
In the circuit block B2, the source of the N-channel field effect transistor M5 is grounded, and the source of the P-channel field effect transistor M6 is connected to the power supply voltage VDD. The drain of the N-channel field effect transistor M5 is connected to the drain of the P-channel field effect transistor M6. The source of the P channel field effect transistor M6 is connected to the drain of the P channel field effect transistor M7, and the source of the P channel field effect transistor M7 is connected to the drain of the P channel field effect transistor M8. Yes.

ここで、Ｎチャンネル電界効果型トランジスタＭ５の基板電位は、Ｎチャンネル電界効果型トランジスタＭ５のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ６の基板電位は、Ｐチャンネル電界効果型トランジスタＭ６のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ７の基板電位は、Ｐチャンネル電界効果型トランジスタＭ７のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ８の基板電位は、Ｐチャンネル電界効果型トランジスタＭ８のソースに接続されている。   Here, the substrate potential of the N channel field effect transistor M5 is connected to the source of the N channel field effect transistor M5, and the substrate potential of the P channel field effect transistor M6 is connected to the source of the P channel field effect transistor M6. The substrate potential of the P channel field effect transistor M7 is connected to the source of the P channel field effect transistor M7, and the substrate potential of the P channel field effect transistor M8 is connected to the source of the P channel field effect transistor M8. It is connected.

また、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ６のゲートには、パルス信号Φ１と逆相のパルス信号Φ１´が入力され、Ｐチャンネル電界効果型トランジスタＭ７には、パルス信号Φ２が入力され、Ｐチャンネル電界効果型トランジスタＭ８のゲートには、パルス信号Φ２´が入力されている。
さらに、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ６の接続点と、Ｐチャンネル電界効果型トランジスタＭ７およびＰチャンネル電界効果型トランジスタＭ８の接続点との間にはコンデンサＣ２が接続され、コンデンサＣ２には、レベルシフタＳＦ２が接続されている。 A pulse signal Φ1 ′ having a phase opposite to that of the pulse signal Φ1 is input to the gates of the N-channel field effect transistor M5 and the P-channel field effect transistor M6, and the pulse signal Φ2 is input to the P-channel field effect transistor M7. And a pulse signal Φ2 ′ is input to the gate of the P-channel field effect transistor M8.
Further, a capacitor C2 is connected between a connection point of the N-channel field effect transistor M5 and the P-channel field effect transistor M6 and a connection point of the P-channel field effect transistor M7 and the P-channel field effect transistor M8. The level shifter SF2 is connected to the capacitor C2.

そして、回路ブロックＢ１では、パルス信号Φ１と同相で電源電圧ＶＤＤの２倍のレベルに昇圧された出力電圧Ｖｏｕｔ１が生成され、回路ブロックＢ２では、パルス信号Φ１と逆相で電源電圧ＶＤＤの２倍のレベルに昇圧された出力電圧Ｖｏｕｔ２が生成される。そして、回路ブロックＢ１の出力電圧Ｖｏｕｔ１と回路ブロックＢ２の出力電圧Ｖｏｕｔ２とを合わせることにより、電源電圧ＶＤＤの２倍のレベルに昇圧された直流レベルを得ることができる。   In the circuit block B1, an output voltage Vout1 that is boosted to a level that is twice the power supply voltage VDD in phase with the pulse signal Φ1 is generated, and in the circuit block B2, the power supply voltage VDD is double in phase opposite to the pulse signal Φ1. The output voltage Vout2 boosted to the level is generated. Then, by combining the output voltage Vout1 of the circuit block B1 and the output voltage Vout2 of the circuit block B2, it is possible to obtain a DC level boosted to a level twice the power supply voltage VDD.

図２は、図１の昇圧回路の回路ブロックＢ１の出力波形を示す波形図である。
図２において、パルス信号Φ１は、例えば、デューティ比が０．５、レベルが０Ｖと３Ｖとの間で変化するものとする。また、パルス信号Φ２は、例えば、パルス信号Φ１と同相で、レベルが３Ｖと６Ｖとの間で変化するものとする。
そして、図１の回路ブロックＢ１において、パルス信号Φ１がハイレベルになると、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ３はオンするとともに、Ｐチャンネル電界効果型トランジスタＭ２およびＰチャンネル電界効果型トランジスタＭ４はオフする。このため、コンデンサＣ１には電源電圧ＶＤＤがかかり、コンデンサＣ１には、電源電圧ＶＤＤに対応した電圧を発生させる電荷が蓄積される。 FIG. 2 is a waveform diagram showing an output waveform of the circuit block B1 of the booster circuit of FIG.
In FIG. 2, it is assumed that the pulse signal Φ1 changes, for example, between a duty ratio of 0.5 and a level between 0V and 3V. Further, for example, the pulse signal Φ2 is in phase with the pulse signal Φ1 and the level changes between 3V and 6V.
In the circuit block B1 of FIG. 1, when the pulse signal Φ1 becomes a high level, the N-channel field effect transistor M1 and the P-channel field effect transistor M3 are turned on, and the P-channel field effect transistor M2 and the P-channel field field are turned on. The effect transistor M4 is turned off. For this reason, the power supply voltage VDD is applied to the capacitor C1, and electric charges that generate a voltage corresponding to the power supply voltage VDD are accumulated in the capacitor C1.

そして、パルス信号Φ１がロウレベルになると、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ３はオフするとともに、Ｐチャンネル電界効果型トランジスタＭ２およびＰチャンネル電界効果型トランジスタＭ４はオンする。このため、コンデンサＣ１のマイナス側は、Ｐチャンネル電界効果型トランジスタＭ２を介して電源電圧ＶＤＤに接続されるとともに、コンデンサＣ１のプラス側は、Ｐチャンネル電界効果型トランジスタＭ３にて電源電圧ＶＤＤと遮断される。このため、コンデンサＣ１のプラス側の電位は、コンデンサＣ１に電源電圧ＶＤＤ分の電荷が蓄積された状態で、さらに電源電圧ＶＤＤ分だけ持ち上げられ、電源電圧ＶＤＤの２倍に昇圧される。そして、電源電圧ＶＤＤの２倍に昇圧された電位は、Ｐチャンネル電界効果型トランジスタＭ４を介して取り出され、出力電圧Ｖｏｕｔ１のレベルとして２ＶＤＤの値を得ることができる。   When the pulse signal Φ1 becomes low level, the N-channel field effect transistor M1 and the P-channel field effect transistor M3 are turned off, and the P-channel field effect transistor M2 and the P-channel field effect transistor M4 are turned on. Therefore, the negative side of the capacitor C1 is connected to the power supply voltage VDD via the P-channel field effect transistor M2, and the positive side of the capacitor C1 is cut off from the power supply voltage VDD by the P-channel field effect transistor M3. Is done. For this reason, the potential on the positive side of the capacitor C1 is further raised by the power supply voltage VDD in a state where the charge for the power supply voltage VDD is accumulated in the capacitor C1, and is boosted to twice the power supply voltage VDD. The potential boosted to twice the power supply voltage VDD is taken out via the P-channel field effect transistor M4, and a value of 2VDD can be obtained as the level of the output voltage Vout1.

また、電源電圧ＶＤＤの２倍に昇圧されたコンデンサＣ１のプラス側の電位をＶＤＤ１としてレベルシフタＳＦ１に供給することにより、パルス信号Φ２のレベルをシフトさせることができる。
一方、回路ブロックＢ２において、パルス信号Φ１がロウレベルになると、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ７はオンするとともに、Ｐチャンネル電界効果型トランジスタＭ６およびＰチャンネル電界効果型トランジスタＭ８はオフする。このため、コンデンサＣ２には電源電圧ＶＤＤがかかり、コンデンサＣ２には、電源電圧ＶＤＤに対応した電圧を発生させる電荷が蓄積される。 Further, the level of the pulse signal Φ2 can be shifted by supplying the potential on the plus side of the capacitor C1 boosted to twice the power supply voltage VDD to the level shifter SF1 as VDD1.
On the other hand, in the circuit block B2, when the pulse signal Φ1 becomes a low level, the N-channel field effect transistor M5 and the P-channel field effect transistor M7 are turned on, and the P-channel field effect transistor M6 and the P-channel field effect transistor M8 are turned on. Turn off. For this reason, the power supply voltage VDD is applied to the capacitor C2, and charges that generate a voltage corresponding to the power supply voltage VDD are accumulated in the capacitor C2.

そして、パルス信号Φ１がハイレベルになると、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ７はオフするとともに、Ｐチャンネル電界効果型トランジスタＭ６およびＰチャンネル電界効果型トランジスタＭ８はオンする。このため、コンデンサＣ２のマイナス側は、Ｐチャンネル電界効果型トランジスタＭ６を介して電源電圧ＶＤＤに接続されるとともに、コンデンサＣ２のプラス側は、Ｐチャンネル電界効果型トランジスタＭ７にて電源電圧ＶＤＤと遮断される。このため、コンデンサＣ２のプラス側の電位は、コンデンサＣ２に電源電圧ＶＤＤ分の電荷が蓄積された状態で、さらに電源電圧ＶＤＤ分だけ持ち上げられ、電源電圧ＶＤＤの２倍に昇圧される。そして、電源電圧ＶＤＤの２倍に昇圧された電位は、Ｐチャンネル電界効果型トランジスタＭ８を介して取り出され、出力電圧Ｖｏｕｔ２のレベルとして２ＶＤＤの値を得ることができる。   When the pulse signal Φ1 becomes high level, the N-channel field effect transistor M5 and the P-channel field effect transistor M7 are turned off, and the P-channel field effect transistor M6 and the P-channel field effect transistor M8 are turned on. Therefore, the negative side of the capacitor C2 is connected to the power supply voltage VDD via the P channel field effect transistor M6, and the positive side of the capacitor C2 is cut off from the power supply voltage VDD by the P channel field effect transistor M7. Is done. For this reason, the potential on the plus side of the capacitor C2 is further raised by the amount corresponding to the power supply voltage VDD in a state where the charge corresponding to the power supply voltage VDD is accumulated in the capacitor C2, and is boosted to twice the power supply voltage VDD. The potential boosted to twice the power supply voltage VDD is taken out via the P-channel field effect transistor M8, and a value of 2VDD can be obtained as the level of the output voltage Vout2.

また、電源電圧ＶＤＤの２倍に昇圧されたコンデンサＣ２のプラス側の電位をＶＤＤ２としてレベルシフタＳＦ２に供給することにより、パルス信号Φ２のレベルをシフトさせることができる。
この結果、回路ブロックＢ１では、パルス信号Φ１と同相でレベルが２ＶＤＤの出力電圧Ｖｏｕｔ１が生成されるとともに、回路ブロックＢ２では、パルス信号Φ１と逆相でレベルが２ＶＤＤの出力電圧Ｖｏｕｔ２が生成される。そして、回路ブロックＢ１の出力電圧Ｖｏｕｔ１と回路ブロックＢ２の出力電圧Ｖｏｕｔ２とを合わせることにより、電源電圧ＶＤＤの２倍のレベルに昇圧された直流レベルを得ることができる。 Further, the level of the pulse signal Φ2 can be shifted by supplying the plus side potential of the capacitor C2 boosted to twice the power supply voltage VDD to the level shifter SF2 as VDD2.
As a result, the circuit block B1 generates an output voltage Vout1 having the same phase as the pulse signal Φ1 and a level of 2VDD, and the circuit block B2 generates an output voltage Vout2 having a phase opposite to the pulse signal Φ1 and the level of 2VDD. . Then, by combining the output voltage Vout1 of the circuit block B1 and the output voltage Vout2 of the circuit block B2, it is possible to obtain a DC level boosted to a level twice the power supply voltage VDD.

ここで、レベルシフタＳＦ１、ＳＦ２はインバータにて構成することができる。そして、インバータを構成するトランジスタのアスペクト比が小さい場合、コンデンサＣ１、Ｃ２に蓄積された電荷がレベルシフタＳＦ１、ＳＦ２をそれぞれ介して逃げや易くなる。例えば、レベルシフタＳＦ１のトランジスタのアスペクト比が１．８の場合、コンデンサＣ１に蓄積された電荷がレベルシフタＳＦ１を介して逃げ易くなるため、昇圧された出力電圧Ｖｏｕｔ１は急激に低下する。一方、レベルシフタＳＦ１のトランジスタのアスペクト比が０．１８の場合、コンデンサＣ１に蓄積された電荷がレベルシフタＳＦ１を介して逃げ難くなるため、昇圧された出力電圧Ｖｏｕｔ１の低下を抑制することができる。   Here, the level shifters SF1 and SF2 can be configured by inverters. When the aspect ratio of the transistors constituting the inverter is small, the charges accumulated in the capacitors C1 and C2 can easily escape through the level shifters SF1 and SF2, respectively. For example, when the aspect ratio of the transistor of the level shifter SF1 is 1.8, the charge accumulated in the capacitor C1 is likely to escape through the level shifter SF1, and thus the boosted output voltage Vout1 is rapidly decreased. On the other hand, when the aspect ratio of the transistor of the level shifter SF1 is 0.18, the charge accumulated in the capacitor C1 is difficult to escape through the level shifter SF1, and therefore, a decrease in the boosted output voltage Vout1 can be suppressed.

このため、昇圧された出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が低下しないようにするためには、レベルシフタＳＦ１、ＳＦ２のトランジスタのアスペクト比は小さい方が好ましい。
一方、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８のアスペクト比は、駆動能力を確保するためには大きい方が好ましく、例えば、１．８に設定される。 Therefore, in order to prevent the boosted output voltages Vout1 and Vout2 from decreasing, it is preferable that the aspect ratio of the transistors of the level shifters SF1 and SF2 is small.
On the other hand, the aspect ratios of the N-channel field effect transistors M1 and M5 and the P-channel field effect transistors M2 to M4 and M6 to M8 are preferably large in order to ensure driving capability, and set to, for example, 1.8. Is done.

このため、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８の駆動能力を確保しながら、昇圧された出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を一定に保つためには、アスペクト比の異なるトランジスタを作り分ける必要があり、設計マージンの劣化を招く。そこで、レベルシフタＳＦ１、ＳＦ２を構成するトランジスタとして、完全空乏型ＳＯＩショットキートランジスタを用いるようにする。   Therefore, in order to keep the boosted output voltages Vout1 and Vout2 constant while ensuring the driving capability of the N-channel field effect transistors M1 and M5 and the P-channel field effect transistors M2 to M4 and M6 to M8, It is necessary to make transistors with different aspect ratios separately, resulting in a deterioration in design margin. Therefore, a fully depleted SOI Schottky transistor is used as the transistor constituting the level shifters SF1 and SF2.

図３は、完全空乏型ＳＯＩショットキートランジスタの構成例を示す断面図である。
図３において、半導体基板１上には絶縁層２が形成され、絶縁層２上には半導体層３が形成されている。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３が絶縁層２上に形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。 FIG. 3 is a cross-sectional view showing a configuration example of a fully depleted SOI Schottky transistor.
In FIG. 3, an insulating layer 2 is formed on a semiconductor substrate 1, and a semiconductor layer 3 is formed on the insulating layer 2. As the material of the semiconductor substrate 1 and the semiconductor layer 3, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe or the like can be used. For example, an insulating layer such as SiO 2 , SiON, or Si 3 N 4 or a buried insulating film can be used. Moreover, as the semiconductor substrate 1 in which the semiconductor layer 3 is formed on the insulating layer 2, for example, an SOI substrate can be used. As the SOI substrate, a SIMOX (Separation by Implanted Oxgen) substrate, a bonded substrate, or laser annealing is used. A substrate or the like can be used. Further, instead of the semiconductor substrate 1, an insulating substrate such as sapphire, glass or ceramic may be used.

そして、半導体層３上には、ゲート絶縁膜４を介してゲート電極５が形成され、ゲート電極５の側壁にはサイドウォール６が形成されている。そして、ゲート電極５の一方の側には、高濃度不純物領域７ａを介してソース層８ａが半導体層３に形成され、ゲート電極５の他方の側には、高濃度不純物領域７ｂを介してドレイン層８ｂが半導体層３に形成されている。そして、ドレイン層８ｂは半導体層３とショットキー接合９を構成するとともに、ゲート電極５下のボディー部は完全空乏化されている。   A gate electrode 5 is formed on the semiconductor layer 3 via a gate insulating film 4, and a sidewall 6 is formed on the side wall of the gate electrode 5. A source layer 8a is formed in the semiconductor layer 3 on one side of the gate electrode 5 through a high concentration impurity region 7a, and a drain on the other side of the gate electrode 5 through a high concentration impurity region 7b. A layer 8 b is formed on the semiconductor layer 3. The drain layer 8b forms a Schottky junction 9 with the semiconductor layer 3, and the body portion under the gate electrode 5 is completely depleted.

ここで、ドレイン層８ｂは半導体層３とショットキー接合９を構成することにより、ショットキー接合９を介してボディー部に蓄積したホールをドレインに逃がすことが可能となり、基板浮遊効果を抑制することが可能となる。また、ＳＯＩトランジスタの完全空乏化を図ることで、部分空乏型ＳＯＩトランジスタに比べてオフリーク時の活性化エネルギーを大きくすることができる。このため、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となり、アスペクト比の異なるトランジスタを作り分けることなく、図１のコンデンサＣ１、Ｃ２に蓄積された電荷が逃げることを抑制することができる。この結果、昇圧動作の効率化を図りつつ、図１の昇圧回路の低消費電力化を図ることが可能となるとともに、昇圧回路の高密度集積化を可能としつつ、設計マージンを向上させることができる。   Here, the drain layer 8b forms the Schottky junction 9 with the semiconductor layer 3, so that holes accumulated in the body portion can be released to the drain via the Schottky junction 9, and the substrate floating effect is suppressed. Is possible. Further, by fully depleting the SOI transistor, the activation energy during off-leakage can be increased as compared with the partially depleted SOI transistor. For this reason, it is possible to reduce the off-state current while suppressing the decrease in the aspect ratio, and it is possible to prevent the charges accumulated in the capacitors C1 and C2 in FIG. 1 from escaping without separately forming transistors having different aspect ratios. can do. As a result, it is possible to reduce the power consumption of the booster circuit of FIG. 1 while improving the efficiency of the boost operation, and to improve the design margin while enabling the high-density integration of the booster circuit. it can.

図５（ａ）は、完全空乏型トランジスタと部分空乏型トランジスタとのオフリーク時の活性化エネルギーを比較して示す図、図５（ｂ）は、完全空乏型トランジスタと部分空乏型トランジスタとの伝達特性を比較して示す図である。
図５（ａ）において、完全空乏型トランジスタは、部分空乏型トランジスタに比べてオフリーク時の活性化エネルギーを大きいことが判る。このため、完全空乏型トランジスタでは、部分空乏型トランジスタに比べて、ソース端のバリアハイトを高くすることができ、図５（ｂ）に示すように、オフリークを低減することができる。この結果、図１のレベルシフタＳＦ１、ＳＦ２を構成するトランジスタとして、完全空乏型ＳＯＩショットキートランジスタを用いることにより、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となる。 FIG. 5A shows a comparison of activation energies at the time of off-leak between a fully depleted transistor and a partially depleted transistor, and FIG. 5B shows transmission between the fully depleted transistor and the partially depleted transistor. It is a figure which compares and shows a characteristic.
In FIG. 5A, it can be seen that the fully depleted transistor has a larger activation energy during off-leakage than the partially depleted transistor. Therefore, in the fully depleted transistor, the barrier height at the source end can be increased as compared with the partially depleted transistor, and as shown in FIG. 5B, off-leakage can be reduced. As a result, by using a fully depleted SOI Schottky transistor as the transistors constituting the level shifters SF1 and SF2 of FIG. 1, it is possible to reduce the off current while suppressing the decrease in the aspect ratio.

なお、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８では、出力インピーダンスを下げるために、完全空乏型ＳＯＩトランジスタを用いることが好ましい。   In the N-channel field effect transistors M1 and M5 and the P-channel field effect transistors M2 to M4 and M6 to M8, it is preferable to use a fully depleted SOI transistor in order to lower the output impedance.

本発明が適用される昇圧回路の構成例を示す回路図。The circuit diagram which shows the structural example of the step-up circuit to which this invention is applied. 図１の昇圧回路の出力波形を示す波形図。The wave form diagram which shows the output waveform of the booster circuit of FIG. 完全空乏型ＳＯＩショットキートランジスタの構成例を示す断面図。Sectional drawing which shows the structural example of a fully depleted type SOI Schottky transistor. 完全空乏型トランジスタと部分空乏型トランジスタとの特性を比較して示す図。The figure which compares and shows the characteristic of a fully depleted transistor and a partially depleted transistor.

符号の説明Explanation of symbols

Ｂ１、Ｂ２ 回路ブロック、Ｍ１、Ｍ５ Ｎチャンネル電界効果型トランジスタ、Ｍ２〜Ｍ４、Ｍ６〜Ｍ８ Ｐチャンネル電界効果型トランジスタ、Ｃ１、Ｃ２ コンデンサ、ＳＦ１、ＳＦ２ レベルシフタ、１ 半導体基板、２ 絶縁層、３ 半導体層、４ ゲート絶縁膜、５ ゲート電極、６ サイドウォール、７ａ、７ｂ 高濃度不純物領域、８ａ ソース層 ８ｂ ドレイン層、９ ショットキー障壁   B1, B2 circuit block, M1, M5 N-channel field effect transistor, M2-M4, M6-M8 P-channel field effect transistor, C1, C2 capacitor, SF1, SF2 level shifter, 1 semiconductor substrate, 2 insulating layer, 3 semiconductor Layer, 4 gate insulating film, 5 gate electrode, 6 sidewall, 7a, 7b high concentration impurity region, 8a source layer 8b drain layer, 9 Schottky barrier

Claims (5)

昇圧回路のレベルシフタが完全空乏型ＳＯＩショットキートランジスタにて構成されていることを特徴とする半導体装置。   A semiconductor device characterized in that the level shifter of the booster circuit is constituted by a fully depleted SOI Schottky transistor. 電荷が蓄積されたコンデンサの電圧に電源電圧を重畳させることにより昇圧を行うトランジスタ回路と、
完全空乏型ＳＯＩショットキートランジスタにて構成され、前記トランジスタ回路を駆動する駆動電圧のレベルをシフトさせるレベルシフタとを備えることを特徴とする電源回路。 A transistor circuit that boosts power by superimposing a power supply voltage on the voltage of a capacitor in which electric charge is accumulated; and
A power supply circuit comprising a level shifter configured by a fully-depleted SOI Schottky transistor and shifting a level of a driving voltage for driving the transistor circuit. 前記トランジスタ回路は完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする請求項２記載の電源回路。   3. The power supply circuit according to claim 2, wherein the transistor circuit is constituted by a fully depleted SOI transistor. 第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、
前記Ｎチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、
前記第１のＰチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相でレベルがシフトされた第２のパルスがゲートに入力される第２のＰチャンネル電界効果型トランジスタと、
前記第２のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスと逆相の第３のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、
前記第１のＮチャンネル電界効果型トランジスタおよび前記第１のＰチャンネル電界効果型トランジスタの接続点と、前記第２のＰチャンネル電界効果型トランジスタおよび前記第３のＰチャンネル電界効果型トランジスタの接続点との間に接続された第１のコンデンサと、
前記第１のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第１のレベルシフタとを備えることを特徴とする電源回路。 A first N-channel field effect transistor in which a first pulse is input to the gate;
A first P-channel field effect transistor connected in series to the N-channel field effect transistor and having the first pulse input to a gate;
A second P-channel field effect transistor connected in series to the first P-channel field effect transistor and having a second pulse whose level is shifted in phase opposite to the first pulse input to the gate;
A third P-channel field effect transistor connected in series to the second P-channel field effect transistor and having a third pulse having a phase opposite to that of the second pulse input to a gate;
A connection point between the first N-channel field effect transistor and the first P-channel field effect transistor, and a connection point between the second P-channel field effect transistor and the third P-channel field effect transistor. A first capacitor connected between and
A power supply circuit comprising: a first level shifter connected to the first capacitor and configured by a fully depleted SOI Schottky transistor. 前記第１のパルスと逆相のパルスがゲートに入力される第２のＮチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相のパルスがゲートに入力される第４のＰチャンネル電界効果型トランジスタと、
前記第４のＰチャンネル電界効果型トランジスタに直列接続され、前記第３のパルスがゲートに入力される第５のＰチャンネル電界効果型トランジスタと、
前記第５のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスがゲートに入力される第６のＰチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタおよび前記第４のＰチャンネル電界効果型トランジスタの接続点と、前記第５のＰチャンネル電界効果型トランジスタおよび前記第６のＰチャンネル電界効果型トランジスタの接続点との間に接続された第２のコンデンサと、
前記第２のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第２のレベルシフタとをさらに備えることを特徴とする請求項４記載の電源回路。

A second N-channel field effect transistor in which a pulse having a phase opposite to that of the first pulse is input to the gate;
A fourth P-channel field effect transistor connected in series to the second N-channel field effect transistor and having a pulse having a phase opposite to that of the first pulse input to a gate;
A fifth P-channel field effect transistor connected in series to the fourth P-channel field effect transistor and having the third pulse input to the gate;
A sixth P-channel field effect transistor connected in series to the fifth P-channel field effect transistor and having the second pulse input to the gate;
Connection point of the second N-channel field effect transistor and the fourth P-channel field effect transistor, and connection point of the fifth P-channel field effect transistor and the sixth P-channel field effect transistor A second capacitor connected between and
5. The power supply circuit according to claim 4, further comprising a second level shifter connected to the second capacitor and configured by a fully depleted SOI Schottky transistor.

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* Cited by examiner, † Cited by third party
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CN112003468A (en) * 2020-07-15 2020-11-27 成都飞机工业（集团）有限责任公司 Low-EMI GaN-based switched capacitor type converter circuit

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