JP2018019333A - Semiconductor switching circuit - Google Patents

Semiconductor switching circuit Download PDF

Info

Publication number
JP2018019333A
JP2018019333A JP2016150002A JP2016150002A JP2018019333A JP 2018019333 A JP2018019333 A JP 2018019333A JP 2016150002 A JP2016150002 A JP 2016150002A JP 2016150002 A JP2016150002 A JP 2016150002A JP 2018019333 A JP2018019333 A JP 2018019333A
Authority
JP
Japan
Prior art keywords
circuit
terminal
cathode
cmos
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016150002A
Other languages
Japanese (ja)
Inventor
拓巳 道田
Takumi Michida
拓巳 道田
正 喜友名
Tadashi Kiyuna
正 喜友名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Information and Telecommunication Engineering Ltd
Original Assignee
Hitachi Information and Telecommunication Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Information and Telecommunication Engineering Ltd filed Critical Hitachi Information and Telecommunication Engineering Ltd
Priority to JP2016150002A priority Critical patent/JP2018019333A/en
Publication of JP2018019333A publication Critical patent/JP2018019333A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electronic Switches (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor switching circuit capable of reducing power consumption.SOLUTION: The semiconductor switching circuit comprises: a bidirectional switch circuit having a first NMOS transistor and a second NMOS transistor; an ON-OFF control circuit having a CMOS latch circuit having the first, second, and third CMOS inverters, a third PMOS transistor and a fourth transistor connected between the CMOS latch circuit and a first power terminal, and for controlling the bidirectional switch circuit; and a power supply circuit connected between each of both power terminals of the first, the second, and the third CMOS inverter of the CMOS latch circuit.SELECTED DRAWING: Figure 1

Description

本発明は、半導体集積可能な中高耐圧半導体スイッチング回路に係り、特に消費電力低減を可能とする半導体スイッチング回路に関するものである。   The present invention relates to a medium / high voltage semiconductor switching circuit capable of semiconductor integration, and more particularly to a semiconductor switching circuit capable of reducing power consumption.

従来、高電圧の信号を伝送するために適用される高耐圧半導体スイッチング回路として、２つのＭＯＳトランジスタで構成される双方向スイッチと、フローティング電圧制御回路で構成される高耐圧スイッチング回路が知られている。この種のスイッチング回路では、例えば、医療用超音波診断装置の高機能化、特に多チャネル化による消費電力低減や高速なスイッチングの実現が継続的に推進されている。例えば、特許文献１には、図８に示すようなスイッチング回路が記載されている。この回路は、ソース共有に接続された２つのＮＭＯＳトランジスタＤＭ１、ＤＭ２からなる双方向スイッチ回路、共有ソースと双方向スイッチ回路のゲート信号に接続された２つのＮＭＯＳトランジスタＭＬ１、ＭＬ２とキャパシターＣ１、Ｃ２および、ツェナーダイオードＤＺ１、ＤＺ２からなるラッチ回路、ラッチ回路に接続された電流源Ｇｏｎ、ＧｏｆｆとスイッチＳＷ１、ＳＷ２とインバータＩＮＶからなるオンオフ制御より構成される。   Conventionally, as a high withstand voltage semiconductor switching circuit applied for transmitting a high voltage signal, a bidirectional switch composed of two MOS transistors and a high withstand voltage switching circuit composed of a floating voltage control circuit are known. Yes. In this type of switching circuit, for example, the enhancement of functions of medical ultrasonic diagnostic apparatuses, in particular, reduction of power consumption and high-speed switching by increasing the number of channels are continuously promoted. For example, Patent Document 1 describes a switching circuit as shown in FIG. This circuit includes a bidirectional switch circuit composed of two NMOS transistors DM1 and DM2 connected to a source share, and two NMOS transistors ML1 and ML2 and capacitors C1 and C2 connected to a gate signal of the shared source and the bidirectional switch circuit. The latch circuit is composed of zener diodes DZ1 and DZ2, current sources Gon and Goff connected to the latch circuit, switches SW1 and SW2, and an on / off control composed of an inverter INV.

双方向スイッチのオン制御は、入力信号ＯＮによりスイッチＳＷ２をオン状態、ＳＷ１をオフ状態とし、ＮＭＯＳトランジスタＭＬ１のゲートをハイレベルとし、ノードＧＬ２をローレベルとし、ＮＭＯＳトランジスタＭＬ２をオフ状態とし、双方向スイッチのゲート電位ＧＧ−ＳＳをハイレベルとする。逆にオフ制御は、入力信号ＯＮによりスイッチＳＷ２をオフ状態、ＳＷ１をオン状態とし、ＮＭＯＳトランジスタＭＬ２のゲートをハイレベルとし、ノードＧＬ１をローレベルとし、ＮＭＯＳトランジスタＭＬ１をオフ状態とし、双方向スイッチのゲート電位ＧＧ−ＳＳをローレベルとする。この時、高速にラッチ回路を反転し高速にオフするためにＮＭＯＳトランジスタＭＬ１、ＭＬ２の駆動電流およびキャパシターＣ１、Ｃ２の充放電電流に対して電流源Ｇｏｎ、Ｇｏｆｆは十分に大きな電流を流す必要がある。そのため、電流増加による消費電力の増大となる。対策として、電流源Ｇｏｎ、Ｇｏｆｆの電流をスイッチング時のみ一時的に増大する手法が提案されている。   The bi-directional switch is turned on when the input signal is turned on, the switch SW2 is turned on, the switch SW1 is turned off, the gate of the NMOS transistor ML1 is turned high, the node GL2 is turned low, the NMOS transistor ML2 is turned off, The gate potential GG-SS of the direction switch is set to the high level. On the other hand, in the OFF control, the switch SW2 is turned off by turning on the input signal, SW1 is turned on, the gate of the NMOS transistor ML2 is made high, the node GL1 is made low, the NMOS transistor ML1 is turned off, and the bidirectional switch The gate potential GG-SS is set to a low level. At this time, in order to invert the latch circuit at a high speed and to turn off at a high speed, the current sources Gon and Goff must pass a sufficiently large current with respect to the drive current of the NMOS transistors ML1 and ML2 and the charge / discharge current of the capacitors C1 and C2. is there. Therefore, power consumption increases due to an increase in current. As a countermeasure, a method of temporarily increasing the currents of the current sources Gon and Goff only at the time of switching has been proposed.

この回路では、入力信号によってノードＳＳおよびノードＧＧの電位の変動が起こり、ノードＧＧ、ＧＬ２とスイッチＳＷ１、ＳＷ２やその他ノードとの寄生容量により、双方向スイッチのゲート電位ＧＧ−ＳＳが変動することでＮＭＯＳトランジスタＤＭ１、ＤＭ２のオン抵抗が変動し信号ひずみが発生する。これを防ぐためにキャパシターＣ１、Ｃ２を大きくするが、回路サイズが増大し多チャネル化への障害となる。   In this circuit, the potential of the node SS and the node GG is changed by the input signal, and the gate potential GG-SS of the bidirectional switch is changed by the parasitic capacitance between the nodes GG and GL2 and the switches SW1 and SW2 and other nodes. As a result, the on-resistances of the NMOS transistors DM1 and DM2 vary, and signal distortion occurs. In order to prevent this, the capacitors C1 and C2 are increased, but the circuit size increases and becomes an obstacle to multi-channeling.

また、特許文献１には、図９に示すようなスイッチング回路も記載されている。この回路は、共有ソースに接続されたＮＭＯＳトランジスタＤＭ１、ＤＭ２からなる双方向スイッチ、共有ソースに接続されたダイオードＤ１、Ｄ２とツェナーダイオードＤＺ、キャパシターＣからなるフローティング電源回路、共有ゲートを制御するＲＳフリップフロップと、抵抗Ｒｓ、Ｒｒからなるラッチ回路、電流源Ｇｏｎ、ＧｏｆｆとスイッチＳＷ１、ＳＷ２とインバータＩＮＶからなるオンオフ制御回路より構成される。   Patent Document 1 also describes a switching circuit as shown in FIG. This circuit includes a bidirectional switch including NMOS transistors DM1 and DM2 connected to a shared source, a diode D1, D2 and a Zener diode DZ connected to the shared source, a floating power supply circuit including a capacitor C, and an RS for controlling the shared gate. A flip-flop, a latch circuit composed of resistors Rs and Rr, an on / off control circuit composed of current sources Gon and Goff, switches SW1 and SW2, and an inverter INV.

ここで、オン制御は、入力信号ＯＮによりＳＷ２をオン状態、ＳＷ１をオフ状態とし、ラッチ回路をハイレベル出力させ、共有ゲート電圧ＧＧ−ＳＳをハイレベルとし、双方向スイッチをオン状態とする。この時、Ｇｏｎからの余剰電流はフローティング電源のＸｃに流れ込み、ラッチ回路の電源とする。オフ制御は、入力信号ＯＮによりＳＷ２をオフ状態とし、ラッチ回路出力をローレベルとして、双方向スイッチをオフ状態とする。この時、Ｇｏｆｆからの余剰電流はフローティング電源のＸｃに流れ、ラッチ回路の電源とする。この回路は図８の回路に比べ、オンオフ時の電流が低減されるが、図から明らかなように電流源ＧｏｎまたはＧｏｆｆから電流が流れ込むため、電力を消費する。   Here, in the ON control, when the input signal is ON, SW2 is turned on, SW1 is turned off, the latch circuit is output at a high level, the shared gate voltage GG-SS is set at a high level, and the bidirectional switch is turned on. At this time, surplus current from Gon flows into Xc of the floating power source, and is used as the power source of the latch circuit. In the OFF control, SW2 is turned off by the input signal ON, the latch circuit output is set to low level, and the bidirectional switch is turned off. At this time, the surplus current from Goff flows to Xc of the floating power source, and is used as the power source of the latch circuit. Compared with the circuit of FIG. 8, this circuit reduces the current at the time of on / off, but consumes power because the current flows from the current source Gon or Goff as is apparent from the figure.

米国特許第７，５２１，９８４号US Pat. No. 7,521,984

したがって本発明の目的は上記問題点を解決し、消費電力を低減することができる半導体スイッチング回路を提供することにある。   Accordingly, an object of the present invention is to provide a semiconductor switching circuit that can solve the above-described problems and reduce power consumption.

本発明は、上記目的を達成するため、以下に記載のような半導体スイッチング回路を提供する。
（１）第１の入出力端子がドレイン端子に接続される第１のＮＭＯＳトランジスタと、第２の入出力端子がドレイン端子に接続される第２のＮＭＯＳトランジスタとを有し、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第１のＮＭＯＳトランジスタのゲート端子と前記第２のＮＭＯＳトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
第１、第２および第３のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続され、前記第２のＣＭＯＳインバータの出力が前記第１および第３のＣＭＯＳインバータの入力に接続され、前記第３のＣＭＯＳインバータの出力が前記双方向スイッチ回路の前記共有ゲート端子に接続されるＣＭＯＳラッチ回路と、ソース端子に第１の電源端子が接続され、ドレイン端子に前記第１のＣＭＯＳ回路の出力が接続され、ゲート端子に第１の制御信号が接続される第３のＰＭＯＳトランジスタと、ソース端子に前記第１の電源端子が接続され、ドレイン端子に前記第２のＣＭＯＳインバータの出力が接続され、ゲート端子に第２の制御信号が接続される第４のＰＭＯＳトランジスタとを有するオンオフ制御回路と、
前記ＣＭＯＳラッチ回路の前記第１、第２および第３のＣＭＯＳインバータのそれぞれの両電源端子間に接続される電源回路と、
を備える半導体スイッチング回路。
（２）上記（１）に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、前記第１のツェナーダイオードのカソードと前記第１の電源端子との間に接続される定電流源とを備える半導体スイッチング回路。
（３）上記（２）に記載の半導体スイッチング回路において、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードを備える半導体スイッチング回路。
（４）上記（２）または（３）に記載の半導体スイッチング回路において、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。
（５）上記（１）に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードと、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。 In order to achieve the above object, the present invention provides a semiconductor switching circuit as described below.
(1) a first NMOS transistor having a first input / output terminal connected to the drain terminal, and a second NMOS transistor having a second input / output terminal connected to the drain terminal; The source terminal of the NMOS transistor and the source terminal of the second NMOS transistor are connected to form a shared source terminal, and the gate terminal of the first NMOS transistor and the gate terminal of the second NMOS transistor are connected and shared. A bidirectional switch circuit constituting a gate terminal;
First, second, and third CMOS inverters, the output of the first CMOS inverter being connected to the input of the second CMOS inverter, and the output of the second CMOS inverter being the first and second CMOS inverters; A CMOS latch circuit connected to the input of the third CMOS inverter, an output of the third CMOS inverter connected to the shared gate terminal of the bidirectional switch circuit, and a first power supply terminal connected to the source terminal; A drain terminal is connected to the output of the first CMOS circuit, a gate terminal is connected to the first control signal, a third PMOS transistor is connected, a source terminal is connected to the first power supply terminal, and a drain terminal is connected. A fourth PMOS transistor to which the output of the second CMOS inverter is connected and a second control signal is connected to the gate terminal; And the on-off control circuit that,
A power supply circuit connected between both power supply terminals of the first, second and third CMOS inverters of the CMOS latch circuit;
A semiconductor switching circuit comprising:
(2) In the semiconductor switching circuit according to (1), the power supply circuit has an anode with the shared source terminal of the bidirectional switch circuit and one power supply terminal of the first, second, and third CMOS inverters Is connected, and the cathode of the first, second and third CMOS inverters is connected to the other power supply terminal, and the first Zener diode is connected between the anode and cathode of the first Zener diode. A semiconductor switching circuit comprising: one capacitor; and a constant current source connected between a cathode of the first Zener diode and the first power supply terminal.
(3) The semiconductor switching circuit according to (2), further including a first diode having an anode connected to a drain terminal of the third PMOS transistor and a cathode connected to the cathode of the first Zener diode. Semiconductor switching circuit.
(4) In the semiconductor switching circuit according to the above (2) or (3), a second diode in which the cathode of the first Zener diode is connected to the cathode and the shared source terminal is connected to the anode. And a second capacitor connected between the connection point of the cathode of the third diode and the anode of the second diode and the ground.
(5) In the semiconductor switching circuit according to (1), the power supply circuit has an anode with the shared source terminal of the bidirectional switch circuit and one power supply terminal of the first, second, and third CMOS inverters Is connected, and the cathode of the first, second and third CMOS inverters is connected to the other power supply terminal, and the first Zener diode is connected between the anode and cathode of the first Zener diode. 1 capacitor, a drain connected to the drain terminal of the third PMOS transistor to the anode, a cathode connected to the cathode of the first Zener diode to the cathode, and a cathode of the first Zener diode to the cathode. A second diode to which the common source terminal is connected, and a third diode to which the shared source terminal is connected to the anode Semiconductor switching circuit comprising a diode and a second capacitor connected between the third cathode and anode connection point and ground of the second diode of the diode.

本発明によれば、消費電力を低減することができる半導体スイッチング回路を得ることができる。本発明におけるＣＭＯＳラッチ回路はラッチであるため、オンオフ制御スイッチの電流が無い場合には状態を保持し、ＣＭＯＳ回路であるため保持時の消費電力はゼロである。ラッチ回路のインバータを構成するＮＭＯＳを小さくすれば、印加電流の低減ができる。オンオフ制御をおこなわない場合は電流を流す必要は無く、また以上の動作はオンオフ制御スイッチの電流を短時間のパルス出力とすることができる。このため、ＣＭＯＳラッチ回路用の電源回路は容量を小さくでき、消費電力を低減することができる。さらに、本発明におけるラッチ回路はＣＭＯＳインバータで構成されるものであり、従来回路のようにオンオフ制御のノードに大きな容量が無く、スイッチング回路のオンオフ制御の状態遷移を高速にできるため、スイッチング動作の高速化を実現することができる。   According to the present invention, a semiconductor switching circuit that can reduce power consumption can be obtained. Since the CMOS latch circuit according to the present invention is a latch, the state is held when there is no current of the on / off control switch, and the power consumption during holding is zero because it is a CMOS circuit. If the NMOS constituting the inverter of the latch circuit is made smaller, the applied current can be reduced. When the on / off control is not performed, it is not necessary to pass a current, and the above operation can make the current of the on / off control switch a short pulse output. For this reason, the power supply circuit for the CMOS latch circuit can be reduced in capacity and power consumption can be reduced. Further, the latch circuit according to the present invention is composed of a CMOS inverter, and there is no large capacity at the on / off control node as in the conventional circuit, and the state transition of the on / off control of the switching circuit can be performed at high speed. High speed can be realized.

本発明に係る半導体スイッチング回路の実施例１を示す図である。It is a figure which shows Example 1 of the semiconductor switching circuit based on this invention. ＣＭＯＳインバータの構成例を示す図である。It is a figure which shows the structural example of a CMOS inverter. ＣＭＯＳラッチ回路の別の構成例を示す図である。It is a figure which shows another structural example of a CMOS latch circuit. 本発明に係る半導体スイッチング回路の使用例について説明する図である。It is a figure explaining the usage example of the semiconductor switching circuit which concerns on this invention. 本発明に係る半導体スイッチング回路の実施例２を示す図である。It is a figure which shows Example 2 of the semiconductor switching circuit based on this invention. 本発明に係る半導体スイッチング回路の実施例３を示す図である。It is a figure which shows Example 3 of the semiconductor switching circuit based on this invention. 本発明に係る半導体スイッチング回路の実施例４を示す図である。It is a figure which shows Example 4 of the semiconductor switching circuit based on this invention. 従来の高耐圧スイッチング回路の一例を示す図である。It is a figure which shows an example of the conventional high voltage | pressure-resistant switching circuit. 従来の高耐圧スイッチング回路の別の例を示す図である。It is a figure which shows another example of the conventional high voltage | pressure-resistant switching circuit.

以下に、本発明を実施するための形態を実施例として、図面に基づいて詳細に説明する。実施例の各ブロックを構成する回路素子は公知の低耐圧、中高耐圧のＭＯＳトランジスタ、ＣＭＯＳ回路、抵抗、キャパシター、ダイオード、電流源等であり、集積回路技術により単結晶シリコンのような半導体基板上に形成される。   EMBODIMENT OF THE INVENTION Below, the form for implementing this invention is demonstrated in detail based on drawing as an Example. The circuit elements constituting each block of the embodiment are known low withstand voltage, medium and high withstand voltage MOS transistors, CMOS circuits, resistors, capacitors, diodes, current sources, etc. on a semiconductor substrate such as single crystal silicon by integrated circuit technology. Formed.

図１は、本発明に係る半導体スイッチング回路の実施例１を示す図である。図１に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２とを備える。
双方向スイッチ回路２０は、２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２を備える。図示のように、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の各ソース端子とゲート端子は共有ソース端子ＨＳと共有ゲート端子ＨＧに接続され、ＭＮ１のドレイン端子は入出力端子ＩＮに接続され、またＭＮ２のドレイン端子は入出力端子ＯＵＴに接続される。双方向スイッチ回路２０の入出力端子ＩＮとＯＵＴは可換である。 FIG. 1 is a diagram showing a first embodiment of a semiconductor switching circuit according to the present invention. As shown in FIG. 1, the semiconductor switching circuit includes a bidirectional switch circuit 20, an on / off control circuit 21, and a floating power supply circuit 22.
The bidirectional switch circuit 20 includes two NMOS transistors MN1 and MN2. As shown in the figure, the source terminals and gate terminals of the NMOS transistors MN1 and MN2 are connected to the shared source terminal HS and the shared gate terminal HG, the drain terminal of MN1 is connected to the input / output terminal IN, and the drain terminal of MN2 is Connected to the input / output terminal OUT. The input / output terminals IN and OUT of the bidirectional switch circuit 20 are interchangeable.

オンオフ制御回路２１は、ＣＭＯＳラッチ回路３１、オン制御スイッチＭＰ３およびオフ制御スイッチＭＰ４を備え、ＣＭＯＳラッチ回路３１の出力で、双方向スイッチ回路２０の共有ゲート端子ＨＧを制御する。ＣＭＯＳラッチ回路３１は、第１のＣＭＯＳインバータＩＮＶ１、第２のＣＭＯＳインバータＩＮＶ２および第３のＣＭＯＳインバータＩＮＶ３を有し（以下、「ＣＭＯＳインバータ」を単に「インバータ」ともいう）、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２の出力と入力は相互に接続され、第２のインバータＩＮＶ２の出力は第３のインバータＩＮＶ３の入力に接続され、第３のインバータＩＮＶ３の出力により共有ゲートを駆動する。基準電位ＨＶＤＤとフローティング電源ＦＶＤＤ、ＦＶＳＳの電位は乖離しているためオンオフ制御スイッチＭＰ３、ＭＰ４は電流源として構成する。   The on / off control circuit 21 includes a CMOS latch circuit 31, an on control switch MP3, and an off control switch MP4, and controls the shared gate terminal HG of the bidirectional switch circuit 20 with the output of the CMOS latch circuit 31. The CMOS latch circuit 31 includes a first CMOS inverter INV1, a second CMOS inverter INV2, and a third CMOS inverter INV3 (hereinafter, “CMOS inverter” is also simply referred to as “inverter”), and the first inverter INV1 And the output and input of the second inverter INV2 are connected to each other, the output of the second inverter INV2 is connected to the input of the third inverter INV3, and the common gate is driven by the output of the third inverter INV3. Since the reference potential HVDD and the potentials of the floating power supplies FVDD and FVSS are different from each other, the on / off control switches MP3 and MP4 are configured as current sources.

図２は、ＣＭＯＳラッチ回路を構成するＣＭＯＳインバータの構成例を示す図である。ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ３は、図２に示すように、それぞれＰＭＯＳトランジスタＰとＮＭＯＳトランジスタＮとを備え、両者の共有ゲートを入力ノードとし、共有ソースを出力ノードとする。図１に戻って、ＣＭＯＳラッチ回路の動作の一例を以下説明する。ＣＭＯＳラッチ回路３１の初期状態をオフ状態とすると、オン制御スイッチＭＰ３の電流によりインバータＩＮＶ１のローレベルを反転しインバータＩＮＶ２の入力をハイレベルに引き上げて出力をローレベルとし、インバータＩＮＶ３の出力をハイレベルにすることで双方向スイッチ回路２０の共有ゲート端子ＨＧの電位をハイレベルにし、双方向スイッチ回路２０をオン状態とする。逆にオフ制御スイッチＭＰ４の電流により、インバータＩＮＶ２のローレベルを反転させ、インバータＩＮＶ１の入力をハイレベルに引き上げて出力をローレベルとし、インバータＩＮＶ２の出力をハイレベル、インバータＩＮＶ３の出力をローレベルとすることで、双方向スイッチ回路２０の共有ゲート端子ＨＧの電位をローレベルにし、双方向スイッチ回路２０をオフ状態とする。このようにＣＭＯＳラッチ回路３１はラッチであるため、オンオフ制御スイッチＭＰ３、ＭＰ４の電流が無い場合には状態を保持し、ＣＭＯＳ回路であるため保持時の消費電力はゼロである。   FIG. 2 is a diagram illustrating a configuration example of a CMOS inverter constituting the CMOS latch circuit. As shown in FIG. 2, each of the CMOS inverters INV1 to INV3 includes a PMOS transistor P and an NMOS transistor N, and a shared gate of both is used as an input node and a shared source is used as an output node. Returning to FIG. 1, an example of the operation of the CMOS latch circuit will be described below. When the initial state of the CMOS latch circuit 31 is turned off, the low level of the inverter INV1 is inverted by the current of the on control switch MP3, the input of the inverter INV2 is raised to the high level, the output is set to the low level, and the output of the inverter INV3 is made high. By setting the level, the potential of the shared gate terminal HG of the bidirectional switch circuit 20 is set to a high level, and the bidirectional switch circuit 20 is turned on. Conversely, the low level of the inverter INV2 is inverted by the current of the off control switch MP4, the input of the inverter INV1 is raised to the high level, the output is set to the low level, the output of the inverter INV2 is set to the high level, and the output of the inverter INV3 is set to the low level. As a result, the potential of the shared gate terminal HG of the bidirectional switch circuit 20 is set to a low level, and the bidirectional switch circuit 20 is turned off. Thus, since the CMOS latch circuit 31 is a latch, the state is held when there is no current of the on / off control switches MP3 and MP4, and the power consumption during holding is zero because it is a CMOS circuit.

オン制御スイッチＭＰ３およびオフ制御スイッチＭＰ４の電流はＣＭＯＳラッチ回路３１の反転だけ行えば良く、インバータＩＮＶ１およびＩＮＶ２を構成するＮＭＯＳを小さくすれば、印加電流の低減を行える。オンオフ制御をおこなわない場合は電流を流す必要は無く、また以上の動作はオンオフ制御スイッチＭＰ３、ＭＰ４の電流を短時間のパルス出力とすることができるため、消費電力を低減することができる。   The currents of the on control switch MP3 and the off control switch MP4 need only be inverted by the CMOS latch circuit 31, and the applied current can be reduced by reducing the NMOS constituting the inverters INV1 and INV2. When the on / off control is not performed, it is not necessary to pass a current. In the above operation, the currents of the on / off control switches MP3 and MP4 can be converted into short-time pulse outputs, so that power consumption can be reduced.

本発明によれば、従来回路のようにオンオフ制御のノードに大きな容量が無いため、オンオフ制御の状態遷移を高速化できる。   According to the present invention, since there is no large capacity at the on / off control node as in the conventional circuit, the state transition of the on / off control can be speeded up.

図３は、ＣＭＯＳラッチ回路の別の構成例を示す図である。このＣＭＯＳラッチ回路３２は、ＰＭＯＳトランジスタＰ１とＮＭＯトランジスタＮ１とを備えるインバータＩＮＶ１およびＰＭＯＳトランジスタＰ２とＮＭＯトランジスタＮ２とを備えるインバータＩＮＶ２の各インバータの出力ノードとＮＭＯＳトランジスタＮ１、Ｎ２との間にそれぞれＰＭＯＳトランジスタＰ３、Ｐ４を接続する。ＰＭＯＳトランジスタＰ３、Ｐ４は飽和領域で動作するため、ＯＮ端子から電流を入力すると、当ノードは容易にＮＭＯＳトランジスタＮ２のスレッショルドを超え、オン状態となる。この時点でＰＭＯＳトランジスタＰ４は非飽和状態であり、ＰＭＯＳトランジスタＰ２より多くの電流を流すことができ、より少ない電流でラッチの状態を反転することができる。   FIG. 3 is a diagram showing another configuration example of the CMOS latch circuit. The CMOS latch circuit 32 includes an inverter INV1 including a PMOS transistor P1 and an NMO transistor N1, and an output node of each inverter of the inverter INV2 including a PMOS transistor P2 and an NMO transistor N2, and a PMOS between the NMOS transistors N1 and N2. Transistors P3 and P4 are connected. Since the PMOS transistors P3 and P4 operate in a saturation region, when current is input from the ON terminal, this node easily exceeds the threshold of the NMOS transistor N2 and is turned on. At this time, the PMOS transistor P4 is in a non-saturated state, so that more current can flow than the PMOS transistor P2, and the state of the latch can be inverted with less current.

以上に示すようにＣＭＯＳラッチ回路の構成は様々であり、ここに記載した回路形式に限定するものではない。   As described above, the configuration of the CMOS latch circuit is various and is not limited to the circuit format described here.

図１に戻って説明すると、フローティング電源回路２２は、基準電源ＨＶＤＤに接続された定電流源Ｉ１と、フローティング電源ＦＶＤＤと、共有ソース端子ＨＳに接続されたツェナーダイオードＺＤ１と、キャパシターＣ１０とを備え、ツェナーダイオードＺＤ１によりＦＶＤＤとＨＳ間に所定の電源電圧を生成し、キャパシターＣ１０により安定化される。   Returning to FIG. 1, the floating power supply circuit 22 includes a constant current source I1 connected to the reference power supply HVDD, a floating power supply FVDD, a Zener diode ZD1 connected to the shared source terminal HS, and a capacitor C10. A predetermined power supply voltage is generated between FVDD and HS by the zener diode ZD1, and is stabilized by the capacitor C10.

図４は、本発明に係る半導体スイッチング回路の使用例について説明する図である。ここでは、上述した双方向スイッチ回路２０を例えば超音波診断装置の送波パルススイッチに適用し、入力にパルス発生回路、出力にピエゾ素子のような負荷を接続した場合の動作について説明する。一つのパルス発生回路に対して、ピエゾ素子を複数個接続する形態である。   FIG. 4 is a diagram for explaining an example of use of the semiconductor switching circuit according to the present invention. Here, the operation when the above-described bidirectional switch circuit 20 is applied to, for example, a transmission pulse switch of an ultrasonic diagnostic apparatus and a load such as a piezo element is connected to an input and a pulse generation circuit will be described. In this embodiment, a plurality of piezo elements are connected to one pulse generation circuit.

図４において、双方向スイッチ回路２０をオンさせ、入出力端子ＩＮから送波パルスを入力し、入出力端子ＯＵＴへ通過させる場合、共有ソース端子ＨＳの電位およびノードＦＶＳＳ電位は入力信号と同電位となる。電源ノードＦＶＤＤはツェナーダイオードＺＤ１およびキャパシターＣ１０で保持され、一定の電圧をＣＭＯＳラッチ回路およびＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに印加する。電流源Ｉ１からの電流は、双方向スイッチ回路２０、ＣＭＯＳラッチ回路３１およびフローティング電源回路２２のリークによる電位低下を補うだけで良いため、典型的には０．１〜数μＡであり送波パルスへの影響は極小である。   In FIG. 4, when the bidirectional switch circuit 20 is turned on and a transmission pulse is input from the input / output terminal IN and passed through the input / output terminal OUT, the potential of the shared source terminal HS and the potential of the node FVSS are the same as the input signal. It becomes. The power supply node FVDD is held by the Zener diode ZD1 and the capacitor C10, and a constant voltage is applied to the CMOS latch circuit and the gates of the NMOS transistors MN1 and MN2. Since the current from the current source I1 only needs to compensate for the potential drop due to leakage of the bidirectional switch circuit 20, the CMOS latch circuit 31, and the floating power supply circuit 22, it is typically 0.1 to several μA and is a transmission pulse. The impact on is minimal.

双方向スイッチ回路２０をオフさせ入出力端子ＩＮに印加される送波パルスと、入出力端子ＯＵＴを分離する場合、共有ゲート端子ＨＧと共有ソース端子ＨＳを同電位とするように、ＣＭＯＳラッチ回路３１がローレベルを出力する。送波パルスの電圧が下がると、ＮＭＯＳトランジスタＭＮ１の寄生ダイオードにより共有ソースのレベルが送波パルスの電圧に従い低下するが、ＮＭＯＳトランジスタＭＮ２はオフ状態であるため入出力端子ＯＵＴに信号は通過せず、このＭＮ２に接続されたＮＭＯＳトランジスタＭＮＦで電位が固定される。送波パルスの電圧が上がると、ＮＭＯＳトランジスタＭＮ１はオフ状態であるため、信号は通過しないが、ドレインとソース、ゲート間の寄生容量により共有ソースのレベルが上昇する。ただし、ＮＭＯＳトランジスタＭＮ２の寄生ダイオードとＮＭＯＳトランジスタＭＮＦで電位が固定される。   When the bidirectional switch circuit 20 is turned off and the transmission pulse applied to the input / output terminal IN is separated from the input / output terminal OUT, the CMOS latch circuit is set so that the shared gate terminal HG and the shared source terminal HS have the same potential. 31 outputs a low level. When the voltage of the transmission pulse is lowered, the level of the shared source is lowered according to the voltage of the transmission pulse by the parasitic diode of the NMOS transistor MN1, but the signal does not pass through the input / output terminal OUT because the NMOS transistor MN2 is in the off state. The potential is fixed by the NMOS transistor MNF connected to the MN2. When the voltage of the transmission pulse increases, the NMOS transistor MN1 is in an off state, so that the signal does not pass through, but the level of the shared source increases due to the parasitic capacitance between the drain, the source, and the gate. However, the potential is fixed by the parasitic diode of the NMOS transistor MN2 and the NMOS transistor MNF.

図５は、本発明に係る半導体スイッチング回路の実施例２を示す図である。図５に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３とを備える。   FIG. 5 is a diagram showing a second embodiment of the semiconductor switching circuit according to the present invention. As shown in FIG. 5, the semiconductor switching circuit includes a bidirectional switch circuit 20, an on / off control circuit 21, a floating power supply circuit 22, and a charging circuit 23.

本実施例は、図１で示した半導体スイッチング回路に充電回路２３を付加したものである。この充電回路２３は、オン制御信号からフローティング電源回路２２へ充電を行うダイオードＤ１０を備える。ダイオードＤ１０は、図示のように、オン制御スイッチＭＰ３とフローティング電源ＦＶＤＤとの間に接続される。   In this embodiment, a charging circuit 23 is added to the semiconductor switching circuit shown in FIG. The charging circuit 23 includes a diode D10 that charges the floating power supply circuit 22 from the ON control signal. The diode D10 is connected between the ON control switch MP3 and the floating power supply FVDD as illustrated.

本実施例では、双方向スイッチ回路２０のオン制御の時にＮＭＯＳトランジスタＭＮ１、ＭＮ２の共有ゲート端子ＨＧを充電することによって低下した電源電圧ＦＶＤＤ−ＦＶＳＳの定常電圧に至る時間を短縮するものである。固定のフローティング電源用の電流源Ｉ１は数μＡ以下の小さな電流であるため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電位を高速に立ち上げようとすると電流量が不足する。キャパシターＣ１０を大きくしても、ＦＶＤＤの低下は起こり、定常電圧になるまでの時間が増加するため、ダイオードＤ１０をＰＭＯＳトランジスタＭＰ３のドレインとＦＶＤＤ間に接続することで、トランジスタＭＮ１、ＭＮ２のゲート容量ＨＧｓ充電の電荷を補充するものである。   In this embodiment, the time to reach the steady voltage of the power supply voltage FVDD-FVSS that is decreased by charging the shared gate terminal HG of the NMOS transistors MN1 and MN2 when the bidirectional switch circuit 20 is turned on is shortened. Since the current source I1 for the fixed floating power supply has a small current of several μA or less, the amount of current is insufficient when the gate potentials of the NMOS transistors MN1 and MN2 are raised at high speed. Even if the capacitor C10 is increased, FVDD is lowered and the time until it reaches a steady voltage increases. Therefore, by connecting the diode D10 between the drain of the PMOS transistor MP3 and FVDD, the gate capacitances of the transistors MN1 and MN2 It supplements the charge of HGs charging.

本実施例におけるダイオードＤ１０と同様の働きを、インバータＩＮＶ１、ＩＮＶ２のＰＭＯＳトランジスタに寄生するボディーダイオードがする。本実施例は、図１、図３に示すＣＭＯＳラッチ回路を構成要素とすることを含む。   The body diode parasitic in the PMOS transistors of the inverters INV1 and INV2 performs the same function as the diode D10 in this embodiment. This embodiment includes the CMOS latch circuit shown in FIGS. 1 and 3 as a component.

図６は、本発明に係る半導体スイッチング回路の実施例３を示す図である。図６に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３、２４とを備える。なお、充電回路２３、２４については、充電回路２３を省き、充電回路２４のみとすることもできる。   FIG. 6 is a diagram showing a third embodiment of the semiconductor switching circuit according to the present invention. As shown in FIG. 6, the semiconductor switching circuit includes a bidirectional switch circuit 20, an on / off control circuit 21, a floating power supply circuit 22, and charging circuits 23 and 24. As for the charging circuits 23 and 24, the charging circuit 23 may be omitted and only the charging circuit 24 may be provided.

ここで充電回路２４は、ＦＶＤＤとＦＶＳＳ間に直列接続されたダイオードＤ２０、Ｄ３０と、ダイオードＤ２０のアノードとダイオードＤ３０のカソードの接続点とグラウンド間に接続された寄生容量で構成されるキャパシターＣ２０とを有する。   Here, the charging circuit 24 includes diodes D20 and D30 connected in series between FVDD and FVSS, and a capacitor C20 including parasitic capacitance connected between a connection point between the anode of the diode D20 and the cathode of the diode D30 and the ground. Have

本実施例では、双方向スイッチ回路のオンオフ状態にかかわらず、共有ソース端子ＨＳが変動する場合にダイオードＤ２０、Ｄ３０およびキャパシターＣ２０からなる半波整流回路で、フローティング電源ＦＶＤＤに充電を行う。充電のための電荷は、信号入力ＩＮの信号を使いＦＶＳＳを経由してダイオードＤ３０を通してキャパシターＣ２０を充電し、ダイオードＤ２０を介してＦＶＤＤに注入する。この充電回路により、ラッチ回路などのリーク電流などによるＦＶＤＤ−ＦＶＳＳ間電位の低下を補うことができる。   In the present embodiment, the floating power supply FVDD is charged by the half-wave rectifier circuit including the diodes D20 and D30 and the capacitor C20 when the shared source terminal HS changes regardless of the on / off state of the bidirectional switch circuit. The charge for charging charges the capacitor C20 through the diode D30 via FVSS using the signal of the signal input IN, and injects it into FVDD via the diode D20. This charging circuit can compensate for a decrease in the potential between FVDD and FVSS due to a leakage current of a latch circuit or the like.

図７は、本発明に係る半導体スイッチング回路の実施例４を示す図である。図７に示すように、この半導体スイッチング回路は、図６の実施例３と比べると、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３、２４とを備える点では同じであるが、双方向スイッチ回路２０においてフローティング電源ＦＶＤＤが基準電源ＨＶＤＤおよび定電流源Ｉ１に接続されない点で異なる。   FIG. 7 is a diagram showing a fourth embodiment of the semiconductor switching circuit according to the present invention. As shown in FIG. 7, this semiconductor switching circuit is the same in that it includes a bidirectional switch circuit 20, an on / off control circuit 21, a floating power supply circuit 22, and charging circuits 23 and 24 compared to the third embodiment of FIG. 6. However, the bidirectional switch circuit 20 is different in that the floating power supply FVDD is not connected to the reference power supply HVDD and the constant current source I1.

すなわち、この実施例４は、上述の実施例３の構成から、固定の充電用電流源Ｉ１を削除した構成である。   That is, the fourth embodiment has a configuration in which the fixed charging current source I1 is deleted from the configuration of the third embodiment.

この実施例４は、フローティング電源ＦＶＤＤと基準電位ＨＶＤＤ間に接続された電流源Ｉ１を不要とする。   The fourth embodiment eliminates the need for the current source I1 connected between the floating power supply FVDD and the reference potential HVDD.

ＣＭＯＳラッチ回路３１の初期状態は不定であるため、オン制御スイッチＭＰ３によりフローティング電源ＦＶＤＤを充電することが好ましい。ＣＭＯＳラッチ回路３１を用いて低消費電力化しているため、本実施例ではダイオードＤ１０並びにダイオードＤ２０、Ｄ３０およびキャパシターＣ２０により、フローティング電源ＦＶＤＤの充電を行うことができるため電流源Ｉ１を不要とすることができる。   Since the initial state of the CMOS latch circuit 31 is indefinite, it is preferable to charge the floating power supply FVDD by the on control switch MP3. Since the power consumption is reduced by using the CMOS latch circuit 31, in this embodiment, the floating power supply FVDD can be charged by the diode D10, the diodes D20 and D30, and the capacitor C20, so that the current source I1 is not required. Can do.

２０…双方向スイッチ回路
２１…オンオフ制御回路
２２…フローティング電源回路
２３、２４…充電回路
３１、３２…ＣＭＯＳラッチ回路
ＭＮ１〜ＭＮ２…ＮＭＯＳトランジスタ
ＭＰ３〜ＭＰ４…ＰＭＯＳトランジスタ
ＺＤ１…ツェナーダイオード
Ｄ１０〜Ｄ３０…ダイオード
Ｃ１０〜Ｃ２０…キャパシター
ＨＶＤＤ…基準高圧電源
ＩＮ…入力端子
ＯＵＴ…出力端子
ＳＷ１〜ＳＷ２…スイッチ制御端子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３…ＣＭＯＳインバータ
Ｉ１…定電流源
DESCRIPTION OF SYMBOLS 20 ... Bidirectional switch circuit 21 ... On-off control circuit 22 ... Floating power supply circuit 23, 24 ... Charging circuit 31, 32 ... CMOS latch circuit MN1-MN2 ... NMOS transistor MP3-MP4 ... PMOS transistor ZD1 ... Zener diode D10-D30 ... Diode C10 to C20 ... Capacitor HVDD ... Reference high voltage power supply IN ... Input terminal OUT ... Output terminal SW1 to SW2 ... Switch control terminal INV1, INV2, INV3 ... CMOS inverter I1 ... Constant current source

Claims (5)

第１の入出力端子がドレイン端子に接続される第１のＮＭＯＳトランジスタと、第２の入出力端子がドレイン端子に接続される第２のＮＭＯＳトランジスタとを有し、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第１のＮＭＯＳトランジスタのゲート端子と前記第２のＮＭＯＳトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
第１、第２および第３のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続され、前記第２のＣＭＯＳインバータの出力が前記第１および第３のＣＭＯＳインバータの入力に接続され、前記第３のＣＭＯＳインバータの出力が前記双方向スイッチ回路の前記共有ゲート端子に接続されるＣＭＯＳラッチ回路と、ソース端子に第１の電源端子が接続され、ドレイン端子に前記第１のＣＭＯＳ回路の出力が接続され、ゲート端子に第１の制御信号が接続される第３のＰＭＯＳトランジスタと、ソース端子に前記第１の電源端子が接続され、ドレイン端子に前記第２のＣＭＯＳインバータの出力が接続され、ゲート端子に第２の制御信号が接続される第４のＰＭＯＳトランジスタとを有するオンオフ制御回路と、
前記ＣＭＯＳラッチ回路の前記第１、第２および第３のＣＭＯＳインバータのそれぞれの両電源端子間に接続される電源回路と、
を備える半導体スイッチング回路。 A first NMOS transistor having a first input / output terminal connected to the drain terminal, and a second NMOS transistor having a second input / output terminal connected to the drain terminal; A source terminal and a source terminal of the second NMOS transistor are connected to form a shared source terminal, and a gate terminal of the first NMOS transistor and a gate terminal of the second NMOS transistor are connected to form a shared gate terminal. A bidirectional switch circuit comprising:
First, second, and third CMOS inverters, the output of the first CMOS inverter being connected to the input of the second CMOS inverter, and the output of the second CMOS inverter being the first and second CMOS inverters; A CMOS latch circuit connected to the input of the third CMOS inverter, an output of the third CMOS inverter connected to the shared gate terminal of the bidirectional switch circuit, and a first power supply terminal connected to the source terminal; A drain terminal is connected to the output of the first CMOS circuit, a gate terminal is connected to the first control signal, a third PMOS transistor is connected, a source terminal is connected to the first power supply terminal, and a drain terminal is connected. A fourth PMOS transistor to which the output of the second CMOS inverter is connected and a second control signal is connected to the gate terminal; And the on-off control circuit that,
A power supply circuit connected between both power supply terminals of the first, second and third CMOS inverters of the CMOS latch circuit;
A semiconductor switching circuit comprising: 請求項１に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、前記第１のツェナーダイオードのカソードと前記第１の電源端子との間に接続される定電流源とを備える半導体スイッチング回路。   2. The semiconductor switching circuit according to claim 1, wherein the power source circuit has an anode connected to the shared source terminal of the bidirectional switch circuit and one power source terminal of the first, second and third CMOS inverters. A first Zener diode connected to the cathode of the other power supply terminal of the first, second and third CMOS inverters; a first capacitor connected between an anode and a cathode of the first Zener diode; A semiconductor switching circuit comprising a constant current source connected between a cathode of the first Zener diode and the first power supply terminal. 請求項２に記載の半導体スイッチング回路において、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードを備える半導体スイッチング回路。   3. The semiconductor switching circuit according to claim 2, further comprising: a first diode having an anode connected to a drain terminal of the third PMOS transistor and a cathode connected to a cathode of the first Zener diode. 請求項２または３に記載の半導体スイッチング回路において、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。   4. The semiconductor switching circuit according to claim 2, wherein a second diode whose cathode is connected to a cathode of the first Zener diode, a third diode whose anode is connected to the shared source terminal, and A semiconductor switching circuit comprising: a second capacitor connected between a connection point of a cathode of a third diode and an anode of the second diode and a ground. 請求項１に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードと、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。   2. The semiconductor switching circuit according to claim 1, wherein the power source circuit has an anode connected to the shared source terminal of the bidirectional switch circuit and one power source terminal of the first, second and third CMOS inverters. A first Zener diode connected to the cathode of the other power supply terminal of the first, second and third CMOS inverters; a first capacitor connected between an anode and a cathode of the first Zener diode; , The anode of the third PMOS transistor is connected to the drain terminal, the cathode is connected to the cathode of the first Zener diode, and the cathode is connected to the cathode of the first Zener diode. A second diode and a third diode having the anode connected to the shared source terminal; Semiconductor switching circuit comprising a de and a second capacitor connected between the third cathode and anode connection point and ground of the second diode of the diode.
JP2016150002A 2016-07-29 2016-07-29 Semiconductor switching circuit Pending JP2018019333A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016150002A JP2018019333A (en) 2016-07-29 2016-07-29 Semiconductor switching circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016150002A JP2018019333A (en) 2016-07-29 2016-07-29 Semiconductor switching circuit

Publications (1)

Publication Number Publication Date
JP2018019333A true JP2018019333A (en) 2018-02-01

Family

ID=61076487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016150002A Pending JP2018019333A (en) 2016-07-29 2016-07-29 Semiconductor switching circuit

Country Status (1)

Country Link
JP (1) JP2018019333A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019140627A (en) * 2018-02-14 2019-08-22 富士電機株式会社 Semiconductor device
CN114982133A (en) * 2020-12-28 2022-08-30 深圳市速腾聚创科技有限公司 Laser receiving circuit and laser radar

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002010650A (en) * 2000-03-28 2002-01-11 Internatl Rectifier Corp Active filter for reducing common-mode current
JP2002520991A (en) * 1998-07-13 2002-07-09 グリーン、パワー、テクノロジーズ、リミテッド Module device for controlling harmonics of current flowing from power supply line
JP2004363997A (en) * 2003-06-05 2004-12-24 Hitachi Medical Corp Switch circuit, signal processing apparatus using the same, and ultrasonic diagnosis apparatus
US20090184744A1 (en) * 2006-05-26 2009-07-23 Stmicroelectronics S.R.L. Driving configuration of a switch
JP2012209763A (en) * 2011-03-30 2012-10-25 Hitachi Ltd Switch circuit and semiconductor circuit
JP2013500633A (en) * 2009-07-22 2013-01-07 クゥアルコム・インコーポレイテッド Level shifter and high voltage logic circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002520991A (en) * 1998-07-13 2002-07-09 グリーン、パワー、テクノロジーズ、リミテッド Module device for controlling harmonics of current flowing from power supply line
JP2002010650A (en) * 2000-03-28 2002-01-11 Internatl Rectifier Corp Active filter for reducing common-mode current
JP2004363997A (en) * 2003-06-05 2004-12-24 Hitachi Medical Corp Switch circuit, signal processing apparatus using the same, and ultrasonic diagnosis apparatus
US20090184744A1 (en) * 2006-05-26 2009-07-23 Stmicroelectronics S.R.L. Driving configuration of a switch
JP2013500633A (en) * 2009-07-22 2013-01-07 クゥアルコム・インコーポレイテッド Level shifter and high voltage logic circuit
JP2012209763A (en) * 2011-03-30 2012-10-25 Hitachi Ltd Switch circuit and semiconductor circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019140627A (en) * 2018-02-14 2019-08-22 富士電機株式会社 Semiconductor device
JP7077649B2 (en) 2018-02-14 2022-05-31 富士電機株式会社 Semiconductor device
CN114982133A (en) * 2020-12-28 2022-08-30 深圳市速腾聚创科技有限公司 Laser receiving circuit and laser radar

Similar Documents

Publication Publication Date Title
US7683668B1 (en) Level shifter
KR101387266B1 (en) Level shift device
JP2001186007A (en) Metal oxide film semiconductor transistor circuit and semiconductor integrated circuit using it
US6791391B2 (en) Level shifting circuit
US20050127977A1 (en) Semiconductor device
US10447257B2 (en) Semiconductor device
US10700604B2 (en) High performance switch devices and methods for operating the same
US6259299B1 (en) CMOS level shift circuit for integrated circuits
US20080116956A1 (en) Semiconductor device operating in an active mode and a standby mode
JP5404235B2 (en) Amplitude conversion circuit
CN108336991B (en) Level shift circuit
JP2008211317A (en) Level shifting circuit
CN109417606B (en) Level converter capable of outputting positive and negative voltages
JP2018019333A (en) Semiconductor switching circuit
US6380792B1 (en) Semiconductor integrated circuit
JP6747371B2 (en) High voltage level shift circuit and driving device
CN111211763B (en) High potential side driving circuit
US8466722B2 (en) Startup and protection circuitry for thin oxide output stage
JP2009260832A (en) Semiconductor device
JP4724575B2 (en) Level conversion circuit
TWI641219B (en) Power-on control circuit and input/output control circuit
US11031866B2 (en) Charge pump circuit and method for voltage conversion
JP6946531B2 (en) Semiconductor device
JP2017153095A (en) Semiconductor circuit and semiconductor device
US6731156B1 (en) High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190524

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200901