JP2006074524A - Serial signal transmitting device, serial signal receiving device, serial transmitting device, and serial transmitting method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a serial transmitting device capable of reducing the number of signal lines, and having high reliability in response to disturbance such as noises, static electricity, etc. <P>SOLUTION: A data signal and a synchronous pattern which is consist of the same data length as a command signal and composed of different values in a start bit and a stop bit are to be transmitted before the data signal or a command signal is started a transmission from a transmission side circuit 2 to a reception side circuit 3 by using signal lines 14P, 14N for transmitting the data signal and the command signal. And in the reception side circuit 3, a phase of an output signal PLL_OUT is made to be synchronized to the phase of the data signal and the command signal by controlling the phase of the output signal PLL_OUT received by a PLL 12 based on the synchronous pattern received by a receiver 10R. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置、受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置、上記のシリアル信号送信装置およびシリアル信号受信装置を備えてなるシリアル伝送装置、およびシリアル伝送方法に関するものである。   The present invention relates to a serial signal transmission device that converts an input data signal into a serial signal based on a clock signal and transmits the serial signal, a serial signal reception device that converts a received serial signal into a parallel signal, the serial signal transmission device, and The present invention relates to a serial transmission device including a serial signal receiving device and a serial transmission method.

近年、通信装置間あるいは集積回路等の電子部品間のデータ伝送に、シリアル伝送方式が多用されている。シリアル伝送方式によるデータ伝送では、１本の伝送線を用いて、データを１ビットずつシリアルに伝送するので、パラレル伝送方式に比べて必要とする信号線の数が少ないという利点がある。   In recent years, the serial transmission method is frequently used for data transmission between communication devices or electronic parts such as integrated circuits. Data transmission by the serial transmission method has an advantage that the number of signal lines required is smaller than that of the parallel transmission method because data is transmitted serially bit by bit using one transmission line.

図１２は、従来のシリアル伝送装置の一例を示す回路図である。この図に示すシリアル伝送装置は、送信側回路１０１と受信側回路１０２とからなる。   FIG. 12 is a circuit diagram showing an example of a conventional serial transmission device. The serial transmission apparatus shown in this figure includes a transmission side circuit 101 and a reception side circuit 102.

送信側回路１０１には、ラッチ回路１０３、パラレルシリアル変換回路１０４、送信器１０５Ｔ、送信器１０６Ｔが備えられている。また、受信側回路１０２には、受信器１０５Ｒ、受信器１０６Ｒ、ラッチ回路１０７、シリアルパラレル変換回路１０８を備えられている。   The transmission side circuit 101 includes a latch circuit 103, a parallel / serial conversion circuit 104, a transmitter 105T, and a transmitter 106T. The reception side circuit 102 includes a receiver 105R, a receiver 106R, a latch circuit 107, and a serial / parallel conversion circuit 108.

送信側回路１０１に備えられているラッチ回路１０３は、バスラインを介して入力されるパラレルデータ信号ＰＤを、クロック信号ＣＫに応じたタイミングで、パラレルシリアル変換回路１０４に出力する。   The latch circuit 103 provided in the transmission side circuit 101 outputs the parallel data signal PD input via the bus line to the parallel / serial conversion circuit 104 at a timing corresponding to the clock signal CK.

パラレルシリアル変換回路１０４は、ラッチ回路１０３から入力されたパラレルデータ信号ＰＤを、クロック信号ＣＫに基づいてシリアルデータ信号ＳＤに変換し、送信器１０５Ｔに出力する。   The parallel-serial conversion circuit 104 converts the parallel data signal PD input from the latch circuit 103 into a serial data signal SD based on the clock signal CK, and outputs the serial data signal SD to the transmitter 105T.

送信器１０５Ｔは、パラレルシリアル変換回路１０４から入力されたシリアルデータ信号ＳＤから一対の差動データ信号ＳＤ＋およびＳＤ−を生成し、受信側回路１０２に備えられている受信器１０５Ｒに送信する。   The transmitter 105T generates a pair of differential data signals SD + and SD− from the serial data signal SD input from the parallel-serial conversion circuit 104, and transmits the pair of differential data signals SD + and SD− to the receiver 105R provided in the reception-side circuit 102.

また、送信側回路１０１に備えられる送信器１０６Ｔにはクロック信号ＣＫが入力され、送信器１０６Ｔは、入力されたクロック信号ＣＫから差動クロック信号ＣＫ＋およびＣＫ−を生成し、受信側回路１０２に備えられている受信器１０６Ｒに送信する。   In addition, the clock signal CK is input to the transmitter 106T provided in the transmission side circuit 101, and the transmitter 106T generates differential clock signals CK + and CK− from the input clock signal CK. It transmits to the receiver 106R with which it is equipped.

一方、受信側回路１０２に備えられる受信器１０５Ｒは、送信器１０５Ｔから受信した差動データ信号ＳＤ＋およびＳＤ−に基づいてシリアルデータ信号ＳＤを生成し、ラッチ回路１０７に出力する。   On the other hand, the receiver 105R provided in the receiving circuit 102 generates a serial data signal SD based on the differential data signals SD + and SD− received from the transmitter 105T and outputs the serial data signal SD to the latch circuit 107.

また、受信器１０６Ｒは、送信器１０６Ｔから受信した差動クロック信号ＣＫ＋およびＣＫ−に基づいてクロック信号ＣＫを生成し、ラッチ回路１０７に出力する。   Further, the receiver 106R generates a clock signal CK based on the differential clock signals CK + and CK− received from the transmitter 106T, and outputs the clock signal CK to the latch circuit 107.

ラッチ回路１０７は、受信器１０６Ｒから入力されたシリアルデータ信号ＳＤを、クロック信号ＣＫに応じたタイミングで、シリアルパラレル変換回路１０９に出力する。   The latch circuit 107 outputs the serial data signal SD input from the receiver 106R to the serial / parallel conversion circuit 109 at a timing according to the clock signal CK.

シリアルパラレル変換回路１０８は、ラッチ回路１０７から入力されたシリアルデータ信号ＳＤをパラレルデータ信号ＰＤに変換して出力する。   The serial / parallel conversion circuit 108 converts the serial data signal SD input from the latch circuit 107 into a parallel data signal PD and outputs the parallel data signal PD.

このように、従来のシリアル伝送装置では、データ信号とクロック信号とを２つの差動対で伝送することによって同期シリアル通信が行われている。   As described above, in the conventional serial transmission device, the synchronous serial communication is performed by transmitting the data signal and the clock signal by two differential pairs.

また、例えば特許文献１、２には、同期シリアル通信を行う装置において、信号線数の削減、装置の小型化を図るための技術が記載されている。
特開２００４−１０４５２２号公報（２００４年４月２日公開） 特開２００１−２８２７１４号公報（２００１年１０月１２日公開） For example, Patent Documents 1 and 2 describe techniques for reducing the number of signal lines and reducing the size of a device in a device that performs synchronous serial communication.
JP 2004-104522 A (published April 2, 2004) JP 2001-282714 A (released on October 12, 2001)

しかしながら、上記従来の技術では、データ信号とクロック信号とを２つの差動対で伝送しているので、少なくとも４本の信号線が必要であり、信号線数の削減および装置の小型化には限界があった。また、伝送が高速になると、クロックとデータの遅延差（スキュー）が生じた場合に伝送できないため、基板設計等に大きな制約となる。   However, in the above conventional technique, since the data signal and the clock signal are transmitted by two differential pairs, at least four signal lines are necessary. For the reduction of the number of signal lines and the miniaturization of the apparatus. There was a limit. In addition, when transmission is performed at high speed, transmission cannot be performed when a delay difference (skew) between a clock and data occurs, which greatly restricts board design.

また、上記従来の技術では、クロック信号をシリアル伝送している（シリアルクロック信号を伝送している）ので、クロック信号がノイズや静電気等の影響で乱れると、受信側回路が誤動作しやすいという問題があった。   Further, in the above conventional technique, since the clock signal is serially transmitted (serial clock signal is transmitted), if the clock signal is disturbed by the influence of noise, static electricity, etc., the reception side circuit is likely to malfunction. was there.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、信号線数を削減するとともに、ノイズや静電気等の外乱に対する信頼性の高いシリアル信号送信装置、シリアル信号受信装置、シリアル伝送装置、および、シリアル伝送方法を提供することにある。   The present invention has been made in view of the above-described problems, and its purpose is to reduce the number of signal lines and to provide a highly reliable serial signal transmission device, serial signal reception device with respect to disturbances such as noise and static electricity, A serial transmission device and a serial transmission method are provided.

本発明のシリアル信号送信装置は、上記の課題を解決するために、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置であって、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信することを特徴としている。   In order to solve the above-described problem, a serial signal transmission device according to the present invention is a serial signal transmission device that converts an input data signal into a serial signal based on a clock signal and transmits the serial signal. Synchronization pattern generating means for generating a synchronization pattern having the same data length as the signal and different values of the start bit and the stop bit, and transmitting the serial signal and the synchronization pattern using a common signal line It is characterized by doing.

上記の構成によれば、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、受信側の装置をシリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   According to the above configuration, the receiving device that receives the signal transmitted from the serial signal transmitting device can perform synchronization based on the synchronization pattern. That is, the device on the receiving side can be synchronized with the serial signal transmission device based on the synchronization pattern transmitted by the common signal line with the serial signal without transmitting the clock signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

また、上記の構成において、上記シリアル信号を送信していない期間、上記同期パターンの送信を継続するようにしてもよい。この場合、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を継続的に行い、また、同期状態を保つことができる。   In the above configuration, transmission of the synchronization pattern may be continued while the serial signal is not transmitted. In this case, in the receiving-side apparatus that receives the signal transmitted from the serial signal transmitting apparatus, synchronization based on the synchronization pattern can be continuously performed and the synchronization state can be maintained.

また、上記シリアル信号および上記同期パターンを、差動伝送方式の信号で送信するようにしてもよい。差動伝送方式の信号で送信することにより、ノイズおよび不要輻射を低減することができる。   Further, the serial signal and the synchronization pattern may be transmitted as a differential transmission type signal. Noise and unnecessary radiation can be reduced by transmitting signals using a differential transmission method.

また、上記差動伝送方式としてＬＶＤＳ方式を用いてもよい。ＬＶＤＳ方式とした場合、信号を伝送している時と伝送していない時とで消費電力がほとんど変わらない。このため、消費電力をほとんど増加させることなく、上記シリアル信号を送信していない期間、上記同期パターンの送信を継続することができる。   The LVDS method may be used as the differential transmission method. When the LVDS method is used, the power consumption is almost the same between when the signal is transmitted and when the signal is not transmitted. For this reason, the transmission of the synchronization pattern can be continued during a period in which the serial signal is not transmitted without substantially increasing the power consumption.

また、上記同期パターンを送信した後、送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアル信号の伝送を開始する構成としてもよい。   In addition, after the synchronization pattern is transmitted, the serial signal transmission may be started when a fixed notification signal indicating that synchronization of the transmission destination device is established is received from the transmission destination device.

上記の構成によれば、上記シリアル信号送信装置から送信される信号を受信する受信側の装置と上記シリアル信号送信装置との同期が確立した後に、上記シリアル信号の伝送を開始する。したがって、より信頼性の高い信号伝送を行うことができる。   According to the above configuration, the transmission of the serial signal is started after the synchronization between the receiving device that receives the signal transmitted from the serial signal transmitting device and the serial signal transmitting device is established. Therefore, more reliable signal transmission can be performed.

また、上記シリアル信号の伝送を開始した後、送信先の装置から当該送信先の装置の同期が外れたことを示す固定解除信号を受信した場合に、上記シリアルデータの送信を待機して上記同期パターンを送信し、上記送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアルデータの送信を再開する構成としてもよい。   In addition, after the start of transmission of the serial signal, when a lock release signal indicating that the transmission destination device is out of synchronization is received from the transmission destination device, the transmission of the serial data is awaited. The transmission of the serial data may be resumed when a pattern is transmitted and a fixed notification signal indicating that synchronization of the transmission destination device has been established is received from the transmission destination device.

上記の構成によれば、送信先の装置における同期が外れた場合、上記シリアル信号の送信を停止させ、上記同期パターンの送信を開始させることができる。そして、送信先の装置における同期が再び確立した後に、上記シリアルデータの送信を再開させることができる。これにより、より信頼性の高い信号伝送を行うことができる。   According to the above configuration, when the transmission destination device is out of synchronization, the transmission of the serial signal can be stopped and the transmission of the synchronization pattern can be started. Then, after the synchronization in the transmission destination device is established again, the transmission of the serial data can be resumed. Thereby, signal transmission with higher reliability can be performed.

本発明のシリアル信号受信装置は、上記の課題を解決するために、受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置であって、出力する信号の位相を制御して固定する位相固定手段を備え、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させることを特徴としている。   In order to solve the above problems, a serial signal receiving apparatus according to the present invention is a serial signal receiving apparatus that converts a received serial signal into a parallel signal, and controls and fixes the phase of an output signal. The phase fixing means receives the phase of the signal output from the phase fixing means via a signal line common to the serial signal, has the same data length as the serial signal, and has a start bit and stop It is characterized by synchronizing with the phase of the serial signal by controlling based on a synchronization pattern consisting of a value different from the bit.

上記の構成によれば、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させる。これにより、クロック信号を受信することなく、上記シリアル信号と共通の信号線によって受信する同期パターンに基づいて、位相固定手段の出力する信号の位相を上記シリアル信号の位相と同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   According to the above configuration, the phase fixing means receives the phase of the signal output from the phase fixing means via the signal line common to the serial signal, and has the same data length as the serial signal, and By controlling based on the synchronization pattern in which the start bit and the stop bit have different values, the phase of the serial signal is synchronized. As a result, the phase of the signal output from the phase fixing means can be synchronized with the phase of the serial signal based on the synchronization pattern received by the common signal line with the serial signal without receiving the clock signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

また、上記位相固定手段は、当該位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する同期検出手段と、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する固定通知手段とを備えている構成としてもよい。   Further, the phase fixing means includes a synchronization detecting means for detecting whether or not the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal, and the phase of the signal output from the phase fixing means. A configuration may be provided that includes a fixed notification means for generating a fixed notification signal indicating the phase and transmitting it to the transmission source device of the serial signal when the phase is synchronized with the phase of the serial signal.

上記の構成によれば、上記同期検出手段は、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。そして、上記固定通知手段は、上記同期検出手段による検出の結果、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する。これにより、上記シリアル信号の送信元の装置において、上記シリアル信号受信装置における同期状態を把握することができる。したがって、例えば、上記送信元の装置は、上記シリアル信号受信装置における同期状態が確立している場合にのみ、上記シリアル信号を伝送し、同期状態が確立していない場合には上記同期パターンを伝送することができるので、より信頼性の高い信号伝送を行うことができる。   According to said structure, the said synchronous detection means detects whether the phase of the signal which the said phase fixing means outputs is synchronizing with the phase of the said serial signal. The fixed notification means generates a fixed notification signal indicating that the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal as a result of detection by the synchronization detection means. To the serial signal transmission source device. Thereby, in the serial signal transmission source device, the synchronization state in the serial signal reception device can be grasped. Thus, for example, the transmission source device transmits the serial signal only when the synchronization state in the serial signal reception device is established, and transmits the synchronization pattern when the synchronization state is not established. Therefore, more reliable signal transmission can be performed.

また、上記同期検出手段は、上記同期パターンを受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記同期パターンにおけるスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する構成としてもよい。   Further, the synchronization detection means, during the period of receiving the synchronization pattern, by comparing the edge of a specific pulse in the signal output from the phase fixing means with the edge of the start bit in the synchronization pattern, It is good also as a structure which detects whether the phase of the signal which the said phase fixing means outputs is synchronizing with the phase of the said serial signal.

上記の構成によれば、上記同期検出手段は、上記同期パターンに基づいて、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。したがって、例えば、上記同期パターンに基づいて上記位相固定手段の出力する信号の位相を制御して上記シリアル信号の位相に同期させた後、同期が確立したことを上記シリアル信号を送信する送信側の装置に通知し、上記シリアル信号の送信を開始させることができる。したがって、より信頼性の高い信号伝送を行うことができる。   According to said structure, the said synchronous detection means detects whether the phase of the signal which the said phase fixing means outputs is synchronizing with the phase of the said serial signal based on the said synchronous pattern. Thus, for example, after controlling the phase of the signal output from the phase fixing means based on the synchronization pattern to synchronize with the phase of the serial signal, the transmission side transmitting the serial signal indicates that synchronization has been established. The device can be notified and the transmission of the serial signal can be started. Therefore, more reliable signal transmission can be performed.

また、上記同期検出手段は、上記シリアル信号を受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出し、上記固定通知手段は、上記上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信する構成としてもよい。   In addition, the synchronization detection unit compares the edge of the specific pulse in the signal output from the phase fixing unit with the edge of the start bit of the serial signal during the period of receiving the serial signal, It is detected whether the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal, and the fixing notification means is configured to detect the phase of the signal output from the phase fixing means and the phase of the serial signal. When the synchronization with the serial signal is lost, a fixed release signal indicating that may be generated and transmitted to the device that has transmitted the serial signal.

上記の構成によれば、上記同期検出手段は、上記シリアル信号のスタートビットのエッジに基づいて、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する。そして、上記固定通知手段は、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信する。したがって、上記シリアル信号の受信中に、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合、上記シリアル信号を送信する送信側の装置にそのことを通知することができる。これにより、例えば、上記送信側の装置は、上記シリアル信号の送信を停止させ、上記同期パターンの送信を開始させることができ、より信頼性の高い信号伝送を行うことができる。   According to the above configuration, the synchronization detection means detects whether or not the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal based on the edge of the start bit of the serial signal. To do. When the phase of the signal output from the phase fixing unit and the phase of the serial signal are out of synchronization, the fixing notification unit generates a fixing release signal indicating that and transmits the source of the serial signal To the device. Therefore, if the phase of the signal output from the phase fixing means and the phase of the serial signal are out of synchronization during the reception of the serial signal, this is notified to the transmission side device that transmits the serial signal. be able to. Thereby, for example, the transmission-side apparatus can stop the transmission of the serial signal and start the transmission of the synchronization pattern, and can perform signal transmission with higher reliability.

また、上記位相固定手段は、当該位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較して両信号の位相のずれを検出する位相比較手段を備え、当該位相固定手段の出力する信号の位相を、上記位相比較手段によって検出した両信号の位相のずれが小さくなるように制御する構成としてもよい。   The phase locking means includes phase comparison means for detecting a phase shift between both signals by comparing the edge of a specific pulse in the signal output from the phase locking means with the edge of the start bit of the serial signal. The phase of the signal output from the phase fixing unit may be controlled so that the phase shift between the two signals detected by the phase comparison unit is small.

上記の構成によれば、上記シリアル信号に基づいて、上記位相固定手段の出力する信号の位相を制御する。これにより、上記シリアル信号の受信中にも、上記位相固定手段の出力する信号の位相を制御することができ、より信頼性の高い信号伝送を行うことができる。   According to said structure, the phase of the signal which the said phase fixing means outputs is controlled based on the said serial signal. Thus, the phase of the signal output from the phase fixing means can be controlled even during reception of the serial signal, and signal transmission with higher reliability can be performed.

また、本発明のシリアル信号受信装置は、受信した信号が、上記同期パターンであるか、上記シリアル信号であるかを、判別する信号判別手段を備え、上記受信した信号がシリアル信号である場合のみ、上記パラレル信号を外部に出力する構成としてもよい。   The serial signal receiving apparatus of the present invention further comprises signal determining means for determining whether the received signal is the synchronization pattern or the serial signal, and only when the received signal is a serial signal. The parallel signal may be output to the outside.

上記の構成によれば、上記共通の信号線を介して受信した上記同期パターンと、上記シリアル信号とを判別し、上記シリアル信号に対応するパラレル信号のみを出力することができる。   According to the above configuration, the synchronization pattern received via the common signal line and the serial signal can be discriminated, and only the parallel signal corresponding to the serial signal can be output.

また、本発明のシリアル伝送装置は、上記したいずれかのシリアル信号送信装置と、上記したいずれかのシリアル信号受信装置とを備えてなる。ここで、本発明のシリアル伝送装置は、シリアル信号送信装置とシリアル信号受信装置との間で、伝送線やネットワーク等を介してシリアル信号の伝送を行うものであってもよく、あるいは、共通の装置内に備えられた集積回路等の電子部品間でシリアル信号の伝送を行うものであってもよい。   The serial transmission device of the present invention includes any one of the serial signal transmission devices described above and one of the serial signal reception devices described above. Here, the serial transmission device of the present invention may transmit a serial signal between the serial signal transmission device and the serial signal reception device via a transmission line, a network, or the like, or may be a common device. A serial signal may be transmitted between electronic components such as an integrated circuit provided in the apparatus.

上記の構成によれば、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、上記シリアル信号受信装置を上記シリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   According to the above configuration, the serial signal receiving device can perform synchronization based on the synchronization pattern transmitted from the serial signal transmitting device using a signal line common to the signal line for transmitting the serial signal. . That is, the serial signal receiving device can be synchronized with the serial signal transmitting device based on a synchronization pattern transmitted through a signal line common to the serial signal without transmitting a clock signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

本発明のシリアル信号伝送方法は、上記の課題を解決するために、入力されたデータ信号をクロック信号に基づいてシリアル信号に変換してシリアル信号送信装置から送信するとともに、出力する信号の位相を制御して固定する位相固定手段を備えたシリアル信号受信装置で上記送信されたシリアル信号を受信してパラレル信号に変換するシリアル伝送方法であって、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含むことを特徴としている。   In order to solve the above-described problem, the serial signal transmission method of the present invention converts an input data signal into a serial signal based on a clock signal, transmits the serial signal from the serial signal transmission device, and changes the phase of the output signal. A serial transmission method for receiving and converting the transmitted serial signal to a parallel signal by a serial signal receiving device having phase fixing means for controlling and fixing, and having the same data length as the transmitted serial signal, And generating a synchronization pattern having different values of the start bit and the stop bit, transmitting the synchronization pattern using a signal line that is common to the signal line for transmitting the serial signal, and fixing the phase. The phase of the serial signal is controlled by controlling the phase of the signal output from the means based on the synchronization pattern. It is characterized in that it comprises a step of synchronizing a.

上記の方法によれば、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。すなわち、クロック信号を送信することなく、上記シリアル信号と共通の信号線によって送信する同期パターンに基づいて、上記シリアル信号受信装置を上記シリアル信号送信装置に同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   According to the above method, the serial signal receiving device can perform synchronization based on the synchronization pattern transmitted from the serial signal transmitting device using a signal line that is common to the signal line for transmitting the serial signal. . That is, the serial signal receiving device can be synchronized with the serial signal transmitting device based on a synchronization pattern transmitted through a signal line common to the serial signal without transmitting a clock signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

以上のように、本発明のシリアル信号送信装置は、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信する。   As described above, the serial signal transmission device of the present invention includes synchronization pattern generation means for generating a synchronization pattern having the same data length as the serial signal to be transmitted and having different values of the start bit and the stop bit. The serial signal and the synchronization pattern are transmitted using a common signal line.

それゆえ、上記シリアル信号送信装置から送信される信号を受信する受信側の装置において、上記同期パターンに基づく同期を行うことができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   Therefore, the receiving-side device that receives the signal transmitted from the serial signal transmitting device can perform synchronization based on the synchronization pattern. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

本発明のシリアル信号受信装置は、出力する信号の位相を制御して固定する位相固定手段を備え、上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させる。   The serial signal receiving device of the present invention comprises phase fixing means for controlling and fixing the phase of the output signal, and the phase fixing means sets the phase of the signal output from the phase fixing means in common with the serial signal. Control is made based on a synchronization pattern having the same data length as that of the serial signal received via the signal line and different values of the start bit and the stop bit, thereby synchronizing with the phase of the serial signal.

それゆえ、クロック信号を受信することなく、上記シリアル信号と共通の信号線によって受信する同期パターンに基づいて、位相固定手段の出力する信号の位相を上記シリアル信号の位相と同期させることができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   Therefore, the phase of the signal output from the phase fixing means can be synchronized with the phase of the serial signal based on the synchronization pattern received by the signal line common to the serial signal without receiving the clock signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

本発明のシリアル伝送装置は、上記したいずれかのシリアル信号送信装置と、上記したいずれかのシリアル信号受信装置とを備えてなる。   The serial transmission device of the present invention includes any one of the serial signal transmission devices described above and one of the serial signal reception devices described above.

それゆえ、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   Therefore, the serial signal receiving device can perform synchronization based on the synchronization pattern transmitted from the serial signal transmitting device using a signal line that is common to the signal line for transmitting the serial signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

本発明のシリアル伝送方法は、上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含む。   The serial transmission method of the present invention includes a step of generating a synchronization pattern having the same data length as the serial signal to be transmitted and different values of a start bit and a stop bit, and the synchronization pattern is converted to the serial signal. Transmitting using a signal line that is common to the signal line to be transmitted, and synchronizing the phase of the serial signal by controlling the phase of the signal output from the phase fixing means based on the synchronization pattern; ,including.

それゆえ、上記シリアル信号受信装置において、上記シリアル信号送信装置から上記シリアル信号を伝送する信号線と共通の信号線を用いて送信された上記同期パターンに基づく同期を行うことができる。したがって、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   Therefore, the serial signal receiving device can perform synchronization based on the synchronization pattern transmitted from the serial signal transmitting device using a signal line that is common to the signal line for transmitting the serial signal. Therefore, highly reliable signal transmission against disturbances such as noise and static electricity can be performed. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

本発明の一実施形態について説明する。図１は、本実施形態にかかるシリアル伝送装置１の概略構成を示すブロック図である。なお、シリアル伝送装置１は、１つの差動対（１つのチャネル）を用いて、クロック情報を含めてデータの通信を行う。また、シリアル伝送装置１は、クロック情報を含めたデータの通信に、ＬＶＤＳ（Low Voltage Differential Signaling、低電圧差動伝送）方式の信号を用いている。   An embodiment of the present invention will be described. FIG. 1 is a block diagram illustrating a schematic configuration of a serial transmission device 1 according to the present embodiment. The serial transmission device 1 performs data communication including clock information using one differential pair (one channel). In addition, the serial transmission device 1 uses an LVDS (Low Voltage Differential Signaling) type signal for data communication including clock information.

この図に示すように、本実施形態にかかるシリアル伝送装置１は、送信側回路２および受信側回路３を備えている。また、この図に示す例では、送信側回路２に送信したいデータが用意できた時、リンクイネーブル信号Ｐをアクティブ「Ｈ」にし、送信側から通信開始要求を出力する。受信側回路３は、信号Ｐを受けると、ＬＶＤＳバッファ内の電流源を立ち上げ使用可能状態とし、同時にＰＬＬの発振を開始し、受信される同期パターンに同期を試みる。送信側回路（シリアル信号送信装置）２は、ラッチ回路４、分周器５、パラレルシリアル（Ｐ／Ｓ）変換回路６、シリアルデータ挿入回路７、タイミング制御回路８、同期パターン生成回路９、送信器１０Ｔを備えている。   As shown in this figure, the serial transmission device 1 according to this embodiment includes a transmission side circuit 2 and a reception side circuit 3. Further, in the example shown in this figure, when data to be transmitted is prepared in the transmission side circuit 2, the link enable signal P is set to active “H”, and a communication start request is output from the transmission side. When receiving the signal P, the receiving side circuit 3 starts up the current source in the LVDS buffer and makes it usable, and simultaneously starts oscillation of the PLL and tries to synchronize with the received synchronization pattern. A transmission side circuit (serial signal transmission device) 2 includes a latch circuit 4, a frequency divider 5, a parallel serial (P / S) conversion circuit 6, a serial data insertion circuit 7, a timing control circuit 8, a synchronization pattern generation circuit 9, and a transmission 10T is provided.

受信側回路（シリアル信号受信装置）３は、受信器１０Ｒ、シリアルパラレル（Ｓ／Ｐ）変換回路１１、ＰＬＬ１２、タイミング制御回路１３を備えている。なお、受信器１０Ｒには終端抵抗（図示せず）が内蔵されている。   The reception side circuit (serial signal reception device) 3 includes a receiver 10R, a serial / parallel (S / P) conversion circuit 11, a PLL 12, and a timing control circuit 13. The receiver 10R has a built-in termination resistor (not shown).

送信側回路２には、入力データ信号Ｄｉｎおよび入力クロック信号ＣＬＫｉｎが外部から入力される。より詳細には、入力データ信号Ｄｉｎが送信側回路２に備えられるラッチ回路４のデータ入力端子に入力され、入力クロック信号ＣＬＫｉｎが送信側回路２に備えられる分周器５およびタイミング制御回路８に入力される。なお、入力データ信号Ｄｉｎのデータサイズは特に限定されるものではないが、本実施形態では２０ビットの場合について説明する。 An input data signal D in and an input clock signal CLK in are input to the transmission side circuit 2 from the outside. More specifically, the input data signal D in is input to the data input terminal of the latch circuit 4 provided in the transmission side circuit 2, and the frequency divider 5 and the timing control circuit provided in the transmission side circuit 2 are provided with the input clock signal CLK in. 8 is input. Note that the data size of the input data signal D in is not particularly limited, but in the present embodiment, a case of 20 bits will be described.

分周器５は、入力された入力クロック信号ＣＬＫｉｎの周波数を１／ｎ倍（ｎは整数）に下げる（分周する）。なお、本実施形態では、送信側回路２に１２９．０２４ＭＨｚの入力クロック信号ＣＬＫｉｎが入力され、分周器５が入力クロック信号ＣＬＫｉｎの周波数を１／２４倍の５．３７６ＭＨｚに下げることにより、送信クロック信号ＴＣＬＫを生成するようになっている。そして、分周器５は、このように生成した送信クロック周波数ＴＣＬＫを、ラッチ回路４のクロック端子に出力する。 The frequency divider 5, 1 / n times the frequency of the input clock signal CLK in inputted (n is an integer) lowered to (divides). In the present embodiment, the input clock signal CLK in of 129.024 MHz is input to the transmission side circuit 2, and the frequency divider 5 reduces the frequency of the input clock signal CLK in to 5.376 MHz that is 1/24 times. The transmission clock signal TCLK is generated. Then, the frequency divider 5 outputs the transmission clock frequency TCLK generated in this way to the clock terminal of the latch circuit 4.

ラッチ回路４は、データ入力端子に入力された入力データ信号Ｄｉｎを、クロック端子に入力された送信クロック信号ＴＣＬＫに応じたタイミングで、パラレルシリアル変換回路６に出力する。 The latch circuit 4 outputs the input data signal D in input to the data input terminal to the parallel-serial conversion circuit 6 at a timing according to the transmission clock signal TCLK input to the clock terminal.

パラレルシリアル変換回路６は、入力された入力データ信号（パラレルデータ信号）Ｄｉｎを、シリアルデータ信号ＳＤに変換し、シリアルデータ挿入回路７に出力する。なお、シリアルデータ信号ＳＤへの変換方法は特に限定されるものではないが、本実施形態では、ＬＶＤＳ方式で、パラレルデータ信号Ｄｉｎをシリアルデータ信号ＳＤに変換する。 The parallel-serial conversion circuit 6 converts the inputted input data signal (parallel data signal) Din into a serial data signal SD and outputs it to the serial data insertion circuit 7. Note that the conversion method to the serial data signal SD is not particularly limited, but in the present embodiment, the parallel data signal D in is converted to the serial data signal SD by the LVDS method.

一方、送信側回路２に入力された入力クロック信号ＣＬＫｉｎは、上記した分周器５だけでなく、タイミング制御回路８にも入力される。 On the other hand, the input clock signal CLK in input to the transmission side circuit 2 is input not only to the frequency divider 5 described above but also to the timing control circuit 8.

タイミング制御回路８は、入力された入力クロック信号ＣＬＫｉｎと受信側回路３から出力されるＰＬＬロック信号ｎＬＯＣＫとに応じて、同期パターン生成回路９に同期パターン生成指示信号αを出力し、シリアルデータ挿入回路７にシリアルデータ挿入指示信号βを出力する。なお、ＰＬＬロック信号ｎＬＯＣＫについては後述する。 The timing control circuit 8, in response to the PLL lock signal nLOCK output and the input clock signal CLK in inputted from the receiving side circuit 3, and outputs a synchronization pattern generation instruction signal α to the sync pattern generating circuit 9, the serial data A serial data insertion instruction signal β is output to the insertion circuit 7. The PLL lock signal nLOCK will be described later.

同期パターン生成回路９は、タイミング制御回路８からの同期パターン生成指示信号αに応じて、２４ビット（ｂｉｔ）の同期パターンＳＹＮＣ（後述する表１参照）を生成し、シリアルデータ挿入回路７に出力する。   The synchronization pattern generation circuit 9 generates a 24-bit synchronization pattern SYNC (see Table 1 described later) in response to the synchronization pattern generation instruction signal α from the timing control circuit 8 and outputs the synchronization pattern to the serial data insertion circuit 7. To do.

シリアルデータ挿入回路７は、パラレルシリアル変換回路６から入力された２０ビットのシリアルデータ信号ＳＤにスタートビット，同期パターン区別ビット，パリティビット，ストップビットを付加した２４ビットのデータ信号（シリアル信号）、または、フレームおよびラインの開始または終了を示す２４ビットのコマンド信号（シリアル信号）を生成する。そして、生成したデータ信号（データ）またはコマンド信号（コマンド）を、タイミング制御回路８から入力されたシリアルデータ挿入指示信号βに応じて、同期パターンの間に挿入して送信器１０Ｔに出力する。また、シリアルデータ挿入回路７は、送信すべきシリアルデータ信号ＳＤ（データ信号またはコマンド信号）がない場合には、同期パターンＳＹＮＣを送信器１０Ｔに出力し続ける。また、送信すべきシリアルデータがある場合であっても、ｎＬＯＣＫが「Ｈ」の場合（受信側回路３が同期していない場合）は、同期パターンＳＹＮＣを出力し続け、シリアルデータを待たせる。なお、本実施形態では、シリアルデータ挿入回路７から送信器１０Ｔに出力されて送信される信号、すなわち、上記した２４ビットのデータ信号、コマンド信号、同期パターンを、送信データ信号ＴＤＡＴＡとする。   The serial data insertion circuit 7 is a 24-bit data signal (serial signal) obtained by adding a start bit, a synchronization pattern discrimination bit, a parity bit, and a stop bit to the 20-bit serial data signal SD input from the parallel-serial conversion circuit 6. Alternatively, a 24-bit command signal (serial signal) indicating the start or end of the frame and line is generated. Then, the generated data signal (data) or command signal (command) is inserted between the synchronization patterns according to the serial data insertion instruction signal β input from the timing control circuit 8 and output to the transmitter 10T. The serial data insertion circuit 7 continues to output the synchronization pattern SYNC to the transmitter 10T when there is no serial data signal SD (data signal or command signal) to be transmitted. Even when there is serial data to be transmitted, if nLOCK is “H” (when the receiving side circuit 3 is not synchronized), the synchronization pattern SYNC is continuously output and the serial data is kept waiting. In the present embodiment, a signal output from the serial data insertion circuit 7 to the transmitter 10T and transmitted, that is, the above-described 24-bit data signal, command signal, and synchronization pattern are referred to as a transmission data signal TDATA.

下記の表１は、送信データ信号ＴＤＡＴＡのデータフォーマットを示している。   Table 1 below shows the data format of the transmission data signal TDATA.

Figure 2006074524
Figure 2006074524

この表に示すように、同期パターンＳＹＮＣは、最上位ビット（ＭＳＢ；Most Significant Bit）から始まる１２ビットが全て「１」、１３ビット目から最下位ビット（ＬＳＢ（Least Significant Bit））までの１２ビットが全て「０」の、合計２４ビットで構成されている。すなわち、同期パターンＳＹＮＣは、上記データ信号およびコマンド信号と同じデータ長（１シンボル＝２４ビット）からなる。   As shown in this table, in the synchronization pattern SYNC, 12 bits starting from the most significant bit (MSB: Most Significant Bit) are all “1” and 12 bits from the 13th bit to the least significant bit (LSB (Least Significant Bit)). The bits are all “0” and are composed of a total of 24 bits. That is, the synchronization pattern SYNC has the same data length (1 symbol = 24 bits) as the data signal and the command signal.

一方、送信データ信号ＴＤＡＴＡは、スタートビット（最上位ビット）が「１」となっている。また、次のビット（最上位ビットから２ビット目）が、同期パターンＳＹＮＣと送信データ信号ＴＤＡＴＡとを区別するための同期パターン区別ビットとして「０」になっている。   On the other hand, the transmission data signal TDATA has a start bit (most significant bit) of “1”. The next bit (the second bit from the most significant bit) is “0” as a synchronization pattern distinguishing bit for distinguishing between the synchronization pattern SYNC and the transmission data signal TDATA.

そして、その次のビット（最上位ビットから３ビット目）が、データ信号とコマンド信号とを識別するためのデータ／コマンド識別ビットであり、コマンド信号の場合には「１」、データ信号の場合には「０」となる。また、その次のビット（最上位ビットから４ビット目）は、データ信号およびコマンド信号のいずれの場合にもリザーブビットとして「０」が割り振られている。   The next bit (the third bit from the most significant bit) is a data / command identification bit for identifying the data signal and the command signal. In the case of the command signal, “1”, in the case of the data signal Becomes “0”. The next bit (fourth bit from the most significant bit) is assigned “0” as a reserve bit in both the data signal and the command signal.

また、データ信号およびコマンド信号のいずれの場合にも、ストップビット（最下位ビット）は「０」となっており、その直前のビット（最上位ビットから２３ビット目）には、エラーチェックのためのパリティビットが割り振られている。   In both the data signal and the command signal, the stop bit (the least significant bit) is “0”, and the bit immediately before it (the 23th bit from the most significant bit) is used for error checking. Of parity bits are allocated.

そして、最上位ビットから５ビット目〜２２ビット目までは、コマンド信号およびデータ信号の内容を示すビットとなっている。   The bits from the most significant bit to the 5th to 22nd bits are bits indicating the contents of the command signal and the data signal.

コマンド信号の場合、最上位ビットから５ビット目〜１９ビット目までは全て「０」となっており、２０ビット目〜２２ビット目までで、コマンド信号の内容が示されている。すなわち、２０ビット目〜２２ビット目のうち、２２ビット目のみが「１」の場合にはフレームの開始を示し、２１ビット目のみが「１」の場合にはフレームの終了を示し、２０ビット目のみが「０」の場合にはラインの開始を示し、２０ビット目のみが「１」の場合にはラインの終了を示している。   In the case of a command signal, the fifth to 19th bits from the most significant bit are all “0”, and the contents of the command signal are shown by the 20th to 22nd bits. That is, of the 20th to 22nd bits, when only the 22nd bit is “1”, it indicates the start of the frame. When only the 21st bit is “1”, it indicates the end of the frame, and 20 bits. When only the eye is “0”, it indicates the start of the line, and when only the 20th bit is “1”, it indicates the end of the line.

データ信号の場合、５ビット目〜２２ビット目までの間に、例えば、８ビット×２、１６ビット、１８ビット、ＲＧＢ５６５（１６ビット）、ＲＧＢ６６６（１８ビット）などのデータ信号が、表１に示すように割り振られる。   In the case of a data signal, data signals such as 8 bits × 2, 16 bits, 18 bits, RGB565 (16 bits), RGB666 (18 bits) are shown in Table 1 between the 5th and 22nd bits. Allocated as shown.

送信器１０Ｔは、シリアルデータ挿入回路７から入力された送信データ信号ＴＤＡＴＡを、１対の差動信号ＴｘＰおよびＴｘＮに変換し、送信クロック信号ＴＣＬＫに応じたタイミングで、正端子から信号線１４Ｐに差動信号ＴｘＰを出力し、負端子から信号線１４Ｎに差動信号ＴｘＮを出力する。なお、図１に示すように、送信器１０Ｔ、受信器１０Ｒ、ＰＬＬ１２（ＰＬＬ１２内に備えられるＶＣＯ２５）に入力されるリンクイネーブル信号Ｐは、図示しない制御部より入力される。   The transmitter 10T converts the transmission data signal TDATA input from the serial data insertion circuit 7 into a pair of differential signals TxP and TxN, and from the positive terminal to the signal line 14P at a timing according to the transmission clock signal TCLK. The differential signal TxP is output, and the differential signal TxN is output from the negative terminal to the signal line 14N. As shown in FIG. 1, the link enable signal P input to the transmitter 10T, the receiver 10R, and the PLL 12 (VCO 25 provided in the PLL 12) is input from a control unit (not shown).

図２は、入力データ信号Ｄｉｎ、送信クロック信号ＴＣＬＫ、差動信号ＴｘＰ、差動信号ＴｘＮの関係を示すタイミングチャートである。この図に示すように、２０ビットの入力データ信号Ｄｉｎが、１シンボル＝２４ビットの差動信号ＴｘＰおよびＴｘＮに変換され、送信クロック信号ＴＣＬＫの立ち上がりに応じたタイミングでスタートビットから順に出力される。 FIG. 2 is a timing chart showing the relationship among the input data signal D in , the transmission clock signal TCLK, the differential signal TxP, and the differential signal TxN. As shown in this figure, 20 bits of the input data signal D in is converted into 1 symbol = 24 bits of the differential signals TxP and TxN, is output from the start bit in order at a timing corresponding to the rising of the transmission clock signal TCLK The

なお、本実施形態にかかるシリアル伝送装置１では、ＬＶＤＳ方式を採用しているので、シリアルデータ信号ＳＤを送信しない期間、同期パターンＳＹＮＣを送信し続けても、消費電力は同期パターンを送信しない場合とほとんど変わらない。   Since the serial transmission apparatus 1 according to the present embodiment employs the LVDS method, even if the synchronization pattern SYNC is continuously transmitted during a period in which the serial data signal SD is not transmitted, the power consumption does not transmit the synchronization pattern. And almost the same.

受信側回路３に備えられている受信器１０Ｒは、信号線１４Ｐおよび信号線１４Ｎを介して送信側回路２に備えられている送信器１０Ｔと接続されている。そして、受信器１０Ｒは、送信器１０Ｔから出力された差動信号ＴｘＰおよびＴｘＮを差動信号ＲｘＰおよびＲｘＮとしてそれぞれ受信し、受信した差動信号ＲｘＰおよびＲｘＮを基に、送信器１０Ｔによって差動信号ＴｘＰおよびＴｘＮに変換される前の送信データ信号ＴＤＡＴＡを再現した受信データ信号ＲＤＡＴＡ、すなわち、上記の表１に示した２４ビットのデータ信号またはコマンド信号または同期パターンＳＹＮＣに変換する。そして、変換した受信データ信号ＲＤＡＴＡを、シリアルパラレル変換回路１１およびＰＬＬ１２に出力する。   The receiver 10R provided in the reception side circuit 3 is connected to the transmitter 10T provided in the transmission side circuit 2 via the signal line 14P and the signal line 14N. The receiver 10R receives the differential signals TxP and TxN output from the transmitter 10T as differential signals RxP and RxN, respectively, and the transmitter 10T performs differential processing based on the received differential signals RxP and RxN. The transmission data signal TDATA before being converted into the signals TxP and TxN is converted into a reception data signal RDATA, that is, a 24-bit data signal or a command signal or a synchronization pattern SYNC shown in Table 1 above. The converted reception data signal RDATA is output to the serial / parallel conversion circuit 11 and the PLL 12.

ＰＬＬ（Phase Locked Loop、位相固定ループ）１２は、受信データ信号ＲＤＡＴＡに同期させた周波数信号を発生させる。より詳細には、ＰＬＬ１２は、出力する周波数信号（発振信号）ＰＬＬ＿ＯＵＴの位相を、初期化時には受信データ信号ＲＤＡＴＡに含まれる同期パターンＳＹＮＣに同期させ、データ信号またはコマンド信号の受信時には、受信データ信号ＲＤＡＴＡに含まれるデータ信号またはコマンド信号に同期させてロック（固定）する。すなわち、ＰＬＬ１２は、図３に示すように、データ送信中には、受信データ信号ＲＤＡＴＡに含まれるスタートビットおよびストップビットを用いて出力信号ＰＬＬ＿ＯＵＴの位相を同期させ、受信データ信号ＲＤＡＴＡがない時には、連続送出されてくる同期パターンを用いて出力信号ＰＬＬ＿ＯＵＴの位相を同期させる。そして、ＰＬＬ１２は、上記のように同期させた出力信号ＰＬＬ＿ＯＵＴをタイミング制御回路１３に出力する。   A PLL (Phase Locked Loop) 12 generates a frequency signal synchronized with the received data signal RDATA. More specifically, the PLL 12 synchronizes the phase of the output frequency signal (oscillation signal) PLL_OUT with the synchronization pattern SYNC included in the reception data signal RDATA at initialization, and upon reception of the data signal or command signal, the reception data signal It is locked (fixed) in synchronization with the data signal or command signal included in RDATA. That is, as shown in FIG. 3, the PLL 12 synchronizes the phase of the output signal PLL_OUT using the start bit and stop bit included in the received data signal RDATA during data transmission, and when there is no received data signal RDATA, The phase of the output signal PLL_OUT is synchronized using a synchronization pattern that is continuously transmitted. Then, the PLL 12 outputs the output signal PLL_OUT synchronized as described above to the timing control circuit 13.

また、ＰＬＬ１２は、位相のロック状態を検出し、検出結果を示すＰＬＬロック信号ｎＬＯＣＫを送信側回路２に備えられるタイミング制御回路８に出力しており、通信中にロックが外れた場合（位相がずれた場合）には、ＰＬＬロック信号ｎＬＯＣＫを「Ｌ（固定通知信号）」から「Ｈ（固定解除信号）」に切り替える。   The PLL 12 detects the phase lock state, and outputs a PLL lock signal nLOCK indicating the detection result to the timing control circuit 8 provided in the transmission side circuit 2. When the lock is released during communication (the phase is In the case of deviation, the PLL lock signal nLOCK is switched from “L (fixed notification signal)” to “H (fixed release signal)”.

図４は、シリアル伝送装置１の初期化時における同期シーケンスを示している。この図に示すように、シリアル伝送装置１では、送信器１０Ｔと受信器１０Ｒとの間で伝送される１対の差動信号ＴｘＰ（ＲｘＰ）およびＴｘＮ（ＲｘＮ）に含まれる、１２ビットの「１」と１２ビットの「０」との繰り返しパターンからなる同期パターンＳＹＮＣに基づいて、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴを受信データ信号ＲＤＡＴＡに同期させる。なお、この同期処理は、リンクイネーブル信号Ｐにより、ＰＬＬの発振を開始し、さらに同期パターンに位相をロックすることにより行なわれる。そして、同期が確立すると、出力信号ＰＬＬ＿ＯＵＴの位相を同期させてロックしたことを示す信号（ＰＬＬロック信号ｎＬＯＣＫ＝「Ｌ」）を送信側回路２に送信し、データ送信が可能となる。なお、ＰＬＬ１２の詳細については後述する。   FIG. 4 shows a synchronization sequence when the serial transmission device 1 is initialized. As shown in this figure, in the serial transmission device 1, a 12-bit "" included in a pair of differential signals TxP (RxP) and TxN (RxN) transmitted between the transmitter 10T and the receiver 10R. The output signal PLL_OUT of the PLL 12 is synchronized with the received data signal RDATA based on a synchronization pattern SYNC composed of a repetition pattern of “1” and “0” of 12 bits. This synchronization process is performed by starting oscillation of the PLL by the link enable signal P and further locking the phase to the synchronization pattern. When synchronization is established, a signal indicating that the phase of the output signal PLL_OUT is synchronized and locked (PLL lock signal nLOCK = “L”) is transmitted to the transmission side circuit 2, and data transmission becomes possible. Details of the PLL 12 will be described later.

タイミング制御回路１３は、ＰＬＬ１２からの出力に応じた出力クロック信号ＣＬＫｏｕｔをシリアルパラレル変換回路１１および受信側回路３の外部（後段の回路）に出力する。 The timing control circuit 13 outputs an output clock signal CLK out corresponding to the output from the PLL 12 to the outside of the serial / parallel conversion circuit 11 and the reception side circuit 3 (a circuit at the subsequent stage).

シリアルパラレル変換回路（コマンド／データ認識回路、信号判別手段）１１は、タイミング制御回路１３から入力された出力クロック信号ＣＬＫｏｕｔに基づいて、受信器１０Ｒから入力された受信データ信号ＲＤＡＴＡをシリアルパラレル変換し、同期パターンであるか、コマンドあるいはデータであるかを判別し、コマンドあるいはデータである場合のみ出力データ信号Ｄｏｕｔを生成し、受信側回路３の外部（後段の回路）に出力する。これにより、共通の信号線を用いて送信された同期パターンと、コマンド信号またはデータ信号（シリアル信号）とを判別し、コマンド信号およびデータ信号に対応するパラレル信号のみを適切に出力することができる。 The serial / parallel conversion circuit (command / data recognition circuit, signal discriminating means) 11 performs serial / parallel conversion on the received data signal RDATA input from the receiver 10R based on the output clock signal CLK out input from the timing control circuit 13. Then, it is determined whether it is a synchronization pattern, a command or data, and an output data signal Dout is generated only when it is a command or data, and is output to the outside of the reception side circuit 3 (a circuit at the subsequent stage). As a result, the synchronization pattern transmitted using the common signal line and the command signal or the data signal (serial signal) can be discriminated, and only the parallel signal corresponding to the command signal and the data signal can be output appropriately. .

ここで、受信側回路３の構成について、さらに詳しく説明する。図５は、受信側回路３の構成を示すブロック図である。この図に示すように、ＰＬＬ１２は、リファレンス発生器２１、基準信号発生器２２、位相比較器２３、ＬＰＦ２４、ＶＣＯ２５を備えている。   Here, the configuration of the receiving circuit 3 will be described in more detail. FIG. 5 is a block diagram showing a configuration of the reception side circuit 3. As shown in this figure, the PLL 12 includes a reference generator 21, a reference signal generator 22, a phase comparator 23, an LPF 24, and a VCO 25.

リファレンス発生器２１は、受信データ信号ＲＤＡＴＡのエッジ（受信データ信号ＲＤＡＴＡのスタートビットの立ち上がりエッジ）を示すリファレンス信号ＲＥＦ＿Ｒを発生させ、位相比較器２３に出力する。   The reference generator 21 generates a reference signal REF_R indicating the edge of the reception data signal RDATA (the rising edge of the start bit of the reception data signal RDATA) and outputs it to the phase comparator 23.

基準信号発生器２２は、ＶＣＯ２５の発振信号（ＰＬＬ１２の出力信号）ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に特定の１パルス分だけ「Ｈ」となりエッジ比較期間を示すエッジ信号ＲＥＦ＿ＥＤＧＥを発生させ、受信データ信号ＲＤＡＴＡのエッジと比較するため、出力信号ＰＬＬ＿ＯＵＴの上記エッジ信号ＲＥＦ＿ＥＤＧＥのエッジを抽出した、位相のずれを検出するための基準信号ＲＥＦ＿ＰＬＬを生成し、位相比較器２３に出力する。   The reference signal generator 22 generates an edge signal REF_EDGE that becomes “H” for a specific one pulse every 24 pulses of the oscillation signal of the VCO 25 (output signal of the PLL 12) PLL_OUT, and indicates an edge comparison period, In order to compare with the edge of the received data signal RDATA, the reference signal REF_PLL for detecting the phase shift is generated by extracting the edge of the edge signal REF_EDGE of the output signal PLL_OUT, and is output to the phase comparator 23.

位相比較器２３は、リファレンス発生器２１から入力されるリファレンス信号ＲＥＦ＿Ｒと、基準信号発生器２２から入力される基準信号ＲＥＦ＿ＰＬＬとを比較し、比較結果に基づいてＶＣＯ２５の発振周波数を制御するための制御信号ＰＣ＿ＯＵＴを生成し、ＬＰＦ２４に出力する。   The phase comparator 23 compares the reference signal REF_R input from the reference generator 21 with the reference signal REF_PLL input from the reference signal generator 22, and controls the oscillation frequency of the VCO 25 based on the comparison result. A control signal PC_OUT is generated and output to the LPF 24.

また、位相比較器２３は、ＰＬＬ１２（ＶＣＯ２５）の出力信号ＰＬＬ＿ＯＵＴの位相と受信データ信号ＲＤＡＴＡの位相との同期状態を検出し、両信号が同期してロックされている場合には「Ｌ」、同期しておらずロックされていない場合には「Ｈ」となるＰＬＬロック信号ｎＬＯＣＫを生成し、送信側回路２および基準信号発生器２２に出力する。   The phase comparator 23 detects the synchronization state between the phase of the output signal PLL_OUT of the PLL 12 (VCO 25) and the phase of the reception data signal RDATA. If both signals are locked in synchronization, the phase comparator 23 is “L”. When not synchronized and not locked, a PLL lock signal nLOCK which becomes “H” is generated and output to the transmission side circuit 2 and the reference signal generator 22.

ＬＰＦ２４は、位相比較器２３から入力された制御信号ＰＣ＿ＯＵＴの高周波成分を除去し、低周波成分をＶＣＯ２５に出力する。   The LPF 24 removes the high frequency component of the control signal PC_OUT input from the phase comparator 23 and outputs the low frequency component to the VCO 25.

ＶＣＯ２５は、ＬＰＦ２４から入力される制御信号に基づく周波数の発振信号ＰＬＬ＿ＯＵＴを生成し、タイミング制御回路１３に出力する。また、この発振信号ＰＬＬ＿ＯＵＴは、上記したように、基準信号発生器２２にフィードバックされるようになっている。   The VCO 25 generates an oscillation signal PLL_OUT having a frequency based on the control signal input from the LPF 24 and outputs it to the timing control circuit 13. The oscillation signal PLL_OUT is fed back to the reference signal generator 22 as described above.

図６は、リファレンス発生器２１および基準信号発生器２２の一構成例を示す回路図である。なお、この図に示す例は、リファレンス発生器２１と基準信号発生器２２とを、１つの回路で構成した例（リファレンス・基準信号発生器２１ａ）を示している。ただし、リファレンス発生器２１および基準信号発生器２２の構成はこれに限るものではなく、例えば、両者をそれぞれ別の回路で構成してもよい。   FIG. 6 is a circuit diagram showing a configuration example of the reference generator 21 and the reference signal generator 22. The example shown in this figure shows an example (reference / reference signal generator 21a) in which the reference generator 21 and the reference signal generator 22 are configured by one circuit. However, the configurations of the reference generator 21 and the reference signal generator 22 are not limited to this, and for example, both may be configured by different circuits.

図６に示すリファレンス・基準信号発生器２１ａ（リファレンス発生器２１および基準信号発生器２２）は、１個のフリップフロップ３１と２３個のフリップフロップ３２とからなるシフトレジスタ３０、フリップフロップ３３、インバータ素子３４、ＯＲ回路３５、ＡＮＤ回路３６、フリップフロップ３７、インバータ素子３８を備えている。   The reference / reference signal generator 21a (reference generator 21 and reference signal generator 22) shown in FIG. 6 includes a shift register 30, a flip-flop 33, and an inverter including one flip-flop 31 and 23 flip-flops 32. An element 34, an OR circuit 35, an AND circuit 36, a flip-flop 37, and an inverter element 38 are provided.

また、リファレンス・基準信号発生器２１ａには、受信器１０Ｒから出力された受信データ信号ＲＤＡＴＡ、ＶＣＯ２５から出力された発振信号ＰＬＬ＿ＯＵＴ、図示しない制御部から出力されたリセット信号ｎＲＥＳ、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫが入力される。   The reference / reference signal generator 21a includes a received data signal RDATA output from the receiver 10R, an oscillation signal PLL_OUT output from the VCO 25, a reset signal nRES output from a control unit (not shown), and a phase comparator 23. The output PLL lock signal nLOCK is input.

発振信号ＰＬＬ＿ＯＵＴは、シフトレジスタ３０を構成する各フリップフロップのクロック端子ＣＫ、および、インバータ素子３４に入力される。インバータ素子３４は、発振信号ＰＬＬ＿ＯＵＴの「Ｈ」と「Ｌ」を反転させ、フリップフロップ３３のクロック端子ＣＫに出力する。   The oscillation signal PLL_OUT is input to the clock terminal CK of each flip-flop constituting the shift register 30 and the inverter element 34. The inverter element 34 inverts “H” and “L” of the oscillation signal PLL_OUT and outputs the inverted signal to the clock terminal CK of the flip-flop 33.

リセット信号ｎＲＥＳは、フリップフロップ３１のセット入力端子ＳＢ、各フリップフロップ３２のリセット入力端子ＲＢ、フリップフロップ３３のリセット入力端子ＲＢに入力される。   The reset signal nRES is input to the set input terminal SB of the flip-flop 31, the reset input terminal RB of each flip-flop 32, and the reset input terminal RB of the flip-flop 33.

フリップフロップ３１の出力端子Ｑは、１段目のフリップフロップ３２のデータ入力端子Ｄに接続されている。また、２段目以降のフリップフロップ３２のデータ入力端子Ｄは、その前段のフリップフロップ３２の出力端子Ｑに接続されている。これにより、最終段のフリップフロップ３２の出力端子Ｑからの出力（シフトレジスタ３０の出力）は、ＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に１パルス分だけ「Ｈ」となる。   The output terminal Q of the flip-flop 31 is connected to the data input terminal D of the first-stage flip-flop 32. Further, the data input terminal D of the second and subsequent flip-flops 32 is connected to the output terminal Q of the preceding flip-flop 32. As a result, the output from the output terminal Q of the flip-flop 32 at the final stage (the output of the shift register 30) becomes “H” for one pulse every time the pulse of the oscillation signal PLL_OUT of the VCO 25 is input 24 times.

なお、このシフトレジスタ３０の出力信号は、フリップフロップ３１のデータ入力端子Ｄ、フリップフロップ３３のデータ入力端子Ｄ、ＯＲ回路３５の入力端子Ａに入力され、また、位相比較器２３にエッジ信号ＲＥＦ＿ＥＤＧＥとして出力されるようになっている。   The output signal of the shift register 30 is input to the data input terminal D of the flip-flop 31, the data input terminal D of the flip-flop 33, and the input terminal A of the OR circuit 35, and the edge signal REF_EDGE is input to the phase comparator 23. Is output as.

フリップフロップ３３は、データ入力端子Ｄに入力されたシフトレジスタ３０からの出力信号を、インバータ素子３４によって反転されてクロック端子ＣＫに入力される発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、出力端子Ｑから位相比較器２３に基準信号ＲＥＦ＿ＰＬＬとして出力する。これにより、ＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴのパルスが２４回入力される毎に１パルス分だけ「Ｈ」となる信号であって、「Ｌ」から「Ｈ」への立ち上がりが発信信号ＰＬＬ＿ＯＵＴの立ち下がりと一致した信号である基準信号ＲＥＦ＿ＰＬＬが位相比較器２３に出力される。   The flip-flop 33 phase-shifts the output signal from the shift register 30 input to the data input terminal D from the output terminal Q at a timing corresponding to the oscillation signal PLL_OUT that is inverted by the inverter element 34 and input to the clock terminal CK. The reference signal REF_PLL is output to the comparator 23. As a result, each time the pulse of the oscillation signal PLL_OUT of the VCO 25 is input 24 times, the signal becomes “H” for one pulse, and the rise from “L” to “H” is the fall of the transmission signal PLL_OUT. A reference signal REF_PLL that is a matched signal is output to the phase comparator 23.

ＯＲ回路３５は、上記したように一方の入力端子（端子Ａ）に、シフトレジスタ３０の出力信号が入力され、他方の入力端子（端子Ｂ）に、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫが入力される。そして、ＯＲ回路３５は、シフトレジスタ３０から出力された信号、または、位相比較器２３から出力されたＰＬＬロック信号ｎＬＯＣＫのいずれかが「Ｈ」である場合に、出力端子ＸからＡＮＤ回路３６の入力端子Ｂに、信号ＥＤＧＥ＿ＥＮを出力する。したがって、この信号ＥＤＧＥ＿ＥＮは、発振信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない期間中（ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」の期間中）は常時「Ｈ」となり、また、発振信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期しているとき（ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」のとき）にはシフトレジスタ３０の出力信号が「Ｈ」となる１クロック分だけ「Ｈ」になる。   As described above, the OR circuit 35 receives the output signal of the shift register 30 at one input terminal (terminal A) and the PLL lock signal output from the phase comparator 23 at the other input terminal (terminal B). nLOCK is input. The OR circuit 35 is connected to the AND circuit 36 from the output terminal X when either the signal output from the shift register 30 or the PLL lock signal nLOCK output from the phase comparator 23 is “H”. A signal EDGE_EN is output to the input terminal B. Therefore, the signal EDGE_EN is always “H” during a period in which the oscillation signal PLL_OUT and the reception data signal RDATA are not synchronized (while the PLL lock signal nLOCK is “H”), and the signal EDGE_EN is received from the oscillation signal PLL_OUT. When the data signal RDATA is synchronized (when the PLL lock signal nLOCK is “L”), the output signal of the shift register 30 becomes “H” for one clock at which the output signal becomes “H”.

ＡＮＤ回路３６の他方の入力端子（端子Ａ）には、受信器１０Ｒから出力された受信データ信号ＲＤＡＴＡが入力される。そして、ＡＮＤ回路３６は、ＯＲ回路３５から入力された信号ＥＤＧＥ＿ＥＮ、および、受信器１０Ｒから入力された受信データ信号ＲＤＡＴＡの両方が「Ｈ」の場合に、出力端子Ｘからフリップフロップ３７のクロック端子ＣＫに、「Ｈ」の信号を出力する。   The reception data signal RDATA output from the receiver 10 </ b> R is input to the other input terminal (terminal A) of the AND circuit 36. The AND circuit 36 outputs the clock signal from the output terminal X to the clock terminal of the flip-flop 37 when both the signal EDGE_EN input from the OR circuit 35 and the reception data signal RDATA input from the receiver 10R are “H”. An “H” signal is output to CK.

フリップフロップ３７のデータ入力端子Ｄには常時「Ｈ」の信号ＶＤＤが入力されている。また、リセット入力端子ＲＢには、１段目のフリップフロップ３２の出力端子Ｑからの出力信号が、インバータ素子３８を介して入力されている。これにより、１段目のフリップフロップ３２の出力信号がインバータ素子３８によって反転されてクロック端子ＣＫに入力される。そして、フリップフロップ３７は、クロック端子ＣＫに入力されるＡＮＤ回路３６の出力信号に応じて、位相比較器２３にリファレンス信号ＲＥＦ＿Ｒを出力する。これにより、リファレンス信号ＲＥＦ＿Ｒの立ち上がりは、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣまたはデータ信号またはコマンド信号）のスタートビットの立ち上がりと一致する。また、リファレンス信号ＲＥＦ＿Ｒの立ち下がりは、同期が確立していない時（ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」の時）には、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣ）の立ち下がりに一致し、同期確立時（ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」の時）には、ＲＥＦ＿ＥＤＧＥが「Ｈ」になった後、ＰＬＬ＿ＯＵＴの２回目のパルスの立ち上がりと一致する。   The signal input terminal D of the flip-flop 37 is always supplied with the “H” signal VDD. Further, an output signal from the output terminal Q of the first-stage flip-flop 32 is input to the reset input terminal RB via the inverter element 38. As a result, the output signal of the first-stage flip-flop 32 is inverted by the inverter element 38 and input to the clock terminal CK. Then, the flip-flop 37 outputs the reference signal REF_R to the phase comparator 23 in accordance with the output signal of the AND circuit 36 input to the clock terminal CK. Thereby, the rising edge of the reference signal REF_R coincides with the rising edge of the start bit of the reception data signal RDATA (synchronization pattern SYNC or data signal or command signal). The falling edge of the reference signal REF_R coincides with the falling edge of the received data signal RDATA (synchronization pattern SYNC) when synchronization is not established (when the PLL lock signal nLOCK is “H”), and synchronization is established. When (when the PLL lock signal nLOCK is “L”), after REF_EDGE becomes “H”, it coincides with the rising edge of the second pulse of PLL_OUT.

図７は、位相比較器２３の構成例を示す回路図である。この図に示すように、位相比較器２３は、位相比較部４０とＰＬＬロック信号生成部４１とを備えている。   FIG. 7 is a circuit diagram illustrating a configuration example of the phase comparator 23. As shown in this figure, the phase comparator 23 includes a phase comparator 40 and a PLL lock signal generator 41.

位相比較部４０は、リファレンス信号ＲＥＦ＿Ｒと基準信号ＲＥＦ＿ＰＬＬとの立ち上がりエッジを検出し、両者の位相差に比例したパルスを出力するものであり、インバータ素子４２，４３、２入力のＮＡＮＤ回路４４〜４９、４入力のＮＡＮＤ回路５０、３入力のＮＡＮＤ回路５１，５２、２入力のＡＮＤ回路５３、トライステートゲート５４からなる。   The phase comparison unit 40 detects rising edges of the reference signal REF_R and the reference signal REF_PLL, and outputs a pulse proportional to the phase difference between the two, and inverter elements 42 and 43 and two-input NAND circuits 44 to 49. It consists of a 4-input NAND circuit 50, a 3-input NAND circuit 51, 52, a 2-input AND circuit 53, and a tri-state gate 54.

インバータ素子４２には、基準信号ＲＥＦ＿ＰＬＬが入力される。そして、インバータ素子４２は、入力された基準信号ＲＥＦ＿ＰＬＬを反転してＮＡＮＤ回路４４の入力端子Ｂに入力させる。   A reference signal REF_PLL is input to the inverter element 42. The inverter element 42 inverts the input reference signal REF_PLL and inputs the inverted signal to the input terminal B of the NAND circuit 44.

ＮＡＮＤ回路４４の入力端子Ａには、３入力のＮＡＮＤ回路５１の出力端子Ｘから出力される出力信号ＰＵが入力される。そして、ＮＡＮＤ回路４４では、３入力のＮＡＮＤ回路５１の出力信号ＰＵとインバータ素子４２を介して入力される基準信号ＲＥＦ＿ＰＬＬを反転させた信号とが、共に「Ｈ」の場合に「Ｌ」を出力し、その他の場合には「Ｈ」を出力する。なお、このＮＡＮＤ回路４４の出力は、ＮＡＮＤ回路４５の入力端子Ａ、４入力のＮＡＮＤ回路５０の入力端子Ａ、３入力のＮＡＮＤ回路５１の入力端子Ａにそれぞれ入力される。   The output signal PU output from the output terminal X of the three-input NAND circuit 51 is input to the input terminal A of the NAND circuit 44. The NAND circuit 44 outputs “L” when the output signal PU of the 3-input NAND circuit 51 and the signal obtained by inverting the reference signal REF_PLL input via the inverter element 42 are both “H”. In other cases, “H” is output. The output of the NAND circuit 44 is input to the input terminal A of the NAND circuit 45, the input terminal A of the 4-input NAND circuit 50, and the input terminal A of the 3-input NAND circuit 51, respectively.

ＮＡＮＤ回路４５の入力端子Ｂは、ＮＡＮＤ回路４６の出力端子Ｘに接続されている。そして、ＮＡＮＤ回路４５は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４６の入力端子Ａ、ＮＡＮＤ回路５０の入力端子Ｂ、ＮＡＮＤ回路５１の入力端子Ｂにそれぞれ出力する。   The input terminal B of the NAND circuit 45 is connected to the output terminal X of the NAND circuit 46. The NAND circuit 45 is “L” when the signals input to the input terminals A and B are both “H”, and “H” in the other cases, and the input terminal A of the NAND circuit 46 and the NAND circuit. 50 input terminals B and NAND circuit 51 input terminal B.

ＮＡＮＤ回路４６の入力端子Ｂには、ＮＡＮＤ回路５０の出力が入力される。そして、ＮＡＮＤ回路４６は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４５の入力端子Ｂに出力する。   The output of the NAND circuit 50 is input to the input terminal B of the NAND circuit 46. The NAND circuit 46 outputs “L” when the signals input to the input terminals A and B are both “H”, and outputs “H” to the input terminal B of the NAND circuit 45 in other cases. .

インバータ素子４３には、リファレンス信号ＲＥＦ＿Ｒが入力される。そして、インバータ素子４３は、入力された基準信号ＲＥＦ＿Ｒを反転してＮＡＮＤ回路４９の入力端子Ａにさせる。   A reference signal REF_R is input to the inverter element 43. Then, the inverter element 43 inverts the input reference signal REF_R and causes the input terminal A of the NAND circuit 49 to be inverted.

ＮＡＮＤ回路４９の入力端子Ｂには、３入力のＮＡＮＤ回路５２の出力端子Ｘから出力される出力信号ＰＤが入力される。そして、ＮＡＮＤ回路４９では、ＮＡＮＤ回路５２の出力信号ＰＤとインバータ素子４３を介して入力される基準信号ＲＥＦ＿Ｒを反転させた信号とが、共に「Ｈ」の場合に「Ｌ」を出力し、その他の場合には「Ｈ」を出力する。なお、このＮＡＮＤ回路４９の出力は、ＮＡＮＤ回路４８の入力端子Ｂ、４入力のＮＡＮＤ回路５０の入力端子Ｄ、３入力のＮＡＮＤ回路５２の入力端子Ｃにそれぞれ入力される。   The output signal PD output from the output terminal X of the three-input NAND circuit 52 is input to the input terminal B of the NAND circuit 49. The NAND circuit 49 outputs “L” when the output signal PD of the NAND circuit 52 and the signal obtained by inverting the reference signal REF_R input via the inverter element 43 are both “H”. In this case, “H” is output. The output of the NAND circuit 49 is input to the input terminal B of the NAND circuit 48, the input terminal D of the 4-input NAND circuit 50, and the input terminal C of the 3-input NAND circuit 52, respectively.

ＮＡＮＤ回路４８の入力端子Ａは、ＮＡＮＤ回路４７の出力端子Ｘに接続されている。そして、ＮＡＮＤ回路４８は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４７の入力端子Ｂ、４入力のＮＡＮＤ回路５０の入力端子Ｃ、３入力のＮＡＮＤ回路５２の入力端子Ｂにそれぞれ出力する。   The input terminal A of the NAND circuit 48 is connected to the output terminal X of the NAND circuit 47. The NAND circuit 48 selects “L” when both of the signals input to the input terminals A and B are “H”, and “H” in the other cases. Output to the input terminal C of the NAND circuit 50 and the input terminal B of the NAND circuit 52 having three inputs.

ＮＡＮＤ回路４７の入力端子Ａには、ＮＡＮＤ回路５０の出力が入力される。そして、ＮＡＮＤ回路４７は、入力端子ＡおよびＢに入力される信号が共に「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＮＡＮＤ回路４７の入力端子Ａに出力する。   The output of the NAND circuit 50 is input to the input terminal A of the NAND circuit 47. The NAND circuit 47 outputs “L” to the input terminal A of the NAND circuit 47 when the signals input to the input terminals A and B are both “H” and “H” in other cases. .

４入力のＮＡＮＤ回路５０は、入力端子Ａ〜Ｄに入力された信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、３入力のＮＡＮＤ回路５１の入力端子Ｃ、３入力のＮＡＮＤ回路５２の入力端子Ａ、ＮＡＮＤ回路４６の入力端子Ｂ、ＮＡＮＤ回路４７の入力端子Ａにそれぞれ出力する。   The 4-input NAND circuit 50 is “L” when all the signals input to the input terminals A to D are “H”, and “H” in all other cases, and the input terminal of the 3-input NAND circuit 51. C output to the input terminal A of the NAND circuit 52 having three inputs, the input terminal B of the NAND circuit 46, and the input terminal A of the NAND circuit 47, respectively.

３入力のＮＡＮＤ回路５１は、入力端子Ａ〜Ｃに信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＡＮＤ回路５３の入力端子Ａ、ＮＡＮＤ回路４４の入力端子Ａにそれぞれ出力する。   The three-input NAND circuit 51 is “L” when all the signals at the input terminals A to C are “H”, and “H” otherwise, and the input terminal A of the AND circuit 53 and the NAND circuit 44 Output to input terminal A.

３入力のＮＡＮＤ回路５２は、入力端子Ａ〜Ｃに信号が全て「Ｈ」の場合には「Ｌ」、その他の場合には「Ｈ」を、ＡＮＤ回路５３の入力端子Ｂ、ＮＡＮＤ回路４９の入力端子Ｂ、トライステートゲート５４にそれぞれ出力する。   The three-input NAND circuit 52 is “L” when all the signals at the input terminals A to C are “H”, otherwise “H”, and the input terminal B of the AND circuit 53 and the NAND circuit 49 The data is output to the input terminal B and the tristate gate 54, respectively.

ＡＮＤ回路５３は、入力端子ＡおよびＢに入力された信号が共に「Ｈ」の場合には「Ｈ」、その他の場合には「Ｌ」をトライステートゲート５４にコントロール信号として出力する。   The AND circuit 53 outputs “H” as a control signal to the tri-state gate 54 when the signals input to the input terminals A and B are both “H”, and otherwise “L”.

トライステートゲート５４は、「Ｈ」および「Ｌ」の出力に加えて、このどちらでもない（両者の中間の）ハイインピーダンスＺ（出力の接続が切り離された状態と等価）を出力することができる。より詳細には、トライステートゲート５４は、ＡＮＤ回路５３からの出力が「Ｈ」の場合、３入力のＮＡＮＤ回路５２の出力にかかわらず、ハイインピーダンスＺを出力信号ＰＣ＿ＯＵＴとしてＬＰＦ２４に出力する。そして、ＡＮＤ回路５３からの出力が「Ｌ」の場合、３入力のＮＡＮＤ回路５２の出力に応じて、ＮＡＮＤ回路５２の出力が「Ｈ」の場合には「Ｈ」を、ＮＡＮＤ回路５２の出力が「Ｌ」の場合には「Ｌ」を、出力信号ＰＣ＿ＯＵＴとしてＬＰＦ２４に出力する。   In addition to the outputs of “H” and “L”, the tri-state gate 54 can output a high impedance Z (equivalent to a state where the connection of the output is disconnected) which is neither of these (in the middle of both). . More specifically, when the output from the AND circuit 53 is “H”, the tristate gate 54 outputs the high impedance Z as the output signal PC_OUT to the LPF 24 regardless of the output of the 3-input NAND circuit 52. When the output from the AND circuit 53 is “L”, “H” is output when the output of the NAND circuit 52 is “H” in accordance with the output of the 3-input NAND circuit 52. When “L” is “L”, “L” is output to the LPF 24 as the output signal PC_OUT.

これにより、位相比較部４０では、ＶＣＯ２５の発振信号（基準信号ＲＥＦ＿ＰＬＬ）の位相が進んでいる場合には３入力のＮＡＮＤ回路５１が出力信号ＰＵを「Ｌ」にしてＶＣＯ２５の制御電圧を下降させ、ＶＣＯ２５の発振信号の位相が進んでいる場合には３入力のＮＡＮＤ回路５１が出力信号ＰＤを「Ｌ」にしてＶＣＯ２５の制御電圧を上昇させる。   Thereby, in the phase comparison unit 40, when the phase of the oscillation signal (reference signal REF_PLL) of the VCO 25 is advanced, the 3-input NAND circuit 51 sets the output signal PU to “L” and lowers the control voltage of the VCO 25. When the phase of the oscillation signal of the VCO 25 is advanced, the 3-input NAND circuit 51 sets the output signal PD to “L” and raises the control voltage of the VCO 25.

ＰＬＬロック信号生成部４１は、フリップフロップ５５、インバータ素子５６、ＡＮＤ回路５７、セレクタ回路５８、フリップフロップ５９、インバータ素子６０を備えている。   The PLL lock signal generation unit 41 includes a flip-flop 55, an inverter element 56, an AND circuit 57, a selector circuit 58, a flip-flop 59, and an inverter element 60.

フリップフロップ５５およびフリップフロップ５９のクロック端子ＣＫには、ＶＣＯ２５の出力する発振信号ＰＬＬ＿ＯＵＴが入力される。また、フリップフロップ５５およびフリップフロップ５９のリセット入力端子ＲＢには、リセット信号ｎＲＥＳが入力される。   The oscillation signal PLL_OUT output from the VCO 25 is input to the clock terminals CK of the flip-flop 55 and the flip-flop 59. The reset signal nRES is input to the reset input terminal RB of the flip-flop 55 and the flip-flop 59.

また、フリップフロップ５５のデータ入力端子Ｄには、リファレンス信号ＲＥＦ＿Ｒが入力される。なお、このリファレンス信号ＲＥＦ＿Ｒは、ＡＮＤ回路５７の入力端子（端子Ａ）にも入力されている。   The reference signal REF_R is input to the data input terminal D of the flip-flop 55. The reference signal REF_R is also input to the input terminal (terminal A) of the AND circuit 57.

フリップフロップ５５は、入力端子Ｄに入力されたリファレンス信号ＲＥＦ＿Ｒを、クロック端子ＣＫに入力されるＶＣＯ２５の出力する発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、インバータ素子５６に出力する。   The flip-flop 55 outputs the reference signal REF_R input to the input terminal D to the inverter element 56 at a timing according to the oscillation signal PLL_OUT output from the VCO 25 input to the clock terminal CK.

インバータ素子５６は、入力された信号を反転させてＡＮＤ回路５７の入力端子（端子Ｃ）に出力する。セレクタ回路５８には、ＡＮＤ回路５７の出力端子Ｘからの出力信号と、フリップフロップ５９の出力信号と、エッジ信号ＲＥＦ＿ＥＤＧＥとが入力され、エッジ信号ＲＥＦ＿ＥＤＧＥが「Ｌ」の時はフリップフロップ５９の出力信号を、エッジ信号ＲＥＦ＿ＥＤＧＥが「Ｈ」の時はＡＮＤ回路５７の出力信号をフリップフロップ５９のデータ入力端子Ｄに出力する。   The inverter element 56 inverts the input signal and outputs the inverted signal to the input terminal (terminal C) of the AND circuit 57. The selector circuit 58 receives the output signal from the output terminal X of the AND circuit 57, the output signal of the flip-flop 59, and the edge signal REF_EDGE. When the edge signal REF_EDGE is "L", the output of the flip-flop 59 is output. When the edge signal REF_EDGE is “H”, the output signal of the AND circuit 57 is output to the data input terminal D of the flip-flop 59.

フリップフロップ５９は、入力端子Ｄに入力された信号を、クロック端子ＣＫに入力されるＶＣＯ２５の発振信号ＰＬＬ＿ＯＵＴに応じたタイミングで、インバータ素子６０に出力するとともに、セレクタ回路５８にフィードバックする。   The flip-flop 59 outputs the signal input to the input terminal D to the inverter element 60 and feeds it back to the selector circuit 58 at a timing according to the oscillation signal PLL_OUT of the VCO 25 input to the clock terminal CK.

インバータ素子６０は、入力された信号を反転させ、ＰＬＬロック信号ｎＬＯＣＫとして、基準信号発生器２２および送信側回路２に出力する。   The inverter element 60 inverts the input signal and outputs the inverted signal to the reference signal generator 22 and the transmission side circuit 2 as a PLL lock signal nLOCK.

これにより、ＰＬＬロック信号生成部４１は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している場合には「Ｌ」を、同期していない場合には「Ｈ」をＰＬＬロック信号ｎＬＯＣＫとして出力するようになっている。   Thereby, the PLL lock signal generation unit 41 sets “L” as the PLL lock signal nLOCK when the output signal PLL_OUT of the PLL 12 is synchronized with the received data signal RDATA, and “H” when not synchronized. It is designed to output.

次に、受信側回路３の動作について、タイミングチャートを用いて説明する。図８（ａ）および図８（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期していない場合（同期確立していない場合）の信号波形を示したタイミングチャートである。また、図８（ａ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が進んでいる場合を示しており、図８（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が遅れている場合を示している。   Next, the operation of the reception side circuit 3 will be described using a timing chart. FIGS. 8A and 8B are timing charts showing signal waveforms when the output signal PLL_OUT of the PLL 12 is not synchronized with the received data signal RDATA (when synchronization is not established). 8A shows a case where the phase of the output signal PLL_OUT of the PLL 12 is advanced, and FIG. 8B shows a case where the phase of the output signal PLL_OUT of the PLL 12 is delayed.

図８（ａ）に示すように、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない場合には、ＰＬＬロック信号ｎＬＯＣＫが「Ｈ」なので、常に「Ｈ」となっている。   As shown in FIG. 8A, the output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is a PLL lock signal when the output signal PLL_OUT of the PLL 12 and the received data signal RDATA are not synchronized. Since nLOCK is “H”, it is always “H”.

このため、リファレンス・基準信号発生器２１ａにおけるＡＮＤ回路３６の入力端子Ｂには「Ｈ」が入力されているので、リファレンス信号ＲＥＦ＿Ｒの立ち上がりおよび立ち下がりは、受信データ信号ＲＤＡＴＡの立ち上がりおよび立ち下がりと一致している。図８（ａ）では、受信データ信号ＲＤＡＴＡが同期パターンＳＹＮＣである場合を示しており、この場合、リファレンス信号ＲＥＦ＿Ｒは、スタートビットからの１２ビットが「Ｈ」、その後の１２ビットが「Ｌ」となる。   Therefore, since “H” is input to the input terminal B of the AND circuit 36 in the reference / reference signal generator 21a, the rising and falling edges of the reference signal REF_R are the same as the rising and falling edges of the received data signal RDATA. Match. FIG. 8A shows a case where the received data signal RDATA is a synchronization pattern SYNC. In this case, the reference signal REF_R has 12 bits from the start bit as “H” and the subsequent 12 bits as “L”. It becomes.

また、基準信号ＲＥＦ＿ＰＬＬの立ち上がりはＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致しており、基準信号ＲＥＦ＿ＰＬＬの立ち上がりは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの次の立ち下がりと一致している。なお、基準信号ＲＥＦ＿ＰＬＬは、出力信号ＰＬＬ＿ＯＵＴの１パルス（１周期）分だけ「Ｈ」となっており、その立ち上がりおよび立ち下がりは、出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致している。   The rising edge of the reference signal REF_PLL coincides with the falling edge of the output signal PLL_OUT of the PLL 12, and the rising edge of the reference signal REF_PLL coincides with the next falling edge of the output signal PLL_OUT of the PLL 12. Note that the reference signal REF_PLL is “H” for one pulse (one cycle) of the output signal PLL_OUT, and the rise and fall thereof coincide with the fall of the output signal PLL_OUT.

そして、リファレンス信号ＲＥＦ＿Ｒの立ち上がり前に基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵが「Ｈ」から「Ｌ」に切り替わる。その後、リファレンス信号ＲＥＦ＿Ｒの立ち上がりがあると、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。   When the reference signal REF_PLL rises before the reference signal REF_R rises, the output signal PU of the NAND circuit 51 in the phase comparator 23 switches from “H” to “L”. Thereafter, when the reference signal REF_R rises, the output signal PU of the NAND circuit 51 returns from “L” to “H”. Thereby, the phase difference between the phase of the received data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12 is detected. The output signal PD of the NAND circuit 52 in the phase comparator 23 remains “H” during this period. As a result, the output signal PC_OUT from the phase comparator 23 (phase comparison unit 40) is output from the high impedance (Hi-Z) state only during the period when the output signal PU of the NAND circuit 51 is “L”. Switch to “H”.

なお、図８（ａ）の例では、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡの位相に対して、半クロック以上進んでいる。このように、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が受信データ信号ＲＤＡＴＡの位相に対して半クロック以上ずれている場合、送信されたデータを適切に受信することができない。したがって、適切な受信を行うためには、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を、受信データ信号ＲＤＡＴＡの位相に対して、半クロック以内の誤差で同期させてロックすることが好ましい。   In the example of FIG. 8A, the phase of the output signal PLL_OUT of the PLL 12 is advanced by more than a half clock with respect to the phase of the reception data signal RDATA. As described above, when the phase of the output signal PLL_OUT of the PLL 12 is shifted by more than a half clock with respect to the phase of the received data signal RDATA, the transmitted data cannot be properly received. Therefore, in order to perform appropriate reception, it is preferable to lock the phase of the output signal PLL_OUT of the PLL 12 in synchronization with the phase of the reception data signal RDATA with an error within half a clock.

一方、図８（ｂ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも前にリファレンス信号ＲＥＦ＿Ｒの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤが「Ｈ」から「Ｌ」に切り替わる。その後、基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあると、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」になっている期間だけハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｌ」に切り替わる。   On the other hand, as shown in FIG. 8B, when the reference signal REF_R rises before the reference signal REF_PLL rises, the output signal PD of the NAND circuit 52 in the phase comparator 23 changes from “H” to “L”. ”. Thereafter, when the reference signal REF_PLL rises, the output signal PD of the NAND circuit 52 returns from “L” to “H”. Thereby, the phase difference between the phase of the received data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12 is detected. Note that the output signal PU of the NAND circuit 51 in the phase comparator 23 remains “H” during this period. As a result, the output signal PC_OUT from the phase comparator 23 (phase comparison unit 40) is changed from the high impedance (Hi-Z) state to “L” only during the period when the output signal PD of the NAND circuit 52 is “L”. ”.

図９（ａ）および図９（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期していない状態から、同期している状態に移行する際（同期確立時）の信号波形を示したタイミングチャートである。なお、図９（ａ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡに対して半クロック以上進んでいる状態から、位相進みが半クロック以内となる場合を示している。また、図９（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相が、受信データ信号ＲＤＡＴＡに対して半クロック以上遅れている状態から、位相遅れが半クロック以内となる場合を示している。   FIGS. 9A and 9B show signal waveforms when the output signal PLL_OUT of the PLL 12 shifts from a state where it is not synchronized with the received data signal RDATA to a state where it is synchronized (when synchronization is established). It is a timing chart. FIG. 9A shows a case where the phase advance is within a half clock from the state where the phase of the output signal PLL_OUT of the PLL 12 is advanced by more than a half clock with respect to the received data signal RDATA. FIG. 9B shows a case where the phase delay is within half a clock from the state in which the phase of the output signal PLL_OUT of the PLL 12 is delayed by more than a half clock with respect to the received data signal RDATA.

図９（ａ）に示すように、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとが同期していない場合（両者の位相差が半クロック（受信データ信号ＲＤＡＴＡの周期の１／２倍以上）以上の場合）には、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」なので、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは常に「Ｈ」となっている。このため、リファレンス・基準信号発生器２１ａにおけるＡＮＤ回路３６の入力端子Ｂには「Ｈ」が入力されているので、リファレンス信号ＲＥＦ＿Ｒの立ち上がりおよび立ち下がりは、受信データ信号ＲＤＡＴＡの立ち上がりおよび立ち下がりと一致している。   As shown in FIG. 9A, when the output signal PLL_OUT of the PLL 12 is not synchronized with the received data signal RDATA (the phase difference between them is half a clock (1/2 or more times the period of the received data signal RDATA) or more) In this case, since the PLL lock signal nLOCK is “L”, the output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is always “H”. Therefore, since “H” is input to the input terminal B of the AND circuit 36 in the reference / reference signal generator 21a, the rising and falling edges of the reference signal REF_R are the same as the rising and falling edges of the received data signal RDATA. Match.

また、基準信号ＲＥＦ＿ＰＬＬの立ち上がりはＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりと一致しており、基準信号ＲＥＦ＿ＰＬＬの立ち上がりは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの次の立ち下がりと一致している。   The rising edge of the reference signal REF_PLL coincides with the falling edge of the output signal PLL_OUT of the PLL 12, and the rising edge of the reference signal REF_PLL coincides with the next falling edge of the output signal PLL_OUT of the PLL 12.

そして、受信データ信号ＲＤＡＴＡのストップビットの受信を開始した後、リファレンス信号ＲＥＦ＿Ｒの立ち上がり前に基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵが「Ｈ」から「Ｌ」に切り替わる。その後、リファレンス信号ＲＥＦ＿Ｒの立ち上がりがあると、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。   Then, after the reception of the stop bit of the reception data signal RDATA is started, when the reference signal REF_PLL rises before the reference signal REF_R rises, the output signal PU of the NAND circuit 51 in the phase comparator 23 changes from “H”. Switch to “L”. Thereafter, when the reference signal REF_R rises, the output signal PU of the NAND circuit 51 returns from “L” to “H”. Thereby, the phase difference between the phase of the received data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12 is detected. The output signal PD of the NAND circuit 52 in the phase comparator 23 remains “H” during this period. As a result, the output signal PC_OUT from the phase comparator 23 (phase comparison unit 40) is output from the high impedance (Hi-Z) state only during the period when the output signal PU of the NAND circuit 51 is “L”. Switch to “H”.

そして、この位相比較器２３からの出力信号ＰＣ＿ＯＵＴは、ＬＰＦ２４を介してＶＣＯ２５に入力され、ＶＣＯ２５では、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を遅らせて受信データ信号ＲＤＡＴＡに同期させるように、発振周波数が制御される。   The output signal PC_OUT from the phase comparator 23 is input to the VCO 25 via the LPF 24, and the VCO 25 controls the oscillation frequency so that the phase of the output signal PLL_OUT of the PLL 12 is delayed and synchronized with the received data signal RDATA. Is done.

その後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの２４パルスごとに一回、上記と同様の位相差の検出作業が行われる。そして、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとの位相差が半クロック以内になった場合（同期が確立した場合）、ＰＬＬ１２の出力がロックされ、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」に切り替えられる。なお、これにより、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。   Thereafter, the same phase difference detection operation as described above is performed once every 24 pulses of the output signal PLL_OUT of the PLL 12. When the phase difference between the output signal PLL_OUT of the PLL 12 and the received data signal RDATA is within half a clock (when synchronization is established), the output of the PLL 12 is locked and the PLL lock signal nLOCK is switched to “L”. . As a result, the output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is only in a period corresponding to one pulse of the output signal PLL_OUT of the PLL 12 when the output of the shift register 30 is “H”. , “H”.

一方、図９（ｂ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも前にリファレンス信号ＲＥＦ＿Ｒの立ち上がりがあった場合、位相比較器２３におけるＮＡＮＤ回路５２の出力信号ＰＤが「Ｈ」から「Ｌ」に切り替わる。その後、基準信号ＲＥＦ＿ＰＬＬの立ち上がりがあると、ＮＡＮＤ回路５２の出力信号ＰＤが「Ｌ」から「Ｈ」に戻る。これにより、受信データ信号ＲＤＡＴＡの位相と、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相との位相差が検出される。なお、位相比較器２３におけるＮＡＮＤ回路５１の出力信号ＰＵは、この間「Ｈ」のままとなっている。そして、これにより、位相比較器２３（位相比較部４０）からの出力信号ＰＣ＿ＯＵＴは、ＮＡＮＤ回路５１の出力信号ＰＵが「Ｌ」になっている期間だけ、ハイインピーダンス（Ｈｉ−Ｚ）状態から「Ｈ」に切り替わる。   On the other hand, as shown in FIG. 9B, when the reference signal REF_R rises before the reference signal REF_PLL rises, the output signal PD of the NAND circuit 52 in the phase comparator 23 changes from “H” to “L”. ”. Thereafter, when the reference signal REF_PLL rises, the output signal PD of the NAND circuit 52 returns from “L” to “H”. Thereby, the phase difference between the phase of the received data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12 is detected. Note that the output signal PU of the NAND circuit 51 in the phase comparator 23 remains “H” during this period. As a result, the output signal PC_OUT from the phase comparator 23 (phase comparison unit 40) is output from the high impedance (Hi-Z) state only during the period when the output signal PU of the NAND circuit 51 is “L”. Switch to “H”.

そして、この位相比較器２３からの出力信号ＰＣ＿ＯＵＴは、ＬＰＦ２４を介してＶＣＯ２５に入力され、ＶＣＯ２５ではＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相を進ませて受信データ信号ＲＤＡＴＡに同期させるように、発振周波数が制御される。   The output signal PC_OUT from the phase comparator 23 is input to the VCO 25 via the LPF 24, and the oscillation frequency is controlled so that the VCO 25 advances the phase of the output signal PLL_OUT of the PLL 12 and synchronizes with the received data signal RDATA. Is done.

その後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの２４パルスごとに一回、上記と同様の位相差の検出作業が行われる。そして、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとの位相差が半クロック以内になった場合（同期が確立した場合）、ＰＬＬ１２の出力がロックされ、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」に切り替えられる。なお、これにより、リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。   Thereafter, the same phase difference detection operation as described above is performed once every 24 pulses of the output signal PLL_OUT of the PLL 12. When the phase difference between the output signal PLL_OUT of the PLL 12 and the received data signal RDATA is within half a clock (when synchronization is established), the output of the PLL 12 is locked and the PLL lock signal nLOCK is switched to “L”. . As a result, the output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is only in a period corresponding to one pulse of the output signal PLL_OUT of the PLL 12 when the output of the shift register 30 is “H”. , “H”.

図１０（ａ）および図１０（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している場合（同期確立後、データ通信中の場合）の信号波形を示したタイミングチャートである。   FIGS. 10A and 10B are timing charts showing signal waveforms when the output signal PLL_OUT of the PLL 12 is synchronized with the received data signal RDATA (when data communication is being performed after synchronization is established). .

リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期しており、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」となっている場合、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。   The output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is the shift register 30 when the output signal PLL_OUT of the PLL 12 is synchronized with the received data signal RDATA and the PLL lock signal nLOCK is “L”. Is “H” only during a period when the output of “H” is “H”, that is, during a period corresponding to one pulse of the output signal PLL_OUT of the PLL 12.

そして、ＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮが「Ｈ」の期間中に受信データ信号ＲＤＡＴＡの立ち上がり（「０」から「１」への変化）があると、ＡＮＤ回路３６の出力が「Ｈ」となり、リファレンス信号ＲＥＦ＿Ｒが「Ｈ」に切り替わる。なお、フリップフロップ３７のリセット端子ＲＢには１段目のフリップフロップ３２の出力が反転されて入力されるので、リファレンス信号ＲＥＦ＿Ｒは、「Ｈ」に切り替わった後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴのパルスが２回発生したときに、「Ｌ」に戻される。   If the reception data signal RDATA rises (changes from “0” to “1”) while the output signal EDGE_EN of the OR circuit 35 is “H”, the output of the AND circuit 36 becomes “H”. The reference signal REF_R is switched to “H”. Since the output of the flip-flop 32 of the first stage is inverted and input to the reset terminal RB of the flip-flop 37, the reference signal REF_R is switched to “H” and then the pulse of the output signal PLL_OUT of the PLL 12 is output. When it occurs twice, it is returned to “L”.

また、基準信号ＲＥＦ＿ＰＬＬは、シフトレジスタ３０の出力が「Ｈ」の期間中に、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりがあった場合に、「Ｈ」となる。そして、その次のＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりで「Ｌ」に戻る。   Further, the reference signal REF_PLL becomes “H” when the output signal PLL_OUT of the PLL 12 falls during the period in which the output of the shift register 30 is “H”. Then, the output signal PLL_OUT of the next PLL 12 returns to “L” at the falling edge.

そして、図１０（ａ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５１の出力信号ＰＵが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｌ」となり、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５１の出力信号ＰＵが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｈ」に切り替わる。これにより、シリアル伝送装置１では、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５を制御する。   As shown in FIG. 10A, when the rising edge of the reference signal REF_PLL is earlier than the rising edge of the reference signal REF_R, the output signal PU of the NAND circuit 51 provided in the phase comparator 23 is changed to the reference signal REF_PLL. Becomes “L” simultaneously with the rise of the reference signal, and returns to “H” simultaneously with the rise of the reference signal REF_R. Then, during the period when the output signal PU of the NAND circuit 51 is “L”, the output signal PC_OUT of the phase comparator 23 is switched from the high impedance state to “H”. As a result, the serial transmission device 1 controls the VCO 25 so as to reduce the difference between the phase of the reception data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12.

一方、図１０（ｂ）に示すように、リファレンス信号ＲＥＦ＿Ｒの立ち上がりが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５２の出力信号ＰＤが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｌ」となり、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５２の出力信号ＰＤが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｌ」に切り替わる。これにより、シリアル伝送装置１では、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５を制御する。   On the other hand, as shown in FIG. 10B, when the rising edge of the reference signal REF_R is earlier than the rising edge of the reference signal REF_PLL, the output signal PD of the NAND circuit 52 provided in the phase comparator 23 is the reference signal REF_R. It becomes “L” simultaneously with the rise of the reference signal REF and returns to “H” simultaneously with the rise of the reference signal REF_PLL. Then, during the period when the output signal PD of the NAND circuit 52 is “L”, the output signal PC_OUT of the phase comparator 23 is switched from the high impedance state to “L”. As a result, the serial transmission device 1 controls the VCO 25 so as to reduce the difference between the phase of the reception data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12.

また、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと、基準信号ＲＥＦ＿ＰＬＬの立ち上がりとの差（受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差）が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。   When the difference between the rising edge of the reference signal REF_R and the rising edge of the reference signal REF_PLL (the phase difference between the reception data signal RDATA and the output signal PLL_OUT of the PLL 12) is within half a clock, the PLL lock signal nLOCK continues to be “L”. Then, the lock of the PLL 12 is continued.

図１１（ａ）および図１１（ｂ）は、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期している状態から、同期が外れる状態に移行する際（同期が外れた時）の信号波形を示したタイミングチャートである。   FIG. 11A and FIG. 11B show signal waveforms when the output signal PLL_OUT of the PLL 12 shifts from a state in which it is synchronized with the received data signal RDATA to a state in which synchronization is lost (when synchronization is lost). It is the timing chart shown.

リファレンス・基準信号発生器２１ａにおけるＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮは、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴが受信データ信号ＲＤＡＴＡに同期しており、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」となっている場合、シフトレジスタ３０の出力が「Ｈ」の期間、すなわち、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの１パルス分に相当する期間だけ、「Ｈ」となる。   The output signal EDGE_EN of the OR circuit 35 in the reference / reference signal generator 21a is the shift register 30 when the output signal PLL_OUT of the PLL 12 is synchronized with the received data signal RDATA and the PLL lock signal nLOCK is “L”. Is “H” only during a period when the output of “H” is “H”, that is, during a period corresponding to one pulse of the output signal PLL_OUT of the PLL 12.

そして、ＯＲ回路３５の出力信号ＥＤＧＥ＿ＥＮが「Ｈ」の期間中に受信データ信号ＲＤＡＴＡの立ち上がり（「０」から「１」への変化）があると、ＡＮＤ回路３６の出力が「Ｈ」となり、リファレンス信号ＲＥＦ＿Ｒが「Ｈ」に切り替わる。なお、フリップフロップ３７のリセット端子ＲＢには１段目のフリップフロップ３２の出力が反転されて入力されるので、リファレンス信号ＲＥＦ＿Ｒは、「Ｈ」に切り替わった後、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴのパルスが２回発生したときに、「Ｌ」に戻される。   If the reception data signal RDATA rises (changes from “0” to “1”) while the output signal EDGE_EN of the OR circuit 35 is “H”, the output of the AND circuit 36 becomes “H”. The reference signal REF_R is switched to “H”. Since the output of the flip-flop 32 of the first stage is inverted and input to the reset terminal RB of the flip-flop 37, the reference signal REF_R is switched to “H” and then the pulse of the output signal PLL_OUT of the PLL 12 is output. When it occurs twice, it is returned to “L”.

また、基準信号ＲＥＦ＿ＰＬＬは、シフトレジスタ３０の出力が「Ｈ」の期間中に、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりがあった場合に、「Ｈ」となる。そして、その次のＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの立ち下がりで「Ｌ」に戻る。   Further, the reference signal REF_PLL becomes “H” when the output signal PLL_OUT of the PLL 12 falls during the period in which the output of the shift register 30 is “H”. Then, the output signal PLL_OUT of the next PLL 12 returns to “L” at the falling edge.

そして、図１１（ａ）に示すように、基準信号ＲＥＦ＿ＰＬＬの立ち上がりが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５１の出力信号ＰＵが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｌ」となり、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５１の出力信号ＰＵが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｈ」に切り替わる。   As shown in FIG. 11A, when the rising edge of the reference signal REF_PLL is earlier than the rising edge of the reference signal REF_R, the output signal PU of the NAND circuit 51 provided in the phase comparator 23 is changed to the reference signal REF_PLL. Becomes “L” simultaneously with the rise of the reference signal, and returns to “H” simultaneously with the rise of the reference signal REF_R. Then, during the period when the output signal PU of the NAND circuit 51 is “L”, the output signal PC_OUT of the phase comparator 23 is switched from the high impedance state to “H”.

そして、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと、基準信号ＲＥＦ＿ＰＬＬの立ち上がりとの差（受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差）が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。   When the difference between the rising edge of the reference signal REF_R and the rising edge of the reference signal REF_PLL (the phase difference between the reception data signal RDATA and the output signal PLL_OUT of the PLL 12) is within half a clock, the PLL lock signal nLOCK continues to be “L”. Then, the lock of the PLL 12 is continued.

一方、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差が半クロック以上になった場合、ＰＬＬ１２のロックが外れ、ＰＬＬロック信号ｎＬＯＣＫは「Ｈ」に切り替えられる。   On the other hand, when the phase difference between the received data signal RDATA and the output signal PLL_OUT of the PLL 12 becomes more than half a clock, the PLL 12 is unlocked and the PLL lock signal nLOCK is switched to “H”.

また、図１１（ｂ）に示すように、リファレンス信号ＲＥＦ＿Ｒの立ち上がりが、基準信号ＲＥＦ＿ＰＬＬの立ち上がりよりも早い場合、位相比較器２３に備えられているＮＡＮＤ回路５２の出力信号ＰＤが、リファレンス信号ＲＥＦ＿Ｒの立ち上がりと同時に「Ｌ」となり、基準信号ＲＥＦ＿ＰＬＬの立ち上がりと同時に「Ｈ」に戻る。そして、ＮＡＮＤ回路５２の出力信号ＰＤが、「Ｌ」の期間中、位相比較器２３の出力信号ＰＣ＿ＯＵＴがハイインピーダンス状態から「Ｌ」に切り替わる。   Also, as shown in FIG. 11B, when the rising edge of the reference signal REF_R is earlier than the rising edge of the reference signal REF_PLL, the output signal PD of the NAND circuit 52 provided in the phase comparator 23 is the reference signal REF_R. It becomes “L” simultaneously with the rise of the reference signal REF and returns to “H” simultaneously with the rise of the reference signal REF_PLL. Then, during the period when the output signal PD of the NAND circuit 52 is “L”, the output signal PC_OUT of the phase comparator 23 is switched from the high impedance state to “L”.

そして、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差が半クロック以内の場合、ＰＬＬロック信号ｎＬＯＣＫは引き続き「Ｌ」とされ、ＰＬＬ１２のロックが継続される。   When the phase difference between the received data signal RDATA and the output signal PLL_OUT of the PLL 12 is within a half clock, the PLL lock signal nLOCK is continuously set to “L” and the PLL 12 is kept locked.

一方、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの位相差が半クロック以上になった場合、ＰＬＬ１２のロックが外れ、ＰＬＬロック信号ｎＬＯＣＫは「Ｈ」に切り替えられる。   On the other hand, when the phase difference between the received data signal RDATA and the output signal PLL_OUT of the PLL 12 becomes more than half a clock, the PLL 12 is unlocked and the PLL lock signal nLOCK is switched to “H”.

以上のように、本実施形態にかかるシリアル伝送装置１は、データ信号またはコマンド信号の送信側回路２から受信側回路３への伝送を開始する前に、データ信号およびコマンド信号を伝送する信号線と共通の信号線を用いて、データ信号およびコマンド信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンＳＹＮＣを伝送する。そして、受信側回路３では、ＰＬＬ１２が、出力信号ＰＬＬ＿ＯＵＴの位相を、受信器１０Ｒによって受信した受信データ信号ＲＤＡＴＡに含まれる同期パターンＳＹＮＣに基づいて制御することにより、データ信号およびコマンド信号の位相に同期させる。   As described above, the serial transmission device 1 according to the present embodiment has the signal line for transmitting the data signal and the command signal before starting the transmission of the data signal or the command signal from the transmission side circuit 2 to the reception side circuit 3. And a common signal line are used to transmit a synchronization pattern SYNC having the same data length as that of the data signal and the command signal and having different values of the start bit and the stop bit. In the reception side circuit 3, the PLL 12 controls the phase of the output signal PLL_OUT based on the synchronization pattern SYNC included in the reception data signal RDATA received by the receiver 10R, thereby changing the phase of the data signal and the command signal. Synchronize.

これにより、シリアル伝送装置１では、クロック信号を送信することなく、上記データ信号および上記コマンド信号と共通の信号線によって送信される同期パターンに基づいて、受信側回路３を送信側回路２に同期させることができる。したがって、送信側回路２と受信側回路３との間で、ノイズや静電気等の外乱に対する信頼性の高い信号伝送を行うことができる。また、クロック信号を伝送するための専用の信号線を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   As a result, the serial transmission device 1 synchronizes the reception side circuit 3 with the transmission side circuit 2 on the basis of the synchronization pattern transmitted by the common signal line with the data signal and the command signal without transmitting a clock signal. Can be made. Therefore, highly reliable signal transmission with respect to disturbances such as noise and static electricity can be performed between the transmission side circuit 2 and the reception side circuit 3. In addition, since it is not necessary to provide a dedicated signal line for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

また、シリアル伝送装置１では、受信側回路３に備えられるＰＬＬ１２が、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とを同期させて固定し、ＰＬＬロック信号ｎＬＯＣＫを「Ｌ」にする（同期が確立したことを示す信号を送信側回路２に送信する）。そして、送信側回路２は、同期が確立した後に、コマンド信号またはデータ信号の伝送を開始する。   Further, in the serial transmission device 1, the PLL 12 provided in the reception side circuit 3 fixes the phase of the reception data signal RDATA and the phase of the output signal PLL_OUT of the PLL 12 in synchronization, and sets the PLL lock signal nLOCK to “L”. (A signal indicating that synchronization is established is transmitted to the transmission side circuit 2). Then, after the synchronization is established, the transmission side circuit 2 starts transmission of a command signal or a data signal.

より詳細には、ＰＬＬ１２に備えられる位相比較器２３内のＰＬＬロック信号生成部４１が、受信データ信号ＲＤＡＴＡ（同期パターンＳＹＮＣ）とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期を検出し、同期が確立した場合に、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｈ」から「Ｌ」に切り替える。そして、送信側回路２では、ＰＬＬロック信号ｎＬＯＣＫが「Ｌ」に切り替えられた後に、コマンド信号またはデータ信号の伝送を開始する。   More specifically, when the PLL lock signal generation unit 41 in the phase comparator 23 provided in the PLL 12 detects the synchronization between the reception data signal RDATA (synchronization pattern SYNC) and the output signal PLL_OUT of the PLL 12, and synchronization is established. In addition, the PLL lock signal nLOCK transmitted to the timing control circuit 8 provided in the transmission side circuit 2 is switched from “H” to “L”. Then, the transmission side circuit 2 starts transmission of a command signal or a data signal after the PLL lock signal nLOCK is switched to “L”.

これにより、シリアル伝送装置１では、送信側回路２と受信側回路３とが確実に同期している状態で、コマンド信号およびデータ信号の伝送を行うことができる。   Thereby, in the serial transmission device 1, the command signal and the data signal can be transmitted in a state where the transmission side circuit 2 and the reception side circuit 3 are reliably synchronized.

また、シリアル伝送装置１では、上記データ信号または上記コマンド信号を送信していない期間は、同期パターンＳＹＮＣの送信側回路２から受信側回路３への送信を継続する。これにより、受信側回路３におけるＰＬＬ１２において、同期パターンＳＹＮＣに基づくＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡとの同期を継続的に行い、また、同期したＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相をロックして、同期状態を保つことができる。   Further, in the serial transmission device 1, the transmission of the synchronization pattern SYNC from the transmission side circuit 2 to the reception side circuit 3 is continued during a period in which the data signal or the command signal is not transmitted. As a result, the PLL 12 in the reception side circuit 3 continuously synchronizes the output signal PLL_OUT of the PLL 12 and the reception data signal RDATA based on the synchronization pattern SYNC, and locks the phase of the output signal PLL_OUT of the synchronized PLL 12 Can keep synchronized.

また、シリアル伝送装置１では、コマンド信号またはデータ信号を伝送している期間中、伝送しているコマンド信号またはデータ信号を用いて、受信データ信号ＲＤＡＴＡとＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期状態を検出する。   Further, the serial transmission device 1 detects the synchronization state between the received data signal RDATA and the output signal PLL_OUT of the PLL 12 by using the transmitted command signal or data signal during the transmission period of the command signal or data signal. To do.

より詳細には、ＰＬＬ１２に備えられたリファレンス・基準信号発生器２１ａ（リファレンス発生器２１）が受信データ信号ＲＤＡＴＡのスタートビットの立ち上がりと同時に立ち上がるリファレンス信号ＲＥＦ＿Ｒを生成する。そして、リファレンス・基準信号発生器２１ａ（基準信号発生器２２）が、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴにおける特定のパルス（２４パルス中の１パルス）の立ち下がりと同時に立ち上がる基準信号ＲＥＦ＿ＰＬＬを生成する。そして、ＰＬＬ１２に備えられる位相比較器２３内のＰＬＬロック信号生成部４１が、受信データ信号ＲＤＡＴＡ（データ信号またはコマンド信号）とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴとの同期を検出し、同期している場合には、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｌ」に保ち、同期が外れた場合には、送信側回路２に備えられるタイミング制御回路８に送信しているＰＬＬロック信号ｎＬＯＣＫを「Ｈ」に切り替える（同期が外れたことを示す信号を生成して送信側回路２に送信する）。そして、同期状態が確保されている場合には、引き続きコマンド信号またはデータ信号の伝送を継続する。   More specifically, the reference / reference signal generator 21a (reference generator 21) provided in the PLL 12 generates a reference signal REF_R that rises simultaneously with the rising edge of the start bit of the received data signal RDATA. Then, the reference / reference signal generator 21a (reference signal generator 22) generates a reference signal REF_PLL that rises simultaneously with the fall of a specific pulse (1 pulse in 24 pulses) in the output signal PLL_OUT of the PLL 12. When the PLL lock signal generation unit 41 in the phase comparator 23 provided in the PLL 12 detects the synchronization between the received data signal RDATA (data signal or command signal) and the output signal PLL_OUT of the PLL 12 and is synchronized. Keeps the PLL lock signal nLOCK transmitted to the timing control circuit 8 provided in the transmission side circuit 2 at “L”, and transmits to the timing control circuit 8 provided in the transmission side circuit 2 when synchronization is lost. The PLL lock signal nLOCK being switched is switched to “H” (a signal indicating that synchronization has been lost is generated and transmitted to the transmission side circuit 2). If the synchronization state is ensured, the command signal or data signal is continuously transmitted.

これにより、データ信号またはコマンド信号の受信中に、ＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴと受信データ信号ＲＤＡＴＡ（データ信号またはコマンド信号）との同期が外れた場合、送信側回路２にそのことを通知することができる。このため、送信側回路２は、データ信号およびコマンド信号の送信を停止させ、同期パターンＳＹＮＣの送信を開始する。したがって、より信頼性の高い信号伝送を行うことができる。   As a result, if the output signal PLL_OUT of the PLL 12 and the received data signal RDATA (data signal or command signal) are out of synchronization during reception of the data signal or command signal, this is notified to the transmission side circuit 2. it can. For this reason, the transmission side circuit 2 stops transmission of the data signal and the command signal, and starts transmission of the synchronization pattern SYNC. Therefore, more reliable signal transmission can be performed.

また、シリアル伝送装置１では、位相比較器２３における位相比較部４０が、上記のように生成されたリファレンス信号ＲＥＦ＿Ｒの立ち上がりと基準信号ＲＥＦ＿ＰＬＬの立ち上がりとを比較した結果に基づいて、受信データ信号ＲＤＡＴＡの位相とＰＬＬ１２の出力信号ＰＬＬ＿ＯＵＴの位相とのずれを小さくするようにＶＣＯ２５の発振周波数と位相とを制御する。   Further, in the serial transmission device 1, the phase comparison unit 40 in the phase comparator 23 compares the rising edge of the reference signal REF_R generated as described above with the rising edge of the reference signal REF_PLL, based on the result of comparison with the received data signal RDATA. The oscillation frequency and phase of the VCO 25 are controlled so as to reduce the difference between the phase of the VCO 25 and the phase of the output signal PLL_OUT of the PLL 12.

これにより、シリアル伝送装置１では、データ信号またはコマンド信号と同時にクロック信号を伝送することなく、送信側回路２と受信側回路３とを適切に同期させた状態で、データ信号またはコマンド信号のシリアル伝送を行うことができる。したがって、クロック信号を伝送するための専用の信号線（差動対）を備える必要がないので、装置構成の簡略化、小型化を図ることができる。   As a result, the serial transmission device 1 does not transmit the clock signal simultaneously with the data signal or the command signal, and transmits the serial data signal or command signal in a state where the transmission side circuit 2 and the reception side circuit 3 are appropriately synchronized. Transmission can be performed. Accordingly, since it is not necessary to provide a dedicated signal line (differential pair) for transmitting the clock signal, the apparatus configuration can be simplified and downsized.

また、シリアル伝送装置１では、送信側回路２から受信側回路３への伝送にＬＶＤＳ方式を用いている。ＬＶＤＳ方式による信号伝送は、信号を送信している期間中と、送信していない期間中とで、消費電力がほとんど変わらないという特性がある。このため、シリアル伝送装置１では、データ信号またはコマンド信号を伝送していない期間中に、同期パターンを継続的に伝送しているが、同期パターンを伝送しない場合と消費電力はほとんど変わらない。   The serial transmission device 1 uses the LVDS method for transmission from the transmission side circuit 2 to the reception side circuit 3. Signal transmission by the LVDS method has a characteristic that power consumption hardly changes between a period during which a signal is transmitted and a period during which no signal is transmitted. For this reason, the serial transmission device 1 continuously transmits the synchronization pattern during a period when the data signal or the command signal is not transmitted, but the power consumption is almost the same as when the synchronization pattern is not transmitted.

なお、本実施形態では、２０ビットの入力データ信号を伝送するために、スタートビット、同期パターン区別ビット、パリティビット、ストップビットを付加した２４ビットの送信データ信号ＴＤＡＴＡを生成して伝送する構成について説明したが、送信データ信号ＴＤＡＴＡ（受信データ信号ＲＤＡＴＡ）のデータサイズはこれに限るものではなく、入力データのデータサイズに応じて適宜決定すればよい。   In this embodiment, in order to transmit a 20-bit input data signal, a 24-bit transmission data signal TDATA to which a start bit, a synchronization pattern distinction bit, a parity bit, and a stop bit are added is generated and transmitted. As described above, the data size of the transmission data signal TDATA (reception data signal RDATA) is not limited to this, and may be appropriately determined according to the data size of the input data.

また、本実施形態では、同期パターンとして、前半の１２ビットが「１」、後半の１２ビットが「０」という構成の信号を用いたが、同期パターンの構成はこれに限るものではない。データ信号およびコマンド信号と同じデータ長を有し、スタートビットとストップビットとが異なる値からなるものであればよい。なお、同期パターンは、データ信号およびコマンド信号と区別できることが好ましい。また、同期パターンは、１シンボル（本実施形態では２４ビット）中で、「１」と「０」との変化が１度だけある信号であることが好ましい。   In this embodiment, a signal having a configuration in which the first 12 bits are “1” and the second 12 bits is “0” is used as the synchronization pattern. However, the configuration of the synchronization pattern is not limited to this. The data signal and the command signal have the same data length as long as the start bit and the stop bit have different values. Note that the synchronization pattern is preferably distinguishable from the data signal and the command signal. Further, the synchronization pattern is preferably a signal in which there is only one change between “1” and “0” in one symbol (24 bits in the present embodiment).

また、本実施形態では、送信側回路２に備えられる送信器１０Ｔと受信側回路３に備えられる受信器１０Ｒとの間で、ＬＶＤＳ方式の伝送を行う場合について説明したが、これに限るものではない。例えば、ＬＶＤＳ方式以外の差動伝送方式で信号をシリアル伝送するものであってもよく、あるいは、差動伝送方式以外の伝送方法をもちいてもよい。   In the present embodiment, the case where LVDS transmission is performed between the transmitter 10T included in the transmitter circuit 2 and the receiver 10R included in the receiver circuit 3 has been described. However, the present invention is not limited to this. Absent. For example, the signal may be serially transmitted by a differential transmission method other than the LVDS method, or a transmission method other than the differential transmission method may be used.

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope shown in the claims. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.

本発明は、通信装置間あるいは集積回路等の電子部品間において、シリアル伝送方式でデータを伝送する装置全般に適用できる。   The present invention can be applied to all devices that transmit data by serial transmission between communication devices or between electronic components such as integrated circuits.

本発明の一実施形態にかかるシリアル伝送装置の構成を示すブロック図である。It is a block diagram which shows the structure of the serial transmission apparatus concerning one Embodiment of this invention. 本発明の一実施形態にかかるシリアル伝送装置における入力データ信号、送信クロック信号、差動信号の関係を示すタイミングチャートである。4 is a timing chart showing a relationship among an input data signal, a transmission clock signal, and a differential signal in the serial transmission device according to the embodiment of the present invention. 本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられるＰＬＬ回路における同期処理の方法を説明するための説明図である。It is explanatory drawing for demonstrating the method of the synchronous process in the PLL circuit with which the receiving side circuit of the serial transmission apparatus concerning one Embodiment of this invention is equipped. 本発明の一実施形態にかかるシリアル伝送装置における同期シーケンスを示すタイミングチャートである。It is a timing chart which shows the synchronous sequence in the serial transmission apparatus concerning one Embodiment of this invention. 本発明の一実施形態にかかるシリアル伝送装置の受信側回路の構成を示すブロック図である。It is a block diagram which shows the structure of the receiving side circuit of the serial transmission apparatus concerning one Embodiment of this invention. 本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられるリファレンス発生器および基準信号発生器の構成を示す回路図である。It is a circuit diagram which shows the structure of the reference generator with which the receiving side circuit of the serial transmission apparatus concerning one Embodiment of this invention is equipped, and a reference signal generator. 本発明の一実施形態にかかるシリアル伝送装置の受信側回路に備えられる位相比較器の構成を示す回路図である。It is a circuit diagram which shows the structure of the phase comparator with which the receiving side circuit of the serial transmission apparatus concerning one Embodiment of this invention is equipped. 本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進んでいる場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れている場合を示している。It is a timing chart which shows operation | movement of the PLL circuit in the serial transmission apparatus concerning one Embodiment of this invention, (a) shows the case where the phase of the output signal of PLL has advanced with respect to the phase of a received data signal. (B) shows a case where the phase of the output signal of the PLL is delayed with respect to the phase of the received data signal. 本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進んでいる状態から同期する状態に移行する場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れている状態から同期する状態に移行する場合を示している。It is a timing chart which shows operation | movement of the PLL circuit in the serial transmission apparatus concerning one Embodiment of this invention, (a) is synchronized from the state from which the phase of the output signal of PLL is advanced with respect to the phase of a received data signal FIG. 5B shows a case where the phase of the output signal of the PLL shifts from a state delayed from the phase of the received data signal to a state where it is synchronized. 本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対してわずかに進んでいるものの同期している状態を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対してわずかに遅れているものの同期している状態を示している。It is a timing chart which shows the operation | movement of the PLL circuit in the serial transmission apparatus concerning one Embodiment of this invention, (a) is synchronizing although the phase of the output signal of PLL is slightly advanced with respect to the phase of a received data signal (B) shows a synchronized state although the phase of the output signal of the PLL is slightly delayed from the phase of the received data signal. 本発明の一実施形態にかかるシリアル伝送装置におけるＰＬＬ回路の動作を示すタイミングチャートであり、（ａ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して進むことによって同期している状態が外れる場合を示しており、（ｂ）は、ＰＬＬの出力信号の位相が受信データ信号の位相に対して遅れることによって同期している状態から外れる場合を示している。It is a timing chart which shows the operation | movement of the PLL circuit in the serial transmission apparatus concerning one Embodiment of this invention, (a) is synchronizing because the phase of the output signal of PLL advances with respect to the phase of a received data signal. The case where the state goes out is shown, and (b) shows the case where the phase of the output signal of the PLL is out of the synchronized state by being delayed with respect to the phase of the received data signal. 従来のシリアル伝送装置の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional serial transmission apparatus.

符号の説明Explanation of symbols

１ シリアル伝送装置
２ 送信側回路（シリアル信号送信装置）
３ 受信側回路（シリアル信号受信装置）
４ 分周器
５ ラッチ回路
６ パラレルシリアル変換回路
７ シリアルデータ挿入回路
８ タイミング制御回路
９ 同期パターン生成回路（同期パターン生成手段）
１０Ｔ 送信器
１０Ｒ 受信器
１１ シリアルパラレル変換回路（信号判別手段）
１２ ＰＬＬ（位相固定手段）
１３ タイミング制御回路
１４Ｐ，１４Ｎ 信号線
２１ リファレンス発生器
２１ａ リファレンス・基準信号発生器
２２ 基準信号発生器
２３ 位相比較器（同期検出手段、位相比較手段、固定通知手段）
２４ ＬＰＦ
２５ ＶＣＯ
４０ 位相比較部（同期検出手段、位相比較手段）
４１ ＰＬＬロック信号生成部（同期検出手段、固定通知手段） 1 Serial transmission device 2 Transmission side circuit (serial signal transmission device)
3 Receiver circuit (serial signal receiver)
4 Frequency Divider 5 Latch Circuit 6 Parallel Serial Conversion Circuit 7 Serial Data Insertion Circuit 8 Timing Control Circuit 9 Synchronization Pattern Generation Circuit (Synchronization Pattern Generation Means)
10T transmitter 10R receiver 11 serial parallel conversion circuit (signal discrimination means)
12 PLL (phase locking means)
13 Timing control circuit 14P, 14N Signal line 21 Reference generator 21a Reference / reference signal generator 22 Reference signal generator 23 Phase comparator (synchronization detection means, phase comparison means, fixed notification means)
24 LPF
25 VCO
40 Phase comparison unit (synchronization detection means, phase comparison means)
41 PLL lock signal generator (synchronization detection means, fixed notification means)

Claims (14)

入力されたデータ信号をクロック信号に基づいてシリアル信号に変換して送信するシリアル信号送信装置であって、
上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成する同期パターン生成手段を備え、
上記シリアル信号と上記同期パターンとを、共通の信号線を用いて送信することを特徴とするシリアル信号送信装置。 A serial signal transmission device that converts an input data signal into a serial signal based on a clock signal and transmits the serial signal,
A synchronization pattern generating means for generating a synchronization pattern having the same data length as the serial signal to be transmitted and having different values of the start bit and the stop bit;
A serial signal transmitting apparatus, wherein the serial signal and the synchronization pattern are transmitted using a common signal line. 上記シリアル信号を送信していない期間、上記同期パターンの送信を継続することを特徴とする請求項１に記載のシリアル信号送信装置。   The serial signal transmission device according to claim 1, wherein transmission of the synchronization pattern is continued during a period in which the serial signal is not transmitted. 上記シリアル信号および上記同期パターンを、差動伝送方式の信号で送信することを特徴とする請求項１または２に記載のシリアル信号送信装置。   3. The serial signal transmission device according to claim 1, wherein the serial signal and the synchronization pattern are transmitted as a differential transmission system signal. 上記差動伝送方式として、ＬＶＤＳ方式を用いることを特徴とする請求項３に記載のシリアル信号送信装置。   The serial signal transmission apparatus according to claim 3, wherein an LVDS system is used as the differential transmission system. 上記同期パターンを送信した後、送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、
上記シリアル信号の伝送を開始することを特徴とする請求項１〜４のいずれか１項に記載のシリアル信号送信装置。 After transmitting the synchronization pattern, when receiving a fixed notification signal indicating that the synchronization of the destination device is established from the destination device,
The serial signal transmission apparatus according to claim 1, wherein transmission of the serial signal is started. 上記シリアル信号の伝送を開始した後、送信先の装置から当該送信先の装置の同期が外れたことを示す固定解除信号を受信した場合に、上記シリアルデータの送信を待機して上記同期パターンを送信し、
上記送信先の装置から当該送信先の装置の同期が確立したことを示す固定通知信号を受信した場合に、上記シリアルデータの送信を再開することを特徴とする、請求項１〜５のいずれか１項に記載のシリアル信号送信装置。 After the start of transmission of the serial signal, when receiving a lock release signal indicating that the transmission destination device is out of synchronization from the transmission destination device, it waits for transmission of the serial data and sets the synchronization pattern. Send
The transmission of the serial data is resumed when a fixed notification signal indicating that synchronization of the transmission destination device is established is received from the transmission destination device. Item 2. The serial signal transmission device according to item 1. 受信したシリアル信号をパラレル信号に変換するシリアル信号受信装置であって、
出力する信号の位相を制御して固定する位相固定手段を備え、
上記位相固定手段は、当該位相固定手段の出力する信号の位相を、上記シリアル信号と共通の信号線を介して受信する、上記シリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させることを特徴とするシリアル信号受信装置。 A serial signal receiving device that converts a received serial signal into a parallel signal,
Phase fixing means for controlling and fixing the phase of the output signal;
The phase fixing means receives the phase of the signal output from the phase fixing means via a signal line common to the serial signal, has the same data length as the serial signal, and has a start bit and a stop bit. A serial signal receiving apparatus, wherein the serial signal is synchronized with the phase of the serial signal by controlling based on synchronization patterns having different values. 上記位相固定手段は、
当該位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出する同期検出手段と、
上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期している場合に、そのこと示す固定通知信号を生成して上記シリアル信号の送信元の装置に送信する固定通知手段とを備えていることを特徴とする請求項７に記載のシリアル信号受信装置。 The phase locking means is
Synchronization detecting means for detecting whether or not the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal;
When the phase of the signal output from the phase fixing means is synchronized with the phase of the serial signal, a fixed notification means for generating a fixed notification signal indicating that and transmitting the fixed notification signal to the transmission source device of the serial signal; The serial signal receiving device according to claim 7, further comprising: 上記同期検出手段は、上記同期パターンを受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記同期パターンにおけるスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出することを特徴とする請求項８に記載のシリアル信号受信装置。   The synchronization detecting unit compares the edge of a specific pulse in the signal output from the phase fixing unit with the edge of the start bit in the synchronization pattern during a period of receiving the synchronization pattern, thereby obtaining the phase. 9. The serial signal receiving apparatus according to claim 8, wherein it detects whether or not the phase of the signal output from the fixing means is synchronized with the phase of the serial signal. 上記同期検出手段は、上記シリアル信号を受信している期間中、上記位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較することにより、上記位相固定手段の出力する信号の位相が上記シリアル信号の位相と同期しているか否かを検出し、
上記固定通知手段は、上記位相固定手段の出力する信号の位相と上記シリアル信号の位相との同期が外れた場合に、そのことを示す固定解除信号を生成して上記シリアル信号の送信元の装置に送信することを特徴とする請求項８または９に記載のシリアル信号受信装置。 The synchronization detection means compares the edge of a specific pulse in the signal output from the phase fixing means with the edge of the start bit of the serial signal during the period of receiving the serial signal, Detecting whether the phase of the signal output from the fixing means is synchronized with the phase of the serial signal,
When the phase of the signal output from the phase fixing unit and the phase of the serial signal are out of synchronization, the fixed notification unit generates a fixed release signal indicating the phase and transmits the serial signal from the device The serial signal receiving device according to claim 8 or 9, wherein 上記位相固定手段は、当該位相固定手段の出力する信号における特定のパルスのエッジと、上記シリアル信号のスタートビットのエッジとを比較して両信号の位相のずれを検出する位相比較手段を備え、当該位相固定手段の出力する信号の位相を、上記位相比較手段によって検出した両信号の位相のずれが小さくなるように制御することを特徴とする請求項７〜１０のいずれか１項に記載のシリアル信号受信装置。   The phase locking means includes phase comparison means for comparing the edge of a specific pulse in the signal output from the phase locking means and the edge of the start bit of the serial signal to detect a phase shift between both signals, The phase of the signal output from the phase fixing means is controlled so that the phase shift between the two signals detected by the phase comparing means is small. Serial signal receiver. 受信した信号が、上記同期パターンであるか、上記シリアル信号であるかを、判別する信号判別手段を備え、
上記受信した信号がシリアル信号である場合のみ、上記パラレル信号を外部に出力することを特徴とする請求項７〜１１のいずれか１項に記載のシリアル信号受信装置。 Comprising signal determining means for determining whether the received signal is the synchronization pattern or the serial signal;
The serial signal receiving apparatus according to claim 7, wherein the parallel signal is output to the outside only when the received signal is a serial signal. 請求項１〜６のいずれか１項に記載のシリアル信号送信装置と、請求項７〜１２のいずれか１項に記載のシリアル信号受信装置とを備えてなるシリアル伝送装置。   A serial transmission device comprising the serial signal transmission device according to any one of claims 1 to 6 and the serial signal reception device according to any one of claims 7 to 12. 入力されたデータ信号をクロック信号に基づいてシリアル信号に変換してシリアル信号送信装置から送信するとともに、出力する信号の位相を制御して固定する位相固定手段を備えたシリアル信号受信装置で上記送信されたシリアル信号を受信してパラレル信号に変換するシリアル伝送方法であって、
上記送信されるシリアル信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを生成するステップと、
上記同期パターンを、上記シリアル信号を伝送する信号線と共通の信号線を用いて送信するステップと、
上記位相固定手段の出力する信号の位相を、上記同期パターンに基づいて制御することにより、上記シリアル信号の位相と同期させるステップと、を含むことを特徴とするシリアル信号伝送方法。 The input data signal is converted into a serial signal based on the clock signal and transmitted from the serial signal transmission device, and the transmission is performed by the serial signal reception device having phase fixing means for controlling and fixing the phase of the output signal. A serial transmission method for receiving a received serial signal and converting it into a parallel signal,
Generating a synchronization pattern having the same data length as the serial signal to be transmitted and having different values of the start bit and the stop bit;
Transmitting the synchronization pattern using a signal line common to the signal line for transmitting the serial signal;
A step of synchronizing the phase of the signal output from the phase fixing means with the phase of the serial signal by controlling the phase of the signal based on the synchronization pattern.
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