JP2006066670A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2006066670A
JP2006066670A JP2004247887A JP2004247887A JP2006066670A JP 2006066670 A JP2006066670 A JP 2006066670A JP 2004247887 A JP2004247887 A JP 2004247887A JP 2004247887 A JP2004247887 A JP 2004247887A JP 2006066670 A JP2006066670 A JP 2006066670A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
semiconductor device
mounting region
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004247887A
Other languages
Japanese (ja)
Other versions
JP4186894B2 (en
Inventor
Shinji Imada
真嗣 今田
Hirokazu Imai
今井　　博和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004247887A priority Critical patent/JP4186894B2/en
Publication of JP2006066670A publication Critical patent/JP2006066670A/en
Application granted granted Critical
Publication of JP4186894B2 publication Critical patent/JP4186894B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which is constructed in such a way that a second semiconductor chip is mounted on one surface of a first semiconductor chip via a die mount material and both semiconductor chips are sealed with a mold resin, and is devised to inhibit the bleed-out of the die mount material from spreading. <P>SOLUTION: The semiconductor device 100 is constructed in such a way that the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both semiconductor chips 10, 20 are sealed with the mold resin 60. A groove 12 is formed on the outer periphery of the mounting area of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 so as to surround the mounting area. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、第１の半導体チップの一面上にダイマウント材を介して第２の半導体チップを積層したものをモールド樹脂により封止してなる半導体装置に関する。   The present invention relates to a semiconductor device in which a second semiconductor chip laminated on one surface of a first semiconductor chip via a die mount material is sealed with a mold resin.

図９は、従来のこの種の半導体装置の一般的な概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は概略平面図である。   9A and 9B are diagrams showing a general schematic configuration of this type of conventional semiconductor device, where FIG. 9A is a schematic cross-sectional view and FIG. 9B is a schematic plan view.

リードフレームのアイランド４０の上にダイマウント材３０を介して第１の半導体チップ１０が搭載されている。第１の半導体チップ１０の一面上には、ダイマウント材３０を介して第２の半導体チップ２０が搭載されている。   The first semiconductor chip 10 is mounted on the island 40 of the lead frame via the die mount material 30. A second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via a die mount material 30.

第１の半導体チップ１０の一面とリードフレームのリード４１との間、第２の半導体チップ２０の一面とリードフレームのリード４１との間は、それぞれボンディングワイヤ５０により結線され電気的に接続されている。   The one surface of the first semiconductor chip 10 and the lead 41 of the lead frame, and the one surface of the second semiconductor chip 20 and the lead 41 of the lead frame are connected and electrically connected by bonding wires 50, respectively. Yes.

そして、アイランド４０上にて積層された第１および第２の半導体チップ１０、２０、ボンディングワイヤ５０、リード４１は、モールド樹脂６０にて包み込まれるように封止されている。   The first and second semiconductor chips 10 and 20, the bonding wires 50, and the leads 41 stacked on the island 40 are sealed so as to be wrapped with the mold resin 60.

このような半導体装置は、アイランド４０の上に、それぞれダイマウント材３０を介して第１の半導体チップ１０、第２の半導体チップ２０を搭載し、ワイヤボンディングを行った後、樹脂モールドを行うことにより製造される。   In such a semiconductor device, the first semiconductor chip 10 and the second semiconductor chip 20 are mounted on the island 40 via the die mount material 30, respectively, and after wire bonding, resin molding is performed. Manufactured by.

ところで、一般に半導体ＩＣのパッケージに使用されるダイマウント材は、材料塗布の段階では溶剤を含んでおり、未硬化状態である。そのため、ダイマウント後の硬化プロセスで、溶剤の油分が周囲に染み出す、いわゆるブリードアウトが生じる恐れがある。   By the way, the die mount material generally used for the package of a semiconductor IC contains a solvent at the stage of material application and is in an uncured state. Therefore, in the curing process after die mounting, there is a possibility that so-called bleed out occurs in which the oil content of the solvent oozes out to the surroundings.

上記図９に示したような従来の半導体装置の場合、第１の半導体チップ１０の一面上にダイマウント材３０を介して第２の半導体チップ２０を搭載するときに、ダイマウント材３０中の溶剤の油分Ｙが周囲に染み出し、図９に示されるように、第１の半導体チップ１０の一面に広がる恐れがある。   In the case of the conventional semiconductor device as shown in FIG. 9 above, when the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, The solvent oil Y may ooze out to the surroundings and spread on one surface of the first semiconductor chip 10 as shown in FIG.

すると、この第１の半導体チップ１０の一面におけるブリードアウトによる汚染によって、モールド樹脂６０と第１の半導体チップ１０との密着力が低下し、その界面が剥離しやすくなる。   Then, due to contamination due to bleed-out on the one surface of the first semiconductor chip 10, the adhesive force between the mold resin 60 and the first semiconductor chip 10 is reduced, and the interface is easily peeled off.

第１の半導体チップ１０とモールド樹脂６０とが剥離し、この剥離がワイヤボンド部分に至る場合には、はんだリフロー時のストレスや冷熱ストレスなどによって、モールド樹脂６０と第１の半導体チップ１０とがその界面で相対的に大きく動くので、ボンディングワイヤ５０が断線し、致命的な品質不良になるという問題がある。   When the first semiconductor chip 10 and the mold resin 60 are separated, and this separation reaches the wire bond portion, the mold resin 60 and the first semiconductor chip 10 are separated due to stress at the time of solder reflow or thermal stress. Since it moves relatively greatly at the interface, there is a problem that the bonding wire 50 is broken, resulting in a fatal quality defect.

本発明は、上記問題に鑑みてなされたものであり、第１の半導体チップの一面上にダイマウント材を介して第２の半導体チップが搭載され、これら両半導体チップがモールド樹脂により封止されてなる半導体装置において、ダイマウント材のブリードアウトの広がりを極力抑制することを目的とする。   The present invention has been made in view of the above problems, and a second semiconductor chip is mounted on one surface of a first semiconductor chip via a die mount material, and both the semiconductor chips are sealed with a mold resin. An object of the present invention is to suppress the spread of the bleedout of the die mount material as much as possible.

上記目的を達成するため、請求項１に記載の発明では、第１の半導体チップ（１０）の一面上に、ダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、第１の半導体チップ（１０）の一面における第２の半導体チップ（２０）の搭載領域の外周には、当該搭載領域を取り囲むように溝（１２）が形成されていることを特徴としている。   In order to achieve the above object, in the first aspect of the present invention, the second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via the die mount material (30). In a semiconductor device in which both of these semiconductor chips (10, 20) are sealed with a mold resin (60), on the outer periphery of the mounting area of the second semiconductor chip (20) on one surface of the first semiconductor chip (10). Is characterized in that a groove (12) is formed so as to surround the mounting area.

それによれば、第１の半導体チップ（１０）の一面における第２の半導体チップ（２０）の搭載領域の外周に、溝（１２）を設けているから、第１の半導体チップ（１０）の一面上にダイマウント材（３０）を介して第２の半導体チップ（２０）を搭載するときに、ダイマウント材（３０）中の溶剤の油分（Ｙ）が周囲に染み出しても、この溝（１２）にてせき止められる。   According to this, since the groove (12) is provided in the outer periphery of the mounting area of the second semiconductor chip (20) on one surface of the first semiconductor chip (10), one surface of the first semiconductor chip (10). Even when the oil component (Y) of the solvent in the die mount material (30) oozes out to the periphery when the second semiconductor chip (20) is mounted on the die mount material (30), the groove ( 12).

よって、本発明によれば、第１の半導体チップ（１０）の一面上にダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、ダイマウント材（３０）のブリードアウトの広がりを極力抑制することができる。   Therefore, according to the present invention, the second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via the die mount material (30), and both the semiconductor chips (10, 20) are mounted. In the semiconductor device formed by sealing with the mold resin (60), the spread of the bleedout of the die mount material (30) can be suppressed as much as possible.

また、請求項２に記載の発明では、請求項１に記載の半導体装置において、モールド樹脂（６０）の内部にて、第１の半導体チップ（１０）の周囲にはリード（４１）が配置されており、第１の半導体チップ（１０）の一面とリード（４１）とは、ボンディングワイヤ（５０）を介して結線されており、溝（１２）は、第１の半導体チップ（１０）の一面において第２の半導体チップ（２０）の搭載領域とボンディングワイヤ（５０）との接続部との間に位置することを特徴としている。   Further, in the invention according to claim 2, in the semiconductor device according to claim 1, the lead (41) is arranged around the first semiconductor chip (10) inside the mold resin (60). The one surface of the first semiconductor chip (10) and the lead (41) are connected via the bonding wire (50), and the groove (12) is one surface of the first semiconductor chip (10). 1 is characterized in that it is located between the mounting region of the second semiconductor chip (20) and the connecting portion of the bonding wire (50).

それによれば、溝（１２）は、第１の半導体チップ（１０）の一面において第２の半導体チップ（２０）の搭載領域とボンディングワイヤ（５０）との接続部との間に介在するため、ダイマウント材（３０）のブリードアウトがボンディングワイヤ（５０）の接続部まで広がるのを防止できる。   According to this, since the groove (12) is interposed between the mounting region of the second semiconductor chip (20) and the connection portion of the bonding wire (50) on one surface of the first semiconductor chip (10), It is possible to prevent the bleedout of the die mount material (30) from spreading to the connection portion of the bonding wire (50).

そのため、第１の半導体チップ（１０）とモールド樹脂（６０）とのブリードアウトに起因する剥離がワイヤボンド部分に至ることを防止することができ、その結果、ボンディングワイヤ（５０）の断線という致命的な品質不良を防止することができる。   Therefore, it is possible to prevent the peeling due to the bleed-out between the first semiconductor chip (10) and the mold resin (60) from reaching the wire bond portion, and as a result, it is fatal that the bonding wire (50) is broken. Quality defects can be prevented.

また、請求項３に記載の発明のように、請求項１または請求項２に記載の半導体装置においては、第１の半導体チップ（１０）の一面側には、２層以上の積層された保護膜（１１）が設けられており、溝（１２）は、保護膜（１１）のうち少なくとも一番下地側の層（１１ａ）を残して表層側の層（１１ｂ）を除去したものとして構成されているものにできる。   Further, as in the invention described in claim 3, in the semiconductor device described in claim 1 or 2, protection of two or more layers stacked on one surface side of the first semiconductor chip (10). The film (11) is provided, and the groove (12) is configured such that at least the first base layer (11a) of the protective film (11) is removed and the surface layer (11b) is removed. Can be what you have.

また、請求項４に記載の発明では、第１の半導体チップ（１０）の一面上に、ダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、第１の半導体チップ（１０）の一面における第２の半導体チップ（２０）の搭載領域は、当該一面における当該搭載領域以外の部位よりも鏡面に近い面となっていることを特徴としている。   According to a fourth aspect of the present invention, the second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via the die mount material (30). 10, 20) in the semiconductor device in which the mold resin (60) is sealed, the mounting region of the second semiconductor chip (20) on one surface of the first semiconductor chip (10) is the mounting region on the one surface. It is characterized by being a surface that is closer to a mirror surface than other parts.

第１の半導体チップ（１０）の一面が鏡面に近くなるほど、ダイマウント材（３０）中の溶剤の油分の濡れ性が悪くなり、当該油分の濡れ広がりが抑制される。   The closer one surface of the first semiconductor chip (10) is to the mirror surface, the worse the wettability of the solvent oil in the die mount material (30), and the less wetting and spreading of the oil.

本発明によれば、第１の半導体チップ（１０）の一面における第２の半導体チップ（２０）の搭載領域を、当該一面における当該搭載領域以外の部位よりも鏡面に近い面としているため、ダイマウント材（３０）中の溶剤の油分（Ｙ）が周囲に染み出しても、この油分（Ｙ）の濡れ広がりが抑制される。   According to the present invention, the mounting region of the second semiconductor chip (20) on one surface of the first semiconductor chip (10) is a surface closer to the mirror surface than the portion other than the mounting region on the one surface. Even if the oil component (Y) of the solvent in the mount material (30) oozes out to the surroundings, wetting and spreading of the oil component (Y) is suppressed.

よって、本発明によれば、第１の半導体チップ（１０）の一面上にダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、ダイマウント材（３０）のブリードアウトの広がりを極力抑制することができる。   Therefore, according to the present invention, the second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via the die mount material (30), and both the semiconductor chips (10, 20) are mounted. In the semiconductor device formed by sealing with the mold resin (60), the spread of the bleedout of the die mount material (30) can be suppressed as much as possible.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は概略平面図である。 (First embodiment)
1A and 1B are diagrams showing a schematic configuration of a semiconductor device 100 according to the first embodiment of the present invention, in which FIG. 1A is a schematic cross-sectional view, and FIG. 1B is a schematic plan view.

また、図２（ａ）は、本半導体装置１００における第１の半導体チップ１０の部分拡大断面図、図２（ｂ）は、本半導体装置１００における第１および第２の半導体チップ１０、２０の部分拡大断面図である。   2A is a partially enlarged cross-sectional view of the first semiconductor chip 10 in the semiconductor device 100, and FIG. 2B is a diagram of the first and second semiconductor chips 10 and 20 in the semiconductor device 100. It is a partial expanded sectional view.

リードフレームのアイランド４０の上にダイマウント材３０を介して第１の半導体チップ１０が搭載されている。第１の半導体チップ１０の一面上には、ダイマウント材３０を介して第２の半導体チップ２０が搭載されている。   The first semiconductor chip 10 is mounted on the island 40 of the lead frame via the die mount material 30. A second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via a die mount material 30.

第１の半導体チップ１０の一面とリードフレームのリード４１との間、第２の半導体チップ２０の一面とリードフレームのリード４１との間は、それぞれボンディングワイヤ５０により結線され電気的に接続されている。   The one surface of the first semiconductor chip 10 and the lead 41 of the lead frame, and the one surface of the second semiconductor chip 20 and the lead 41 of the lead frame are connected and electrically connected by bonding wires 50, respectively. Yes.

そして、アイランド４０上にて積層された第１および第２の半導体チップ１０、２０、ボンディングワイヤ５０、リード４１は、モールド樹脂６０にて包み込まれるように封止されている。   The first and second semiconductor chips 10 and 20, the bonding wires 50, and the leads 41 stacked on the island 40 are sealed so as to be wrapped with the mold resin 60.

ここで、第１の半導体チップ１０および第２の半導体チップ２０は、シリコン半導体などの半導体基板にトランジスタなどの素子を半導体プロセス技術を用いて形成したＩＣチップである。   Here, the first semiconductor chip 10 and the second semiconductor chip 20 are IC chips in which elements such as transistors are formed on a semiconductor substrate such as a silicon semiconductor using a semiconductor process technology.

図１および図２に示されるように、第１の半導体チップ１０および第２の半導体チップ２０は、その一面側に保護膜１１、２１を有しており、この保護膜１１、２１によりチップ上の各素子や配線などが保護されている。   As shown in FIGS. 1 and 2, the first semiconductor chip 10 and the second semiconductor chip 20 have protective films 11 and 21 on one surface side, and the protective films 11 and 21 allow the on-chip. Each element and wiring are protected.

ここでは、図２に示されるように、保護膜１１、２１は、各半導体チップ１０、２０の本体を構成するシリコンチップ１０ａ、２０ａ側からシリコン窒化膜（ＳｉＮ膜）１１ａ、２１ａ、ポリイミド膜１１ｂ、２１ｂの２層が積層された構成となっている。   Here, as shown in FIG. 2, the protective films 11 and 21 are formed of silicon nitride films (SiN films) 11a and 21a and a polyimide film 11b from the silicon chips 10a and 20a constituting the main body of each semiconductor chip 10 and 20, respectively. , 21b are laminated.

シリコン窒化膜１１ａ、２１ａはＣＶＤやスパッタなどにより形成され、ポリイミド膜１１ｂ、２１ｂはスピンコート法などにより形成される。もちろん、保護膜１１、２１としてはこれらの材質以外の膜、たとえばシリコン酸化膜などを用いてもよい。   The silicon nitride films 11a and 21a are formed by CVD or sputtering, and the polyimide films 11b and 21b are formed by spin coating or the like. Of course, the protective films 11 and 21 may be made of a film other than these materials, for example, a silicon oxide film.

そして、図１、図２に示されるように、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域の外周には、当該搭載領域を取り囲むように溝１２が形成されている。本例では、図１（ｂ）に示されるように、矩形板状の第２の半導体チップ２０の搭載領域の外周に矩形枠状の溝１２が形成されている。   As shown in FIGS. 1 and 2, a groove 12 is formed on the outer surface of the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 so as to surround the mounting region. . In this example, as shown in FIG. 1B, a rectangular frame-shaped groove 12 is formed on the outer periphery of the mounting region of the rectangular plate-shaped second semiconductor chip 20.

また、図１に示されるように、モールド樹脂６０の内部にて第１の半導体チップ１０の周囲に配置されているリード４１と第１の半導体チップ１０の一面とは、ボンディングワイヤ５０を介して結線されているが、溝１２は、第１の半導体チップ１０の一面において第２の半導体チップ２０の搭載領域とボンディングワイヤ５０との接続部との間に位置している。   Further, as shown in FIG. 1, the lead 41 disposed around the first semiconductor chip 10 inside the mold resin 60 and one surface of the first semiconductor chip 10 are connected via a bonding wire 50. Although connected, the groove 12 is located on one surface of the first semiconductor chip 10 between the mounting region of the second semiconductor chip 20 and the connection portion of the bonding wire 50.

本例では、図２に示したように、第１の半導体チップ１０の一面側には、２層の積層された保護膜１１が設けられており、溝１２は、保護膜１１のうち下地側の層としてのＳｉＮ膜１１ａを残して表層側の層としてのポリイミド膜１１ｂを除去したものとして構成されている。   In this example, as shown in FIG. 2, a two-layered protective film 11 is provided on one surface side of the first semiconductor chip 10, and the groove 12 is a base side of the protective film 11. The polyimide film 11b as a surface layer side layer is removed while leaving the SiN film 11a as a layer.

具体的には、表層側の層であるポリイミド膜１１ｂをフォトリソグラフ法を用いてエッチングすることにより溝１２を形成することができる。また、表層側の層がシリコン酸化膜である場合には、マスクを用いたドライエッチングなどにより溝１２を形成することができる。   Specifically, the groove 12 can be formed by etching the polyimide film 11b, which is a surface layer, using a photolithography method. When the surface layer is a silicon oxide film, the groove 12 can be formed by dry etching using a mask.

なお、第１の半導体チップ１０の一面側に設けられる保護膜１１が２層以上の積層された膜である場合には、溝１２は、保護膜１１のうち少なくとも一番下地側の層を残して表層側の層を除去したものとして構成すればよい。   In the case where the protective film 11 provided on the one surface side of the first semiconductor chip 10 is a laminated film of two or more layers, the groove 12 leaves at least the first base layer of the protective film 11. The surface layer side layer may be removed.

本例では、図２（ａ）に示されるように、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域は、第２の半導体チップ２０のサイズとその外側に設けた幅３０μｍ〜５０μｍ程度のマウント代とを合わせたものである。このマウント代はマウント精度を考慮したものである。   In this example, as shown in FIG. 2A, the mounting area of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 is the size of the second semiconductor chip 20 and the width provided on the outside thereof. This is combined with a mounting allowance of about 30 μm to 50 μm. This mount cost considers the mount accuracy.

そして、この搭載領域を取り囲むように形成された溝１２の幅は、たとえば２０μｍ〜３０μｍ程度である。ちなみに、ポリイミド膜１１ｂの厚さは、たとえば２μｍ〜１０μｍ程度である。   And the width | variety of the groove | channel 12 formed so that this mounting area may be surrounded is about 20 micrometers-30 micrometers, for example. Incidentally, the thickness of the polyimide film 11b is, for example, about 2 μm to 10 μm.

また、アイランド４０、各半導体チップ１０、２０を接着するダイマウント材３０は、通常の半導体ＩＣで採用されるもの、たとえば、エポキシ系樹脂やポリイミド系樹脂などからなる電気絶縁性の接着剤を採用することができる。   The die mount material 30 for bonding the island 40 and the semiconductor chips 10 and 20 employs an electrically insulating adhesive made of an epoxy resin, a polyimide resin, or the like, which is used in a normal semiconductor IC. can do.

また、アイランド４０およびリード４１を構成するリードフレームは、Ｃｕや４２アロイなどの通常のリードフレーム材料を採用することができる。また、ボンディングワイヤ５０は、ＡｕやＡｌなどのワイヤボンディングにより形成されるものである。   In addition, the lead frame constituting the island 40 and the lead 41 can employ a normal lead frame material such as Cu or 42 alloy. The bonding wire 50 is formed by wire bonding such as Au or Al.

ここで、本実施形態においては、図示しないが、各半導体チップ１０、２０におけるボンディングワイヤ５０との接続部では、保護膜１１、２１は除去されてボンディングパッドが露出しており、このボンディングパッドとボンディングワイヤ５０とが電気的に接続されている。   Here, in the present embodiment, although not shown, the protective films 11 and 21 are removed and the bonding pads are exposed at the connection portions of the semiconductor chips 10 and 20 with the bonding wires 50. The bonding wire 50 is electrically connected.

さらに、モールド樹脂６０は、エポキシ系樹脂など、通常の半導体装置における樹脂封止材料を用いることができ、金型を用いたトランスファーモールド法などにより成形できるものである。   Further, as the mold resin 60, a resin sealing material in a normal semiconductor device such as an epoxy resin can be used, and the mold resin 60 can be molded by a transfer mold method using a mold.

このような半導体装置は、アイランド４０の上に、それぞれダイマウント材３０を介して第１の半導体チップ１０、第２の半導体チップ２０を搭載し、ワイヤボンディングを行った後、樹脂モールドを行うことにより製造される。   In such a semiconductor device, the first semiconductor chip 10 and the second semiconductor chip 20 are mounted on the island 40 via the die mount material 30, respectively, and after wire bonding, resin molding is performed. Manufactured by.

ところで、本実施形態によれば、第１の半導体チップ１０の一面上に、ダイマウント材３０を介して第２の半導体チップ２０が搭載され、これら両半導体チップ１０、２０がモールド樹脂６０により封止されてなる半導体装置において、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域の外周には、当該搭載領域を取り囲むように溝１２が形成されていることを特徴とする半導体装置１００が提供される。   By the way, according to the present embodiment, the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both the semiconductor chips 10, 20 are sealed with the mold resin 60. In the stopped semiconductor device, a groove 12 is formed on the outer periphery of the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 so as to surround the mounting region. A semiconductor device 100 is provided.

図３は、本半導体装置１００の作用を示すための断面図であるが、本半導体装置１００によれば、第１の半導体チップ１０の一面上にダイマウント材３０を介して第２の半導体チップ２０を搭載するときに、ダイマウント材３０中の溶剤の油分Ｙが周囲に染み出しても、この油分Ｙは、毛細管現象によって溝１２の方向へ広がり、また溝１２にてせき止められるため、溝１２よりも外側へは広がりにくい。   FIG. 3 is a cross-sectional view illustrating the operation of the semiconductor device 100. According to the semiconductor device 100, the second semiconductor chip is disposed on one surface of the first semiconductor chip 10 with the die mount material 30 interposed therebetween. Even when the oil component Y of the solvent in the die mount material 30 oozes out when the 20 is mounted, the oil component Y spreads in the direction of the groove 12 due to capillary action and is blocked by the groove 12. Difficult to spread outward than 12.

よって、本実施形態によれば、第１の半導体チップ１０の一面上にダイマウント材３０を介して第２の半導体チップ２０が搭載され、これら両半導体チップ１０、２０がモールド樹脂６０により封止されてなる半導体装置１００において、ダイマウント材３０のブリードアウトの広がりを極力抑制することができる。   Therefore, according to the present embodiment, the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both the semiconductor chips 10 and 20 are sealed with the mold resin 60. In the formed semiconductor device 100, the spread of the bleed out of the die mount material 30 can be suppressed as much as possible.

また、上述したように、本実施形態の半導体装置１００においては、モールド樹脂６０の内部にて、第１の半導体チップ１０の周囲にはリード４１が配置されており、第１の半導体チップ１０の一面とリード４１とは、ボンディングワイヤ５０を介して結線されており、溝１２は、第１の半導体チップ１０の一面において第２の半導体チップ２０の搭載領域とボンディングワイヤ５０との接続部との間に位置することも特徴点である。   Further, as described above, in the semiconductor device 100 of the present embodiment, the leads 41 are arranged around the first semiconductor chip 10 inside the mold resin 60, and The one surface and the lead 41 are connected via the bonding wire 50, and the groove 12 is formed between the mounting region of the second semiconductor chip 20 and the connection portion of the bonding wire 50 on one surface of the first semiconductor chip 10. It is also a feature point to be located between them.

それによれば、溝１２は、第１の半導体チップ１０の一面において第２の半導体チップ２０の搭載領域とボンディングワイヤ５０との接続部との間に介在するため、ダイマウント材３０のブリードアウトがボンディングワイヤ５０の接続部にまで広がるのを防止することができる。   According to this, since the groove 12 is interposed between the mounting region of the second semiconductor chip 20 and the connection portion of the bonding wire 50 on one surface of the first semiconductor chip 10, the bleedout of the die mount material 30 is prevented. It is possible to prevent the bonding wire 50 from spreading to the connection portion.

そのため、第１の半導体チップ１０とモールド樹脂６０とのブリードアウトに起因する剥離がワイヤボンド部分に至ることを防止することができ、その結果、ボンディングワイヤ５０の断線という致命的な品質不良を防止することができる。   Therefore, it is possible to prevent the peeling due to the bleed-out between the first semiconductor chip 10 and the mold resin 60 from reaching the wire bond portion, and as a result, it is possible to prevent a fatal quality defect such as disconnection of the bonding wire 50. can do.

また、本実施形態では、上記図２に示されるように、第１の半導体チップ１０の一面側には、２層以上の積層された保護膜１１が設けられており、溝１２は、保護膜１１のうち少なくとも一番下地側の層１１ａを残して表層側の層１１ｂを除去したものとして構成されていることも特徴点である。   Further, in the present embodiment, as shown in FIG. 2 above, two or more layers of protective films 11 are provided on one surface side of the first semiconductor chip 10, and the grooves 12 are formed as protective films. 11 is also characterized in that at least the first base layer 11a is left and the surface layer 11b is removed.

このように、本実施形態では、ブリードアウトによって第１の半導体チップ１０の表面が汚染される面積は最小限に抑えられ、モールド樹脂６０との密着性を確保することが可能になる。すなわち、はんだリフロー時や冷熱サイクルのストレスに対して信頼性の高い品質を得ることができる。   As described above, in this embodiment, the area where the surface of the first semiconductor chip 10 is contaminated by the bleed-out is minimized, and the adhesion with the mold resin 60 can be ensured. That is, it is possible to obtain a highly reliable quality against stress during solder reflow or thermal cycle.

［変形例］
次に、本実施形態の種々の変形例を図４、図５、図６を参照して示しておく。なお、各図４〜図６では、第１の半導体チップ１０と第２の半導体チップ２０とは、図示しないボンディングワイヤなどにより電気的に接続されている。 [Modification]
Next, various modifications of the present embodiment will be described with reference to FIGS. 4, 5, and 6. 4 to 6, the first semiconductor chip 10 and the second semiconductor chip 20 are electrically connected by a bonding wire (not shown) or the like.

図４は、本実施形態の第１の変形例を示す概略断面図である。この変形例では、第１の半導体チップ１０の一面にに設けた溝１２について、ボンディングワイヤ５０の接続部側に位置する溝１２の外周部のポリイミド膜１１ｂを厚くしている。   FIG. 4 is a schematic cross-sectional view showing a first modification of the present embodiment. In this modification, the polyimide film 11b on the outer peripheral portion of the groove 12 located on the connection portion side of the bonding wire 50 is thickened for the groove 12 provided on one surface of the first semiconductor chip 10.

このように、ポリイミド膜１１ｂを部分的に厚く形成することは、ポリイミド膜１１ｂを厚めに形成しておき、これを複数回エッチングするなどにより容易に実現できる。そして、溝１２の外側においてワイヤボンド部側を高くすることで、特に致命問題になるワイヤボンド部のブリードアウトの広がりを防止するようにしている。   Thus, forming the polyimide film 11b partially thick can be easily realized by forming the polyimide film 11b thick and etching it a plurality of times. Then, by raising the wire bond portion side outside the groove 12, the spread of the bleed out of the wire bond portion, which is a particularly fatal problem, is prevented.

図５（ａ）は、本実施形態の第２の変形例を示す概略断面図、（ｂ）は概略平面図である。この変形例では、上記溝１２を格子状のパターンにしている。それによれば、第２の半導体チップ２０のサイズやマウント位置が異なるものについても対応でき、また、第２の半導体チップ２０を複数個設けた場合にも対応することができる。   FIG. 5A is a schematic sectional view showing a second modification of the present embodiment, and FIG. 5B is a schematic plan view. In this modification, the grooves 12 are formed in a lattice pattern. Accordingly, the second semiconductor chip 20 having a different size and mounting position can be handled, and a case where a plurality of the second semiconductor chips 20 are provided can also be handled.

図６は、（ａ）は、本実施形態の第３の変形例を示す概略断面図、（ｂ）は概略平面図である。この変形例では、上記溝１２を複数列、図示例では２列にして、ブリードの広がりを抑える効果を高めている。   6A is a schematic cross-sectional view showing a third modification of the present embodiment, and FIG. 6B is a schematic plan view. In this modified example, the grooves 12 are arranged in a plurality of rows, and in the illustrated example, two rows to enhance the effect of suppressing the spread of the bleed.

また、本変形例では、モールド樹脂６０との接着力確保のためにポリイミド膜１１ｂを極力多く残す目的で、１列目と２列目の溝１２が重複する部分については、いずれか１つを部分的に残すようなパターンとしている。   Further, in this modification, in order to keep the polyimide film 11b as much as possible in order to secure the adhesive force with the mold resin 60, any one of the portions where the first and second row grooves 12 overlap is used. The pattern is left partially.

つまり、１列目と２列目の溝１２では互いに千鳥状の破線形状の溝パターンとしている。それによって、１列目の溝１２が存在する部分の隣では、２列目の溝１２は存在せず、一方、２列目の溝１２が存在する部分の隣では、１列目の溝１２は存在しないようにしており、１列目の溝１２と２列目の溝１２とが重なって存在することを極力避けるようにしている。   That is, the grooves 12 in the first row and the second row have a staggered broken line-shaped groove pattern. Accordingly, the second row of grooves 12 is not present next to the portion where the first row of grooves 12 is present, while the second row of grooves 12 is adjacent to the portion where the second row of grooves 12 is present. The groove 12 in the first row and the groove 12 in the second row are avoided as much as possible.

（第２実施形態）
図７は、本発明の第２実施形態に係る半導体装置の要部を示す概略断面図であり、本半導体装置における第１および第２の半導体チップ１０、２０の部分拡大断面図である。本実施形態の半導体装置は、上記実施形態の半導体装置の一部を変形したものであり、上記実施形態との相違点を中心に述べる。 (Second Embodiment)
FIG. 7 is a schematic cross-sectional view showing the main part of the semiconductor device according to the second embodiment of the present invention, which is a partial enlarged cross-sectional view of the first and second semiconductor chips 10 and 20 in the semiconductor device. The semiconductor device of the present embodiment is a modification of a part of the semiconductor device of the above embodiment, and the differences from the above embodiment will be mainly described.

本実施形態によれば、第１の半導体チップ１０の一面上に、ダイマウント材３０を介して第２の半導体チップ２０が搭載され、これら両半導体チップ１０、２０がモールド樹脂６０により封止されてなる半導体装置において、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域は、当該一面における当該搭載領域以外の部位よりも鏡面に近い面となっていることを特徴とする半導体装置が提供される。   According to this embodiment, the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both the semiconductor chips 10 and 20 are sealed with the mold resin 60. The mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 is a surface closer to a mirror surface than the portion other than the mounting region on the one surface. A semiconductor device is provided.

具体的に、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域のポリイミド膜１１ｂの表面を研磨することなどにより鏡面仕上げしている。図７において、この鏡面仕上げされたポリイミド膜１１ｂは、符号１１ｂ（１１ｂ’）を付して示してある。   Specifically, the surface of the polyimide film 11b in the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 is mirror-finished or the like. In FIG. 7, this mirror-finished polyimide film 11b is indicated by reference numeral 11b (11b ').

第１の半導体チップ１０の一面が鏡面に近くなるほど、ダイマウント材３０中の溶剤の油分の濡れ性が悪くなり、当該油分の濡れ広がりが抑制される。   The closer one surface of the first semiconductor chip 10 is to a mirror surface, the worse the wettability of the solvent in the die mount material 30 is, and the wet spread of the oil is suppressed.

本実施形態によれば、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域を、当該一面における当該搭載領域以外の部位よりも鏡面に近い面としているため、ダイマウント材３０中の溶剤の油分Ｙが周囲に染み出しても、この油分Ｙの濡れ広がりが抑制される。   According to the present embodiment, the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 is a surface closer to the mirror surface than the portion other than the mounting region on the one surface. Even if the oil component Y in the solvent oozes out to the surroundings, the spreading of the oil component Y is suppressed.

よって、本実施形態によれば、第１の半導体チップ１０の一面上にダイマウント材３０を介して第２の半導体チップ２０が搭載され、これら両半導体チップ１０、２０がモールド樹脂６０により封止されてなる半導体装置において、ダイマウント材３０のブリードアウトの広がりを極力抑制することができる。   Therefore, according to the present embodiment, the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both the semiconductor chips 10 and 20 are sealed with the mold resin 60. In the formed semiconductor device, the spread of the bleed out of the die mount material 30 can be suppressed as much as possible.

（第３実施形態）
図８は、本発明の第３実施形態に係る半導体装置の要部を示す概略断面図であり、本半導体装置における第１および第２の半導体チップ１０、２０の部分拡大断面図である。本実施形態の半導体装置は、上記第１実施形態と第２実施形態とを組み合わせたものであり、上記実施形態との相違点を中心に述べる。 (Third embodiment)
FIG. 8 is a schematic cross-sectional view showing the main part of the semiconductor device according to the third embodiment of the present invention, and is a partially enlarged cross-sectional view of the first and second semiconductor chips 10 and 20 in the semiconductor device. The semiconductor device of this embodiment is a combination of the first embodiment and the second embodiment, and the differences from the above embodiment will be mainly described.

すなわち、本実施形態によれば、第１の半導体チップ１０の一面上に、ダイマウント材３０を介して第２の半導体チップ２０が搭載され、これら両半導体チップ１０、２０がモールド樹脂６０により封止されてなる半導体装置において、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域の外周には、当該搭載領域を取り囲むように溝１２が形成されており、且つ、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域は、当該一面における当該搭載領域以外の部位よりも鏡面に近い面となっていることを特徴とする半導体装置が提供される。   That is, according to the present embodiment, the second semiconductor chip 20 is mounted on one surface of the first semiconductor chip 10 via the die mount material 30, and both the semiconductor chips 10, 20 are sealed with the mold resin 60. In the stopped semiconductor device, a groove 12 is formed on the outer periphery of the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 so as to surround the mounting region. A semiconductor device is provided in which the mounting region of the second semiconductor chip 20 on one surface of the semiconductor chip 10 is closer to a mirror surface than the portion other than the mounting region on the one surface.

それによれば、上記第１実施形態と上記第２実施形態の両方におけるブリードアウトの広がりの抑制効果を期待することができる。   According to this, it is possible to expect the effect of suppressing the spread of bleed out in both the first embodiment and the second embodiment.

（他の実施形態）
なお、上記溝２２は、上記した各図示例に限定されるものではない。つまり、溝２２は、第１の半導体チップ１０の一面における第２の半導体チップ２０の搭載領域の外周に、当該搭載領域を取り囲むように形成されていればよく、その形状や位置は必要に応じて任意のものを適宜採用できる。 (Other embodiments)
In addition, the said groove | channel 22 is not limited to each above-mentioned illustration example. In other words, the groove 22 only needs to be formed on the outer periphery of the mounting region of the second semiconductor chip 20 on one surface of the first semiconductor chip 10 so as to surround the mounting region, and the shape and position thereof are as required. Any one can be used as appropriate.

また、第１の半導体チップ１０の一面上に搭載される第２の半導体チップ２０は、第１の半導体チップ１０よりも大きいサイズのものであってもよい。   Further, the second semiconductor chip 20 mounted on one surface of the first semiconductor chip 10 may be larger in size than the first semiconductor chip 10.

この場合、第１の半導体チップ１０の上に第１の半導体チップ１０よりも小さいサイズのスペーサ部材を介在させ、このスペーサ部材の上に第２の半導体チップ２０を搭載するとともに、スペーサ部材をダイマウント材３０を介して第１の半導体チップ１０の一面上に搭載するようにする。そして、この場合、第２の半導体チップ２０の搭載領域は、このスペーサ部材の搭載領域に相当する。   In this case, a spacer member having a size smaller than that of the first semiconductor chip 10 is interposed on the first semiconductor chip 10, the second semiconductor chip 20 is mounted on the spacer member, and the spacer member is attached to the die. It is mounted on one surface of the first semiconductor chip 10 via the mounting material 30. In this case, the mounting area of the second semiconductor chip 20 corresponds to the mounting area of the spacer member.

また、上記実施形態では、半導体チップ１０、２０を２段に積層した構成であったが、３段以上の積層構成であってもよい。その場合、各段において下側の半導体チップが第１の半導体チップ、上側の半導体チップが第２の半導体チップとなる。   Moreover, in the said embodiment, although it was the structure which laminated | stacked the semiconductor chips 10 and 20 in 2 steps | paragraphs, the laminated structure of 3 steps | paragraphs or more may be sufficient. In that case, in each stage, the lower semiconductor chip is the first semiconductor chip and the upper semiconductor chip is the second semiconductor chip.

要するに、本発明は、第１の半導体チップの一面上に、ダイマウント材を介して第２の半導体チップが搭載され、これら両半導体チップがモールド樹脂により封止されてなる半導体装置において、第１の半導体チップの一面における第２の半導体チップの搭載領域の外周に上記溝を形成したことや、第１の半導体チップの一面における第２の半導体チップの搭載領域を鏡面仕上げしたことを要部とするものであり、その他の部分については、適宜設計変更が可能である。   In short, the present invention provides a semiconductor device in which a second semiconductor chip is mounted on one surface of a first semiconductor chip via a die mount material, and both the semiconductor chips are sealed with a mold resin. The main part is that the groove is formed in the outer periphery of the mounting region of the second semiconductor chip on one surface of the semiconductor chip, and that the mounting region of the second semiconductor chip on one surface of the first semiconductor chip is mirror-finished. The other parts can be appropriately changed in design.

本発明の第１実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は概略平面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows schematic structure of the semiconductor device which concerns on 1st Embodiment of this invention, (a) is a schematic sectional drawing, (b) is a schematic plan view. （ａ）は図１に示される半導体装置における第１の半導体チップの部分拡大断面図、（ｂ）は同半導体装置における第１および第２の半導体チップの部分拡大断面図である。(A) is the elements on larger scale of the 1st semiconductor chip in the semiconductor device shown by FIG. 1, (b) is the elements on larger scale of the 1st and 2nd semiconductor chip in the same semiconductor device. 図１に示される半導体装置の作用を示すための断面図である。FIG. 2 is a cross-sectional view for illustrating the operation of the semiconductor device shown in FIG. 1. 上記第１実施形態の第１の変形例を示す概略断面図である。It is a schematic sectional drawing which shows the 1st modification of the said 1st Embodiment. （ａ）は上記第１実施形態の第２の変形例を示す概略断面図であり、（ｂ）は概略平面図である。(A) is a schematic sectional drawing which shows the 2nd modification of the said 1st Embodiment, (b) is a schematic plan view. （ａ）は上記第１実施形態の第３の変形例を示す概略断面図であり、（ｂ）は概略平面図である。(A) is a schematic sectional drawing which shows the 3rd modification of the said 1st Embodiment, (b) is a schematic plan view. 本発明の第２実施形態に係る半導体装置の要部を示す概略断面図である。It is a schematic sectional drawing which shows the principal part of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の要部を示す概略断面図である。It is a schematic sectional drawing which shows the principal part of the semiconductor device which concerns on 3rd Embodiment of this invention. 従来のこの種の半導体装置の一般的な概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は概略平面図である。It is a figure which shows the general schematic structure of this kind of conventional semiconductor device, (a) is a schematic sectional drawing, (b) is a schematic plan view.

符号の説明Explanation of symbols

１０…第１の半導体チップ、１１…第１の半導体チップの保護膜、
１１ａ…第１の半導体チップの保護膜における一番下地側の層としてのＳｉＮ化膜、
１１ｂ…第１の半導体チップの保護膜における表層側の層としてのポリイミド膜、
１２…溝、２０…第２の半導体チップ、３０…ダイマウント材、
４１…リードフレームのリード、５０…ボンディングワイヤ、６０…モールド樹脂。 10 ... 1st semiconductor chip, 11 ... Protective film of 1st semiconductor chip,
11a: SiNized film as the first base layer in the protective film of the first semiconductor chip;
11b ... polyimide film as a surface layer side layer in the protective film of the first semiconductor chip,
12 ... groove, 20 ... second semiconductor chip, 30 ... die mount material,
41: Lead frame lead, 50: Bonding wire, 60: Mold resin.

Claims (4)

第１の半導体チップ（１０）の一面上に、ダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、
前記第１の半導体チップ（１０）の一面における前記第２の半導体チップ（２０）の搭載領域の外周には、当該搭載領域を取り囲むように溝（１２）が形成されていることを特徴とする半導体装置。 A second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via a die mount material (30), and both the semiconductor chips (10, 20) are made of mold resin (60). In the sealed semiconductor device,
A groove (12) is formed on the outer surface of the mounting region of the second semiconductor chip (20) on one surface of the first semiconductor chip (10) so as to surround the mounting region. Semiconductor device. 前記モールド樹脂（６０）の内部にて、前記第１の半導体チップ（１０）の周囲にはリード（４１）が配置されており、
前記第１の半導体チップ（１０）の一面と前記リード（４１）とは、ボンディングワイヤ（５０）を介して結線されており、
前記溝（１２）は、前記第１の半導体チップ（１０）の一面において前記第２の半導体チップ（２０）の搭載領域と前記ボンディングワイヤ（５０）との接続部との間に位置することを特徴とする請求項１に記載の半導体装置。 Inside the mold resin (60), leads (41) are arranged around the first semiconductor chip (10),
One surface of the first semiconductor chip (10) and the lead (41) are connected via a bonding wire (50),
The groove (12) is located on one surface of the first semiconductor chip (10) between a mounting region of the second semiconductor chip (20) and a connection portion between the bonding wires (50). The semiconductor device according to claim 1. 前記第１の半導体チップ（１０）の一面側には、２層以上の積層された保護膜（１１）が設けられており、
前記溝（１２）は、前記保護膜（１１）のうち少なくとも一番下地側の層（１１ａ）を残して表層側の層（１１ｂ）を除去したものとして構成されていることを特徴とする請求項１または２に記載の半導体装置。 On one surface side of the first semiconductor chip (10), two or more laminated protective films (11) are provided,
The groove (12) is formed by removing the surface layer (11b) while leaving at least the first base layer (11a) of the protective film (11). Item 3. The semiconductor device according to Item 1 or 2. 第１の半導体チップ（１０）の一面上に、ダイマウント材（３０）を介して第２の半導体チップ（２０）が搭載され、これら両半導体チップ（１０、２０）がモールド樹脂（６０）により封止されてなる半導体装置において、
前記第１の半導体チップ（１０）の一面における前記第２の半導体チップ（２０）の搭載領域は、当該一面における当該搭載領域以外の部位よりも鏡面に近い面となっていることを特徴とする半導体装置。
A second semiconductor chip (20) is mounted on one surface of the first semiconductor chip (10) via a die mount material (30), and both the semiconductor chips (10, 20) are made of mold resin (60). In the sealed semiconductor device,
A mounting region of the second semiconductor chip (20) on one surface of the first semiconductor chip (10) is closer to a mirror surface than a portion other than the mounting region on the one surface. Semiconductor device.
JP2004247887A 2004-08-27 2004-08-27 Semiconductor device Expired - Fee Related JP4186894B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004247887A JP4186894B2 (en) 2004-08-27 2004-08-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004247887A JP4186894B2 (en) 2004-08-27 2004-08-27 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2006066670A true JP2006066670A (en) 2006-03-09
JP4186894B2 JP4186894B2 (en) 2008-11-26

Family

ID=36112868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004247887A Expired - Fee Related JP4186894B2 (en) 2004-08-27 2004-08-27 Semiconductor device

Country Status (1)

Country Link
JP (1) JP4186894B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999281B2 (en) 2006-10-18 2011-08-16 Kabushiki Kaisha Toshiba Optical semiconductor device and method of manufacturing optical semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999281B2 (en) 2006-10-18 2011-08-16 Kabushiki Kaisha Toshiba Optical semiconductor device and method of manufacturing optical semiconductor device

Also Published As

Publication number Publication date
JP4186894B2 (en) 2008-11-26

Similar Documents

Publication Publication Date Title
JP5161732B2 (en) Manufacturing method of semiconductor device
US8716109B2 (en) Chip package and fabrication method thereof
JP3155741B2 (en) Semiconductor package with CSP BGA structure
CN107644862B (en) Rugged leadframe with silver nanolayers
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
JP2004023101A (en) Semiconductor device package and its manufacture
US8531017B2 (en) Semiconductor packages having increased input/output capacity and related methods
JP3787295B2 (en) Semiconductor device
JP4607531B2 (en) Manufacturing method of semiconductor device
US7683462B2 (en) Chip package structure
TWI430415B (en) Chip package and fabrication method thereof
TWI421956B (en) Chip-sized package and fabrication method thereof
WO2014128796A1 (en) Semiconductor device
JP5405749B2 (en) Semiconductor device wiring board, semiconductor device, electronic device and motherboard
JP4496241B2 (en) Semiconductor device and semiconductor package using the same
US20090108471A1 (en) Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus
JP6336298B2 (en) Semiconductor device
JP2007242684A (en) Laminated semiconductor device and laminating method of device
JP4186894B2 (en) Semiconductor device
KR20120018756A (en) Leadframe for ic package and method of manufacture
US20110001234A1 (en) Semiconductor device and fabrication method thereof
TW201810557A (en) Chip scale package having singulation stress released from chip sidewall and the method for manufacturing the same
CN105762087A (en) Method And Device Used For Packaging Boss Chip On Trace
KR100556351B1 (en) Metal Pad of semiconductor device and method for bonding of metal pad
JP2006210802A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080418

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080520

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080616

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080819

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080901

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees