JP2006066508A - Semiconductor integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To allow setting to be performed only with a mode setting input terminal even if a plurality of modes are switched/set from outside, with no extra setting input terminal required. <P>SOLUTION: A timer output circuit 14a measures the time period from the timing when the signal input in an input terminal IN transits from "high" state to "low" state (first state) to the timing when transiting to "high" state thereafter, based on the internal block signal generated by an oscillation circuit 12. Any one of real operation mode, test mode M1, or test mode M2 is selected under such condition that the measurement result is within a specified range. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、実動作モードおよびテストモードを含む複数種類のモードが切替えられることにより動作する半導体集積回路装置に関する。   The present invention relates to a semiconductor integrated circuit device that operates by switching between a plurality of modes including an actual operation mode and a test mode.

この種の半導体集積回路装置の一例として特許文献１に開示された技術がある。図４にその構成の一部を概略的に示すように、半導体集積回路装置Ａにモード設定入力端子ＴＥＳＴを１本設け、当該モード設定入力端子ＴＥＳＴで複数のモード（実動作モードおよびテストモード）の切替えを行っている。この場合、半導体集積回路装置Ａに設けられたクロック信号入力端子ＣＬＯＣＫにクロック信号を入力させ、ＡＮＤゲート１および３ビットカウンタ２およびデコーダ３を通じて当該クロック信号のパルス数により複数種類のテストモードを切替設定するようにしている。このように構成することで、複数のテストモード切替用の入力端子が必要とならなくなる。
特開１０−１０２１１号公報 As an example of this type of semiconductor integrated circuit device, there is a technique disclosed in Patent Document 1. As schematically shown in FIG. 4, one mode setting input terminal TEST is provided in the semiconductor integrated circuit device A, and a plurality of modes (actual operation mode and test mode) are provided at the mode setting input terminal TEST. Switching. In this case, a clock signal is input to a clock signal input terminal CLOCK provided in the semiconductor integrated circuit device A, and a plurality of types of test modes are switched depending on the number of pulses of the clock signal through the AND gate 1, the 3-bit counter 2, and the decoder 3. I am trying to set it. Such a configuration eliminates the need for a plurality of test mode switching input terminals.
Japanese Patent Laid-Open No. 10-10211

しかしながら、内部でクロック信号を生成するタイプの半導体集積回路装置の場合、モード入力端子にクロックに同期してクロック信号を外部から与えることができず、モードを切替設定することができない。したがって、余分な設定用入力端子を必要とする。
本発明は、上記事情に鑑みてなされたものであり、その目的は、複数のモードを有すると共に内部でクロックを生成するタイプの半導体集積回路装置において、複数のモードを外部から切替設定するときにも、余分な設定用入力端子を必要とすることなくモード設定入力端子のみで設定できるようにした半導体集積回路装置を提供することにある。 However, in the case of a semiconductor integrated circuit device of the type that internally generates a clock signal, the clock signal cannot be externally applied to the mode input terminal in synchronization with the clock, and the mode cannot be switched. Therefore, an extra setting input terminal is required.
The present invention has been made in view of the above circumstances, and its object is to switch a plurality of modes from the outside in a semiconductor integrated circuit device of a type having a plurality of modes and generating a clock internally. Another object of the present invention is to provide a semiconductor integrated circuit device which can be set only with a mode setting input terminal without requiring an extra setting input terminal.

請求項１記載の発明によれば、計測手段は、モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから第１状態とは異なる第２状態に遷移するタイミングまでの時間を内部クロック生成回路の内部クロック信号に基づいて計測し、切替手段は、計測手段により計測された時間が所定範囲であることを条件として複数のモードのうちの何れかのモードに切替えるため、余分な設定用入力端子を必要とすることなくモード設定入力端子のみで複数のモードを外部から切替設定できるようになる。   According to the first aspect of the present invention, the measuring means calculates the time from the timing at which the signal applied to the mode setting input terminal transitions to the first state to the timing to transition to the second state different from the first state from the internal clock. Measured based on the internal clock signal of the generation circuit, and the switching means switches to one of a plurality of modes on condition that the time measured by the measuring means is within a predetermined range. A plurality of modes can be switched and set from the outside with only the mode setting input terminal without requiring an input terminal.

請求項２記載の発明によれば、請求項１記載の発明において次のように作用する。すなわち、計測手段が第１状態から第２状態に遷移するタイミングまでの時間を計測した後、切替手段が計測手段により計測された時間が所定範囲であることを条件として主モードを切替え、主モードが切替えられた後、第２の計測手段が、モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから第２状態に遷移するタイミングまでの時間を内部クロック生成回路の内部クロック信号に基づいて計測し、第２の切替手段が、第２の計測手段の計測時間が所定範囲である場合に、切替えられた主モードのうちに細分化された副モードに切替えるため、主モードの他に副モードも切り替えることができるようになり、利便性を向上できる。   According to the second aspect of the invention, the first aspect of the invention operates as follows. That is, after measuring the time until the measuring means transitions from the first state to the second state, the switching means switches the main mode on condition that the time measured by the measuring means is within a predetermined range, Is switched to the internal clock signal of the internal clock generation circuit from the timing at which the signal applied to the mode setting input terminal transitions to the first state to the timing to transition to the second state. And the second switching means switches to the sub mode subdivided among the switched main modes when the measurement time of the second measuring means is within a predetermined range. In addition, the sub-mode can be switched to improve the convenience.

請求項３記載の発明によれば、複数のモードを設定するための複数の所定範囲間にマージンが設けられているため、何らかの影響により外部からモード設定入力端子に与えられる信号が所定範囲を超えるようなことがあったとしてもマージンで吸収されるようになり誤動作を抑制できる。特に実動作モードとテストモードを設定するための所定範囲間にマージンを設けることが望ましい（請求項４）。   According to the third aspect of the present invention, since a margin is provided between a plurality of predetermined ranges for setting a plurality of modes, a signal externally applied to the mode setting input terminal exceeds a predetermined range due to some influence. Even if this happens, it will be absorbed by the margin and malfunctions can be suppressed. In particular, it is desirable to provide a margin between predetermined ranges for setting the actual operation mode and the test mode.

以下、本発明の一実施形態について、図１ないし図３を参照しながら説明する。
図１は、テストモード設定に係る半導体集積回路装置の内部構成について概略的に示している。この図１において、半導体集積回路装置１１は、発振回路１２と、リセット回路１３と、タイマ出力回路１４ａ（計測手段，切替手段）と、タイマ出力回路１４ｂ（第２の計測手段，第２の切替手段）と、ラッチ回路としてのＤフリップフロップ１５ａ〜１５ｆ（以下ＤＦＦと称す）と、ＡＮＤゲート１６ａ〜１６ｄと、ＯＲゲート１７ａ〜１７ｄと、ＮＯＲゲート１７ｅとを備えている。 Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 to 3.
FIG. 1 schematically shows an internal configuration of a semiconductor integrated circuit device according to a test mode setting. In FIG. 1, a semiconductor integrated circuit device 11 includes an oscillation circuit 12, a reset circuit 13, a timer output circuit 14a (measurement means, switching means), and a timer output circuit 14b (second measurement means, second switching means). Means), D flip-flops 15a to 15f (hereinafter referred to as DFF) as latch circuits, AND gates 16a to 16d, OR gates 17a to 17d, and a NOR gate 17e.

この半導体集積回路装置１１は、発振回路１２およびリセット回路１３を内蔵するタイプの回路装置であり、クロック信号やリセット信号を外部入力することができず、モード設定入力端子ＭＯＤＥに与えられるテスト信号のみに基づいてモードを変更するタイプの回路装置である。
発振回路１２は、例えばＣＲ発振回路により構成され内部クロック生成回路として機能し図示しない他の内部回路にもクロック信号を供給し、さらに、当該クロック信号をラッチ回路１５ａおよび１５ｂのクロック入力端子，並びにＯＲゲート１７ｄを通じてタイマ出力回路１４ａに供給する。リセット回路１３は、半導体集積回路装置１１内部に設けられた図示しない制御回路の制御信号に基づいて内部リセット信号を生成し、ＯＲゲート１７ｂ〜１７ｄ等を通じてＤＦＦ１５ａ〜１５ｆに供給する。 This semiconductor integrated circuit device 11 is a type of circuit device that includes an oscillation circuit 12 and a reset circuit 13, and cannot receive a clock signal or a reset signal externally, and only a test signal applied to a mode setting input terminal MODE. Is a type of circuit device that changes the mode based on the above.
The oscillation circuit 12 is constituted by, for example, a CR oscillation circuit, functions as an internal clock generation circuit, supplies a clock signal to other internal circuits (not shown), and further supplies the clock signal to the clock input terminals of the latch circuits 15a and 15b, and This is supplied to the timer output circuit 14a through the OR gate 17d. The reset circuit 13 generates an internal reset signal based on a control signal of a control circuit (not shown) provided in the semiconductor integrated circuit device 11, and supplies the internal reset signal to the DFFs 15a to 15f through the OR gates 17b to 17d.

モード設定入力端子ＭＯＤＥは、ＤＦＦ１５ａのＤ入力に接続されていると共に、ＡＮＤゲート１６ｃの入力に接続されている。ＤＦＦ１５ａのＱ出力は、ＡＮＤゲート１６ａに否定入力されると共に、ＤＦＦ１５ｂのＤ入力に接続されている。ＤＦＦ１５ｂのＱ出力は、ＡＮＤゲート１６ａおよび１６ｄに入力されると共にタイマ出力回路１４ａの入力端子ＩＮに接続されている。ＡＮＤゲート１６ａの出力は、タイマ出力回路１４ａのリセット入力に与えられると共に、ＤＦＦ１５ｆのクロック入力端子に与えられるようになっている。   The mode setting input terminal MODE is connected to the D input of the DFF 15a and to the input of the AND gate 16c. The Q output of the DFF 15a is negatively input to the AND gate 16a and is connected to the D input of the DFF 15b. The Q output of the DFF 15b is input to the AND gates 16a and 16d and is connected to the input terminal IN of the timer output circuit 14a. The output of the AND gate 16a is given to the reset input of the timer output circuit 14a and also to the clock input terminal of the DFF 15f.

タイマ出力回路１４ａは、クロック入力端子ＣＬＫに与えられるクロック信号および入力端子ＩＮに与えられる入力信号に基づいて出力端子ノードＮ１〜Ｎ４に対して図２に示す信号を出力するように構成されている。タイマ出力回路１４ａの各出力端子ノードＮ１〜Ｎ４は、それぞれＤＦＦ１５ｃ〜１５ｆのＤ入力に接続されている。
図２は、入力端子ＩＮに対する「ロウ」状態の時間範囲ｔと、そのロジック出力との関係を概略的に示している。この図２に示すように、「ロウ」状態の時間範囲ｔが、６．４［μｓ］≦ｔ＜１２．８［μｓ］の場合と、１２．８［μｓ］≦ｔ＜２５．６［μｓ］の場合と、５１．２［μｓ］≦ｔの場合とでは、タイマ出力回路１４ａの出力状態が異なる。尚、時間範囲ｔがこれ以外の場合には、全ての出力端子ノードＮ１〜Ｎ４に対して「ロウ」状態を維持する。 The timer output circuit 14a is configured to output the signals shown in FIG. 2 to the output terminal nodes N1 to N4 based on the clock signal applied to the clock input terminal CLK and the input signal applied to the input terminal IN. . The output terminal nodes N1 to N4 of the timer output circuit 14a are connected to the D inputs of the DFFs 15c to 15f, respectively.
FIG. 2 schematically shows the relationship between the time range t in the “low” state for the input terminal IN and the logic output thereof. As shown in FIG. 2, the time range t in the “low” state is 6.4 [μs] ≦ t <12.8 [μs], and 12.8 [μs] ≦ t <25.6 [ The output state of the timer output circuit 14a is different between the case of μs] and the case of 51.2 [μs] ≦ t. When the time range t is other than this, the “low” state is maintained for all the output terminal nodes N1 to N4.

尚、複数の時間範囲ｔ間には、時間マージンを設けることが望ましい。図２に示すように、１２．８［μｓ］≦ｔ＜２５．６［μｓ］、５１．２［μｓ］≦ｔの場合には、出力端子ノードＮ１〜Ｎ４の何れかの出力端子ノードに対して「ハイ」状態を出力するが、２５．６［μｓ］≦ｔ＜５１．２［μｓ］の場合には、全ての出力端子ノードＮ１〜Ｎ４に対して「ロウ」状態を出力する。したがって、何らかの影響により、発振回路１２のクロック信号の周波数誤差が生じたり、モード設定入力端子ＭＯＤＥに与えられる信号の周波数に誤差が生じたとしても、誤った出力端子ノードに「ハイ」状態が出力されることが極力抑制される。   Note that it is desirable to provide a time margin between a plurality of time ranges t. As shown in FIG. 2, when 12.8 [μs] ≦ t <25.6 [μs] and 51.2 [μs] ≦ t, any one of the output terminal nodes N1 to N4 is connected to the output terminal node. On the other hand, the “high” state is output. However, when 25.6 [μs] ≦ t <51.2 [μs], the “low” state is output to all the output terminal nodes N1 to N4. Therefore, even if a frequency error of the clock signal of the oscillation circuit 12 occurs due to some influence or an error occurs in the frequency of the signal applied to the mode setting input terminal MODE, the “high” state is output to the wrong output terminal node. Is suppressed as much as possible.

ＮＯＲゲート１７ｅの入力には、ＤＦＦ１５ｆのＤ入力およびＱ出力が接続されている。また、ＡＮＤゲート１６ｃの入力にはＤＦＦ１５ｆのＱ出力が接続されている。ＮＯＲゲート１７ｅの出力は、ＡＮＤゲート１６ｂの入力に接続されている。
タイマ出力回路１４ａの出力端子ノードＮ１は、タイマ出力回路１４ａのクロック入力端子ＣＬＫおよびＤＦＦ１５ｄ，１５ｅ，１５ｆのリセット端子に対して、それぞれＯＲゲート１７ａ〜１７ｄを通じて接続されている。したがって、タイマ出力回路１４ａが出力端子ノードＮ１にハイ信号を与えている間は、タイマ出力回路１４ａに与えられる発振回路１２のクロック信号が無効化されるようになるとともに、ＤＦＦ１５ｄ〜１５ｆがリセットされるようになる。ＡＮＤゲート１６ｂの出力は、ＤＦＦ１５ｃ〜１５ｅのクロック入力端子に接続されている。 The D input and Q output of the DFF 15f are connected to the input of the NOR gate 17e. The Q output of the DFF 15f is connected to the input of the AND gate 16c. The output of the NOR gate 17e is connected to the input of the AND gate 16b.
The output terminal node N1 of the timer output circuit 14a is connected to the clock input terminal CLK of the timer output circuit 14a and the reset terminals of the DFFs 15d, 15e, and 15f through OR gates 17a to 17d, respectively. Therefore, while the timer output circuit 14a applies a high signal to the output terminal node N1, the clock signal of the oscillation circuit 12 applied to the timer output circuit 14a is invalidated and the DFFs 15d to 15f are reset. Become so. The output of the AND gate 16b is connected to the clock input terminals of the DFFs 15c to 15e.

ＤＦＦ１５ｃ〜１５ｅのＱ出力をそれぞれノードＮ５〜Ｎ７とすると、ノードＮ７は、ＡＮＤゲート１６ｄの入力に接続されている。ノードＮ５がハイ状態となっている間は実動作モード、ノードＮ６がハイ状態となっている間はテストモードＭ１（主モードに相当）、ノードＮ７がハイ状態となっている間はテストモードＭ２（主モードに相当）、を表すモード信号が図示しない制御回路に与えられ、当該半導体集積回路装置１１のモード切替がなされるようになっている。   If the Q outputs of the DFFs 15c to 15e are nodes N5 to N7, respectively, the node N7 is connected to the input of the AND gate 16d. While the node N5 is in the high state, the actual operation mode, while the node N6 is in the high state, the test mode M1 (corresponding to the main mode), and while the node N7 is in the high state, the test mode M2 (Corresponding to the main mode) is supplied to a control circuit (not shown) so that the mode of the semiconductor integrated circuit device 11 is switched.

また、ＡＮＤゲート１６ｄの出力は、タイマ出力回路１４ｂの入力端子ＩＮに与えられている。タイマ出力回路１４ｂ（第２の計測手段および第２の切替手段）は、タイマ出力回路１４ａと略同様の機能を有するため、その説明を省略するが、その３つの出力端子をそれぞれ出力端子ノードＮ７１、Ｎ７２、Ｎ７３とすると、これらの出力端子ノードＮ７１〜Ｎ７３から出力される副テストモード信号が図示しない制御回路に与えられ副テストモードに対する切替がなされるようになっている。   The output of the AND gate 16d is given to the input terminal IN of the timer output circuit 14b. The timer output circuit 14b (second measuring means and second switching means) has substantially the same function as that of the timer output circuit 14a. Therefore, the description thereof is omitted, but the three output terminals are connected to the output terminal node N71. , N72, N73, the sub test mode signals output from these output terminal nodes N71 to N73 are applied to a control circuit (not shown) to switch to the sub test mode.

上記構成の作用について図３をも参照しながら説明する。
この半導体集積回路装置１１は、モード設定入力端子ＭＯＤＥに与えられる信号が 「ハイ」（第２電圧安定状態：第２状態に相当）から「ロウ」（第１電圧安定状態：第１状態に相当）に遷移した立下りタイミングから「ロウ」から「ハイ」に遷移した立上りタイミングまでの時間を内部クロック信号に基づいて計測することができ、この計測時間に応じてモードを切替えることができる。すなわち、ユーザは、モード設定入力端子ＭＯＤＥにある所定時間だけ「ロウ」状態となる信号を与えることによりテストモードＭ１および２並びに実動作モードを切替えることができる。以下、この詳細について説明を行う。 The operation of the above configuration will be described with reference to FIG.
In this semiconductor integrated circuit device 11, the signal applied to the mode setting input terminal MODE changes from “high” (second voltage stable state: equivalent to the second state) to “low” (first voltage stable state: equivalent to the first state). ) To the rising timing from “low” to “high” can be measured based on the internal clock signal, and the mode can be switched according to this measuring time. That is, the user can switch between the test modes M1 and 2 and the actual operation mode by giving a signal which is in the “low” state for a predetermined time to the mode setting input terminal MODE. The details will be described below.

モード設定入力端子ＭＯＤＥに与えられる信号が「ハイ」状態から「ロウ」状態に立ち下がると、１クロック遅れてＤＦＦ１５ａのＱ出力（ノードＮ８）も立ち下がり（ノードＮ８のＡ参照）、続いて１クロック遅れて従属接続されたＤＦＦ１５ｂのＱ出力（ノードＮ９）も立ち下がる（ノードＮ９のＢ参照）。
すると、ＡＮＤゲート１６ａの出力ノードＮ１０が１クロック周期だけ「ハイ」状態に遷移し（ノードＮ１０のＣ参照）、タイマ出力回路１４ａのリセット端子Ｒにリセット信号として与えられる。タイマ出力回路１４ａは、内部タイマをリセットして計測開始し、入力端子ＩＮに与えられる信号が「ロウ」状態である期間をクロック端子ＣＬＫに与えられるクロック信号に基づいて計測する。この計測期間中は、タイマ出力回路１４ａの出力端子ノードＮ１〜Ｎ４は、全て「ロウ」状態に固定される。 When the signal applied to the mode setting input terminal MODE falls from the “high” state to the “low” state, the Q output (node N8) of the DFF 15a also falls after one clock (see A of the node N8), and then 1 The Q output (node N9) of the DFF 15b that is cascade connected with the clock delay also falls (see B of the node N9).
Then, the output node N10 of the AND gate 16a shifts to the “high” state for one clock cycle (see C of the node N10), and is given as a reset signal to the reset terminal R of the timer output circuit 14a. The timer output circuit 14a resets the internal timer to start measurement, and measures the period during which the signal applied to the input terminal IN is in the “low” state based on the clock signal applied to the clock terminal CLK. During this measurement period, the output terminal nodes N1 to N4 of the timer output circuit 14a are all fixed to the “low” state.

その後、外部からモード設定入力端子ＭＯＤＥに与えられるテストモード切替信号が立ち上がり（モード設定入力端子ＭＯＤＥのＤ参照）、入力端子ＩＮに与えられる入力信号が「ハイ」状態に立ち上がると（ノードＮ９のＥ参照）、タイマ出力回路１４ａは計測を停止し、図２に示すノード出力を各ノードＮ１〜Ｎ４に出力する。
例えば、タイマ出力回路１４ａは、タイマ出力回路１４ａの入力端子ＩＮに入力された「ロウ」信号の時間範囲ｔ（計測時間に相当）が例えば２０［μｓ］であることを計測すると、１２．８［μｓ］≦ｔ＜２５．６［μｓ］であると判定し、出力端子ノードＮ２を「ハイ」状態にして他の出力端子ノードＮ１，Ｎ３およびＮ４を「ロウ」状態にする（ノードＮ２のＦ参照）。 Thereafter, when a test mode switching signal given from the outside to the mode setting input terminal MODE rises (see D of the mode setting input terminal MODE), and an input signal given to the input terminal IN rises to a “high” state (E of the node N9) The timer output circuit 14a stops the measurement and outputs the node outputs shown in FIG. 2 to the nodes N1 to N4.
For example, when the timer output circuit 14a measures that the time range t (corresponding to the measurement time) of the “low” signal input to the input terminal IN of the timer output circuit 14a is, for example, 20 [μs], 12.8. It is determined that [μs] ≦ t <25.6 [μs], the output terminal node N2 is set to the “high” state, and the other output terminal nodes N1, N3, and N4 are set to the “low” state (node N2 F).

この後、外部からモード設定入力端子ＭＯＤＥに確認信号が入力されると（Ｇ参照）、ＤＦＦ１５ｄに保持されているデータがＱ出力され、出力端子ノードＮ６の状態が変化しテストモードＭ１に移行するようになる（Ｈ参照）。
また、例えば時間範囲ｔが例えば３０［μｓ］と計測された場合には、全ての出力端子ノードＮ１〜Ｎ４には「ロウ」状態が出力されるようになるため、モードの設定処理がされることがない。したがって、たとえ発振回路１２等の周波数誤差が生じたとしても誤動作が生じなくなる。 Thereafter, when a confirmation signal is input from the outside to the mode setting input terminal MODE (see G), the data held in the DFF 15d is Q output, the state of the output terminal node N6 changes, and the test mode M1 is entered. (See H).
Further, for example, when the time range t is measured as 30 [μs], for example, the “low” state is output to all the output terminal nodes N1 to N4, so that the mode setting process is performed. There is nothing. Therefore, even if a frequency error occurs in the oscillation circuit 12 or the like, no malfunction occurs.

同様に、外部からモード設定入力端子ＭＯＤＥに５１．２［μｓ］以上の「ロウ」信号が与えられると、略同様の作用により出力端子ノードＮ５が「ハイ」状態になり（図３のＩおよびＪ参照）、実動作モードに移行する（図３のＫ参照）。
また、モード設定入力端子ＭＯＤＥに与えられる「ロウ」信号が例えば１０［μｓ］であるときには（図３のＬ参照）、タイマ出力回路１４ａは、タイマ出力回路１４ａの入力端子ＩＮに入力された「ロウ」信号の時間範囲ｔが６．４［μｓ］≦ｔ＜１２．８［μｓ］であることを判定し、出力端子ノードＮ３を「ハイ」状態とし、その後、テストモードＭ２に移行する（図３のＮ参照）。 Similarly, when a “low” signal of 51.2 [μs] or more is applied to the mode setting input terminal MODE from the outside, the output terminal node N5 is set to the “high” state by substantially the same action (I and I in FIG. 3). (See J), and shift to the actual operation mode (see K in FIG. 3).
Further, when the “low” signal applied to the mode setting input terminal MODE is, for example, 10 [μs] (see L in FIG. 3), the timer output circuit 14a receives “" input to the input terminal IN of the timer output circuit 14a. It is determined that the time range t of the “low” signal is 6.4 [μs] ≦ t <12.8 [μs], the output terminal node N3 is set to the “high” state, and then the test mode M2 is entered ( (See N in FIG. 3).

例えばテストモードＭ２に移行した後、テストモードＭ２の中に細分化された副テストモードＭＳ１〜ＭＳ３（本発明の副モードに相当）に設定したい場合には、出力端子ノードＮ７が「ハイ」状態に保持された状態で、モード設定入力端子ＭＯＤＥに所定の期間の「ロウ」状態を入力させることにより副テストモードＭＳ１〜ＭＳ３の何れかの副テストモードに設定できるようになる。   For example, after shifting to the test mode M2, when the sub test modes MS1 to MS3 (corresponding to the sub mode of the present invention) subdivided into the test mode M2 are desired, the output terminal node N7 is in the “high” state. In this state, the sub test mode MS1 to MS3 can be set to one of the sub test modes by inputting a "low" state for a predetermined period to the mode setting input terminal MODE.

すなわち、副テストモードＭＳ１に設定するためには、前記したようにテストモードＭ２を設定するため１０［μｓ］の「ロウ」状態を設定入力した後、その後、さらに所定期間の「ロウ」状態を入力させるようにする。すると、ＡＮＤゲート１６ａおよび１６ｄ、並びにタイマ出力回路１４ｂの作用により出力端子ノードＮ７１〜Ｎ７３のうちの何れかのノードに「ハイ」状態を出力するため、副テストモードＭＳ１に設定できるようになる（図３のＯ参照）。この場合、モード設定入力端子ＭＯＤＥからＡＮＤゲート１６ｄを介してタイマ出力回路１４ｂの入力端子１４ｂに入力されるようになっているため、テストモードＭ２が設定されていなければタイマ出力回路１４ｂの入力端子ＩＮに信号が与えられなくなり、副テストモードが誤って設定されることがない。   That is, in order to set the sub test mode MS1, as described above, after setting and inputting the “low” state of 10 [μs] in order to set the test mode M2, the “low” state for a predetermined period is further set. Let them enter. Then, the “high” state is output to any one of the output terminal nodes N71 to N73 by the action of the AND gates 16a and 16d and the timer output circuit 14b, so that the sub test mode MS1 can be set ( (See O in FIG. 3). In this case, since the mode setting input terminal MODE is inputted to the input terminal 14b of the timer output circuit 14b via the AND gate 16d, the input terminal of the timer output circuit 14b is not set unless the test mode M2 is set. A signal is not given to IN, and the sub test mode is not set erroneously.

このような実施形態によれば、タイマ出力回路１４ａは、「ハイ」状態から「ロウ」状態（第１状態）に遷移したタイミングからその後「ハイ」状態（第２状態）に遷移するタイミングまでの時間を発振回路１２により生成された内部クロック信号に基づいて計測し、この計測結果が所定範囲であることを条件として実動作モード、テストモードＭ１、テストモードＭ２のうちの何れかのモードに切替えるため、内部でクロック信号を生成するタイプのものにおいて複数のモードを外部から切替設定する際にも余分な設定用入力端子を必要とすることがなくなり、モード設定入力端子ＭＯＤＥのみで設定できるようになる。   According to such an embodiment, the timer output circuit 14a has a timing from the transition from the “high” state to the “low” state (first state) until the timing at which the timer output circuit 14a subsequently transitions to the “high” state (second state). The time is measured based on the internal clock signal generated by the oscillation circuit 12, and the mode is switched to one of the actual operation mode, the test mode M1, and the test mode M2 on the condition that the measurement result is within a predetermined range. For this reason, in the type that generates a clock signal internally, an extra setting input terminal is not required even when a plurality of modes are switched from the outside, and the setting can be made only by the mode setting input terminal MODE. Become.

さらに、テストモードＭ２の中に細分化された副テストモードＭＳ１〜ＭＳ３が設けられており、出力端子ノードＮ７に「ハイ」信号を与えることによりテストモードＭ２に設定した後、さらにタイマ出力回路１４ｂが「ロウ」状態に遷移したタイミングから「ハイ」状態に遷移するタイミングまでの時間を発振回路１２のクロック信号により計測し、この計測結果によりテストモードＭ２の中に細分化された副テストモードＭＳ１に設定することができるため、主モードの他に当該主モードの中に細分化された副モードまで設定できるようにした利便性の向上した回路を提供できるようになる。   Further, sub test modes MS1 to MS3 are provided in the test mode M2, and after setting to the test mode M2 by giving a "high" signal to the output terminal node N7, the timer output circuit 14b Is measured by the clock signal of the oscillating circuit 12 from the timing when the signal transitions to the “low” state to the timing when the signal transitions to the “high” state, and the sub test mode MS1 subdivided into the test mode M2 based on the measurement result Therefore, it is possible to provide a circuit with improved convenience in which not only the main mode but also the sub mode subdivided into the main mode can be set.

実動作モードおよびテストモードＭ１を設定するための時間にマージンが設けられているため、誤動作を極力防ぐことができるという優れた効果を奏する。
尚、副テストモードに設定するための回路構成（ＡＮＤゲート１６ｄおよびタイマ出力回路１４ｂ）は必要に応じて設ければ良い。 Since a margin is provided in the time for setting the actual operation mode and the test mode M1, there is an excellent effect that malfunction can be prevented as much as possible.
A circuit configuration (AND gate 16d and timer output circuit 14b) for setting the sub test mode may be provided as necessary.

本発明の一実施形態を概略的に示す回路図1 is a circuit diagram schematically showing an embodiment of the present invention. タイマ出力回路の入出力テーブルTimer output circuit input / output table 回路のタイミングチャートCircuit timing chart 従来例を示す図１相当図1 equivalent diagram showing a conventional example

符号の説明Explanation of symbols

図面中、１１は半導体集積回路装置、１２は発振回路（内部クロック生成回路）、１３はリセット回路、１４ａはタイマ出力回路（計測手段、切替手段）、１４ｂはタイマ出力回路（第２の計測手段、第２の切替手段）を示す。

In the drawing, 11 is a semiconductor integrated circuit device, 12 is an oscillation circuit (internal clock generation circuit), 13 is a reset circuit, 14a is a timer output circuit (measurement means, switching means), and 14b is a timer output circuit (second measurement means). , Second switching means).

Claims (4)

内部回路にクロック信号を供給する内部クロック生成回路を備え、テストモードおよび実動作モードを含む複数のモードを有する半導体集積回路装置であって、
モード設定入力端子に与えられる信号が第１状態に遷移したタイミングから前記第１状態とは異なる第２状態に遷移するタイミングまでの時間を前記内部クロック生成回路の内部クロック信号に基づいて計測する計測手段と、
この計測手段により計測された時間が所定範囲であることを条件として複数のモードのうちの何れかのモードに切替える切替手段とを備えたことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device having an internal clock generation circuit for supplying a clock signal to an internal circuit and having a plurality of modes including a test mode and an actual operation mode,
Measurement that measures the time from the timing at which the signal applied to the mode setting input terminal transitions to the first state to the timing to transition to the second state different from the first state based on the internal clock signal of the internal clock generation circuit Means,
A semiconductor integrated circuit device comprising switching means for switching to one of a plurality of modes on condition that the time measured by the measuring means is within a predetermined range. 前記モードには、主モードと当該主モードの中に細分化された副モードとが備えられ、
前記計測手段は、前記第１状態から第２状態に遷移するタイミングまでの時間を計測し、
前記切替手段は、前記計測手段により計測された時間が所定範囲であることを条件として主モードを切替えるように構成され、
前記主モードが切替えられた後、モード設定入力端子に与えられる信号が前記第１状態に遷移したタイミングから前記第２状態に遷移するタイミングまでの時間を前記内部クロック生成回路の内部クロック信号に基づいて計測する第２の計測手段と、
前記第２の計測手段の計測時間が所定範囲であった場合に、前記切替手段により切替えられた主モードの中に細分化された副モードに切替える第２の切替手段とを備えたことを特徴とする請求項１記載の半導体集積回路装置。 The mode includes a main mode and a sub mode subdivided into the main mode,
The measuring means measures the time until the transition from the first state to the second state;
The switching means is configured to switch the main mode on condition that the time measured by the measuring means is within a predetermined range,
After the main mode is switched, the time from the timing at which the signal applied to the mode setting input terminal transitions to the first state to the timing to transition to the second state is based on the internal clock signal of the internal clock generation circuit. A second measuring means for measuring,
And a second switching means for switching to a sub mode subdivided into the main mode switched by the switching means when the measurement time of the second measuring means is within a predetermined range. The semiconductor integrated circuit device according to claim 1. 前記複数のモードを設定するための複数の前記所定範囲間にマージンが設けられていることを特徴とする請求項１または２記載の半導体集積回路装置。   3. The semiconductor integrated circuit device according to claim 1, wherein a margin is provided between the plurality of predetermined ranges for setting the plurality of modes. 前記実動作モードおよびテストモードを設定するための複数の前記所定範囲間にマージンが設けられていることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路装置。

4. The semiconductor integrated circuit device according to claim 1, wherein a margin is provided between the plurality of predetermined ranges for setting the actual operation mode and the test mode.

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