JP2006060692A - Comparator - Google Patents
Comparator Download PDFInfo
- Publication number
- JP2006060692A JP2006060692A JP2004242471A JP2004242471A JP2006060692A JP 2006060692 A JP2006060692 A JP 2006060692A JP 2004242471 A JP2004242471 A JP 2004242471A JP 2004242471 A JP2004242471 A JP 2004242471A JP 2006060692 A JP2006060692 A JP 2006060692A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- input
- output
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
本発明はコンパレータに係り、特に、ヒステリシスやオフセットが付与されたコンパレータに関する。 The present invention relates to a comparator, and more particularly, to a comparator provided with hysteresis and offset.
コンパレータは、入力電圧と基準電圧とを比較して、例えば、入力電圧が基準電圧より大きいときには出力をハイレベル、小さいときには出力をローレベルとする。このとき、入力信号が基準電圧付近で変動すると、コンパレータの出力がハイレベルと、ローレベルとを繰り返すことになる。このため、コンパレータの出力にヒステリシスを持たせていた。 The comparator compares the input voltage with the reference voltage. For example, when the input voltage is larger than the reference voltage, the output is at a high level, and when the input voltage is smaller, the output is at a low level. At this time, if the input signal fluctuates in the vicinity of the reference voltage, the output of the comparator repeats a high level and a low level. For this reason, hysteresis has been given to the output of the comparator.
図７は従来のヒステリシス付きコンパレータのブロック図を示す。 FIG. 7 shows a block diagram of a conventional comparator with hysteresis.
従来のヒステリシス付きコンパレータ２００は、差動増幅器２０１及びトランジスタＭ201、抵抗Ｒ201〜Ｒ204から構成されている。
A
差動増幅器２０１は、非反転入力端子への入力と反転入力端子への入力とを比較し、非反転入力端子への入力が反転入力端子への入力より大きいときに出力をハイレベルとし、非反転入力端子への入力が反転入力端子への入力より小さいときに出力をローレベルとする。トランジスタＭ201は、差動増幅器２０１の出力に応じてスイッチングする。トランジスタＭ201は、オンのときに抵抗Ｒ204を抵抗Ｒ203に並列に接続し、オフのときに、抵抗Ｒ204を抵抗Ｒ203から切断する。抵抗Ｒ201〜Ｒ204は、差動増幅器２０１の非反転入力端子に接続されている。
The
このため、差動増幅器２０１の出力に応じてトランジスタＭ201をスイッチングさせることにより、差動増幅器２０１の出力に応じて入力抵抗を変化させ、非反転入力端子に供給される信号のレベルをシフトさせる。差動増幅器２０１の非反転入力端子に供給される信号のレベルをシフトさせることにより、入出力特性にヒステリシスを持たせることができる。
Therefore, by switching the transistor M201 according to the output of the
なお、ヒステリシス付きコンパレータとしては、他に、差動入力型の電圧比較器にオフセットを持たせることによりヒステリシスを持たせるコンパレータ（例えば、特許文献１、２参照）や入力トランジスタの電流比によって、ヒステリシスを持たせたコンパレータ（例えば、特許文献３参照）や差動トランジスタ又はカレントミラー回路の一方のトランジスタにＭＯＳトランジスタを並列に接続し、見かけ上のゲート幅／ゲート長比を可変することによりヒステリシス特性を持たせたコンパレータ（例えば、特許文献４参照）や能動負荷により流れる電流をスイッチの開閉により制御することによりヒステリシスを持たせたコンパレータ（例えば、特許文献５参照）が提案されている。
In addition, as the comparator with hysteresis, other than the comparator (see, for example,
しかるに、従来のコンパレータでは、差動増幅器２０１の出力に応じてトランジスタＭ201をスイッチングさせることにより、差動増幅器２０１の出力に応じて入力抵抗を変化させ、非反転入力端子に供給される信号のレベルをシフトさせ、入出力特性にヒステリシスを持たせていたため、入力信号のレベルをシフトさせるために入力側から抵抗Ｒ201〜Ｒ204に電流を供給する必要があり、よって、入力側に電流供給能力が必要とされていた。このため、入力側に電流供給能力を持たせることができない回路などに適用できなかった。
However, in the conventional comparator, the level of the signal supplied to the non-inverting input terminal is changed by switching the transistor M201 according to the output of the
本発明は上記の点に鑑みてなされたもので、入力側の電流供給能力が十分でない場合での確実にヒステリシスを持たせることができるコンパレータを提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a comparator that can reliably have hysteresis when the current supply capability on the input side is not sufficient.
本発明は、第１の入力信号に応じた第１の電流と第２の入力信号に応じた第２の電流とを比較し、その大小関係に応じて出力信号をハイレベル又はローレベルとする比較手段（１２１）と、比較手段（１２１）の出力信号が一方のレベルのときに第１の電流を制御し、比較手段（１２１）の出力信号が他方のレベルのときに第２の電流を制御し、入出力信号にヒステリシス特性を与える入力制御手段（１２２）とを有することを特徴とする。 The present invention compares the first current corresponding to the first input signal with the second current corresponding to the second input signal, and sets the output signal to high level or low level depending on the magnitude relationship. The first current is controlled when the output signal of the comparing means (121) and the comparing means (121) is at one level, and the second current is controlled when the output signal of the comparing means (121) is at the other level. And an input control means (122) for controlling and giving hysteresis characteristics to the input / output signal.
入力制御手段（１２２）は、電流源（１３１）と、第１の入力信号に応じた第１の電流を電流源（１３１）から引き込み、比較手段（１２１）に供給する第１の入力トランジスタ（Ｍ41）と、第２の入力信号に応じた第２の電流を電流源（１３１）から引き込み、比較手段（１２１）に供給する第２の入力トランジスタ（Ｍ42）と、比較手段（１２１）の出力信号が一方のレベルのときに第１の入力トランジスタ（Ｍ41）から比較手段（１２１）に供給される第１の電流を接地に引き込む第１の入力制御回路（１３２）と、比較手段（１２１）の出力信号が他方のレベルのときに第２の入力トランジスタ（Ｍ42）から比較手段（１２１）に供給される第２の電流を接地に引き込む第２の入力制御回路（１３３）とを有することを特徴とする。 The input control means (122) draws a current source (131) and a first current corresponding to the first input signal from the current source (131), and supplies the first input transistor (121) to the comparison means (121). M41), a second input transistor (M42) that draws a second current corresponding to the second input signal from the current source (131) and supplies it to the comparison means (121), and an output of the comparison means (121) A first input control circuit (132) for drawing a first current supplied from the first input transistor (M41) to the comparison means (121) to the ground when the signal is at one level; and a comparison means (121) And a second input control circuit (133) for drawing a second current supplied from the second input transistor (M42) to the comparison means (121) to the ground when the output signal of the second input transistor (M42) is at the other level. Features.
第１の入力トランジスタ（Ｍ41）及び第２の入力トランジスタ（Ｍ42）は、ＭＯＳ電界効果トランジスタから構成されたことを特徴とする。 The first input transistor (M41) and the second input transistor (M42) are composed of MOS field effect transistors.
比較手段（１２１）は、カレントミラー回路（Ｍ31、Ｍ32）と、バイアス電圧（Ｖbias1）によりゲートがバイアスされ、カレントミラー回路（Ｍ31、Ｍ32）の入力端（Ｍ31）から電流を引き込む第１のトランジスタ（Ｍ33）と、バイアス電圧（Ｖbias2）によりゲートがバイアスされ、第１のトランジスタ（Ｍ33）から電流を引き込む第２のトランジスタ（Ｍ35）と、バイアス電圧（Ｖbias1）によりゲートがバイアスされ、カレントミラー回路（Ｍ31、Ｍ32）の出力端（Ｍ32）から電流を引き込む第３のトランジスタ（Ｍ34）と、バイアス電圧（Ｖbias2）によりゲートがバイアスされ、第３のトランジスタ（Ｍ34）から電流を引き込む第４のトランジスタ（Ｍ36）とを有し、第１のトランジスタ（Ｍ33）と第２のトランジスタ（Ｍ35）との接続点に第１の電流が供給され、第３のトランジスタ（Ｍ34）と第４のトランジスタ（Ｍ36）との接続点に第２の電流が供給されることを特徴とする。 The comparison means (121) includes a current mirror circuit (M31, M32) and a first transistor that draws a current from the input terminal (M31) of the current mirror circuit (M31, M32) with the gate biased by the bias voltage (Vbias1). The gate is biased by (M33) and the bias voltage (Vbias2), the gate is biased by the second transistor (M35) that draws current from the first transistor (M33), and the bias voltage (Vbias1), and the current mirror circuit A third transistor (M34) that draws current from the output terminal (M32) of (M31, M32), and a fourth transistor whose gate is biased by the bias voltage (Vbias2) and draws current from the third transistor (M34) (M36), and a first current at a connection point between the first transistor (M33) and the second transistor (M35). And a second current is supplied to a connection point between the third transistor (M34) and the fourth transistor (M36).
第２のトランジスタ（Ｍ35）と第４のトランジスタ（Ｍ36）との電流供給能力を異ならせることにより、入出力信号にオフセットを持たせることを特徴とする。 The second transistor (M35) and the fourth transistor (M36) have different current supply capacities so that the input / output signal has an offset.
なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲が限定されるものではない。 In addition, the said reference code is a reference to the last, and a claim is not limited by this.
本発明によれば、コンパレータを第１の入力信号のレベルと第２の入力信号のレベルとを比較し、その大小関係に応じて出力信号をハイレベル又はローレベルとする比較手段（１２１）と、比較手段（１２１）の出力信号が一方のレベルのときに第１の入力信号の入力レベルを制御し、比較手段（１２１）の出力信号が他方のレベルのときに第２の入力信号の入力レベルを制御し、入出力信号にヒステリシス特性を与える入力制御手段（１２２）とから構成することにより、入力側に電流供給能力が十分でない場合でも入出力にヒステリシスを持たせることができるなどの特長を有する。 According to the present invention, the comparator compares the level of the first input signal with the level of the second input signal and compares the output signal to the high level or the low level according to the magnitude relationship thereof. The input level of the first input signal is controlled when the output signal of the comparison means (121) is at one level, and the second input signal is input when the output signal of the comparison means (121) is at the other level. By comprising the input control means (122) that controls the level and gives hysteresis characteristics to the input / output signal, it is possible to provide hysteresis for the input / output even when the current supply capability is not sufficient on the input side. Have
本実施例では、本発明のコンパレータを冷陰極蛍光管点灯システムに用いた場合について説明する。 In this embodiment, a case where the comparator of the present invention is used in a cold cathode fluorescent tube lighting system will be described.
まず、冷陰極蛍光管点灯システムについて説明する。 First, a cold cathode fluorescent tube lighting system will be described.
〔システム構成〕 〔System configuration〕
図１は本発明の一実施例のブロック構成図を示す。 FIG. 1 shows a block diagram of an embodiment of the present invention.
本実施例の冷陰極蛍光管点灯システム１は、例えば、液晶モニタのバックライトなどとして用いられるシステムであり、冷陰極蛍光管部１１、共振回路部１２、駆動ＩＣ（integrated circuit）１３、保護ＩＣ（integrated circuit）１４、ピークホールド回路１５、基準電圧源１６、キャパシタＣ１、Ｃ２から構成される。
The cold cathode fluorescent
冷陰極蛍光管部１１は、冷陰極蛍光管対２１、２２を並列に配置した構成とされている。冷陰極蛍光管対２１は２本の冷陰極蛍光管３１、３２を並列に配置した構成とされ、冷陰極蛍光管対２２は２本の冷陰極蛍光管４１、４２を並列に配置した構成とされている。
The cold cathode fluorescent tube section 11 has a configuration in which cold cathode
冷陰極蛍光管３１、３２、４１、４２の一端には共振回路１２が接続されている。また、冷陰極蛍光管３１、３２の他端は検出用抵抗Ｒs1、Ｒs2を介して接地され、冷陰極蛍光管４１、４２の他端は検出用抵抗Ｒs3、Ｒs4を介して接地されている。
The
冷陰極蛍光管３１、３２、４１、４２は共振回路１２とともに、共振回路を構成しており、その両端に所定の周波数、例えば、５０ｋＨｚの電圧が印加されると、駆動電流が流れ、点灯され、それより低い周波数或いは高い周波数、例えば、１００ｋＨｚの電圧が印加されると、消灯する。
The cold cathode
共振回路１２には、駆動ＩＣ１３から所定の周波数の駆動信号が供給されている。共振回路１２は、キャパシタ、トランスなどから構成され、それらのキャパシタンス、インダクタンスなどにより、共振回路を構成しており、駆動ＩＣ１３から供給される駆動信号に共振して、冷陰極蛍光管部１１に駆動電力を供給印加している。
The
〔駆動ＩＣ１３〕 [Drive IC13]
図２は駆動ＩＣ１３のブロック構成図を示す。
FIG. 2 is a block diagram of the driving
駆動ＩＣ１３は、電圧制御発振回路５１、起動回路５２、誤差アンプ５３、電圧制御回路５４から構成される。
The
電圧制御発振回路５１の制御端子Ｔcntには、起動回路５２、及び、誤差アンプ５３、電圧制御回路５４、並びに、端子Ｔ４が接続されている。電圧制御発振回路５１は、制御端子Ｔcntの印加電圧に応じた周波数の発振出力を出力端子Ｔoscから出力する。
The control circuit Tcnt of the voltage controlled
電圧制御発振回路５１の出力端子Ｔoscは、駆動ＩＣ１３の出力端子Ｔ1に接続されており、電圧制御発振回路５１の発振出力は、出力端子Ｔ1から共振回路１２に向けて出力される。
The output terminal Tosc of the voltage controlled
起動回路５２は、電源投入時などに冷陰極蛍光管３１、３２、４１、４２の点灯を速くするように電圧制御発振回路５１の制御電圧を制御する。
The
誤差アンプ５３の反転入力端子には、端子Ｔ２が接続され、非反転入力端子には端子Ｔ３が接続されている。端子Ｔ２には保護ＩＣ１４から平均値信号が供給され、端子Ｔ３には、基準電圧源から基準電圧が供給されている。誤差アンプ５３は、平均値信号と基準電圧との差に応じた電圧を出力する。誤差アンプ５３の出力は、電圧制御発振回路５１の制御端子Ｔcntに供給されるとともに、端子Ｔ４に供給される。
The error amplifier 53 has an inverting input terminal connected to the terminal T2, and a non-inverting input terminal connected to the terminal T3. An average value signal is supplied from the
電圧制御回路５４には、端子Ｔ５が接続されている。端子Ｔ５は、保護ＩＣ１４の端子Ｔ14と接続されており、保護ＩＣ１４から停止信号が供給される。電圧制御回路５４は、保護ＩＣ１４からの停止信号により電圧制御発振回路５１の制御端子Ｔcntをハイレベルに固定する。このとき、電圧制御回路５４は、その出力をハイレベルに固定すると、電源切断などによりリセットがかかるまで出力をハイレベルに維持する。
The
端子Ｔ４は、保護ＩＣ１４の端子Ｔ15に接続されている。また、端子Ｔ４と端子Ｔ15の接続点と接地との間にはキャパシタＣ１が接続される。電圧制御発振回路５１は、キャパシタＣ１の充電電圧により制御端子Ｔcntに印加される制御電圧が制御され、発振周波数が制御される。
The terminal T4 is connected to the terminal T15 of the
〔保護ＩＣ１４〕 [Protection IC 14]
保護ＩＣ１４は、図１に示すようにＰＷＭ（pulse width modulation）制御部６１、及び、保護回路部６２から構成されている。ＰＷＭ制御部６１は、駆動ＩＣ１３に含まれる電圧制御発振回路５１の発振状態をＰＷＭ制御するための回路である。
As shown in FIG. 1, the
〔ＰＷＭ制御部６１〕 [PWM controller 61]
図３はＰＷＭ制御部６１のブロック構成図を示す。
FIG. 3 is a block diagram of the
ＰＷＭ制御部６１は、三角波生成回路７１、コンパレータ７２、ゲート回路７３、アナログスイッチ７４、放電用スイッチ７５、コンパレータ７６、抵抗Ｒ11、Ｒ12、Ｒ13、キャパシタＣ11から構成されている。
The
端子Ｔ17には外部から輝度を決定するための設定輝度信号が供給されている。端子Ｔ17に供給された設定輝度信号は、コンパレータ７２の反転入力端子に供給される。コンパレータ７２の非反転入力端子には、三角波生成回路７１から三角波が供給されている。コンパレータ７２は、輝度信号と三角波とを比較して、三角波が輝度信号より大きいときに出力をハイレベルとし、三角波が輝度信号より小さいときにその出力をローレベルとする。コンパレータ７２により、三角波の周波数に応じており、かつ、輝度信号に応じたパルス幅のパルスが生成される。
The terminal T17 is supplied with a set luminance signal for determining the luminance from the outside. The set luminance signal supplied to the terminal T17 is supplied to the inverting input terminal of the comparator 72. A triangular wave is supplied from the triangular
コンパレータ７２の出力パルスは、抵抗Ｒ11、キャパシタＣ11から構成される遅延回路を介してスイッチ７５に供給されるとともに、ゲート回路７３に供給されている。スイッチ７５は、端子Ｔ15と接地との間に接続されており、コンパレータ７２の出力パルスを抵抗Ｒ11、キャパシタＣ11により決定される時間だけ遅延したパルスによりスイッチングされる。スイッチ７５は、パルスがローレベルのときにオフし、キャパシタＣ１を充電し、ハイレベルのときにオンし、キャパシタＣ1を放電する。
The output pulse of the comparator 72 is supplied to the
ゲート回路７３は、コンパレータ７２の出力パルスを反転して入力する。また、ゲート回路７３には、コンパレータ７６の出力が供給されている。ゲート回路７３は、コンパレータ７２の反転出力とコンパレータ７６の出力とのＡＮＤ論理を出力する。ゲート回路７３の出力は、アナログスイッチ７４に供給される。
The
アナログスイッチ７４は、端子Ｔ15と端子Ｔ16との間に接続されており、ゲート回路７３の出力に応じてスイッチングされる。アナログスイッチ７４は、ゲート回路７３の出力がハイレベルのときにオンし、端子Ｔ15と端子Ｔ16とを短絡し、ゲート回路７３の出力がローレベルのときにオフし、端子Ｔ15と端子Ｔ16とを開放する。
The
コンパレータ７６の反転入力端子には、端子Ｔ16が接続され、非反転入力端子には、抵抗Ｒ12と抵抗Ｒ13との接続点が接続されている。抵抗Ｒ12は、一端がコンパレータ７６の非反転入力端子に接続され、他端が端子Ｔ15に接続されている。抵抗Ｒ13は、一端がコンパレータ７６の非反転入力端子と抵抗Ｒ12の一端との接続点に接続され、他端には電源電圧Ｖddが印加されている。
A terminal T16 is connected to the inverting input terminal of the
〔コンパレータ７６〕
コンパレータ７６は、抵抗Ｒ12と抵抗Ｒ13との接続点の電位と端子Ｔ16の電位とを比較し、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より大きければ、出力をハイレベルとし、抵抗Ｒ12と抵抗Ｒ13との接続点の電位が端子Ｔ16の電位より小さければ、出力をローレベルとする。このコンパレータ７６には、ヒステリシス及びオフセットが付与されており、このコンパレータ７６として本発明のコンパレータが適用される。
[Comparator 76]
The
ここで、コンパレータ７６について詳細に説明する。
Here, the
図４はコンパレータ７６の回路構成図を示す。
FIG. 4 shows a circuit configuration diagram of the
コンパレータ７６は、第１の入力信号に応じた第１の電流と第２の入力信号に応じた第２の電流とを比較し、その大小関係に応じて出力信号をハイレベル又はローレベルとする比較回路部１２１、及び、比較回路部１２１の出力信号が一方のレベルのときに第１の入力信号に応じた第１の電流を制御し、比較回路１２１の出力信号が他方のレベルのときに第２の入力信号に応じた第２の電流を制御し、入出力信号にヒステリシス特性を与える入力制御回路１２２、並びに、バイアス電源１２３、１２４から構成されている。
The
〔比較回路部１２１〕
比較回路部１２１は、ｐチャネルＭＯＳ電界効果トランジスタＭ31、Ｍ32、及び、ｎチャネルＭＯＳ電界効果トランジスタＭ33〜Ｍ36から構成される比較回路と、ｐチャネルＭＯＳ電界効果トランジスタＭ37及びｎチャネルＭＯＳ電界効果トランジスタＭ38から構成される出力回路とから構成されている。
[Comparison circuit unit 121]
The
トランジスタＭ31、Ｍ32は、カレントミラー回路を構成しており、トランジスタＭ31に流れる電流に応じた電流がトランジスタＭ32に流れる。 The transistors M31 and M32 constitute a current mirror circuit, and a current corresponding to the current flowing through the transistor M31 flows through the transistor M32.
トランジスタＭ33のゲートには、バイアス電源１２４からバイアス電圧Ｖbias2が印加されている。トランジスタＭ33は、バイアス電圧Ｖbias2に応じた電流をトランジスタＭ31のドレインから引き込む。トランジスタＭ34のゲートには、バイアス電源１２４からバイアス電圧Ｖbias2が印加されている。トランジスタＭ34は、バイアス電圧Ｖbias2に応じた電流をトランジスタＭ32のドレインから引き込む。 A bias voltage Vbias2 is applied from the bias power supply 124 to the gate of the transistor M33. The transistor M33 draws a current corresponding to the bias voltage Vbias2 from the drain of the transistor M31. A bias voltage Vbias2 is applied from the bias power supply 124 to the gate of the transistor M34. The transistor M34 draws a current corresponding to the bias voltage Vbias2 from the drain of the transistor M32.
トランジスタＭ35のゲートには、バイアス電源１２３からバイアス電圧Ｖbias1が印加されている。トランジスタＭ35は、バイアス電圧Ｖbias1に応じた電流をトランジスタＭ33のソースから引き込み、接地に逃がす。トランジスタＭ36のゲートには、バイアス電源１２３からバイアス電圧Ｖbias1が印加されている。トランジスタＭ36は、バイアス電圧Ｖbias1に応じた電流をトランジスタＭ34のソースから引き込み、接地に逃がす。 A bias voltage Vbias1 is applied from the bias power supply 123 to the gate of the transistor M35. The transistor M35 draws a current corresponding to the bias voltage Vbias1 from the source of the transistor M33 and releases it to the ground. A bias voltage Vbias1 is applied from the bias power supply 123 to the gate of the transistor M36. The transistor M36 draws a current corresponding to the bias voltage Vbias1 from the source of the transistor M34 and releases it to the ground.
トランジスタＭ33とトランジスタＭ35との接続点には、入力制御回路１２２から第１の電流が供給され、トランジスタＭ34とトランジスタＭ36との接続点には、入力制御回路１２２から第２の電流が供給される。
A first current is supplied from the
比較回路部１２１は、第１の電流が第２の電流より大きくなると、トランジスタＭ31のドレイン及びゲート並びにトランジスタＭ32のゲートからの電流の引き込みが小さくなり、かつ、トランジスタＭ34のドレインからの電流の引き込みが大きくなるので、トランジスタＭ37のゲート電圧が低下する。これにより、トランジスタＭ37がオンして出力がハイレベルとなる。
When the first current is larger than the second current, the
また、比較回路部１２１は、第２の電流が第１の電流より大きくなると、トランジスタＭ31のドレイン及びゲート並びにトランジスタＭ32のゲートからの電流の引き込みが大きくなり、かつ、トランジスタＭ34のドレインからの電流の引き込みが小さくなるので、トランジスタＭ37のゲート電圧が上昇する。これにより、トランジスタＭ37がオフして出力がローレベルとなる。
In addition, when the second current is larger than the first current, the
〔入力制御回路１２２〕
入力制御回路１２２は、電流源１３１、第１の入力制御回路１３２、第２の入力制御回路１３３、第１の入力トランジスタＭ41、第２の入力トランジスタＭ42から構成される。
[Input control circuit 122]
The
電流源１３１には、電源電圧Ｖddが印加され、電源電圧Ｖddから駆動電流を生成し、出力する。電流源１３１で生成された電流は、第１の入力トランジスタＭ41のソース及び第２の入力トランジスタＭ42のソースに供給される。
A power supply voltage Vdd is applied to the
第１の入力トランジスタＭ41は、ｐチャネルＭＯＳ電界効果トランジスタで構成されており、ゲートが端子Ｔ16に接続されている。端子Ｔ16に供給される信号は、第１の入力信号として第１の入力トランジスタＭ41のゲートに供給される。 The first input transistor M41 is composed of a p-channel MOS field effect transistor, and its gate is connected to the terminal T16. The signal supplied to the terminal T16 is supplied to the gate of the first input transistor M41 as a first input signal.
第２の入力トランジスタＭ42は、ｐチャネルＭＯＳ電界効果トランジスタで構成されており、ゲートが抵抗Ｒ12と抵抗Ｒ13との接続点に接続されている。抵抗Ｒ12と抵抗Ｒ13との接続点の電位は、第２の入力信号として第２の入力トランジスタＭ42のゲートに供給される。 The second input transistor M42 is composed of a p-channel MOS field effect transistor, and has a gate connected to a connection point between the resistor R12 and the resistor R13. The potential at the connection point between the resistor R12 and the resistor R13 is supplied to the gate of the second input transistor M42 as the second input signal.
第１の入力トランジスタＭ41は、第１の入力信号に応じた電流を電流源１３１から引き込みドレインから出力する。第１の入力トランジスタＭ41のドレインから出力された電流は、第１の電流として比較回路部１２１に供給される。第２の入力トランジスタＭ42は、第２の入力信号に応じた電流を電流源１３１から引き込みドレインから出力する。第２の入力トランジスタＭ42のドレインから出力された電流は、第２の電流として比較回路部１２１に供給される。
The first input transistor M41 draws a current corresponding to the first input signal from the
〔第１の入力制御回路１３２〕
第１の入力制御回路１３２は、ｎチャネルＭＯＳ電界効果トランジスタＭ51、Ｍ52、及び、反転回路１４１から構成されており、比較回路部１２１の出力がローレベルのときに、第１の入力トランジスタＭ41から比較回路部１２１に供給される第１の電流が低減するように制御する。
[First input control circuit 132]
The first
トランジスタＭ51は、ドレインが第１の入力トランジスタＭ41のドレインと比較回路部１２１との接続点に接続されており、ソースがトランジスタＭ52のドレインに接続され、ゲートが反転回路１４１を介して比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点に接続されている。トランジスタＭ52は、ドレインがトランジスタＭ51のソースに接続され、ソースが接地され、ゲートにはバイアス電源１２３からバイアス電圧Ｖbias1が印加されている。
The transistor M51 has a drain connected to the connection point between the drain of the first input transistor M41 and the
比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がローレベルになると、反転回路１４１の出力はハイレベルになる。反転回路１４１の出力がハイレベルになると、トランジスタＭ51がオンする。トランジスタＭ51がオンすると、トランジスタＭ52により、第１の入力トランジスタＭ41のドレインと比較回路部１２１との接続点からバイアス電圧Ｖbias1で設定される定電流分だけ電流が引き込まれる。これによって、第１の入力信号に応じた第１の電流が減少する。
When the potential at the connection point between the drain of the transistor M37 and the drain of the transistor M38, which is the output terminal of the
また、比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がハイレベルのときには、反転回路１４１の出力はローレベルになる。反転回路１４１の出力がローレベルのときにはトランジスタＭ51はオフしており、比較回路部１２１には第１の入力信号に応じた第１の電流がそのまま供給される。
When the potential at the connection point between the drain of the transistor M37 and the drain of the transistor M38, which is the output terminal of the
〔第２の入力制御回路１３３〕
第２の入力制御回路１３３は、ｎチャネルＭＯＳ電界効果トランジスタＭ61、Ｍ62から構成されており、比較回路部１２１の出力がハイレベルのときに、第２の入力トランジスタＭ42から比較回路部１２１に供給される第２の電流が低減するように制御する。
[Second input control circuit 133]
The second
トランジスタＭ61は、ドレインが第２の入力トランジスタＭ42のドレインと比較回路部１２１との接続点に接続されており、ソースがトランジスタＭ62のドレインに接続され、ゲートが比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点に接続されている。トランジスタＭ62は、ドレインがトランジスタＭ61のソースに接続され、ソースが接地され、ゲートにはバイアス電源１２３からバイアス電圧Ｖbias1が印加されている。
The transistor M61 has a drain connected to a connection point between the drain of the second input transistor M42 and the
比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がハイレベルになると、トランジスタＭ61がオンする。トランジスタＭ61がオンすると、トランジスタＭ62により、第２の入力トランジスタＭ42のドレインと比較回路部１２１との接続点からバイアス電圧Ｖbias1で設定される定電流分だけ電流が引き込まれる。これによって、第２の入力信号に応じた第２の電流が減少する。
When the potential at the connection point between the drain of the transistor M37 serving as the output terminal of the
また、比較回路部１２１の出力端となるトランジスタＭ37のドレインとトランジスタＭ38のドレインとの接続点の電位がローレベルのときには、トランジスタＭ61はオフしており、比較回路部１２１には第２の入力信号に応じた第２の電流がそのまま供給される。
When the potential at the connection point between the drain of the transistor M37 and the drain of the transistor M38, which is the output terminal of the
〔動作〕
図５はコンパレータ７６の動作説明図を示す。図５（Ａ）は第１の入力及び第２の入力、図５（Ｂ）は第１の電流及び第２の電流、図５（Ｃ）は出力信号の動作波形、図５（Ｄ）は第１の入力制御回路１３２の状態、図５（Ｅ）は第２の入力制御回路１３３の状態を示す。また、図５（Ａ）において実線は第１の入力信号を示し、一点鎖線は第２の入力信号を示す。
[Operation]
FIG. 5 is a diagram for explaining the operation of the
時刻ｔ0で、第１の入力信号が第２の入力信号より大きい状態では、第１の電流が第２の電流より小さくなり、比較回路部１２１の出力はローレベルとなる。
In a state where the first input signal is larger than the second input signal at time t0, the first current becomes smaller than the second current, and the output of the
比較回路部１２１の出力がローレベルの状態では、第１の入力制御回路１３２のトランジスタＭ51がオンし、第１の電流が第１の入力制御回路１３２に引き込まれ、低減する。また、比較回路部１２１の出力がローレベルの状態では、第２の入力制御回路１３３のトランジスタＭ61はオフし、第２の電流はそのまま比較回路部１２１に供給される。この状態では、第１の入力信号が第２の入力信号より一定レベル以上大きくならないと、出力は反転しないことになる。
When the output of the
次に、時刻ｔ1で、第１の入力信号が第２の入力信号より一定レベル以上小さくなると、第１の電流が第２の電流より大きくなり、比較回路部１２１の出力はハイレベルとなる。比較回路部１２１の出力がハイレベルになると、第１の入力制御回路１３２のトランジスタＭ51はオフし、第１の電流はそのまま比較回路部１２１に供給される。また、第２の入力制御回路１３３のトランジスタＭ61はオンし、第２の電流はその一部が第２の入力制御回路１３３に引き込まれ、低減する。この状態では、第１の入力信号が第２の入力信号より一定レベル以上、大きくならないと、出力は反転しないことになる。
Next, when the first input signal becomes smaller than the second input signal by a certain level or more at time t1, the first current becomes larger than the second current, and the output of the
次に、時刻ｔ2で第１の入力信号が第２の入力信号より一定レベル以上大きくなると、第１の電流が第２の電流より小さくなり、比較回路部１２１の出力はローレベルとなる。比較回路部１２１の出力がハイレベルになると、第１の入力制御回路１３２のトランジスタＭ51はオンし、第１の電流はその一部が第１の入力制御回路１３２に引き込まれ、低減する。また、第２の入力制御回路１３３のトランジスタＭ61はオフし、第２の電流はそのまま比較回路部１２１に供給される。この状態では、第１の入力信号が第２の入力信号より一定レベル以上、小さくならないと、出力は反転しないことになる。
Next, when the first input signal becomes larger than the second input signal by a certain level or more at time t2, the first current becomes smaller than the second current, and the output of the
以上により、入出力特性にヒステリシスを持たせることが可能となる。 As described above, hysteresis can be given to the input / output characteristics.
このとき、本実施例では、第１の入力信号及び第２の入力信号がＭＯＳ電界効果トランジスタから構成される入力トランジスタＭ41及びＭ42のゲートに供給されるため、入力側に電流供給能力が十分でなくてもヒステリシス動作が可能となる。 At this time, in this embodiment, since the first input signal and the second input signal are supplied to the gates of the input transistors M41 and M42 composed of MOS field effect transistors, the current supply capability is sufficient on the input side. Hysteresis operation is possible without it.
また、比較回路部１２１を構成するトランジスタＭ35のチャネル長とトランジスタＭ36のチャネル長とを異ならせることにより、トランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。なお、トランジスタＭ35のチャネル幅とトランジスタＭ36のチャネル幅を変えることによっても、トランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。さらに、チャネル長とチャネル幅の両方を異ならせることによっても同様にトランジスタＭ35とトランジスタＭ36との電流供給能力を異ならせ、入出力信号にオフセットを持たせることができる。
Further, by making the channel length of the transistor M35 and the channel length of the transistor M36 constituting the
次にＰＷＭ制御部６１、全体の動作を説明する。
Next, the overall operation of the
〔ＰＷＭ制御部６１の動作〕 [Operation of PWM control unit 61]
まず、コンパレータ７２の出力パルスがハイレベルになると、スイッチ７４はオフし、端子Ｔ15と端子Ｔ16とは開放される。これによって、キャパシタＣ１とキャパシタＣ２とが切断された状態となる。
First, when the output pulse of the comparator 72 becomes high level, the
次にスイッチ７５は、抵抗Ｒ11、キャパシタＣ11により遅延されてハイレベルとなる。これによって、スイッチ７５がコンパレータ７２の出力がハイレベルになってから僅かに遅延してからオンする。スイッチ７５がオンすることにより端子Ｔ15に接続されたキャパシタＣ１が放電される。
Next, the
キャパシタＣ１が放電されると、端子Ｔ15の電位が低下する。次に、三角波生成回路７１から出力される三角波が低下し、コンパレータ７２の出力がローレベルになると、抵抗Ｒ11及びＣ11により僅かに遅延して、スイッチ７５がオフする。スイッチ７５がオフすることにより、キャパシタＣ１が駆動ＩＣ１３の端子Ｔ４の電位により充電される。
When the capacitor C1 is discharged, the potential at the terminal T15 decreases. Next, when the triangular wave output from the triangular
キャパシタＣ１が充電されることにより端子Ｔ15の電位が上昇する。端子Ｔ15の電位が上昇することによりコンパレータ７６の非反転入力端子の電位が上昇する。
When the capacitor C1 is charged, the potential at the terminal T15 rises. As the potential at the terminal T15 increases, the potential at the non-inverting input terminal of the
コンパレータ７６の非反転入力端子の電位が上昇し、端子Ｔ16の電位、すなわち、キャパシタＣ２の充電電圧より上昇すると、コンパレータ７６の出力がハイレベルになる。コンパレータ７６の出力がハイレベルになると、ゲート回路７３の出力がハイレベルになり、アナログスイッチ７４がオンする。アナログスイッチ７４がオンすることにより、キャパシタＣ１とキャパシタＣ２とが端子Ｔ４に接続された状態となる。
When the potential of the non-inverting input terminal of the
キャパシタＣ１の充電電圧がキャパシタＣ２の充電電圧に対して所望の電圧に達したときに、キャパシタＣ１とキャパシタＣ２とが端子Ｔ４に接続され、キャパシタＣ１の充電時の端子Ｔ４の電位のオーバーシュートを防止できる。 When the charging voltage of the capacitor C1 reaches a desired voltage with respect to the charging voltage of the capacitor C2, the capacitor C1 and the capacitor C2 are connected to the terminal T4, and an overshoot of the potential of the terminal T4 during charging of the capacitor C1 is caused. Can be prevented.
次に、三角波生成回路７１の三角波が設定輝度信号より大きくなり、コンパレータ７２の出力がハイレベルとなると、ゲート回路７３の出力がローレベルとなり、アナログスイッチ７４がオフする。アナログスイッチ７４がオフすることにより、キャパシタＣ２には、駆動ＩＣ１３の端子Ｔ４の電位が保持される。なお、アナログスイッチ７４がオフした後、僅かに経過した後、スイッチ７５がオンし、キャパシタＣ１が放電される。このとき、アナログスイッチ７４がオフした後であるので、キャパシタＣ２には端子Ｔ４の電位が保持されたままになる。
Next, when the triangular wave of the triangular
以上により、コンパレータ７２の出力パルスに応じて駆動ＩＣ１３の端子Ｔ４の電位をパルス状に制御できる。
As described above, the potential of the terminal T4 of the driving
駆動ＩＣ１３は、端子Ｔ４の電位がパルス状に駆動されることにより、電圧制御発振回路５１の発振周波数を略５０ｋＨｚと略１００ｋＨｚの間で間欠的に変化させることが可能となる。電圧制御発振回路５１の出力発振周波数が５０ｋＨｚになると、共振回路１２が共振して冷陰極蛍光管３１、３２、４１、４２が点灯する。また、電圧制御発振回路５１の出力発振周波数が１００ｋＨｚになると、共振回路１２から冷陰極蛍光管３１、３２、４１、４２への電力の供給が停止され、冷陰極蛍光管３１、３２、４１、４２は消灯する。
The
以上により、冷陰極蛍光管３１、３２、４１、４２に間欠的に電力が供給されて、輝度が一定に保持される。
As described above, power is intermittently supplied to the cold
このとき、キャパシタＣ１の充電時にアナログスイッチ７４をスイッチングし、キャパシタＣ１、Ｃ２との接続を制御し、容量を変化させることにより、端子Ｔ４の電位にオーバーシュートが発生することを抑制できる。したがって、端子Ｔ４の電位により発振周波数が制御される電圧制御発振回路５１の発振出力を安定化させることができる。
At this time, by switching the
〔保護回路部６２〕 [Protection circuit section 62]
次に保護回路部６２について説明する。
Next, the
保護回路部６２は、冷陰極蛍光管部１１の印加電圧や供給電流の最大値を検出し、冷陰極蛍光管部１１の異常を検知するための回路である。
The
図６は保護回路部６２のブロック構成図を示す。
FIG. 6 is a block diagram of the
保護回路部６２は、最大値出力回路９１、コンパレータ９２、基準電圧源９３、係数乗算回路９４、コンパレータ９５、９６、９７、基準電圧源９８、ＡＮＤゲート９９、出力回路１００、ダイオードＤ1、Ｄ2から構成される。
The
最大値出力回路９１には、端子Ｔ12、Ｔ13から検出電圧が入力される。端子Ｔ12には、接地との間にダイオードＤ1が逆方向に接続されている。また、端子Ｔ13には、接地との間にダイオードＤ2が逆方向に接続されている。 The maximum value output circuit 91 receives detection voltages from terminals T12 and T13. A diode D1 is connected in the reverse direction between the terminal T12 and the ground. A diode D2 is connected to the terminal T13 in the reverse direction between the terminal T13 and the ground.
ダイオードＤ1、Ｄ2は、保護ＩＣ１３の保護素子として作用している。ダイオードＤ1、Ｄ2により端子Ｔ12、Ｔ13から検出電圧が半波整流される。端子Ｔ12、Ｔ13に供給され、ダイオードＤ1、Ｄ2により半波整流された信号が最大値出力回路９１に供給される。
The diodes D1 and D2 act as protection elements for the
最大値出力回路９１は、端子Ｔ12から供給される検出電圧又は端子Ｔ13から供給される検出電圧のうち大きい方の検出電圧を選択的に出力する。 The maximum value output circuit 91 selectively outputs the larger detection voltage of the detection voltage supplied from the terminal T12 or the detection voltage supplied from the terminal T13.
最大値出力回路９１から出力された最大値信号は、コンパレータ９２の非反転入力端子及び係数乗算回路９４に供給される。コンパレータ９２の反転入力端子には基準電圧源９３から基準電圧が印加されている。基準電圧源９３で発生される基準電圧は、最大値信号の下限値に設定されている。
The maximum value signal output from the maximum value output circuit 91 is supplied to the non-inverting input terminal of the
コンパレータ９２は最大値出力回路９１からの最大値信号が基準電圧源９３で発生される基準電圧より大きければ、出力をハイレベルとし、最大値出力回路９１からの最大値信号が基準電圧源９３で発生される基準電圧より小さければ、出力をローレベルとする。コンパレータ９２の出力は、ＡＮＤゲート９９に供給される。
If the maximum value signal from the maximum value output circuit 91 is larger than the reference voltage generated by the
また、係数乗算回路９４は、最大値出力回路９１から出力された最大値信号を０．８倍する。すなわち、最大値の８０％の信号を出力する。係数乗算回路９４で０．８倍された信号は、コンパレータ９５、９６の反転入力端子に供給される。
The coefficient multiplication circuit 94 multiplies the maximum value signal output from the maximum value output circuit 91 by 0.8. That is, a signal having 80% of the maximum value is output. The signal multiplied by 0.8 by the coefficient multiplication circuit 94 is supplied to the inverting input terminals of the
コンパレータ９５の非反転入力端子には、端子Ｔ12に供給される検出信号Ｖ12が供給されている。コンパレータ９５は検出信号Ｖ12が係数乗算回路９４からの最大値の８０％の信号より大きければ、出力をハイレベルとし、検出信号Ｖ12が係数乗算回路９４からの最大値の８０％の信号より小さければ、出力をローレベルとする。
The detection signal V12 supplied to the terminal T12 is supplied to the non-inverting input terminal of the
コンパレータ９６の非反転入力端子には、端子Ｔ13に供給される検出信号Ｖ13が供給されている。コンパレータ９６は検出信号Ｖ13が係数乗算回路９４からの最大値の８０％の信号より大きければ、出力をハイレベルとし、検出信号Ｖ13が係数乗算回路９４からの最大値の８０％の信号より小さければ、出力をローレベルとする。コンパレータ９５、９６の出力は、ＡＮＤゲート９９に供給される。
The detection signal V13 supplied to the terminal T13 is supplied to the non-inverting input terminal of the comparator 96. The comparator 96 sets the output to a high level if the detection signal V13 is larger than the signal of 80% of the maximum value from the coefficient multiplication circuit 94, and if the detection signal V13 is smaller than the signal of 80% of the maximum value from the coefficient multiplication circuit 94. The output is set to low level. Outputs of the
コンパレータ９７の反転入力端子には、端子Ｔ11からホールド回路１５の出力が供給されている。ホールド回路１５は、検出抵抗Ｒs1と検出抵抗Ｒs2との接続点の電圧及び検出抵抗Ｒs3と検出抵抗Ｒs4との接続点の最大電圧をホールドしている。また、コンパレータ９７の反転入力端子には、基準電圧源９８から基準電圧が印加されている。基準電圧源９８で発生される基準電圧は、最大駆動電圧に応じた電圧に設定されている。
The inverting input terminal of the
コンパレータ９７はホールド回路１５の出力電圧が基準電圧９８からの基準電圧より大きければ、出力をローレベルとし、ホールド回路１５の出力電圧が基準電圧９８からの基準電圧より小さければ、出力をハイレベルとする。コンパレータ９７の出力は、ＡＮＤゲート９９に供給される。
The
ＡＮＤゲート９９には、コンパレータ９２、９５、９６、９７の出力が供給される。ＡＮＤゲート９９は、コンパレータ９２、９５、９６、９７の出力のＡＮＤ論理を出力する。ＡＮＤゲート９９は、コンパレータ９２、９５、９６、９７の出力がすべてハイレベルのときに出力がハイレベルとなり、コンパレータ９２、９５、９６、９７の出力のうちいずれか一つでもローレベルとなると出力がローレベルとなる。ＡＮＤゲート９９の出力は、出力回路１００に供給される。
The outputs of the
出力回路１００は、電流源１１１、コンパレータ１１２、基準電圧源１１３、キャパシタＣ21、トランジスタＭ11、Ｍ12から構成されている。
The
ＡＮＤゲート９９の出力は、トランジスタＭ11のゲートに供給される。トランジスタＭ11はｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが接地され、ドレイン−ソースに並列にキャパシタＣ21が接続された構成とされている。また、トランジスタＭ11のドレインとキャパシタＣ21との接続点には、電流源１１１から充電電流が供給されている。
The output of the AND
トランジスタＭ11は、ＡＮＤゲート９９の出力がハイレベルのときにオンし、ＡＮＤゲート９９の出力がローレベルのときにオフする。トランジスタＭ11がオフの状態で電流源１１１からキャパシタＣ21に充電電流が供給され、キャパシタＣ21が充電される。また、トランジスタＭ12がオンすると、キャパシタＣ21に充電された電荷がトランジスタＭ11を通して接地に放電される。このようにキャパシタＣ21は、トランジスタＭ11のオン／オフに応じて充放電される。
The transistor M11 is turned on when the output of the AND
キャパシタＣ21の充電電圧は、コンパレータ１１２の反転入力端子に印加されている。コンパレータ１１２の非反転入力端子には、基準電圧源１１３から基準電圧が供給されている。コンパレータ１１２は、キャパシタＣ21の充電電圧が基準電圧源１１３からの基準電圧より大きければ、出力をローレベルとし、キャパシタＣ21の充電電圧が基準電圧源１１３からの基準電圧より小さければ、出力をハイレベルとする。コンパレータ１１２の出力は、トランジスタＭ12のゲートに供給されている。
The charging voltage of the capacitor C21 is applied to the inverting input terminal of the
トランジスタＭ12は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが接地され、ドレインが出力端子Ｔ14に接続されている。トランジスタＭ12は、コンパレータ１１２の出力がハイレベルのときにオンし、ローレベルのときオフする。
The transistor M12 is composed of an n-channel MOS field effect transistor, the source is grounded, and the drain is connected to the output terminal T14. The transistor M12 is turned on when the output of the
〔保護回路部６２の動作〕 [Operation of Protection Circuit Unit 62]
通常動作状態においては、コンパレータ９２、９５、９６、９７の出力すべてハイレベルとなり、ＡＮＤゲート９９の出力はハイレベルとなる。ＡＮＤゲート９９の出力がハイレベルのときには、トランジスタＭ11がオンする。トランジスタＭ11がオンすることにより、キャパシタＣ21が放電され、キャパシタＣ21の充電電圧はローレベルとなる。キャパシタの充電電圧がローレベルとなることにより、コンパレータ１１２の出力がハイレベルとなる。コンパレータ１１２の出力がハイレベルになると、トランジスタＭ12がオンし、端子Ｔ14はローレベルとなる。
In the normal operation state, the outputs of the
また、冷陰極蛍光管部１１の接続状態、点灯状態に異常があり、最大出力回路９１の出力が基準電圧、すなわち、最大値信号の下限値より小さくなると、コンパレータ９２の出力がローレベルになる。
Further, when the connection state and the lighting state of the cold cathode fluorescent tube unit 11 are abnormal, and the output of the maximum output circuit 91 becomes smaller than the reference voltage, that is, the lower limit value of the maximum value signal, the output of the
コンパレータ９２の出力がローレベルになると、ＡＮＤゲート９９の出力はローレベルとなる。ＡＮＤゲート９９の出力がローレベルのときには、トランジスタＭ11がオフする。トランジスタＭ11がオフすることにより、キャパシタＣ21が電流源１１１により充電される。キャパシタＣ21が充電され、その充電電圧が基準電圧１１３より大きくなると、コンパレータ１１２の出力がローレベルとなる。コンパレータ１１２の出力がローレベルになると、トランジスタＭ12がオフし、端子Ｔ14はハイレベルとなる。端子Ｔ14がハイレベルになることにより、冷陰極蛍光管部１１の異常状態を検知できる。
When the output of the
さらに、冷陰極蛍光管部１１の接続状態、消灯などの異常により、端子Ｔ12又は端子Ｔ13の電圧が係数乗算回路９４の出力、最大値信号の８０％より小さくなると、コンパレータ９５又は９６の出力がローレベルになる。
Further, when the voltage at the terminal T12 or the terminal T13 becomes smaller than 80% of the output of the coefficient multiplication circuit 94 or the maximum value signal due to an abnormality such as connection state of the cold cathode fluorescent tube portion 11 or extinction, the output of the
コンパレータ９２の出力がローレベルになると、ＡＮＤゲート９９の出力はローレベルとなる。ＡＮＤゲート９９の出力がローレベルのときには、トランジスタＭ11がオフする。トランジスタＭ11がオフすることにより、キャパシタＣ21が電流源１１１により充電される。キャパシタＣ21が充電され、その充電電圧が基準電圧１１３より大きくなると、コンパレータ１１２の出力がローレベルとなる。コンパレータ１１２の出力がローレベルになると、トランジスタＭ12がオフし、端子Ｔ14はハイレベルとなる。端子Ｔ14がハイレベルになることにより、冷陰極蛍光管部１１の異常状態を検知できる。
When the output of the
また、冷陰極蛍光管部１１が過電圧状態となり、端子Ｔ11の電圧が基準電圧源９８で生成される基準電圧より大きくなると、コンパレータ９７の出力がローレベルになる。コンパレータ９７の出力がローレベルになると、ＡＮＤゲート９９の出力はローレベルとなる。ＡＮＤゲート９９の出力がローレベルのときには、トランジスタＭ11がオフする。トランジスタＭ11がオフすることにより、キャパシタＣ21が電流源１１１により充電される。キャパシタＣ21が充電され、その充電電圧が基準電圧１１３より大きくなると、コンパレータ１１２の出力がローレベルとなる。コンパレータ１１２の出力がローレベルになると、トランジスタＭ12がオフし、端子Ｔ14はハイレベルとなる。端子Ｔ14がハイレベルになることにより、冷陰極蛍光管部１１の異常状態を検知できる。端子Ｔ14は、駆動ＩＣ１３の端子Ｔ５に接続されている。
When the cold cathode fluorescent tube unit 11 is in an overvoltage state and the voltage at the terminal T11 becomes higher than the reference voltage generated by the
また、平均値回路１０１には、端子Ｔ12、端子Ｔ13から検出信号Ｖ12、Ｖ13が供給されている。平均値回路１０１は、検出信号Ｖ12、Ｖ13の平均値に応じた信号を生成し、端子Ｔ18から出力する。端子Ｔ18は、駆動ＩＣ１３の端子Ｔ２に接続されている。
The
なお、本実施例では、本発明のコンパレータ７６を冷陰極蛍光管の駆動回路に適用した例について説明したが、これに限定されるものではなく、入力電流の供給能力が小さい回路構成で用いられるコンパレータとして適用可能である。
In this embodiment, an example in which the
１ 冷陰極蛍光管点灯システム
１１ 冷陰極蛍光管部、１２ 共振回路、１３ 駆動ＩＣ、１４ 保護ＩＣ
１５ ホールド回路、１６ 基準電圧源
２１、２２ 冷陰極蛍光管対、３１、３２、４１、４２ 冷陰極蛍光管
６１ ＰＷＭ制御部、６２ 保護回路部
Ｃ１、Ｃ２ キャパシタ
９１ 最大値出力回路、９２、９５〜９７、１１２ コンパレータ
９４ 係数乗算回路、９８ 基準電圧源、９９ ＡＮＤゲート、１００出力回路
１０１ 平均値回路、Ｄ1、Ｄ2 ダイオード
１２１ 比較回路部、１２２ 入力制御部
１３１ 電流源、１３２ 第１の入力制御回路、１３３ 第２の入力制御回路
１４１ 反転回路
Ｍ31〜Ｍ38、Ｍ51、Ｍ52、Ｍ61、Ｍ62 トランジスタ、Ｍ41、Ｍ42 入力トランジスタ
Ｑ11、Ｑ12、Ｑ13、Ｑ21〜Ｑ2n ＮＰＮバイポーラトランジスタ
DESCRIPTION OF
15 Hold circuit, 16
Claims (5)
前記比較手段の出力信号が一方のレベルのときに前記第１の電流を制御し、前記比較手段の出力信号が他方のレベルのときに前記第２の電流を制御し、入出力信号にヒステリシス特性を与える入力制御手段とを有することを特徴とするコンパレータ。 A comparing means for comparing a first current corresponding to the first input signal with a second current corresponding to the second input signal and setting the output signal to a high level or a low level according to the magnitude relationship;
When the output signal of the comparison means is at one level, the first current is controlled, and when the output signal of the comparison means is at the other level, the second current is controlled, and the input / output signal has a hysteresis characteristic. And an input control means for providing a comparator.
電流源と、
前記第１の入力信号に応じた第１の電流を前記電流源から引き込み、前記比較手段に供給する第１の入力トランジスタと、
前記第２の入力信号に応じた第２の電流を前記電流源から引き込み、前記比較手段に供給する第２の入力トランジスタと、
前記比較手段の出力信号が一方のレベルのときに前記第１の入力トランジスタから前記比較手段に供給される前記第１の電流を接地に引き込む第１の入力制御回路と、
前記比較手段の出力信号が他方のレベルのときに前記第２の入力トランジスタから前記比較手段に供給される前記第２の電流を接地に引き込む第２の入力制御回路とを有することを特徴とする請求項１記載のコンパレータ。 The input control means includes
A current source;
A first input transistor that draws a first current in response to the first input signal from the current source and supplies the first current to the comparing means;
A second input transistor that draws a second current in response to the second input signal from the current source and supplies the second current to the comparing means;
A first input control circuit that draws the first current supplied from the first input transistor to the comparison means when the output signal of the comparison means is at one level;
And a second input control circuit for drawing the second current supplied from the second input transistor to the comparison means when the output signal of the comparison means is at the other level. The comparator according to claim 1.
バイアス電圧によりゲートがバイアスされ、前記カレントミラー回路の入力端から電流を引き込む第１のトランジスタと、
バイアス電圧によりゲートがバイアスされ、前記第１のトランジスタから電流を引き込む第２のトランジスタと、
バイアス電圧によりゲートがバイアスされ、前記カレントミラー回路の出力端から電流を引き込む第３のトランジスタと、
バイアス電圧によりゲートがバイアスされ、前記第３のトランジスタから電流を引き込む第４のトランジスタとを有し、
前記第１のトランジスタと前記第２のトランジスタとの接続点に前記第１の電流が供給され、前記第３のトランジスタと前記第４のトランジスタとの接続点に前記第２の電流が供給されることを特徴とする請求項１乃至３のいずれか一項記載のコンパレータ。 The comparison means includes a current mirror circuit,
A first transistor whose gate is biased by a bias voltage and draws current from an input end of the current mirror circuit;
A second transistor whose gate is biased by a bias voltage and draws current from the first transistor;
A third transistor whose gate is biased by a bias voltage and draws current from the output end of the current mirror circuit;
A gate having a gate biased by a bias voltage and a fourth transistor drawing current from the third transistor;
The first current is supplied to a connection point between the first transistor and the second transistor, and the second current is supplied to a connection point between the third transistor and the fourth transistor. The comparator according to any one of claims 1 to 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004242471A JP2006060692A (en) | 2004-08-23 | 2004-08-23 | Comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004242471A JP2006060692A (en) | 2004-08-23 | 2004-08-23 | Comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006060692A true JP2006060692A (en) | 2006-03-02 |
Family
ID=36107776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004242471A Pending JP2006060692A (en) | 2004-08-23 | 2004-08-23 | Comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006060692A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112665687A (en) * | 2020-11-26 | 2021-04-16 | 中国核动力研究设计院 | Electric contact liquid level signal acquisition method and system with adjustable hysteresis function |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712369A (en) * | 1980-06-25 | 1982-01-22 | Nec Corp | Voltage comparator |
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
| JPH05347518A (en) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPH09321587A (en) * | 1996-05-27 | 1997-12-12 | Toyota Motor Corp | Comparator with hysteresis adjustment function and current detection circuit |
| JP2001148621A (en) * | 1999-11-19 | 2001-05-29 | Nec Corp | Hysteresis comparator |
-
2004
- 2004-08-23 JP JP2004242471A patent/JP2006060692A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712369A (en) * | 1980-06-25 | 1982-01-22 | Nec Corp | Voltage comparator |
| JPS5775022A (en) * | 1980-10-29 | 1982-05-11 | Nec Corp | Comparator |
| JPH05347518A (en) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPH09321587A (en) * | 1996-05-27 | 1997-12-12 | Toyota Motor Corp | Comparator with hysteresis adjustment function and current detection circuit |
| JP2001148621A (en) * | 1999-11-19 | 2001-05-29 | Nec Corp | Hysteresis comparator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112665687A (en) * | 2020-11-26 | 2021-04-16 | 中国核动力研究设计院 | Electric contact liquid level signal acquisition method and system with adjustable hysteresis function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7839197B2 (en) | Level shift circuit | |
| US8098057B2 (en) | Constant voltage circuit including supply unit having plural current sources | |
| US7570091B2 (en) | Power-on reset circuit | |
| US20080285191A1 (en) | Backflow preventing circuit capable of preventing reverse current efficiently | |
| US7812660B2 (en) | Level shift circuit | |
| US7759976B2 (en) | Level shift circuit | |
| WO2007052473A1 (en) | Power supply control device | |
| JP2004080346A (en) | Current limit circuit and output circuit equipped therewith | |
| KR20100077804A (en) | Boost operational amplifier | |
| TW202006493A (en) | Voltage control device | |
| JP4548043B2 (en) | Maximum or minimum output circuit | |
| JP6588634B2 (en) | Switching regulator, semiconductor integrated circuit, and electronic device | |
| JP2008234965A (en) | Discharge tube lighting device and semiconductor integrated circuit | |
| JP2005291865A (en) | Power supply voltage monitoring circuit | |
| US7274172B2 (en) | Drive state detection circuit | |
| JP2006060692A (en) | Comparator | |
| KR101978672B1 (en) | A parallel connection circuit device of modular smps and its driving control method | |
| US8139057B2 (en) | Supply voltage removal detecting circuit, display device and method for removing latent image | |
| JP4548044B2 (en) | Charge / discharge circuit and charge / discharge method | |
| US20080106920A1 (en) | Inverter circuit with transformer having balanceable input currents | |
| JP2001016084A (en) | Reset circuit | |
| JP2002344297A (en) | Driver of electric load | |
| US20150048813A1 (en) | Semiconductor device and power source control method | |
| JP2020150761A (en) | Switching power supply device | |
| US20100295835A1 (en) | Voltage Boosting Circuit and Display Device Including the Same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070705 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100608 |