JP2006059969A

JP2006059969A - Semiconductor device

Info

Publication number: JP2006059969A
Application number: JP2004239438A
Authority: JP
Inventors: Kenichi Murata; 顕一村田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-08-19
Filing date: 2004-08-19
Publication date: 2006-03-02

Abstract

PROBLEM TO BE SOLVED: To prevent a semiconductor element from being damaged or degraded by heat at the melting of a fuse, and to improve reliability and a manufacturing yield. SOLUTION: A heat dissipation element 31a is interposed between a semiconductor element 11 and a fuse 21 so that the heat of the fuse 21 which is transferred from the fuse 21 to the semiconductor element 11 is dissipated to a substrate 1 by the heat dissipation element 31a. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置に関し、特に、フューズを有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a fuse.

半導体装置は、製造歩留まりを向上させる目的で、不良セルを置換するための冗長セルを備えた冗長回路や、半導体集積回路（ＩＣ：ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）の特性を調整する調整回路などが組み込まれている。 In order to improve the manufacturing yield, a semiconductor device incorporates a redundant circuit having a redundant cell for replacing a defective cell, an adjustment circuit for adjusting characteristics of a semiconductor integrated circuit (IC: Integrated Circuit), and the like. .

このような冗長回路や調整回路などにおいては、フューズが設けられている。そして、たとえば、レーザをフューズに照射して切断することによって、フューズに接続している半導体素子の特性を切り替えて、不良セルの置換や、ＩＣの特性の調整が実行される（たとえば、特許文献１参照）。
特開２００３−５１５４２号公報 In such a redundant circuit, adjustment circuit, etc., a fuse is provided. Then, for example, by irradiating the fuse with a laser and cutting it, the characteristics of the semiconductor elements connected to the fuse are switched, and defective cell replacement and IC characteristics adjustment are performed (for example, Patent Documents). 1).
JP 2003-51542 A

しかしながら、フューズにレーザを照射して切断する際においては、溶融温度以上の高温にフューズが発熱する。このため、レーザの照射によって発生するフューズの熱が、フューズに接続している半導体素子に伝達して、その半導体素子の特性を劣化させる場合があった。よって、従来においては、半導体装置の信頼性が低下して、製造歩留まりを向上することが困難な場合があった。 However, when cutting the fuse by irradiating it with a laser, the fuse generates heat at a temperature higher than the melting temperature. For this reason, the heat of the fuse generated by the laser irradiation may be transmitted to the semiconductor element connected to the fuse to deteriorate the characteristics of the semiconductor element. Therefore, conventionally, there are cases where the reliability of the semiconductor device is lowered and it is difficult to improve the manufacturing yield.

したがって、本発明の目的は、半導体装置の信頼性と製造歩留まりとを向上することが可能な半導体装置を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor device capable of improving the reliability and manufacturing yield of the semiconductor device.

上記目的を達成するために、本発明の半導体装置は、基板と、前記基板に形成された半導体素子と、前記半導体素子に接続するように前記基板に形成され、発熱によって溶融し切断されるフューズと、前記半導体素子と前記フューズとの間に介在するように前記基板に形成され、前記フューズから前記半導体素子へ伝達する前記フューズの熱を放熱する放熱素子とを有する。 In order to achieve the above object, a semiconductor device of the present invention includes a substrate, a semiconductor element formed on the substrate, a fuse formed on the substrate so as to be connected to the semiconductor element, and melted and cut by heat generation. And a heat dissipating element that is formed on the substrate so as to be interposed between the semiconductor element and the fuse, and dissipates heat of the fuse that is transmitted from the fuse to the semiconductor element.

本発明の半導体装置においては、半導体素子とフューズとの間に介在するように形成された放熱素子が、フューズが切断される際にフューズから半導体素子へ伝達する熱を放熱する。 In the semiconductor device of the present invention, the heat dissipating element formed so as to be interposed between the semiconductor element and the fuse dissipates heat transferred from the fuse to the semiconductor element when the fuse is cut.

本発明によれば、半導体装置の信頼性と製造歩留まりとを向上することが可能な半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can improve the reliability and manufacturing yield of a semiconductor device can be provided.

本発明にかかる実施形態の一例について説明する。 An example of an embodiment according to the present invention will be described.

＜実施形態１＞
以下より、本発明にかかる実施形態１について、図面を参照して説明する。 <Embodiment 1>
Embodiment 1 according to the present invention will be described below with reference to the drawings.

図１および図２は、本発明にかかる実施形態１の半導体装置を示す図である。図１は、本実施形態の半導体装置を示す回路図であり、図２は、本実施形態の半導体装置を示す断面図である。 1 and 2 are diagrams illustrating a semiconductor device according to a first embodiment of the present invention. FIG. 1 is a circuit diagram showing the semiconductor device of this embodiment, and FIG. 2 is a cross-sectional view showing the semiconductor device of this embodiment.

図２に示すように、本実施形態の半導体装置は、基板１と、半導体素子１１と、フューズ２１と、放熱素子３１ａとを有し、半導体素子１１とフューズ２１と放熱素子３１ａとが、層間絶縁膜５１中に形成されている配線４１によって接続されている。 As shown in FIG. 2, the semiconductor device of this embodiment includes a substrate 1, a semiconductor element 11, a fuse 21, and a heat dissipation element 31 a, and the semiconductor element 11, the fuse 21, and the heat dissipation element 31 a are interlayered. They are connected by wiring 41 formed in the insulating film 51.

基板１は、半導体基板であり、たとえば、シリコンにより形成されている。基板１の表面には、半導体素子１１と放熱素子３１ａとが形成されている。そして、半導体素子１１と放熱素子３１ａとが、基板１を用いて形成されている。 The substrate 1 is a semiconductor substrate and is made of, for example, silicon. On the surface of the substrate 1, a semiconductor element 11 and a heat dissipation element 31a are formed. The semiconductor element 11 and the heat radiating element 31 a are formed using the substrate 1.

半導体素子１１は、図１および図２に示すように、第１トランジスタＱ１とラッチ回路Ｑ２とを有する。また、半導体素子１１は、基板１に形成されており、フューズ２１の切断有無に応じて、動作が切り換わる。 The semiconductor element 11 includes a first transistor Q1 and a latch circuit Q2, as shown in FIGS. Further, the semiconductor element 11 is formed on the substrate 1, and the operation is switched depending on whether or not the fuse 21 is cut.

第１トランジスタＱ１は、図２に示すように、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタであり、たとえば、チャネル領域がｎ型になるように基板１を用いて形成されている。また、図１に示すように、第１トランジスタＱ１は、ラッチ回路Ｑ２をリセットするためのリセット信号ＲＳＴを供給するリセット信号供給回路（図示なし）がゲート電極に接続している。そして、第１トランジスタＱ１は、一対のソース領域とドレイン領域がチャネル領域を挟むように形成されている。このうち、ソース領域側がグランドに配線４１を用いて接続されており、ドレイン領域側が、第１ノードＮ１において放熱素子３１ａを介してフューズ２１に配線４１を用いて接続されている。フューズ２１が切断された後においては、ラッチ回路Ｑ２へ入力する電位が不定になるが、第１トランジスタＱ１がリセット信号ＲＳＴによってオン状態になった際に、第１トランジスタＱ１は、ラッチ回路Ｑ２にグランドレベルで入力を実施して、ラッチ路Ｑ２の出力を電源レベルにさせ、その電源レベルの状態をラッチ回路Ｑ２にラッチさせる。 As shown in FIG. 2, the first transistor Q1 is a MOS (Metal Oxide Semiconductor) transistor, and is formed by using the substrate 1 so that the channel region is n-type, for example. Further, as shown in FIG. 1, in the first transistor Q1, a reset signal supply circuit (not shown) that supplies a reset signal RST for resetting the latch circuit Q2 is connected to the gate electrode. The first transistor Q1 is formed such that a pair of source region and drain region sandwich the channel region. Among these, the source region side is connected to the ground using the wiring 41, and the drain region side is connected to the fuse 21 via the heat dissipation element 31a at the first node N1 using the wiring 41. After the fuse 21 is disconnected, the potential input to the latch circuit Q2 becomes indefinite. However, when the first transistor Q1 is turned on by the reset signal RST, the first transistor Q1 is connected to the latch circuit Q2. The input is performed at the ground level, the output of the latch path Q2 is set to the power supply level, and the state of the power supply level is latched by the latch circuit Q2.

ラッチ回路Ｑ２は、図１に示すように、第２トランジスタＱ２１とインバータＱ２２とを有する。 As shown in FIG. 1, the latch circuit Q2 includes a second transistor Q21 and an inverter Q22.

第２トランジスタＱ２１は、図２に示すように、ＭＯＳ型トランジスタであり、たとえば、チャネル領域がｎ型になるように基板１を用いて形成されている。第２トランジスタＱ２１は、一対のソース領域およびドレイン領域が、チャネル領域を挟むように形成されている。このうち、ソース領域側がグランドに配線４１を用いて接続されており、ドレイン領域側が、放熱素子３１ａを介してフューズ２１に第１ノードＮ１で配線４１を用いて接続されている。また、第２トランジスタＱ２１は、第１ノードＮ１にて入力側が接続されているインバータＱ３の出力側に、ゲート電極が第２ノードＮ２にて接続されている。 As shown in FIG. 2, the second transistor Q21 is a MOS transistor, and is formed using the substrate 1 so that the channel region is n-type, for example. The second transistor Q21 is formed such that a pair of source region and drain region sandwich the channel region. Among these, the source region side is connected to the ground using the wiring 41, and the drain region side is connected to the fuse 21 via the heat dissipating element 31a using the wiring 41 at the first node N1. The second transistor Q21 has a gate electrode connected at the second node N2 to the output side of the inverter Q3 whose input side is connected at the first node N1.

インバータＱ２２は、第１ノードＮ１において、入力側が放熱素子３１ａを介してフューズ２１に接続されている。また、第２ノードＮ２において、出力側が第２トランジスタＱ２１のゲート電極に配線４１を用いて接続されている。 The inverter Q22 has an input side connected to the fuse 21 via the heat dissipation element 31a at the first node N1. Further, at the second node N2, the output side is connected to the gate electrode of the second transistor Q21 using the wiring 41.

インバータＱ２２は、図２に示すように、第３トランジスタＱ３１と第４トランジスタＱ４１とを有し、それぞれが基板１を用いて形成されている。そして、第３トランジスタＱ３１および第４トランジスタＱ４１は、ＭＯＳ型トランジスタとして形成されている。ここで、第３トランジスタＱ３１は、チャネル領域がｎ型で形成されており、第４トランジスタＱ４１は、チャネル領域がｐ型で形成されている。第３トランジスタＱ３１と第４トランジスタＱ４１とにおいては、それぞれのゲート電極が放熱素子３１ａを介してフューズ２１に配線４１を用いて第１ノードＮ１で接続されている。また、図示を省略しているが、第３トランジスタＱ３１のソース領域がグランドに配線４１を用いて接続されており、第４トランジスタＱ４１のソース領域が電源１０１に接続されている。そして、第３トランジスタＱ３１と第４トランジスタＱ４１とのそれぞれのドレイン領域が、配線４１で接続されている。 As shown in FIG. 2, the inverter Q 22 has a third transistor Q 31 and a fourth transistor Q 41, and each is formed using the substrate 1. The third transistor Q31 and the fourth transistor Q41 are formed as MOS transistors. Here, the channel region of the third transistor Q31 is n-type, and the channel region of the fourth transistor Q41 is p-type. In the third transistor Q31 and the fourth transistor Q41, the respective gate electrodes are connected to the fuse 21 via the heat dissipation element 31a using the wiring 41 at the first node N1. Although not shown, the source region of the third transistor Q31 is connected to the ground using the wiring 41, and the source region of the fourth transistor Q41 is connected to the power source 101. The drain regions of the third transistor Q31 and the fourth transistor Q41 are connected by a wiring 41.

上記のように、第２トランジスタＱ２１とインバータＱ２２とを有するラッチ回路Ｑ２は、フューズ２１の切断有無に応じて、異なる出力レベルの状態をラッチする。たとえば、フューズ２１が切断される前においては、ラッチ回路Ｑ２は、グランドレベルでの出力を維持するようにラッチする。一方、フューズ２１が切断された場合においては、ラッチ回路Ｑ２は、入力される電位が不定になるが、第１トランジスタＱ１がリセット信号ＲＳＴによってオン状態になった場合、グランドレベルの電位が入力され、出力が電源レベルになり、その電源レベルの状態をラッチする。 As described above, the latch circuit Q2 including the second transistor Q21 and the inverter Q22 latches different output level states depending on whether or not the fuse 21 is disconnected. For example, before the fuse 21 is cut, the latch circuit Q2 latches so as to maintain the output at the ground level. On the other hand, when the fuse 21 is cut, the input potential of the latch circuit Q2 is indefinite. However, when the first transistor Q1 is turned on by the reset signal RST, a ground level potential is input. The output becomes the power supply level, and the state of the power supply level is latched.

フューズ２１は、半導体素子１１に接続するように基板１に形成され、発熱することよって溶融し切断される。フューズ２１は、一端部が電源１０１に配線４１を用いて接続され、反対側の他端部が、放熱素子３１ａを介して半導体素子１１に配線４１を用いて接続している。本実施形態においては、フューズ２１は、たとえば、アルミニウムなどの導電材料により形成されており、レーザが照射されることによって発熱して溶融状態になり、切断される。フューズ２１は、切断されることにより、半導体素子１１の動作を切り替える。 The fuse 21 is formed on the substrate 1 so as to be connected to the semiconductor element 11, and is melted and cut by generating heat. One end of the fuse 21 is connected to the power source 101 using the wiring 41, and the other end on the opposite side is connected to the semiconductor element 11 using the wiring 41 via the heat dissipation element 31a. In the present embodiment, the fuse 21 is made of, for example, a conductive material such as aluminum, and is heated and melted by being irradiated with a laser, and is cut. The fuse 21 switches the operation of the semiconductor element 11 by being cut.

放熱素子３１ａは、図１に示すように、半導体素子１１とフューズ２１との間に介在するように基板１に形成されている。そして、放熱素子３１ａは、フューズ２１の切断前における半導体素子１１の動作時にて、その半導体素子１１に流れる電流の経路に介在するように形成されており、フューズ２１の切断後における半導体素子１１の動作時にて、その半導体素子１１に流れる電流の経路と異なる経路に介在するように形成されている。図２に示すように、放熱素子３１ａは、ＭＯＳ型トランジスタであり、たとえば、チャネル領域がｐ型になるように形成されている。本実施形態においては、放熱素子３１ａは、シリコンの半導体基板からなる基板１を用いて形成されている。放熱素子３１ａは、一対のソース領域およびドレイン領域が、チャネル領域を挟むように形成されている。このうち、ソース領域側がフューズ２１を介して電源１０１に配線４１を用いて接続されており、第１ノードＮ１にてドレイン領域側が半導体素子１１に配線４１を用いて接続されている。そして、放熱素子３１ａは、ゲート電極がグランドに接続されており、導通状態になっている。放熱素子３１ａは、フューズ２１が切断される前においては、半導体素子１１のラッチ回路Ｑ２に電源レベルの電位を与える。そして、フューズ２１が溶融して切断される際には、放熱素子３１ａは、フューズ２１から半導体素子１１へ伝達するフューズの熱を基板１に放熱する。 As shown in FIG. 1, the heat dissipating element 31 a is formed on the substrate 1 so as to be interposed between the semiconductor element 11 and the fuse 21. The heat dissipating element 31 a is formed so as to be interposed in the path of the current flowing through the semiconductor element 11 during the operation of the semiconductor element 11 before the fuse 21 is cut, and the semiconductor element 11 after the fuse 21 is cut. In operation, it is formed so as to be interposed in a path different from the path of the current flowing through the semiconductor element 11. As shown in FIG. 2, the heat dissipation element 31a is a MOS transistor, and is formed, for example, so that the channel region is p-type. In the present embodiment, the heat dissipating element 31a is formed using a substrate 1 made of a silicon semiconductor substrate. The heat dissipation element 31a is formed such that a pair of source region and drain region sandwich a channel region. Among these, the source region side is connected to the power supply 101 via the fuse 21 using the wiring 41, and the drain region side is connected to the semiconductor element 11 using the wiring 41 at the first node N 1. The heat dissipation element 31a has a gate electrode connected to the ground and is in a conductive state. The heat dissipating element 31a gives a power supply level potential to the latch circuit Q2 of the semiconductor element 11 before the fuse 21 is cut. When the fuse 21 is melted and cut, the heat radiating element 31 a radiates the heat of the fuse transmitted from the fuse 21 to the semiconductor element 11 to the substrate 1.

なお、上記の本実施形態において基板１は、本発明の基板に相当する。また、本実施形態の半導体素子１１は、本発明の半導体素子に相当する。また、本実施形態のフューズ２１は、本発明のフューズに相当する。また、本実施形態の放熱素子３１ａは、本発明の放熱素子に相当する。 In the present embodiment, the substrate 1 corresponds to the substrate of the present invention. Further, the semiconductor element 11 of the present embodiment corresponds to the semiconductor element of the present invention. Moreover, the fuse 21 of this embodiment is corresponded to the fuse of this invention. Further, the heat dissipation element 31a of the present embodiment corresponds to the heat dissipation element of the present invention.

以下より、上記の本実施形態の半導体装置における動作について説明する。 Hereinafter, the operation of the semiconductor device of the present embodiment will be described.

本実施形態の半導体装置にて、フューズ２１が切断される前においては、フューズ２１および放熱素子３１ａを介して、電源１０１が電源レベルの電位を半導体素子１１のラッチ回路Ｑ２に印加する。そして、これにより、ラッチ回路Ｑ２は、グランドレベルの電位で出力を行う。 In the semiconductor device of the present embodiment, before the fuse 21 is cut, the power supply 101 applies a power supply level potential to the latch circuit Q2 of the semiconductor element 11 through the fuse 21 and the heat dissipation element 31a. Thus, the latch circuit Q2 performs output at the ground level potential.

フューズ２１を切断する際においては、レーザをフューズ２１に照射する。これにより、フューズ２１が発熱して溶融状態になり切断される。そして、この時、その発熱したフューズ２１から半導体素子１１へ配線４１を介して伝達する熱を、放熱素子３１ａが基板１に放熱する。 When cutting the fuse 21, the fuse 21 is irradiated with a laser. As a result, the fuse 21 generates heat and is melted and cut. At this time, the heat radiating element 31 a radiates heat to the substrate 1 from the heat generated from the fuse 21 to the semiconductor element 11 through the wiring 41.

そして、フューズ２１が切断された後においては、半導体素子１１のラッチ回路Ｑ２への入力が不定な電位になる。その後、第１トランジスタＱ１は、ゲート電極にリセット信号ＲＳＴが印加されてオン状態になり、ラッチ回路Ｑ２にグランドレベルの電位を印加する。このように、グランドレベルの電位が入力されることにより、ラッチ回路Ｑ２は、出力が電源レベルになって、その電源レベルの状態をラッチする。 After the fuse 21 is cut, the input to the latch circuit Q2 of the semiconductor element 11 becomes an indefinite potential. Thereafter, the first transistor Q1 is turned on when a reset signal RST is applied to the gate electrode, and applies a ground level potential to the latch circuit Q2. In this way, when the ground level potential is input, the latch circuit Q2 outputs the power supply level and latches the power supply level state.

以上のように、本実施形態によれば、放熱素子３１ａが半導体素子１１とフューズ２１との間に介在するように基板１に形成されている。そして、放熱素子３１ａは、半導体からなる基板１を用いて形成されており、フューズ２１から半導体素子１１へ伝達するフューズ２１の熱を、その基板１へ放熱する。このため、本実施形態は、フューズ２１から半導体素子１１への伝熱を減少して、熱によって半導体素子１１が破壊または劣化することを防止し、半導体装置の信頼性と製造歩留まりとを向上することができる。 As described above, according to the present embodiment, the heat radiating element 31 a is formed on the substrate 1 so as to be interposed between the semiconductor element 11 and the fuse 21. The heat dissipating element 31 a is formed using the substrate 1 made of a semiconductor, and dissipates heat of the fuse 21 transmitted from the fuse 21 to the semiconductor element 11 to the substrate 1. For this reason, the present embodiment reduces heat transfer from the fuse 21 to the semiconductor element 11, prevents the semiconductor element 11 from being destroyed or deteriorated by heat, and improves the reliability and manufacturing yield of the semiconductor device. be able to.

また、本実施形態は、フューズ２１の切断後における半導体素子１１の動作時にて、半導体素子１１へ流れる電流の経路と異なる経路に介在するように放熱素子３１ａが形成されている。このため、フューズ２１の切断時の発熱によって、放熱素子３１ａが破壊または劣化した場合であっても、放熱素子３１ａは、電気的にフローティングになるため、半導体素子１１の動作に影響を与えない。よって、本実施形態は、半導体装置の信頼性と製造歩留まりとを向上することができる。 In the present embodiment, the heat dissipating element 31 a is formed so as to be interposed in a path different from the path of the current flowing to the semiconductor element 11 when the semiconductor element 11 is operated after the fuse 21 is cut. For this reason, even if the heat dissipation element 31a is destroyed or deteriorated due to the heat generated when the fuse 21 is cut, the heat dissipation element 31a is electrically floating and does not affect the operation of the semiconductor element 11. Therefore, the present embodiment can improve the reliability and manufacturing yield of the semiconductor device.

＜実施形態２＞
以下より、本発明にかかる実施形態２について、図面を参照して説明する。 <Embodiment 2>
Hereinafter, Embodiment 2 according to the present invention will be described with reference to the drawings.

図３および図４は、本発明にかかる実施形態２の半導体装置を示す図である。図３は、本実施形態の半導体装置を示す回路図であり、図４は、本実施形態の半導体装置を示す断面図である。 3 and 4 are diagrams showing a semiconductor device according to a second embodiment of the present invention. FIG. 3 is a circuit diagram showing the semiconductor device of this embodiment, and FIG. 4 is a cross-sectional view showing the semiconductor device of this embodiment.

図３および図４に示すように、本実施形態の放熱素子３１ｂは、実施形態１の放熱素子３１ａと異なっている。本実施形態は、放熱素子３１ｂが異なることを除き、実施形態１と同様である。よって、重複する個所については、同一符号を付し、説明を省略する。 As shown in FIGS. 3 and 4, the heat dissipating element 31 b of the present embodiment is different from the heat dissipating element 31 a of the first embodiment. The present embodiment is the same as the first embodiment except that the heat dissipating element 31b is different. Therefore, overlapping parts are denoted by the same reference numerals and description thereof is omitted.

本実施形態における放熱素子３１ｂは、図３に示すように、抵抗素子である。放熱素子３１ｂは、図４に示すように、シリコンの半導体基板からなる基板１を用いて、たとえば、ｐ−ウェル抵抗として形成されている。放熱素子３１ｂは、一端部が、フューズ２１を介して電源１０１に配線４１で接続され、他端部が、半導体素子１１に第１ノードＮ１にて配線４１を用いて接続されており、導通状態になっている。放熱素子３１ｂは、フューズ２１が切断される前においては、半導体素子１１のラッチ回路Ｑ２に電源レベルの電位を与える。そして、フューズ２１が溶融して切断される際には、放熱素子３１ｂは、フューズ２１から半導体素子１１へ伝達するフューズの熱を基板１に放熱する。 As shown in FIG. 3, the heat dissipating element 31b in the present embodiment is a resistance element. As shown in FIG. 4, the heat dissipating element 31b is formed, for example, as a p-well resistor using a substrate 1 made of a silicon semiconductor substrate. One end of the heat dissipating element 31b is connected to the power source 101 via the fuse 21 by the wiring 41, and the other end is connected to the semiconductor element 11 using the wiring 41 at the first node N1. It has become. The heat dissipating element 31b gives a power supply level potential to the latch circuit Q2 of the semiconductor element 11 before the fuse 21 is cut. When the fuse 21 is melted and cut, the heat radiating element 31 b radiates the heat of the fuse transmitted from the fuse 21 to the semiconductor element 11 to the substrate 1.

なお、上記の本実施形態における放熱素子３１ｂは、本発明の放熱素子に相当する。 Note that the heat dissipating element 31b in the present embodiment corresponds to the heat dissipating element of the present invention.

以上のように、本実施形態によれば、実施形態１と同様に、放熱素子３１ｂは、フューズ２１から半導体素子１１へ伝達するフューズ２１の熱を基板１へ放熱する。このため、本実施形態は、フューズ２１から半導体素子１１への伝熱を減少して、熱によって半導体素子１１が破壊または劣化することを防止し、半導体装置の信頼性と製造歩留まりとを向上することができる。 As described above, according to the present embodiment, the heat dissipating element 31 b dissipates the heat of the fuse 21 transmitted from the fuse 21 to the semiconductor element 11 to the substrate 1 as in the first embodiment. For this reason, the present embodiment reduces heat transfer from the fuse 21 to the semiconductor element 11, prevents the semiconductor element 11 from being destroyed or deteriorated by heat, and improves the reliability and manufacturing yield of the semiconductor device. be able to.

＜実施形態３＞
以下より、本発明にかかる実施形態３について、図面を参照して説明する。 <Embodiment 3>
Hereinafter, Embodiment 3 according to the present invention will be described with reference to the drawings.

図５は、本実施形態の半導体装置を示す回路図である。 FIG. 5 is a circuit diagram showing the semiconductor device of this embodiment.

図５に示すように、本実施形態の放熱素子３１ｃは、実施形態１の放熱素子３１ａと異なっている。本実施形態は、放熱素子３１ｃが異なることを除き、実施形態１と同様である。よって、重複する個所については、同一符号を付し、説明を省略する。 As shown in FIG. 5, the heat dissipating element 31 c of this embodiment is different from the heat dissipating element 31 a of the first embodiment. This embodiment is the same as Embodiment 1 except that the heat dissipation element 31c is different. Therefore, overlapping parts are denoted by the same reference numerals and description thereof is omitted.

本実施形態における放熱素子３１ｃは、実施形態１と同様なＭＯＳ型トランジスタであり、フューズ２１が溶融して切断される際には、フューズ２１から半導体素子１１へ伝達するフューズの熱を基板１に放熱する。 The heat dissipating element 31c in the present embodiment is a MOS transistor similar to that in the first embodiment. When the fuse 21 is melted and cut, the heat of the fuse transferred from the fuse 21 to the semiconductor element 11 is transferred to the substrate 1. Dissipate heat.

しかし、本実施形態においては、放熱素子３１ｃは、フューズ２１が切断される前において、フューズ２１を介して半導体素子１１へ供給する電気信号をスイッチングするスイッチング素子として機能する。 However, in the present embodiment, the heat dissipation element 31c functions as a switching element that switches an electrical signal supplied to the semiconductor element 11 through the fuse 21 before the fuse 21 is cut.

たとえば、放熱素子３１ｃは、フューズ２１が切断された際の状態を確認するための確認信号Ｓを供給する確認信号供給回路（図示なし）に、ゲート電極が接続されており、確認信号Ｓに基づいて、導通状態をスイッチングする。そして、放熱素子３１ｃのスイッチング動作に対応する半導体素子１１のラッチ回路Ｑ３の出力状態を確認し、フューズ２１の切断状態を確認する。 For example, the heat radiating element 31c has a gate electrode connected to a confirmation signal supply circuit (not shown) that supplies a confirmation signal S for confirming the state when the fuse 21 is cut. To switch the conduction state. Then, the output state of the latch circuit Q3 of the semiconductor element 11 corresponding to the switching operation of the heat dissipation element 31c is confirmed, and the cut state of the fuse 21 is confirmed.

ここでは、放熱素子３１ｃは、フューズ２１が切断される前であってゲートがオン状態の時には、フューズ２１の切断前と同様に、半導体素子１１のラッチ回路Ｑ２に電源レベルの電位を与えて、ラッチ回路Ｑ２にグランドレベルでの出力を維持するようにラッチさせる。また、フューズ２１が切断される前であってゲートがオフ状態の時には、放熱素子３１ｃは、フューズ２１の切断後と同様に、ラッチ回路Ｑ２に入力される電位を不定する。そして、第１トランジスタＱ１がリセット信号ＲＳＴによってオン状態になった場合には、ラッチ回路Ｑ２は、グランドレベルの電位が入力され、出力が電源レベルになり、その電源レベルの状態をラッチさせる。このようにして、確認信号Ｓに基づいて放熱素子３１ｃにスイッチング動作させて、それに対応する半導体素子１１のラッチ回路Ｑ３の出力状態を確認し、フューズ２１の切断状態を確認する。 Here, when the gate 21 is in an ON state before the fuse 21 is cut, the heat dissipation element 31c applies a power supply level potential to the latch circuit Q2 of the semiconductor element 11 as before the fuse 21 is cut. The latch circuit Q2 is latched so as to maintain the output at the ground level. Further, when the gate is in an OFF state before the fuse 21 is cut, the heat dissipation element 31c makes the potential input to the latch circuit Q2 indefinite as in the case after the fuse 21 is cut. When the first transistor Q1 is turned on by the reset signal RST, the latch circuit Q2 receives the ground level potential, the output becomes the power supply level, and the power supply level state is latched. In this way, the heat dissipation element 31c is switched based on the confirmation signal S, the output state of the latch circuit Q3 of the corresponding semiconductor element 11 is confirmed, and the cut state of the fuse 21 is confirmed.

なお、上記の本実施形態における放熱素子３１ｃは、本発明の放熱素子に相当する。 Note that the heat dissipation element 31c in the present embodiment corresponds to the heat dissipation element of the present invention.

以上の本実施形態によれば、放熱素子３１ｃは、実施形態１と同様に、フューズ２１から半導体素子１１へ伝達するフューズ２１の熱を基板１へ放熱する。そして、放熱素子３１ｃは、フューズ２１が切断される前においては、フューズ２１を介して半導体素子１１へ供給する電気信号をスイッチングするスイッチング素子として機能する。このため、放熱素子３１ｃのスイッチング動作に対応する半導体素子１１のラッチ回路Ｑ３の出力状態を確認することにより、フューズ２１の切断状態を確認することができる。よって、本実施形態は、半導体装置の信頼性と製造歩留まりとを向上することができる。 According to the present embodiment described above, the heat dissipating element 31 c dissipates the heat of the fuse 21 transmitted from the fuse 21 to the semiconductor element 11 to the substrate 1, as in the first embodiment. The heat radiating element 31 c functions as a switching element that switches an electric signal supplied to the semiconductor element 11 through the fuse 21 before the fuse 21 is cut. For this reason, the cutting state of the fuse 21 can be confirmed by confirming the output state of the latch circuit Q3 of the semiconductor element 11 corresponding to the switching operation of the heat dissipation element 31c. Therefore, the present embodiment can improve the reliability and manufacturing yield of the semiconductor device.

図１は、本発明にかかる実施形態１の半導体装置を示す回路図である。FIG. 1 is a circuit diagram showing a semiconductor device according to Embodiment 1 of the present invention. 図２は、本発明にかかる実施形態１の半導体装置を示す断面図である。FIG. 2 is a sectional view showing the semiconductor device according to the first embodiment of the present invention. 図３は、本発明にかかる実施形態２の半導体装置を示す回路図である。FIG. 3 is a circuit diagram showing a semiconductor device according to the second embodiment of the present invention. 図４は、本発明にかかる実施形態２の半導体装置を示す断面図である。FIG. 4 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. 図５は、本発明にかかる実施形態３の半導体装置を示す回路図である。FIG. 5 is a circuit diagram showing a semiconductor device according to Embodiment 3 of the present invention.

Explanation of symbols

１…基板、
１１…半導体素子、
２１…フューズ、
３１ａ，３１ｂ，３１ｃ…放熱素子
1 ... substrate,
11 ... Semiconductor element,
21 ... Fuse,
31a, 31b, 31c ... heat dissipation element

Claims

A substrate,
A semiconductor element formed on the substrate;
A fuse formed on the substrate to be connected to the semiconductor element and melted and cut by heat generation;
A semiconductor device comprising: a heat dissipating element that is formed on the substrate so as to be interposed between the semiconductor element and the fuse, and dissipates heat of the fuse that is transmitted from the fuse to the semiconductor element.

The semiconductor device according to claim 1, wherein the heat dissipating element is formed so as to dissipate heat of the heat generated fuse to the substrate.

The substrate is a semiconductor substrate formed of a semiconductor;
The semiconductor device according to claim 1, wherein the heat dissipation element is formed using the semiconductor substrate.

The semiconductor device according to claim 1, wherein the heat radiating element is formed so as to be interposed in a path different from a path of a current flowing to the semiconductor element when the semiconductor element is operated after the fuse is cut.

The semiconductor device according to claim 1, wherein the heat dissipation element includes a switching element that switches an electric signal supplied to the semiconductor element through the fuse before the fuse is cut.