JP2006025150A

JP2006025150A - Simultaneous bilateral circuit

Info

Publication number: JP2006025150A
Application number: JP2004201052A
Authority: JP
Inventors: Hitoshi Ishizuki; 仁石附
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-07-07
Filing date: 2004-07-07
Publication date: 2006-01-26
Anticipated expiration: 2024-07-07
Also published as: JP4134958B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology for preventing a receiver circuit from malfunctioning in response to the operation of a transmitting circuit provided in a simultaneous bilateral circuit for transmitting and receiving signals over one transmission line. <P>SOLUTION: The simultaneous bilateral circuit for making communication is composed of a transmitting circuit for outputting transmission signals to a transmission line via an input/output end; a receiving circuit connected to the input/output end for receiving reception signals via the input/output end; a specified signal voltage generator circuit connected between the output end of the transmitting circuit and the input end of the receiving circuit, for generating a specified signal voltage corresponding to the voltage change having influence on the operation of the receiving circuit in response to the output of the transmitting circuit; and a reference voltage generator circuit connected to the input end of the transmitting circuit for feeding the specified signal voltage generator circuit with a reference voltage signal. The specified signal voltage generator circuit generates the specified signal voltage based on the comparison of the reference voltage with the voltage change, and feeds the input of the receiving circuit with the specified signal voltage. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、回路に発生するノイズの影響を低減する技術に関し、特に、一の伝送路で信号の送受信を行う回路において、回路内で発生するノイズの影響を低減する技術に関する。 The present invention relates to a technique for reducing the influence of noise generated in a circuit, and more particularly to a technique for reducing the influence of noise generated in a circuit in a circuit that transmits and receives signals on one transmission line.

信号の送受信を伝送路を介して送受信する回路において、一の伝送路を介して信号の送受信を行う技術が知られている（例えば、特許文献１参照）。特許文献１に記載の技術は、一本の伝送路の両端に入出力回路を備え、その伝送路を介して信号の送受信を行っている。そのような入出力回路（以下、同時双方向回路と呼ぶ。）は、送信信号を出力する送信回路と、受信信号を受け取る受信回路とを備えている。同時双方向回路を使用し、一の伝送路を介して信号の送受信を行うことで、送信用伝送路と受信用伝送路とを備える構成に比較した場合に比べ、信号の送受信に使用される伝送路数を半分にした装置を構成することが可能になる。上記の特許文献１に記載の同時双方向回路は、ＣＭＯＳを使用して回路を構成することで回路の小型化などを実現している。 In a circuit for transmitting and receiving signals via a transmission line, a technique for transmitting and receiving signals via one transmission line is known (for example, see Patent Document 1). The technique described in Patent Document 1 includes input / output circuits at both ends of a single transmission line, and transmits and receives signals via the transmission line. Such an input / output circuit (hereinafter referred to as a simultaneous bidirectional circuit) includes a transmission circuit that outputs a transmission signal and a reception circuit that receives a reception signal. Using simultaneous bidirectional circuit and transmitting / receiving signals through one transmission line, compared to the configuration with transmission transmission line and reception transmission line, it is used for signal transmission / reception. It becomes possible to configure a device in which the number of transmission paths is halved. The simultaneous bidirectional circuit described in the above-mentioned Patent Document 1 realizes downsizing of the circuit by configuring the circuit using CMOS.

上述のように、同時双方向回路は、一の回路内に送信回路と受信回路とを備え、その各々は少なくとも一つのノードを介して接続されている。そのような回路構成の場合、送信回路の動作時に発生するノイズにより、受信回路が影響を受ける場合がある。同時双方向回路の送信回路の動作により、その同時双方向回路の受信回路の入力にノイズが発生することを防止する技術が知られている（例えば、特許文献２参照。）。特許文献２に記載の技術は、差動型同時双方向伝送装置の受信回路の入力に発生するパルスノイズを低減するために、その受信回路の入力側端子に受動素子回路を備えている。さらに、その受動素子回路と上記の差動型同時双方向伝送装置に備えられた抵抗素子とにより低域通過フィルタを構成し、ノイズの低減を実現している。 As described above, the simultaneous bidirectional circuit includes a transmission circuit and a reception circuit in one circuit, each of which is connected via at least one node. In such a circuit configuration, the receiving circuit may be affected by noise generated during operation of the transmitting circuit. A technique for preventing noise from occurring at the input of the receiving circuit of the simultaneous bidirectional circuit by the operation of the transmitting circuit of the simultaneous bidirectional circuit is known (for example, see Patent Document 2). The technique described in Patent Document 2 includes a passive element circuit at the input-side terminal of the receiving circuit in order to reduce pulse noise generated at the input of the receiving circuit of the differential simultaneous bidirectional transmission apparatus. In addition, a low-pass filter is configured by the passive element circuit and the resistance element provided in the differential simultaneous bidirectional transmission device, thereby realizing noise reduction.

また、送信回路等から発生するノイズを低減させる技術が知られている（例えば、特許文献３参照。）。上記特許文献３に記載の技術は、送信回路の出力時のノイズを抑えるために、スイッチング動作を２段階に分け、電流変化を分散させている。それにより、スイッチング動作に伴うノイズを低減させている。 In addition, a technique for reducing noise generated from a transmission circuit or the like is known (see, for example, Patent Document 3). In the technique described in Patent Document 3, the switching operation is divided into two stages and current changes are distributed in order to suppress noise at the time of output of the transmission circuit. Thereby, the noise accompanying the switching operation is reduced.

同時双方向回路において、より適切にノイズを低減させる技術が望まれている。 There is a demand for a technique for reducing noise more appropriately in the simultaneous bidirectional circuit.

特開平７−２０２８６３号公報JP-A-7-202863 特開平８−２３３５４号公報JP-A-8-23354 特開平１１−００４１５５号公報JP 11-004155 A

本発明が解決しようとする課題は、一の伝送路を介して信号の送受信を行う同時双方向回路において、回路の高速動作を確保しつつ、ノイズの影響を低減させることが可能な技術を提供することに有る。 The problem to be solved by the present invention is to provide a technology capable of reducing the influence of noise while ensuring high-speed operation of a circuit in a simultaneous bidirectional circuit that transmits and receives signals through one transmission line. There is to do.

本発明が解決しようとする他の課題は、一の伝送路を介して信号の送受信を行う同時双方向回路において、その同時双方向回路に備えられた送信回路の動作に応答して、受信回路が誤動作してしまうことを防止する技術を提供することにある。 Another problem to be solved by the present invention is that in a simultaneous bidirectional circuit that transmits and receives signals via one transmission path, in response to the operation of the transmission circuit provided in the simultaneous bidirectional circuit, the receiving circuit It is to provide a technique for preventing the malfunction of the system.

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 The means for solving the problem will be described below using the numbers used in [Best Mode for Carrying Out the Invention]. These numbers are added to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

送信信号を生成し、前記送信信号を入出力端（３０）を介して伝送路（５０）に出力する送信回路（１）と、前記入出力端（３０）に接続され、前記入出力端（３０）を介して受信信号を受信する受信回路（２）と、前記送信回路（１）の出力端（５２）と前記受信回路（２）の入力端（５６）との間に介接され、前記送信回路（１）の出力に応答して、前記受信回路（２）の動作に影響を及ぼす電圧変化に対応する特定信号電圧を生成する特定信号電圧生成回路（４）と、前記送信回路（１）の入力端に接続され、前記特定信号電圧生成回路（４）に基準電圧信号を供給する基準電圧生成回路（３）とを備え、
前記特定信号電圧生成回路（４）は、前記基準電圧信号と前記電圧変化との比較に基づいて特定信号電圧を生成し、前記特定信号電圧を前記受信回路（２）の入力（５６）に供給する同時双方向回路を使用して同時双方向通信を行う。これにより、受信回路が、自己の送信回路から出力されるノイズ成分の影響を受けて誤動作することを防止することができる。 A transmission circuit (1) that generates a transmission signal and outputs the transmission signal to the transmission line (50) via the input / output terminal (30), and is connected to the input / output terminal (30), and the input / output terminal ( 30) is connected between the receiving circuit (2) for receiving the received signal, the output terminal (52) of the transmitting circuit (1) and the input terminal (56) of the receiving circuit (2), In response to the output of the transmission circuit (1), a specific signal voltage generation circuit (4) that generates a specific signal voltage corresponding to a voltage change that affects the operation of the reception circuit (2), and the transmission circuit ( A reference voltage generation circuit (3) connected to the input terminal of 1) and supplying a reference voltage signal to the specific signal voltage generation circuit (4),
The specific signal voltage generation circuit (4) generates a specific signal voltage based on the comparison between the reference voltage signal and the voltage change, and supplies the specific signal voltage to the input (56) of the reception circuit (2). Simultaneous bidirectional communication is performed using the simultaneous bidirectional circuit. Thereby, it is possible to prevent the reception circuit from malfunctioning due to the influence of the noise component output from its own transmission circuit.

上述の同時双方向回路において、前記特定信号電圧生成回路（４）は、前記基準電圧生成回路（３）に接続される第１入力端と、前記送信回路（１）の出力に接続される第２入力端とを有する比較回路（４１）と、前記比較回路（４１）の出力端（４５）に接続され、前記比較回路（４１）の出力信号に応答して印加電圧を生成する微分回路（４２）と、前記微分回路（４２）と前記受信回路（２）との間に介接され、前記微分回路（４２）の出力に応答して動作するＮチャネルＭＯＳトランジスタ（４３）と、前記微分回路（４２）と前記受信回路（２）との間に介接され、前記微分回路（４２）の出力に応答して動作するＰチャネルＭＯＳトランジスタ（４４）とを備え、
前記比較回路（４１）は、前記基準電圧信号と前記電圧変化とを比較し、前記基準電圧信号より低い電圧から、前記基準電圧信号より高い電圧への電圧遷移に応答して、前記微分回路（４２）に第１電圧遷移の発生を通知し、前記基準電圧信号より高い電圧から、前記基準電圧信号より低い電圧への電圧遷移に応答して、前記微分回路（４２）に第２電圧遷移の発生を通知し、
前記微分回路（４２）は、前記第１電圧遷移に応答して、前記ＮチャネルＭＯＳトランジスタ（４３）を動作させる信号電圧を前記ＮチャネルＭＯＳトランジスタ（４３）のゲートに印加し、第２電圧遷移に応答して前記ＰチャネルＭＯＳトランジスタ（４４）を動作させる信号電圧を前記ＰチャネルＭＯＳトランジスタ（４４）のゲートに印加する同時双方向回路を使用して同時双方向通信を行う。これにより、基準電圧を超えるようなオーバーシュートを低減するような信号電圧が発生し、また、基準電圧に満たないアンダーシュートを補完するような信号電圧が発生する。それによりノイズによる回路の誤動作を防止することが可能になる。 In the simultaneous bidirectional circuit described above, the specific signal voltage generation circuit (4) includes a first input terminal connected to the reference voltage generation circuit (3) and a first input terminal connected to the output of the transmission circuit (1). A comparison circuit (41) having two input terminals, and a differentiation circuit (FIG. 4) connected to the output terminal (45) of the comparison circuit (41) and generating an applied voltage in response to the output signal of the comparison circuit (41). 42), an N channel MOS transistor (43) interposed between the differentiating circuit (42) and the receiving circuit (2) and operating in response to the output of the differentiating circuit (42), A P-channel MOS transistor (44) interposed between the circuit (42) and the receiving circuit (2) and operating in response to the output of the differentiating circuit (42);
The comparison circuit (41) compares the reference voltage signal with the voltage change, and in response to a voltage transition from a voltage lower than the reference voltage signal to a voltage higher than the reference voltage signal, the differentiation circuit ( 42) notifying the occurrence of the first voltage transition, and in response to the voltage transition from a voltage higher than the reference voltage signal to a voltage lower than the reference voltage signal, the differentiation circuit (42) Notification of the occurrence,
In response to the first voltage transition, the differentiating circuit (42) applies a signal voltage for operating the N-channel MOS transistor (43) to the gate of the N-channel MOS transistor (43), and a second voltage transition. In response, simultaneous bidirectional communication is performed using a simultaneous bidirectional circuit that applies a signal voltage for operating the P channel MOS transistor (44) to the gate of the P channel MOS transistor (44). As a result, a signal voltage that reduces overshoot that exceeds the reference voltage is generated, and a signal voltage that complements undershoot that does not reach the reference voltage is generated. Thereby, it is possible to prevent malfunction of the circuit due to noise.

上述の同時双方向回路において、前記基準電圧生成回路（３）は、前記送信回路（１）の入力端（５１）に接続される遅延回路（３１）と、抵抗分圧回路（３３、３４）とを備え、
前記遅延回路（３１）は、前記送信回路（１）の出力に対応して位相差のある遅延信号を出力し、前記抵抗分圧回路（３３、３４）は、前記遅延信号を抵抗分圧した信号を前記基準電圧信号として出力する同時双方向回路を使用して同時双方向通信を行う。これにより、送信回路（１）の動作直後に比較回路（４１）に供給される基準電圧が変化して、比較回路（４１）が適切な動作をしなくなるということを防ぐことが可能になる。 In the simultaneous bidirectional circuit described above, the reference voltage generation circuit (3) includes a delay circuit (31) connected to the input terminal (51) of the transmission circuit (1) and a resistance voltage dividing circuit (33, 34). And
The delay circuit (31) outputs a delay signal having a phase difference corresponding to the output of the transmission circuit (1), and the resistance voltage dividing circuit (33, 34) resistance-divides the delay signal. Simultaneous bidirectional communication is performed using a simultaneous bidirectional circuit that outputs a signal as the reference voltage signal. As a result, it is possible to prevent the reference voltage supplied to the comparison circuit (41) from changing immediately after the operation of the transmission circuit (1) and the comparison circuit (41) from failing to operate properly.

上述の同時双方向回路において、前記送信回路（１）と前記入出力端（３０）との間に介接される抵抗成分（５）と、前記抵抗成分（５）と前記入出力端（３０）との中間に接続され、前記入出力端（３０）と前記受信回路（２）との間に介接される遅延素子（６）とを備え、
前記抵抗成分（５）は、前記送信回路（１）の出力インピーダンスと、前記伝送路（５０）のインピーダンスとを整合させる抵抗値（Ｒ）を有し、前記遅延素子（６）は、前記受信信号を遅延させて、前記特定信号電圧と同期する遅延受信信号を生成する同時双方向回路を使用して同時双方向通信を行う。これにより、送信回路のスイッチング時に適切な信号振幅を得ることが可能になり、さらに、遅延素子（６）による遅延量を所定の値にすることで、適切にノイズの低減動作を実行することが可能になる。 In the simultaneous bidirectional circuit described above, the resistance component (5) interposed between the transmission circuit (1) and the input / output terminal (30), the resistance component (5), and the input / output terminal (30) And a delay element (6) connected between the input / output terminal (30) and the receiving circuit (2).
The resistance component (5) has a resistance value (R) that matches the output impedance of the transmission circuit (1) and the impedance of the transmission line (50), and the delay element (6) Simultaneous bidirectional communication is performed using a simultaneous bidirectional circuit that delays the signal and generates a delayed reception signal synchronized with the specific signal voltage. As a result, it is possible to obtain an appropriate signal amplitude at the time of switching of the transmission circuit, and it is possible to appropriately perform the noise reduction operation by setting the delay amount by the delay element (6) to a predetermined value. It becomes possible.

本発明によれば、一の伝送路を介して信号の送受信を行う同時双方向回路において、回路の高速動作を確保しつつ、ノイズの影響を低減させることが可能になる。 According to the present invention, in a simultaneous bidirectional circuit that transmits and receives signals through one transmission line, it is possible to reduce the influence of noise while ensuring high-speed operation of the circuit.

本発明によれば、さらに、一の伝送路を介して信号の送受信を行う同時双方向回路において、その同時双方向回路に備えられた送信回路の動作に応答して、受信回路が誤動作してしまうことを防止することが可能になる。 Further, according to the present invention, in the simultaneous bidirectional circuit that transmits and receives signals through one transmission line, the reception circuit malfunctions in response to the operation of the transmission circuit provided in the simultaneous bidirectional circuit. Can be prevented.

［実施の形態の構成］
以下に、図面を参照して本発明を実施するための形態について述べる。以下の説明では、一本の伝送路を介して二つの同時双方向回路が互いに接続されている場合を例に述べるが、これは、本実施の形態のシステム構成を限定するものではない。 [Configuration of the embodiment]
Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. In the following description, a case where two simultaneous bidirectional circuits are connected to each other via one transmission line will be described as an example, but this does not limit the system configuration of the present embodiment.

図１は、本発明を実施するための形態における、同時双方向回路１０の構成を示す回路図である。図１を参照すると、本実施の形態の同時双方向回路１０は、伝送路５０に接続される入出力端子３０を備えている。同時双方向回路１０は、その伝送路５０を介して入出力端子４０を備える同時双方向回路２０と情報通信を行う。また、同時双方向回路１０と同時双方向回路２０とは互いに同様の構成であるので、同時双方向回路の内部構成の説明に関しては、同時双方向回路１０を用いて説明を行うこととする。図１によると、同時双方向回路１０は、ドライバ回路１と、レシーバ回路２と、基準電圧生成回路３と、ノイズキャンセル回路４と、抵抗成分５と、遅延素子６とを備えている。 FIG. 1 is a circuit diagram showing a configuration of a simultaneous bidirectional circuit 10 in an embodiment for carrying out the present invention. Referring to FIG. 1, the simultaneous bidirectional circuit 10 of this embodiment includes an input / output terminal 30 connected to a transmission line 50. The simultaneous bidirectional circuit 10 performs information communication with the simultaneous bidirectional circuit 20 including the input / output terminal 40 via the transmission path 50. Since the simultaneous bidirectional circuit 10 and the simultaneous bidirectional circuit 20 have the same configuration as each other, the internal configuration of the simultaneous bidirectional circuit will be described using the simultaneous bidirectional circuit 10. As shown in FIG. 1, the simultaneous bidirectional circuit 10 includes a driver circuit 1, a receiver circuit 2, a reference voltage generation circuit 3, a noise cancellation circuit 4, a resistance component 5, and a delay element 6.

ドライバ回路１は、接続端７からの信号に応答して同時双方向回路２０に送信するための送信信号を生成する信号生成回路である。ドライバ回路１は、ノード５２を介して抵抗成分５に接続されている。そのドライバ回路１で生成された信号は、抵抗成分５を介して入出力端子３０に出力される。また、ドライバ回路１は前述のノード５２を介してノイズキャンセル回路４に接続され、そのドライバ回路１で生成された信号はノイズキャンセル回路４のコンパレータ４１にも出力される。 The driver circuit 1 is a signal generation circuit that generates a transmission signal for transmission to the simultaneous bidirectional circuit 20 in response to a signal from the connection end 7. The driver circuit 1 is connected to the resistance component 5 via the node 52. The signal generated by the driver circuit 1 is output to the input / output terminal 30 via the resistance component 5. The driver circuit 1 is connected to the noise cancellation circuit 4 via the node 52 described above, and the signal generated by the driver circuit 1 is also output to the comparator 41 of the noise cancellation circuit 4.

レシーバ回路２は、第１受信回路２１と第２受信回路２２とを備えている。各々の受信回路は、出力信号用基準電圧端子（ＶＲ１、ＶＲ２）に印加される信号電圧と、ノード５６を介して入力される信号に基づいて、出力信号を生成する。そのレシーバ回路２は、生成された出力信号を出力端子８、出力端子９に出力する。 The receiver circuit 2 includes a first receiving circuit 21 and a second receiving circuit 22. Each receiving circuit generates an output signal based on a signal voltage applied to the output signal reference voltage terminals (VR1, VR2) and a signal input via the node 56. The receiver circuit 2 outputs the generated output signal to the output terminal 8 and the output terminal 9.

基準電圧生成回路３は、コンパレータ４１での比較動作に使用される基準電圧を生成する電圧生成回路である。基準電圧生成回路３はノード５１を介して入力端子７に接続されている。基準電圧生成回路３の出力端は、ノード５７を介してノイズキャンセル回路４のコンパレータ４１に接続されている。図１に示されているように、基準電圧生成回路３は、さらに、遅延回路３１と、インバータ３２と、第1抵抗素子３３と、第２抵抗素子３４とを備えており、接続端７からの信号に応答して出力信号電圧を生成する。基準電圧生成回路３で生成された出力信号電圧は、ノード５７を介してノイズキャンセル回路４に入力される。 The reference voltage generation circuit 3 is a voltage generation circuit that generates a reference voltage used for the comparison operation in the comparator 41. The reference voltage generation circuit 3 is connected to the input terminal 7 via the node 51. The output terminal of the reference voltage generation circuit 3 is connected to the comparator 41 of the noise cancellation circuit 4 via the node 57. As shown in FIG. 1, the reference voltage generation circuit 3 further includes a delay circuit 31, an inverter 32, a first resistance element 33, and a second resistance element 34. The output signal voltage is generated in response to the signal. The output signal voltage generated by the reference voltage generation circuit 3 is input to the noise cancellation circuit 4 via the node 57.

ここで、遅延回路３１は、コンパレータ４１の誤動作を防止するような遅延を行う回路である。コンパレータ４１は、ドライバ回路１の動作直後に基準電圧が変動すると、適切な信号を出力することができなくなってしまう。そこで、基準電圧生成回路３に遅延回路３１を備えることにより、基準電圧生成回路３は、ドライバ回路１の動作に対応して所定の遅延を実行してから基準電圧を出力する。言いかえると、ノード５１から基準電圧生成回路３への接続途中にある遅延回路３１は、基準電圧生成回路３で発生させる基準電圧を、ドライバ回路１がスイッチングするタイミング近傍で変化させないよう設けてられているものである。遅延回路３１の遅延量は、ドライバ回路１が動作する際に発生したノイズによる信号の変動開始から、その信号が安定するまでの時間以上であることが好ましい。さらに、遅延回路３１による遅延は、基準電圧の変化が、次の信号変化タイミングまでには終了するよう遅延量であることが好ましい。 Here, the delay circuit 31 is a circuit that performs a delay that prevents the comparator 41 from malfunctioning. If the reference voltage fluctuates immediately after the operation of the driver circuit 1, the comparator 41 cannot output an appropriate signal. Therefore, by providing the reference voltage generation circuit 3 with the delay circuit 31, the reference voltage generation circuit 3 outputs a reference voltage after executing a predetermined delay corresponding to the operation of the driver circuit 1. In other words, the delay circuit 31 in the middle of the connection from the node 51 to the reference voltage generation circuit 3 is provided so that the reference voltage generated by the reference voltage generation circuit 3 is not changed in the vicinity of the timing when the driver circuit 1 switches. It is what. The delay amount of the delay circuit 31 is preferably equal to or longer than the time from the start of signal fluctuation due to noise generated when the driver circuit 1 operates until the signal becomes stable. Further, the delay by the delay circuit 31 is preferably a delay amount so that the change of the reference voltage is completed by the next signal change timing.

ノイズキャンセル回路４は、受信信号が受けるノイズの影響を低減させるためのノイズ減衰用信号を生成する回路である。図１に示されているように、ノイズキャンセル回路４は、コンパレータ４１と、微分回路４２と、ＮチャネルＭＯＳトランジスタ４３と、ＰチャネルＭＯＳトランジスタ４４とを備えている。コンパレータ４１の基準電圧入力端子は、ノード５７を介して基準電圧生成回路３の出力端に接続され、コンパレータ４１の出力端は、ノード４５を介して微分回路４２に接続されている。微分回路４２は二系統の出力ノード（４６、４７）を備えており、そのノード４６は、ＮチャネルＭＯＳトランジスタ４３のゲートの接続され、そのノード４７は、ＰチャネルＭＯＳトランジスタ４４のゲートに接続されている。さらに、ＮチャネルＭＯＳトランジスタ４３のドレインは、ノード５５を介してレシーバ回路２に接続され、ＰチャネルＭＯＳトランジスタ４４のドレインは、ノード５４を介してレシーバ回路２に接続されている。 The noise cancellation circuit 4 is a circuit that generates a noise attenuating signal for reducing the influence of noise received by the received signal. As shown in FIG. 1, the noise cancellation circuit 4 includes a comparator 41, a differentiation circuit 42, an N channel MOS transistor 43, and a P channel MOS transistor 44. The reference voltage input terminal of the comparator 41 is connected to the output terminal of the reference voltage generation circuit 3 via the node 57, and the output terminal of the comparator 41 is connected to the differentiation circuit 42 via the node 45. Differentiating circuit 42 has two output nodes (46, 47). Node 46 is connected to the gate of N channel MOS transistor 43, and node 47 is connected to the gate of P channel MOS transistor 44. ing. Furthermore, the drain of N channel MOS transistor 43 is connected to receiver circuit 2 via node 55, and the drain of P channel MOS transistor 44 is connected to receiver circuit 2 via node 54.

抵抗成分５は、出力インピーダンスの整合に用いられる抵抗素子である。図１に示されているように、抵抗成分５は、ドライバ回路１の出力とノード５３との間に介接され、そのノード５３を介して入出力端子３０に接続されている。また、抵抗成分５は、後述の遅延素子６を介してレシーバ回路２に接続されている。ここで、抵抗成分５の抵抗値Ｒは、ドライバ回路１の出力インピーダンスをＲoutとし、同時双方向回路１０と同時双方向回路２０との間に介接された伝送路５０のインピーダンスをＺとした場合、
Ｒ＋Ｒout＝Ｚ
を満足させるような抵抗値に設定されていることが好ましい。それにより、ドライバ回路１のスイッチング動作時に、所望の信号振幅を得ることができるようになる。 The resistance component 5 is a resistance element used for matching output impedance. As shown in FIG. 1, the resistance component 5 is connected between the output of the driver circuit 1 and the node 53, and is connected to the input / output terminal 30 via the node 53. The resistance component 5 is connected to the receiver circuit 2 via a delay element 6 described later. Here, the resistance value R of the resistance component 5 is such that the output impedance of the driver circuit 1 is Rout, and the impedance of the transmission line 50 connected between the simultaneous bidirectional circuit 10 and the simultaneous bidirectional circuit 20 is Z. If
R + Rout = Z
It is preferable that the resistance value is set so as to satisfy the above. Thereby, a desired signal amplitude can be obtained during the switching operation of the driver circuit 1.

遅延素子６は、ノイズキャンセル回路４で生成されたノイズ減衰用信号と、ノード５３を介してレシーバ回路２に伝達されるノイズとを同期させるための遅延回路である。本発明の実施の形態において、ドライバ回路１が動作することによって発生したノイズは、ノード５２を介してノイズキャンセル回路４に入力される。また、同様に、そのノイズは、遅延素子６を介してノード５４とノード５５に伝達される。遅延素子６は、ノイズキャンセル回路４で生成されたノイズ減衰用信号と、遅延素子６を介して伝達されるノイズとを同期させるための遅延を実行する。なお、本実施の形態に述べる遅延素子６には、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとによって構成されるトランスファーゲートを用いることが好ましい。 The delay element 6 is a delay circuit for synchronizing the noise attenuation signal generated by the noise cancellation circuit 4 and the noise transmitted to the receiver circuit 2 via the node 53. In the embodiment of the present invention, noise generated by the operation of the driver circuit 1 is input to the noise cancellation circuit 4 via the node 52. Similarly, the noise is transmitted to the node 54 and the node 55 through the delay element 6. The delay element 6 executes a delay for synchronizing the noise attenuation signal generated by the noise cancellation circuit 4 and the noise transmitted through the delay element 6. For delay element 6 described in this embodiment, it is preferable to use a transfer gate composed of an N channel MOS transistor and a P channel MOS transistor.

図２は、微分回路４２の構成の一例を示す回路図である。図２に示されている回路図には、本実施の形態のＮチャネルＭＯＳトランジスタ４３とノード４５とを動作させるための信号を出力する回路の構成が示されているが、これは、本実施の形態に使用される微分回路の構成を限定するものではない。 FIG. 2 is a circuit diagram illustrating an example of the configuration of the differentiating circuit 42. The circuit diagram shown in FIG. 2 shows the configuration of a circuit that outputs a signal for operating the N-channel MOS transistor 43 and the node 45 according to the present embodiment. The configuration of the differentiating circuit used in this embodiment is not limited.

図２を参照すると、微分回路４２は、インバータ４２ａと、ＡＮＤ回路４２ｂと、ＯＲ回路４２ｃとで構成されていることが示されている。ＡＮＤ回路４２ｂは２の入力端を有し、その第１入力は、ノード４２ｅを介してインバータ４２ａの出力端に接続されている。また、ＡＮＤ回路４２ｂの第２入力はノード４２ｄを介してノード４５に接続されている。同様に、ＯＲ回路４２ｃは２の入力端を有し、その第１入力はノード４２ｅを介してインバータ４２ａの出力端に接続されている。また、ＯＲ回路４２ｃの第２入力は、ノード４２ｆを介してノード４５に接続されている。インバータ４２ａによって生成された反転入力信号は、ノード４２ｅを介してＡＮＤ回路４２ｂと、ＯＲ回路４２ｃとの各々に入力され、ノード４５から入力された正転入力信号は、ノード４２ｆを介してＡＮＤ回路４２ｂとＯＲ回路４２ｃとの各々に入力される。 Referring to FIG. 2, it is shown that the differentiation circuit 42 includes an inverter 42a, an AND circuit 42b, and an OR circuit 42c. The AND circuit 42b has two input terminals, and the first input is connected to the output terminal of the inverter 42a via a node 42e. The second input of the AND circuit 42b is connected to the node 45 through the node 42d. Similarly, the OR circuit 42c has two input terminals, and the first input is connected to the output terminal of the inverter 42a via the node 42e. The second input of the OR circuit 42c is connected to the node 45 via the node 42f. The inverted input signal generated by the inverter 42a is input to each of the AND circuit 42b and the OR circuit 42c via the node 42e, and the normal input signal input from the node 45 is input to the AND circuit via the node 42f. 42b and the OR circuit 42c.

［実施の形態の動作］
以下に、図面を使用して本発明の実施の形態における動作について説明を行う。以下では、同時双方向回路２０から送信され、入出力端子３０を介してレシーバ回路２に送られる信号が“Ｌｏｗ”電位であり、かつ、ノード５１における電位が“Ｌｏｗ”から“Ｈｉｇｈ”に遷移する場合を例に回路の動作説明を行う。 [Operation of the embodiment]
The operation in the embodiment of the present invention will be described below with reference to the drawings. In the following, the signal transmitted from the simultaneous bidirectional circuit 20 and sent to the receiver circuit 2 via the input / output terminal 30 is “Low” potential, and the potential at the node 51 transits from “Low” to “High”. The operation of the circuit will be described by taking the case as an example.

図３Ａと図３Ｂとは、本実施の形態における同時双方向回路１０の所定のノードの電圧変化を示す波形を表した図である。ここで、図３Ａと図３Ｂの縦方向は所定ノードの電位を示し、横方向は時間経過を表しているものとする。図３Ａに示されている波形６０は、ノード５７の電圧変化を示す波形であり、波形６１はノード５２の電圧変化を示す波形である。また、図３ＡのＶｄｄは電源電位を示し、図３Ａのｇｎｄは接地電位を示している。さらに、図３ＡのＶＨは、基準電圧生成回路３から出力される高電位側の基準電位を示し、同様に、図３ＡのＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、図３Ｂに示されている波形６２は、本実施の形態のノイズキャンセル回路４が動作していない場合におけるノード５６の電圧変化を示す波形である。図３Ｂに示されている電位ＶＨは、図３Ａと同様に、基準電圧生成回路３から出力される高電位側の基準電位を示し、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、電位ＶrefＨは、レシーバ回路２の基準電圧における高電位側の電位を示し、電位ＶrefＬは、レシーバ回路２の基準電圧における低電位側の電位を示している。 FIG. 3A and FIG. 3B are diagrams showing waveforms showing a voltage change of a predetermined node of the simultaneous bidirectional circuit 10 in the present embodiment. Here, the vertical direction in FIGS. 3A and 3B indicates the potential of a predetermined node, and the horizontal direction indicates the passage of time. A waveform 60 shown in FIG. 3A is a waveform indicating a voltage change at the node 57, and a waveform 61 is a waveform indicating a voltage change at the node 52. Further, Vdd in FIG. 3A indicates a power supply potential, and gnd in FIG. 3A indicates a ground potential. Further, VH in FIG. 3A indicates a high potential side reference potential output from the reference voltage generation circuit 3, and similarly, VL in FIG. 3A indicates a low potential side reference potential output from the reference voltage generation circuit 3. Is shown. A waveform 62 shown in FIG. 3B is a waveform showing a voltage change of the node 56 when the noise cancellation circuit 4 of the present embodiment is not operating. The potential VH shown in FIG. 3B indicates the high-potential side reference potential output from the reference voltage generation circuit 3, and the potential VL is the low potential output from the reference voltage generation circuit 3, as in FIG. 3A. The reference potential on the side is shown. Further, the potential VrefH indicates a potential on the high potential side in the reference voltage of the receiver circuit 2, and the potential VrefL indicates a potential on the low potential side in the reference voltage of the receiver circuit 2.

前述のように、同時双方向回路１０において、入力端子７を介して受信される信号は“Ｌｏｗ”である。これにより、ノード５１を介して基準電圧生成回路３のインバータ３２にも“Ｌｏｗ”が入力される。したがって、インバータ３２からは“Ｈｉｇｈ”が出力され、ノード５７の電位は、インバータ３２から出力された信号電圧と、第1抵抗素子３３と第２抵抗素子３４との抵抗分圧とによりＶＨとなる。 As described above, in the simultaneous bidirectional circuit 10, the signal received via the input terminal 7 is “Low”. As a result, “Low” is also input to the inverter 32 of the reference voltage generation circuit 3 via the node 51. Therefore, “High” is output from the inverter 32, and the potential of the node 57 becomes VH due to the signal voltage output from the inverter 32 and the resistance voltage division between the first resistance element 33 and the second resistance element 34. .

ここで、同時双方向回路１０の動作時に、ドライバ回路１のスイッチング動作と同時に隣接信号用回路がスイッチング動作をすることにより、電源電圧変動が起こり、信号波形が変化する。以下では、ノード５２での電圧変化を示す波形が、信号変化と電源ノイズとが重畳した波形６１に示される波形である場合を例に、動作説明を行っていく。 Here, when the simultaneous bidirectional circuit 10 operates, the adjacent signal circuit performs the switching operation simultaneously with the switching operation of the driver circuit 1, whereby the power supply voltage fluctuates and the signal waveform changes. In the following, the operation will be described by taking as an example the case where the waveform indicating the voltage change at the node 52 is the waveform indicated by the waveform 61 in which the signal change and the power supply noise are superimposed.

ノード５２での、電圧変化が波形６１に示されるように変化することで、入出力端子３０の電圧変化も波形６２に示される波形と同様のオーバーシュート波形が生じる。この電圧変化は遅延素子６を介してノード５６に伝搬され、ノード５６での電圧は波形６２に示されるように変化する。 When the voltage change at the node 52 changes as indicated by the waveform 61, the voltage change at the input / output terminal 30 also generates an overshoot waveform similar to the waveform indicated by the waveform 62. This voltage change is propagated to the node 56 through the delay element 6, and the voltage at the node 56 changes as shown by the waveform 62.

このように図３Ａと図３Ｂとから、同時双方向回路１０の動作時にノイズキャンセル回路４が動作していない場合、時刻Ｉ_１から時刻Ｉ_２（または、時刻Ｉ_２から時刻Ｉ_３）においてオーバーシュートが発生していることが表されている。そのオーバーシュートが原因で、レシーバ回路２に入力される信号と、基準電圧入力端子ＶＲ１における基準電圧ＶrefＨ（または基準電圧入力端子ＶＲ２における基準電圧ＶrefＬ）との間のノイズマージンが低下していることが表されている。 3A and 3B as described above, when the noise cancellation circuit 4 is not operating when the simultaneous bidirectional circuit 10 is operating, it is overrun from the time I ₁ to the time I ₂ (or from the time I ₂ to the time I ₃ ). It shows that a shoot has occurred. Due to the overshoot, the noise margin between the signal input to the receiver circuit 2 and the reference voltage VrefH at the reference voltage input terminal VR1 (or the reference voltage VrefL at the reference voltage input terminal VR2) is reduced. Is represented.

図４Ａから図４Ｄは、ノイズキャンセル回路４が動作している場合における所定のノードの電圧波形を示す図である。ここで、図４Ａから図４Ｄの各図の縦方向は電位を表し、横方向は時間経過を表しているものとする。図４Ａに示されている波形６０は、図３Ａの波形６０と同様に、ノード５７の電圧変化を示す波形であり、波形６１はノード５２の電圧変化を示している波形である。また、図４ＡのＶｄｄは電源電位を示し、図４Ａのｇｎｄは、接地電位を示している。電位ＶＨは、基準電圧生成回路３から出力される高電位側の基準電位を示し、同様に、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。 4A to 4D are diagrams showing voltage waveforms at predetermined nodes when the noise cancellation circuit 4 is operating. Here, the vertical direction in each of FIGS. 4A to 4D represents the potential, and the horizontal direction represents the passage of time. A waveform 60 shown in FIG. 4A is a waveform showing a voltage change of the node 57, and a waveform 61 is a waveform showing a voltage change of the node 52, like the waveform 60 of FIG. 3A. 4A indicates the power supply potential, and gnd in FIG. 4A indicates the ground potential. The potential VH indicates the high potential side reference potential output from the reference voltage generation circuit 3, and similarly, the potential VL indicates the low potential side reference potential output from the reference voltage generation circuit 3.

図４Ａに示されている時刻Ｉ_１は、ノード５２の電位がノード５７の電位ＶＨ以上の電位になった時刻を示し、図４Ａに示されている時刻Ｉ_２は、電位ＶＨ以上の電位であったノード５２の電位がノード５７の電位ＶＨ以下の電位になった時刻を示している。さらに、図４Ａに示されている時刻Ｉ_３は、ノード５２の電位が再度ノード５７の電位ＶＨ以上の電位になった時刻を示している。 The time I ₁ shown in FIG. 4A indicates the time when the potential of the node 52 becomes equal to or higher than the potential VH of the node 57, and the time I ₂ shown in FIG. 4A is a potential higher than the potential VH. This shows the time when the potential of the node 52 becomes the potential VH of the node 57 or less. Further, a time I ₃ shown in FIG. 4A indicates a time when the potential of the node 52 becomes the potential VH of the node 57 again.

同様に、図４Ａに示されている時刻Ｉ_４は、ノード５２の電位がノード５７の電位ＶＬ以下の電位になった時刻を示し、図４Ａに示されている時刻Ｉ_５は、電位ＶＬ以下の電位であったノード５２の電位がノード５７の電位ＶＬ以上の電位になった時刻を示している。さらに、図４Ａに示されている時刻Ｉ_６は、ノード５２の電位が再度ノード５７の電位ＶＬ以下の電位になった時刻を示している。 Similarly, a time I ₄ shown in FIG. 4A indicates a time when the potential of the node 52 becomes a potential equal to or lower than the potential VL of the node 57, and a time I ₅ shown in FIG. The time at which the potential of the node 52, which was the potential of, becomes the potential VL of the node 57 or higher is shown. Furthermore, a time I ₆ shown in FIG. 4A indicates a time when the potential of the node 52 again becomes a potential equal to or lower than the potential VL of the node 57.

図４Ｂは、ノード４６を介してＮチャネルＭＯＳトランジスタ４３のゲートに印加される信号電圧の電圧変化を示す図である。図４Ｂを参照すると、ＮチャネルＭＯＳトランジスタ４３のゲートに印加される信号電圧は、時刻Ｉ_１で“Ｌｏｗ”から“Ｈｉｇｈ”に遷移し、時刻Ｉ_２で“Ｈｉｇｈ” から “Ｌｏｗ”に遷移することが示されている。同様に、時刻Ｉ_５で“Ｌｏｗ”から“Ｈｉｇｈ”に遷移し、時刻Ｉ_６で“Ｈｉｇｈ” から “Ｌｏｗ”に遷移することが示されている。 FIG. 4B shows a change in signal voltage applied to the gate of N-channel MOS transistor 43 via node 46. Referring to FIG. 4B, the signal voltage applied to the gate of the N-channel MOS transistor 43 transitions from “Low” to “High” at time I ₁ , and transitions from “High” to “Low” at time I _2. It has been shown. Similarly, the transition from “Low” to “High” at time I ₅ and the transition from “High” to “Low” at time I ₆ are shown.

図４Ｃは、ノード４７を介してＰチャネルＭＯＳトランジスタ４４のゲートに印加される信号電圧の電圧変化を示す図である。図４Ｃを参照すると、ＰチャネルＭＯＳトランジスタ４４のゲートに印加される信号電圧は、時刻Ｉ_２で“Ｈｉｇｈ”から“Ｌｏｗ”に遷移し、時刻Ｉ_３で“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することが示されている。同様に、時刻Ｉ_４で“Ｈｉｇｈ”から“Ｌｏｗ”に遷移し、時刻Ｉ_５で“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することが示されている。 FIG. 4C shows a change in signal voltage applied to the gate of P-channel MOS transistor 44 via node 47. Referring to FIG. 4C, the signal voltage applied to the gate of P-channel MOS transistor 44 transitions from “High” to “Low” at time I ₂ and transitions from “Low” to “High” at time I _3. It has been shown. Similarly, the transition from “High” to “Low” at time I ₄ and the transition from “Low” to “High” at time I ₅ are shown.

図４Ｄに示されている波形６３は、ノイズキャンセル回路４の動作時におけるノード５６での電圧変化を示す図である。図４Ｄに示されている電位ＶＨは、図４Ａと同様に、基準電圧生成回路３から出力される高電位側の基準電位を示し、電位ＶＬは、基準電圧生成回路３から出力される低電位側の基準電位を示している。また、電位ＶrefＨは、レシーバ回路２の基準電圧における高電位側の電位を示し、電位ＶrefＬは、レシーバ回路２の基準電圧における低電位側の電位を示している。 A waveform 63 shown in FIG. 4D is a diagram showing a voltage change at the node 56 during the operation of the noise cancellation circuit 4. The potential VH shown in FIG. 4D indicates the high-potential side reference potential output from the reference voltage generation circuit 3, and the potential VL is the low potential output from the reference voltage generation circuit 3, as in FIG. 4A. The reference potential on the side is shown. Further, the potential VrefH indicates a potential on the high potential side in the reference voltage of the receiver circuit 2, and the potential VrefL indicates a potential on the low potential side in the reference voltage of the receiver circuit 2.

ここで、時刻Ｉ_１におけるコンパレータ４１の出力を考える。図４Ａを参照すると、波形６０と波形６１とから、時刻Ｉ_１において、ノード５２の電位がノード５７の電位ＶＨを超えたことが示されている。ノード５２の電位がノード５７の電位ＶＨを超えることによって、コンパレータ４１からは“Ｈｉｇｈ”を示す信号電圧が出力される。言いかえると、時刻Ｉ_１において、コンパレータ４１の出力は“Ｌｏｗ” から“Ｈｉｇｈ”に遷移する。 Here, consider the output of the comparator 41 at time I ₁ . Referring to FIG. 4A, waveform 60 and waveform 61 show that the potential of node 52 exceeds the potential VH of node 57 at time I ₁ . When the potential of the node 52 exceeds the potential VH of the node 57, the comparator 41 outputs a signal voltage indicating “High”. In other words, at the time I ₁ , the output of the comparator 41 transitions from “Low” to “High”.

それにより、微分回路４２の入力端にはノード４５を介して“Ｌｏｗ” から“Ｈｉｇｈ”に遷移する信号電圧が入力される。ここで図２の回路図を参照すると、このときのノード４２ｄの信号電圧が“Ｌｏｗ” から“Ｈｉｇｈ”に遷移することになり、これによりＡＮＤ回路４２ｂの出力波形は、図４Ｂに示される波形になる。図４Ｂに示される波形の信号電圧がノード４６を介してＮチャネルＭＯＳトランジスタ４３のゲートに印加されることにより、ＮチャネルＭＯＳトランジスタ４３はＯＮ状態になる。このとき、ＯＲ回路４２ｃはＨｉｇｈ状態で固定の信号が出力されているため、ＰチャネルＭＯＳトランジスタ４４はＯＦＦ状態を保持する。 As a result, a signal voltage transitioning from “Low” to “High” is input to the input terminal of the differentiating circuit 42 via the node 45. Referring now to the circuit diagram of FIG. 2, the signal voltage at the node 42d at this time transitions from “Low” to “High”, whereby the output waveform of the AND circuit 42b is the waveform shown in FIG. 4B. become. When the signal voltage having the waveform shown in FIG. 4B is applied to the gate of N channel MOS transistor 43 via node 46, N channel MOS transistor 43 is turned on. At this time, since the OR circuit 42c outputs a fixed signal in the High state, the P-channel MOS transistor 44 maintains the OFF state.

ＮチャネルＭＯＳトランジスタ４３がＯＮ状態になることにより、ノード５５の電位は一時的にｇｎｄ側へクランプされ、その動作により、ノイズキャンセル回路４は、入出力端子３０から伝搬されてきたオーバーシュートを低減するように動作する。 When the N channel MOS transistor 43 is turned on, the potential of the node 55 is temporarily clamped to the gnd side, and the noise cancel circuit 4 reduces the overshoot propagated from the input / output terminal 30 by the operation. To work.

図４Ａを参照すると、時刻Ｉ_２において、ノイズ成分によりノード５２の電位がノード５７の電位ＶＨをしたまわるようなアンダーシュートが発生したことが示されている。この時刻Ｉ_１におけるコンパレータ４１の出力を考えると、ノード５２の電位がノード５７の電位ＶＨをしたまわることによって、コンパレータ４１からは“Ｌｏｗ”を示す信号電圧が出力される。言いかえると、時刻Ｉ_１において、コンパレータ４１の出力は“Ｈｉｇｈ”から“Ｌｏｗ”に遷移する。 Referring to Figure 4A, at time I _2, undershoot as the noise component potential of the node 52 falls below the potential VH of the node 57 is shown to have occurred. Considering the output of the comparator 41 at the time I _1, the signal voltage indicating “Low” is output from the comparator 41 when the potential of the node 52 changes around the potential VH of the node 57. In other words, at the time I ₁ , the output of the comparator 41 transitions from “High” to “Low”.

それにより、微分回路４２の入力端にはノード４５を介して“Ｈｉｇｈ” から“Ｌｏｗ”に遷移する信号電圧が入力される。ここで図２の回路図を参照すると、このときのノード４２ｄの信号電圧が“Ｈｉｇｈ” から“Ｌｏｗ”に遷移することになり、これによりＯＲ回路４２ｃの出力波形は、図４ｃに示される波形になる。図４ｃに示される波形の信号電圧がノード４７を介してＰチャネルＭＯＳトランジスタ４４のゲートに印加されることにより、ＰチャネルＭＯＳトランジスタ４４はＯＮ状態になる。このとき、ＡＮＤ回路４２ｂからはＬｏｗ状態で固定の信号が出力されているため、ＮチャネルＭＯＳトランジスタ４３はＯＦＦ状態を保持する。 As a result, a signal voltage transitioning from “High” to “Low” is input to the input terminal of the differentiating circuit 42 via the node 45. Referring now to the circuit diagram of FIG. 2, the signal voltage at the node 42d at this time transitions from “High” to “Low”, so that the output waveform of the OR circuit 42c is the waveform shown in FIG. 4c. become. When the signal voltage having the waveform shown in FIG. 4C is applied to the gate of the P-channel MOS transistor 44 via the node 47, the P-channel MOS transistor 44 is turned on. At this time, since a fixed signal is output in the Low state from the AND circuit 42b, the N-channel MOS transistor 43 maintains the OFF state.

ＰチャネルＭＯＳトランジスタ４４がＯＮ状態になることにより、ノード５４の電位は一時的に電源電位側へクランプされ、そのクランプ電位により、ノイズキャンセル回路４は、入出力端子３０から伝搬されてきたアンダーシュートを低減するように動作する。 When the P-channel MOS transistor 44 is turned on, the potential of the node 54 is temporarily clamped to the power supply potential side, and the noise cancellation circuit 4 causes the undershoot propagated from the input / output terminal 30 by the clamp potential. Operate to reduce.

ノイズキャンセル回路４は、同様の動作を繰り返すことによって、同時双方向回路１０のドライバ回路１が動作することによって発生するノイズの影響を低減するように動作する。さらに時間が経過し、遅延回路３１による遅延量分の時間が経過すると、ノード５７の電位は電位ＶＨから電位ＶＬへと遷移する。ノード５７の電位が電位ＶＬへと切り替わった後に、ドライバ回路１が“Ｈｉｇｈ”から“Ｌｏｗ”へと変化する場合、コンパレータ４１の基準電圧が電位ＶＨから電位ＶＬに変わる。この場合におけるコンパレータ４１、微分回路４２、ＮチャネルＭＯＳトランジスタ４３、ＰチャネルＭＯＳトランジスタ４４を備えるノイズキャンセル回路４の動作は、ドライバが立ち上がる時と同様に動作し、レシーバ回路２に加わるアンダーシュート、オーバーシュートを低減させることが可能になる。 The noise cancellation circuit 4 operates to reduce the influence of noise generated by the operation of the driver circuit 1 of the simultaneous bidirectional circuit 10 by repeating the same operation. When the time further elapses and the time corresponding to the delay amount by the delay circuit 31 elapses, the potential of the node 57 transitions from the potential VH to the potential VL. When the driver circuit 1 changes from “High” to “Low” after the potential of the node 57 is switched to the potential VL, the reference voltage of the comparator 41 is changed from the potential VH to the potential VL. In this case, the operation of the noise cancellation circuit 4 including the comparator 41, the differentiation circuit 42, the N-channel MOS transistor 43, and the P-channel MOS transistor 44 operates in the same manner as when the driver starts up. Shooting can be reduced.

以上の構成・動作により、本実施の形態の同時双方向回路においては、ドライバ回路１が動作する場合、あるいはドライバ回路１の周囲の回路群がスイッチング動作する場合であっても、発生する電源ノイズにより、自回路内のレシーバ回路が誤動作することを防止することが可能になる。本発明によれば、理想的な信号電位遷移から外れるノイズ成分を自回路内で検出し、そのノイズ成分と逆相の電圧を自回路内のレシーバ回路の信号入力端子にフィードバックしている。このような動作によって、自己素子側の動作を起因とするノイズが自己素子側回路のレシーバ回路動作に影響しないよう電圧マージンを確保することができるため、誤動作を防止する効果がある。 With the configuration and operation described above, in the simultaneous bidirectional circuit of the present embodiment, even when the driver circuit 1 operates or when a circuit group around the driver circuit 1 performs a switching operation, generated power supply noise Thus, it is possible to prevent the receiver circuit in the circuit from malfunctioning. According to the present invention, a noise component deviating from an ideal signal potential transition is detected in the own circuit, and a voltage having a phase opposite to that of the noise component is fed back to the signal input terminal of the receiver circuit in the own circuit. With such an operation, a voltage margin can be secured so that noise caused by the operation on the self-element side does not affect the operation of the receiver circuit of the self-element side circuit.

なお、上述したように、本発明の同時双方向回路は、一本の伝送路を介して二つの同時双方向回路が互いに接続されている場合について述べてきたが、本発明の同時双方向回路は、バスを介して複数接続され、そのバスの中の一本の伝送路を介して双方向通信を行うような場合にも適用可能である。 As described above, the simultaneous bidirectional circuit of the present invention has been described for the case where two simultaneous bidirectional circuits are connected to each other via a single transmission line. Can also be applied to a case where a plurality of devices are connected via a bus and bidirectional communication is performed via a single transmission line in the bus.

図１は、本実施の形態における同時双方向回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a simultaneous bidirectional circuit in the present embodiment. 図２は、同時双方向回路に備えられた微分回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a differentiating circuit provided in the simultaneous bidirectional circuit. 図３Ａは、ドライバ回路動作時の入出力端子の電位変化を示す図である。FIG. 3A is a diagram showing a change in potential of the input / output terminal when the driver circuit operates. 図３Ｂは、ノイズキャンセル回路が未動作の場合における、受信回路への入力信号の動作波形を示す図である。FIG. 3B is a diagram illustrating an operation waveform of an input signal to the reception circuit when the noise cancellation circuit is not operating. 図４Ａは、ドライバ回路動作時の入出力端子の電位変化を示す図である。FIG. 4A is a diagram showing a change in the potential of the input / output terminal when the driver circuit operates. 図４Ｂは、ノイズキャンセル回路に備えられたＮチャネルＭＯＳトランジスタのゲートに印加される信号の動作波形を示す図である。FIG. 4B is a diagram showing an operation waveform of a signal applied to the gate of an N-channel MOS transistor provided in the noise cancellation circuit. 図４Ｃは、ノイズキャンセル回路に備えられたＰチャネルＭＯＳトランジスタのゲートに印加される信号の動作波形を示す図である。FIG. 4C is a diagram showing an operation waveform of a signal applied to the gate of a P-channel MOS transistor provided in the noise cancellation circuit. 図４Ｄは、ノイズキャンセル回路が動作の場合における、受信回路への入力信号の動作波形を示す図である。FIG. 4D is a diagram illustrating an operation waveform of an input signal to the reception circuit when the noise cancellation circuit is in operation.

Explanation of symbols

１０、２０…同時双方向回路
３０、４０…出入力端子
５０…伝送経路
１…ドライブ回路
２…レシーバ回路
３…基準電圧生成回路
３１…遅延回路
３２…インバータ
３３…抵抗素子
３４…抵抗素子
４…ノイズキャンセル回路
４１…コンパレータ
４２…微分回路
４３…ＮチャネルＭＯＳトランジスタ
４４…ＰチャネルＭＯＳトランジスタ
４５、４６、４７…ノード
５…抵抗素子
６…遅延回路
７…入力端子
８、９…出力端子
５１〜５６…ノード DESCRIPTION OF SYMBOLS 10, 20 ... Simultaneous bidirectional circuit 30, 40 ... Input / output terminal 50 ... Transmission path 1 ... Drive circuit 2 ... Receiver circuit 3 ... Reference voltage generation circuit 31 ... Delay circuit 32 ... Inverter 33 ... Resistance element 34 ... Resistance element 4 ... Noise cancel circuit 41 ... Comparator 42 ... Differentiation circuit 43 ... N channel MOS transistor 44 ... P channel MOS transistors 45, 46, 47 ... Node 5 ... Resistance element 6 ... Delay circuit 7 ... Input terminals 8, 9 ... Output terminals 51-56 …node

Claims

A transmission circuit that generates a transmission signal and outputs the transmission signal to a transmission line via an input / output terminal;
A receiving circuit connected to the input / output terminal and receiving a reception signal via the input / output terminal;
A specific signal voltage corresponding to a voltage change that affects the operation of the receiving circuit is generated in response to the output of the transmitting circuit, which is connected between the output terminal of the transmitting circuit and the input terminal of the receiving circuit. A specific signal voltage generation circuit to
A reference voltage generation circuit connected to an input end of the transmission circuit and supplying a reference voltage signal to the specific signal voltage generation circuit;
The specific signal voltage generation circuit generates a specific signal voltage based on a comparison between the reference voltage signal and the voltage change, and supplies the specific signal voltage to an input of the receiving circuit.

The simultaneous bidirectional circuit according to claim 1,
The specific signal voltage generation circuit includes:
A comparison circuit having a first input terminal connected to the reference voltage generation circuit and a second input terminal connected to the output of the transmission circuit;
A differentiation circuit connected to an output terminal of the comparison circuit and generating an applied voltage in response to an output signal of the comparison circuit;
An N-channel MOS transistor interposed between the differentiating circuit and the receiving circuit and operating in response to an output of the differentiating circuit;
A P-channel MOS transistor interposed between the differentiating circuit and the receiving circuit and operating in response to an output of the differentiating circuit;
The comparison circuit compares the reference voltage signal with the voltage change, and in response to a voltage transition from a voltage lower than the reference voltage signal to a voltage higher than the reference voltage signal, a first voltage is supplied to the differentiation circuit. Informing the occurrence of a transition, in response to a voltage transition from a voltage higher than the reference voltage signal to a voltage lower than the reference voltage signal, notifying the differentiation circuit of the occurrence of a second voltage transition;
The differential circuit applies a signal voltage for operating the N channel MOS transistor to the gate of the N channel MOS transistor in response to the first voltage transition, and the P channel MOS transistor in response to the second voltage transition. A simultaneous bidirectional circuit that applies a signal voltage for operating the P channel to the gate of the P-channel MOS transistor.

The simultaneous bidirectional circuit according to claim 2, wherein
The reference voltage generation circuit includes:
A delay circuit connected to an input end of the transmission circuit;
A resistive voltage divider circuit,
The delay circuit outputs a delay signal having a phase difference corresponding to the output of the transmission circuit,
The resistive voltage divider circuit outputs a signal obtained by resistively dividing the delay signal as the reference voltage signal.

The simultaneous bidirectional circuit according to claim 3,
A resistance component interposed between the transmission circuit and the input / output terminal;
A delay element connected between the resistance component and the input / output terminal, and interposed between the input / output terminal and the receiving circuit;
The resistance component has a resistance value that matches the output impedance of the transmission circuit and the impedance of the transmission path,
The delay element delays the received signal to generate a delayed received signal synchronized with the specific signal voltage.