JP2006024279A

JP2006024279A - 不揮発性メモリ

Info

Publication number: JP2006024279A
Application number: JP2004201568A
Authority: JP
Inventors: Ryoichi Sugita; 亮一杉田; Tetsuro Yoshimoto; 哲朗吉本; Takayuki Tanaka; 崇之田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-07-08
Filing date: 2004-07-08
Publication date: 2006-01-26

Abstract

【課題】リードオンリーデータのような重要データを安全に再書き込みさせ、上記重要データを保護する。
【解決手段】読み出し機構から分離することができるバックアップ用ラッチ回路５０を備え、メモリセル１０のデータを読み出した際にバックアップ用ラッチ回路５０にデータを保存し、再書き込み終了後にビット線ＢＬ０，ＢＬ１に残るデータとバックアップ用ラッチ回路５０に保存されたデータとを比較することにより、正常に再書き込みがなされたかどうかを判断する。これにより、上記リードオンリーデータの改ざんを検知することができ、ＩＣカードのセキュリティ性能を向上させることができる。
【選択図】図１

Description

本発明は、破壊読み出し方式を用いた不揮発性メモリに関するもので、特にそのメモリセルに対するデータアクセスを行う制御装置に関する。

近年、電子決済、定期券、社員章などを使用用途としたＩＣカードの普及が進み、またＩＣカードが取り扱う電子マネーやＩＤといったデータの重要性から、カード内部に保存されるデータに対するセキュリティ性能が注目されている。さらに、ＩＣカード単体での高度なプログラム実行が要求されており、このためカード内部での不揮発性メモリを含めたシステムの高速動作が必要とされている。

このため、プログラムデータや暗号に使用する乱数、ＩＤ、通信毎に変化する暗号鍵を保存する不揮発性メモリとして、ＦｌａｓｈメモリもしくはＥＥＰＲＯＭではなく、書き込み時間の早いＦｅＲＡＭ（強誘電体メモリ）を用いることが多い、このようなＦｅＲＡＭを用いることにより、前述した要求される高速動作に対応することができる。

上記ＩＣカードに搭載される不揮発性メモリに保存される重要データとしては、個人ＩＤ、製造ＩＤ、固定暗号鍵といった、一度書き込んだ後は読み出すだけというデータ（以下リードオンリーデータとする）が存在する。このようなデータはカード自身を証明するための認証処理に使用されることが多く、このリードオンリーデータを悪意あるユーザーから改ざんされた場合、上記ＩＣカードによって成り立つシステムのセキュリティ性に壊滅的なダメージを与えることとなる。よって、上記リードオンリーデータの保護は非常に重要である。

従来、上記リードオンリーデータに対してデータ保護を施す場合、例えば特許文献１で説明されているように、メモリデバイス上にリードオンリーエリアなる特殊なメモリエリアを設け、このエリアにリードオンリーデータを書き込む。上記リードオンリーエリアは、一度データが書き込まれた後に任意のフラグ（ロックビット）をたて、これをもとにリードオンリーエリアにおけるメモリセルに対し、書き込み電圧が発生しないようにドライバを設定するという、物理的に書き込み不可状態を作り出す機能を有する。このようにして、悪意ある外部からの不正アクセスに対して、物理的に書き換えを不可能にし、リードオンリーデータを保護している。この手段はＦｌａｓｈメモリやＥＥＰＲＯＭといった非破壊読み出し方式のメモリにおいては非常に有効なデータ保護手段である。
特開平１０−１８８５７７号公報（第２頁、請求項１）

しかしながら、ＦｅＲＡＭは、現在の技術においては、アクセス方法が破壊読み出し方式であり、任意のメモリセルにアクセスしデータを読み出すと、メモリセルに保存されているデータは破壊されてしまう。このため、読み出したデータを再書き込みしなくてはならない。このような物理特性による制約により、前述のような物理的に書き換え不可能な状態にすることはできず、上記リードオンリーデータの保護が困難となる。

さらに具体的に説明すると、読み出し動作の後の再書き込み動作において、電源パルス等のノイズが人為的に入れられ、その結果再書き込みに用いられる、読み出されたデータが改変させられることにより、読み出したデータと異なるデータが再書き込みされ、結果としてデータ改ざんが可能となってしまう。

本発明の目的は、上記リードオンリーデータのような重要データの改ざんを検出することができる破壊読み出し方式の不揮発性メモリを提供することである。

上記課題を解決するために、本発明の破壊読み出し方式不揮発性メモリは、読み出しの直後に再度データを書き戻す破壊読み出し方式不揮発性メモリであり、読み出し時に各メモリセルから発生する電位を保存する第１の保存回路と、第１の保存回路に対して接続・切り離しが可能な第２の保存回路と、第１の保存回路のデータと第２の保存回路のデータとを比較する比較回路とを備えている。そして、第１の保存回路に保存されたデータを読み出し直後に第２の保存回路に保存して第２の保存回路を第１の保存回路から切り離し、第１の保存回路に保存されたデータと第２の保存回路に保存されたデータとを再書き込み直後に比較回路で比較するようにしている。

この構成によれば、破壊読み出し方式の不揮発性メモリにおいて、読み出したデータを別回路である第２の保存回路で保存しておき、再書き込み終了直後にビット線上の電位、つまり第１の保存回路のデータと第２の保存回路のデータとを比較することで、正常に再書き込みが行われているかどうかを確認することができ、それによってデータの改ざんを検出することができる。

上記本発明の構成においては、比較回路は、第１の保存回路に保存されたデータと第２の保存回路に保存されたデータとを比較した結果一致しなかった場合、第２の保存回路に保存されたデータを第１の保存回路に反映させることにより、第２の保存回路に保存されたデータが読み出されたメモリセルに対し、第２の保存回路に保存されたデータの再書き込みを可能とすることが好ましい。

この構成によれば、再書き込みが正常でないと判断された場合、正常であると判断できるバックアップデータ、つまり第２の保存回路の保持データを再度再書き込みすることにより、外部よりデータ改ざんを目的とした電源パルスやノイズ、強制電圧印加に対して、保存データを保護することが可能となる。それによって、前述のリードオンリーデータに対するデータ保護を実施することができる。

上記のように、データ再書き込みを可能とする構成においては、各メモリセル毎に設けられた複数の第２の保存回路に保存されたデータを基に、誤り検知用のパリティデータを発生させ、かつパリティデータをもとに複数の第２の保存回路に保存されたデータの誤り検知を行う誤り検知回路を備えることが好ましい。

この構成によれば、再書き込み終了と同時に誤りがないかどうかをチェックすることで、正常に再書き込みが行われていたかどうかを判断する基準となるバックアップデータ、つまり第２の保存回路の保持データの信頼性が向上し、より正確な再書き込みが行われるようになる。

また、本発明の構成においては、メモリセルと同一のデータを保存する複数の他のメモリセルを備え、複数の他のメモリセルに対応した複数の他のメモリセルから発生する電位を保存する複数の第３の保存回路を備え、第１の保存回路と複数の第３の保存回路に保存された各データとが全て一致しているかどうかを比較する第２の比較回路を備えていることが好ましい。

この構成によれば、メモリセルと同一のデータを保存する複数の他のメモリセルを用意し、読み出し時に全てのメモリセルのデータが同一であるかどうかを比較することで、読み出されたデータが正しいかどうかを正確に把握することができる。さらに、複数の他のメモリセルを時間とメモリセルの場所をずらして読み出すことにより、全てのメモリセルのデータに対する読み出しデータの改ざんは事実上不可能となり、読み出し時の外部からのデータ改ざんを目的とした電源パルスやノイズ、強制電源印加に対して非常に強力なデータ保護対策が施せる。

また、本発明の構成においては、一つのメモリセルおよび一つの第１の保存回路について、複数の第２の保存回路を備え、複数の第２の保存回路に保存されたデータが全て一致しているかどうかを比較する第３の比較回路を備えていることが好ましい。

この構成によれば、一つのメモリセルと一つのセンスアンプに対し、複数のバックアップ用ラッチ回路を用意することにより、再書き込み中の電源パルス、ノイズ、強制印加によるバックアップ用ラッチ回路内に保存されたバックアップデータへの改ざんが非常に困難となる。これにより、上記バックアップデータを正常に保存しておくことが可能で、それによって正常な再書き込み動作を保障し、重要データの改ざんを防ぐ効果がある。

また、本発明の構成においては、第１の保存回路に比べて、第２の保存回路は、ノイズや電源パルスに対する耐性が強く構成されていることが好ましい。

また、本発明の構成において、各メモリセルが２つの電位の高低の関係によって１つのデータを表す構成であり、第１の保存回路がメモリセルの２つの電位を個別に保持する構成を有し、第２の保存回路が第１の保存回路が保持した２つのデータを個別に保持する構成を有する場合には、各メモリセルの２つの電位に対応して第２の保存回路に保存された２つのデータを比較し、同一かそうでないかを判別する判別回路をさらに備えていることが好ましい。

この構成によれば、１対のビット線といった２つのノード、もしくはリファレンス電圧と強誘電体が保持する分極量に依存する電圧というように、各メモリセルが２つの電位の高低の関係によって１つのデータを表す構成である場合、双方の電圧は増幅された暁には逆データとなるはずで、この現象を比較により確認することで、即座に読み出し、もしくは再書き込みの異常を検知することができ、より一層のデータ保護効果がある。

また、本発明の構成において、各メモリセルが２つの電位の高低の関係によって１つのデータを表す構成であり、第１の保存回路がメモリセルの２つの電位を個別に保持する構成を有し、第２の保存回路が第１の保存回路が保持した２つのデータを個別に保持する構成を有する場合には、各メモリセルの２つの電位に対応して第１の保存回路に保存された２つのデータを比較し、同一かそうでないかを判別する判別回路をさらに備えていることが好ましい。

以上のように本発明によれば、リードオンリーデータのような重要データの改ざんを検出することができる。またそれによって、上記重要データを保護することができ、不揮発性メモリを搭載するＩＣカードのセキュリティ性能を飛躍的に向上させることが可能となる。

（実施の形態１）
本発明の実施の形態１を、図１、図２および図３を参照しながら説明する。

図１は本発明の実施の形態１の不揮発性メモリであるＦｅＲＡＭにおける、現在では一般的な２Ｔ２Ｃ（２トランジスタ２キャパシタ）の構成をとるメモリセルとその制御装置の構成を示す。図１において、メモリセル１０は２Ｔ２Ｃの構成をとり、２個のトランジスタＱ１，Ｑ２と２個の強誘電体キャパシタＣ１，Ｃ２とで構成されている。

トランジスタＱ１は、ドレインがビット線ＢＬ０に接続され、ゲートがワード線ＷＬに接続され、ソースが強誘電体キャパシタＣ１の一端に接続されている。トランジスタＱ２は、ドレインがビット線ＢＬ１に接続され、ゲートがワード線ＷＬに接続され、ソースが強誘電体キャパシタＣ２の一端に接続されている。強誘電体キャパシタＣ１，Ｃ２の他端は信号線ＣＰに共通に接続されている。

センスアンプ２０は、ビット線ＢＬ０，ＢＬ１の間の電位差を増幅する一対のインバータＩＮ１，ＩＮ２を含んで構成されている。インバータＩＮ１，ＩＮ２は、逆並列に接続された状態でビット線ＢＬ０，ＢＬ１間に接続されている。

センスアンプ２０には、ビット線ＢＬ０，ＢＬ１の電位を保持するセンスアップ内ラッチ回路３０と、ビット線ＢＬ０，ＢＬ１に対してセンスアンプ内ラッチ回路３０を接続したり切り離したりするスイッチ回路４０とが内蔵されている。

センスアンプ内ラッチ回路３０は、４個のインバータＩＮ３〜ＩＮ６で構成されている。インバータＩＮ３，ＩＮ４は互いに逆並列接続され、インバータＩＮ５，ＩＮ６も互いに逆並列接続されている。また、スイッチ回路４０は、ゲートが信号線ＣＳ１に接続されたトランジスタＱ３，Ｑ４で構成され、トランジスタＱ３はビット線ＢＬ０とインバータＩＮ３，ＩＮ４の逆並列回路の間に設けられ、トランジスタＱ４はビット線ＢＬ１とインバータＩＮ５，ＩＮ６の逆並列回路の間に設けられている。

バックアップ用ラッチ回路５０は、センスアンプ内ラッチ回路３０の保持データをバックアップするもので、４個のインバータＩＮ７〜ＩＮ１０で構成されている。インバータＩＮ７，ＩＮ８は互いに逆並列接続され、インバータＩＮ９，ＩＮ１０も互いに逆並列接続されている。

スイッチ回路６０は、ゲートが信号線ＣＳ２に接続されたトランジスタＱ５，Ｑ６で構成され、センスアンプ内ラッチ回路３０とバックアップ用ラッチ回路５０の間に設けられ、センスアンプ内ラッチ回路３０に対して、バックアップ用ラッチ回路５０を接続したり切り離したりする機能を有する。

比較回路７０は、センスアンプ内ラッチ回路３０とバックアップ用ラッチ回路５０の各々の保持データを比較する機能を有する。

また、図２は本発明の特徴を反映させた不揮発性メモリであるＦｅＲＡＭにおける読み出しシーケンスを示したものである。以下に図１、図２を用いて、本発明における実施の形態１について説明する。

以下に図１の構成における、ＦｅＲＡＭに対する読み出し動作と再書き込み動作を、図２のシーケンスを用いながら説明する。図２のステップＳ１に記述されている通り、ワード線ＷＬを“Ｈ”にすることにより、強誘電体キャパシタＣ１，Ｃ２と強誘電体キャパシタＣ１，Ｃ２にそれぞれ割り振られたビット線ＢＬ０，ＢＬ１とを各々接続する。

メモリセル１０の強誘電体キャパシタＣ１，Ｃ２と２本のビット線ＢＬ０，ＢＬ１との接続の後、ステップＳ２に記述されている通り、信号線ＣＰに強誘電体キャパシタＣ１，Ｃ２の特性に応じた電位を与えることにより、ビット線ＢＬ０，ＢＬ１にそれぞれ強誘電体キャパシタＣ１，Ｃ２に蓄積された分極量に応じた電位が発生する。メモリセル１０が２Ｔ２Ｃの形態をとるため、通常は２つの強誘電体キャパシタＣ１，Ｃ２に互いに異なる分極量を蓄積しておく。そのため、ビット線ＢＬ０とビット線ＢＬ１には電位差が生じる。

そして、ステップＳ３に記述されているとおり、前述のビット線ＢＬ０とビット線ＢＬ１における電位差をセンスアンプ２０によって増幅し、ビット線ＢＬ０とビット線ＢＬ１とを“Ｈ”レベルもしくは“Ｌ”レベルに安定させる（読み出しデータ確定）。この時点でビット線ＢＬ０，ＢＬ１に発生した電位により、メモリセル１０におけるデータの“１”もしくは“０”を判別する。

この際、強誘電体キャパシタＣ１，Ｃ２に対して信号線ＣＰより電位を与えたことにより、強誘電体キャパシタＣ１，Ｃ２が保持するヒステリシス曲線が変化してしまい、メモリセル１０自身、すなわち強誘電体キャパシタＣ１，Ｃ２が保持するデータは破壊されてしまう。

そこで、ステップＳ４に記述されている通り、センスアンプ内ラッチ回路３０にビット線ＢＬ０，ＢＬ１に発生している電位を保存し、各強誘電体キャパシタＣ１，Ｃ２に対して再書き込みを実施する必要がある。そこで、図１における信号線ＣＳ１を“Ｈ”にすることにより、スイッチ回路４０を導通状態とし、センスアンプ内ラッチ回路３０とビット線ＢＬ０，ＢＬ１とを接続し、センスアンプ内ラッチ回路３０に各ビット線ＢＬ０，ＢＬ１の電位を各々保存させる。

本発明が解決しようとする課題は、この再書き込みにおいて電源パルス等のノイズや、各ビット線ＢＬ０，ＢＬ１に対する電圧の強制印加などにより、センスアンプ内ラッチ回路３０に保存されたデータが破壊され、破壊されたデータを書き戻されることにより、データが改ざんされることにある。

そこで、ステップＳ５に記述されている通り、センスアンプ内ラッチ回路３０にデータが保存された後、信号線ＣＳ２を“Ｈ”にすることにより、スイッチ回路６０を導通状態とし、センスアンプ内ラッチ回路３０より保存されたデータをバックアップ用ラッチ回路５０に転送して保存させる。以下、バックアップ用ラッチ回路５０に保存されたデータをバックアップデータとする。

上記バックアップ用ラッチ回路５０は、電源シールドなどによるノイズ耐性の向上が施され、またビット線ＢＬ１０，ＢＬ１程度の容量を接続することで、ノイズによる反転を防ぎ、さらに駆動電源をメモリセル１０に用いられる電源と異なる電源を用いることで、センスアンプ内ラッチ回路３０に比べて、ノイズ耐性が優れ、データが反転しにくいことを特徴としている。

バックアップ用ラッチ回路５０にデータを保存した後、すぐに信号線ＣＳ２を“Ｌ”にして、スイッチ回路６０を遮断状態とし、センスアンプ用ラッチ回路５０とバックアップ用ラッチ回路３０との接続を遮断する。

ステップＳ６に記述されている通り、センスアンプ２０においてビット線ＢＬ０，ＢＬ１が増幅された段階で再書き込みは開始されている。ビット線ＢＬ０が“Ｈ”、ビット線ＢＬ１が“Ｌ”である場合、ビット線ＢＬ１側の強誘電体キャパシタＣ２に対してＢＬ１−ＣＰの方向で“Ｌ”−“Ｈ”の書き込みが行われている。さらにステップＳ７に記述されている通り、信号線ＣＰを”Ｌ”に立ち下げることで、ビット線ＢＬ０側の強誘電体キャパシタＣ１に対してＢＬ０−ＣＰの方向で“Ｈ”−“Ｌ”の書き込みが実施される。再書き込み時間はメモリコア内部の回路によって決定されるため、再書き込み終了のタイミングは把握できる。

ステップＳ８に記述されている通り、再書き込み時間が経過した後、信号線ＣＳ１を“Ｌ”に立ち下げることにより、スイッチ回路４０を遮断状態とし、センスアンプ内ラッチ回路３０とビット線ＢＬ０，ＢＬ１とを切り離し、再書き込みを終了し、ワード線ＷＬを立ち下げる。終了すると同時にステップＳ９に記述されている通り、バックアップ用ラッチ回路５０に保存されたバックアップデータとセンスアンプ内ラッチ回路３０に保存されたデータを図１の比較回路７０にて比較する。

比較回路７０の回路図を図３に示す。この比較回路７０は、２個のエクスクルーシブノア回路ＥＸＮＯＲ１，ＥＸＮＯＲ２とアンド回路ＡＮ１とで構成されていて、２個のエクスクルーシブノア回路ＥＸＮＯＲ１，ＥＸＮＯＲ２の各々の出力がアンド回路ＡＮ１の２つの入力となっている。

この比較回路７０では、バックアップ用ラッチ回路５０におけるビット線ＢＬ０側の保持データ出力が入力ＬＤ０に接続され、同じくビット線ＢＬ１側の保持データ出力が入力ＬＤ１に接続され、またセンスアンプ内ラッチ回路３０におけるビット線ＢＬ０側の保持データ出力が入力ＭＤ０に接続され、同じくビット線ＢＬ１側の保持データ出力が入力ＭＤ１に接続されている。

図３に示す通り、比較回路７０は、入力ＬＤ０と入力ＭＤ０とを比較し、また入力ＬＤ１と入力ＭＤ１とを比較し、双方がともに一致していた場合、比較結果として“Ｈ”（正常）を出力し、いずれかのデータが異なれば、“Ｌ”（異常）を出力する構成となっている。同一データであれば、正常に再書き込みが終了したと判断して、ステップＳ１０に示されている通り、読み出し作業を終了する。

保存されたデータが異なっていた場合、センスアンプ内ラッチ回路３０に保存されたデータまたはビット線ＢＬ０，ＢＬ１に対してなんらかのデータ改変操作が行われたと判断でき、再書き込み異常と判断できる。異常と判断した場合は、データ改ざん行為が行われたと認識して、ステップＳ１４に示されるとおり、システムの全停止、もしくは異常検知のフラグを立てる等のシステム側での対応が可能となる。

上記の通りに、センスアンプ内ラッチ回路３０、もしくはビット線ＢＬ０，ＢＬ１の電位を物理的に別の場所（バックアップ用ラッチ回路５０）に保存し、再書き込み終了と同時にセンスアンプ内ラッチ回路３０に保存されたデータと前述の別の場所に保存したデータを比較することで、正常に再書き込み動作が終了したかどうかを判断することができる。

通常、正常に書き込みが行われたかどうかを確認するベリファイを行う場合、ＥＥＰＲＯＭやＦＬＡＳＨメモリにおいては、書き込みの後読み出しを行い、別の場所に保存されたデータと比較することで上記ベリファイが可能となる。しかしながら、破壊読み出し方式をとるＦｅＲＡＭでは、再度読み出しを行った段階で再書き込みを行う必要があるため、前述のベリファイ方法では正確に書き込みが行われていたかどうかを判断することができない。このため、本発明による確認方法をとることにより、正確に書き込みが行われていたかを判断することができる。つまり、改ざんが行われていないかどうかを判断することできる。

（実施の形態２）
本発明における実施の形態２について、図１、図４、図５を用いて以下に説明する。

実施の形態２における読み出し−再書き込み動作において、ステップＳ１からステップＳ９までは、図４に示すように、実施の形態１における図２のステップＳ１からステップＳ９までと同一であるため、そこまでの説明は省略する。また、実施の形態２におけるメモリセル１０、センスアンプ２０、スイッチ回路６０、およびバックアップ用ラッチ回路５０の構成は、実施の形態１と同様に図１の構成をとり、比較回路７０の具体的な構成が図３とは異なり、図５のような構成となっている。

実施の形態２は、比較回路７０にて再書き込み異常と判断した場合はセンスアンプ内ラッチ回路３０に対して、バックアップ用ラッチ回路５０に保存されたバックアップデータを入力し、再度再書き込みを行うことを特徴としている点が、実施の形態１とは異なる。

すなわち、この実施の形態２では、図４に示す通り、ステップＳ９にてセンスアンプ内ラッチ回路３０に保存されたデータとバックアップデータとを比較回路７０で比較した結果、正常書き込みと判断した場合はステップＳ１０に示す通り、再書き込み動作を終了する。

一方、ステップＳ９にて異常再書き込みと判断した場合は、ステップＳ１１に示す通り、バックアップデータを比較回路７０からセンスアンプ内部ラッチ回路３０に入力し、ステップＳ６に戻って再書き込みを実施する。以上の動作をステップＳ９にて正常再書き込みと判断されるまで繰り返し行う。

この際の比較回路７０は、図５に示す構成をとる。図５において、符号ＢＦ１，ＢＦ２はバッファアンプを示し、符号ＩＮ１１はインバータを示し、符号Ｑ７〜Ｑ１０はトランジスタを示す。その他の構成は図３と同様である。

図５の比較回路７０では、比較結果が“Ｌ”で異常と判断された場合は入力ＬＤ０，ＬＤ１のデータが入力ＭＤ０，ＭＤ１に反映され、その先のセンスアンプ内部ラッチ回路３０に入力される。センスアンプ内部ラッチ回路３０のデータが入力ＬＤ０，ＬＤ１と同値となった際には、比較結果も“Ｈ”となるため、入力ＬＤ０，ＬＤ１から入力ＭＤ０，ＭＤ１へのドライブは停止する。

以上のような実施の形態２の構成によれば、再書き込みが異常であると判断された際に、自動的に正常データによる再々書き込みを実施することができ、メモリセルに保存されたデータを保護することができる。

また、比較回路７０において、入力ＬＤ０と入力ＬＤ１、入力ＭＤ０と入力ＭＤ１を各々比較することにより、実施の形態１および実施の形態２に対してさらに、確実な再書き込み異常を検知することができる。さらに、再書き込み前の読み出し動作の正常動作の確認、さらに、バックアップデータに対するデータ異常を検知することができる。

上記の動作を行うための具体的な回路構成を図６に示す。ＦｅＲＡＭにおいては、２Ｔ２Ｃもしくは１Ｔ１Ｃの構成をとることにより、組み合っているビット線ＢＬ０，ＢＬ１に発生する電圧は正常動作であれば必ず逆の電位となる。つまり、ＢＬ０＝“Ｌ”であった場合はＢＬ１＝“１”となる。センスアンプ内ラッチ回路３０およびバックアップ用ラッチ回路５０はこれらの電位を保存しているため、正常動作を行った場合は、入力ＬＤ０と入力ＬＤ１とは逆データであり、入力ＭＤ１と入力ＭＤ０とは逆データとなる。

このことを利用して異常動作を検知しているのが図６に示す構成となる。図６において、符号ＥＸＯＲ１，ＥＸＯＲ２はそれぞれエクスクルーシブオア回路を示し、ＡＮ２はアンド回路を示す。その他の構成は図５と同様である。

図６の比較回路７０では、入力ＬＤ０と入力ＬＤ１とを比較し、比較の結果データが同値であれば、読み出し動作もしくはバックアップデータの異常と判断して、システムの停止、もしくは異常検知のフラグを立てることができる。また、入力ＭＤ０と入力ＭＤ１とを比較し、比較の結果データが同値である場合は、異常と判断し、システム停止、異常検知のフラグを立てる、もしくはバックアップデータを用いて再度書き込むことが可能となる。その他の動作については、図５と同様である。

以上のような図６の構成の比較回路７０を用いることにより、より正確な異常検知を行うことができ、これにより、より強力にデータ保護を行うことができる。

（実施の形態３）
本発明における実施の形態３について、図７、図８を用いて以下に説明する。

メモリセル１０〜１ｎ、センスアンプ２０〜２ｎ、バックアップ用ラッチ回路５０〜５ｎ、スイッチ回路６０〜６ｎおよび比較回路７０〜７ｎの内部構成および接続構成は実施の形態１と同一とであるため、説明を省略する。符号ＢＬ１０，ＢＬ１１，ＢＬ２０，ＢＬ２１，…，ＢＬｎ０，ＢＬｎ２はそれぞれビット線を示している。

実施の形態３は、図７に示すように、それぞれのメモリセル１０〜１ｎに対応した複数のバックアップ用ラッチ回路５０〜５ｎの保持データの誤り検知を行うために、誤り検知用パリティデータを図７における誤り検知回路８０によって生成させ、これを再書き込み時にパリティデータ保存回路９０に保存し、再書き込み終了後に検査することを特徴としている。

以下に動作シーケンスについて図８を用いて説明する。図８において、ステップＳ１からステップＳ４までは実施の形態１、実施の形態２と同様であるため、説明を省略する。ステップＳ４の次のステップであるステップＳ１２に示される通り、センスアンプ内ラッチ回路に保存されたデータをバックアップ用ラッチ回路５０〜５ｎに保存すると同時に、複数の前述のバックアップ用ラッチ回路５０〜５ｎに保存されたバックアップデータに基づいて、誤り検出用パリティデータを図７に示す誤り検知回路８０にて発生させ、パリティデータ保存回路９０に保存しておく。

誤り検出方法としては、一般にＥＣＣと呼ばれるモジュロ演算を用いた符号行列による演算によるものや、ＣＲＣと呼ばれる誤り検知方式が存在し、それらのいずれかを用いて行う。そして、図８におけるステップＳ６，Ｓ７にて再書き込みを行い、ステップＳ８にて再書き込みを終了する。

その際にステップＳ１３において、前述のパリティデータ保存回路９０に保存されたパリティデータを用いて、バックアップデータの誤り検知処理を実施する。複数のバックアップデータにおいて誤りが検知された場合、再書き込み中にバックアップデータに対してノイズやパルスによるデータ変化、改ざんが行われていると判断し、全システムの停止、もしくは異常検知のフラグを立てることが可能となる。

誤りが検知されなかった場合、ステップＳ９にてバックアップデータとセンスアンプ内ラッチ回路内に保存されたデータ（＝ビット線電位）とを比較し、異なる場合はステップＳ１１にて再度再書き込みを実施するか、もしくは全システムの停止、異常検知フラグを立てる等の処理を行う。前述のデータが同一であれば、正常書き込みと判断して、ステップＳ１０にて再書き込みを終了する。

このように、複数のバックアップデータに対して、誤り検知用パリティデータを発生させ、再書き込み終了後に誤り検知処理を行うことにより、バックアップデータの信頼性を高め、より一層メモリセル１０〜１ｎへの再書き込み動作を正常に終了させることが可能となり、メモリセル１０〜１ｎに保存されたデータを保護することができる。

（実施の形態４）
本発明における実施の形態４について、図９、図１０を用いて以下に説明する。

図９において、メモリセル１０、センスアンプ２０、スイッチ回路６０、比較回路７０、バックアップ用ラッチ回路５０の接続構造は実施の形態１と同一であるため、説明を省略する。

実施の形態４の特徴は、図９に示す通り、複数のメモリセル１０〜１ｎおよび複数のセンスアンプ２０〜２ｎを用意し、各メモリセル１１〜１ｎにターゲットとなるメモリセル１０と同一のデータ１１０を保存し、また各センスアンプ２０〜２ｎに保存された、メモリセル１０〜１ｎからそれぞれ読み出されたデータを比較する比較回路１００を備えていることを特徴としている。符号ＢＬ１０，ＢＬ１１，ＢＬ２０，ＢＬ２１，…，ＢＬｎ０，ＢＬｎ２はそれぞれビット線を示している。

実施の形態４における動作シーケンスは図１０におけるステップＳ１５，Ｓ１６以外は実施の形態２と同様であるため、説明を省略する。ただし、対象となるメモリセルは複数存在するため、各メモリセル１０〜１ｎに対し、時間をずらして図１０のステップＳ１からステップＳ４までの動作を繰り返し行うこととする。全メモリセル１０〜１ｎに対して読み出しが行われ、各センスアンプ内ラッチ回路に各データが保存された段階で、ステップＳ１５に記述されている通り、比較回路１００にて各センスアンプ２０〜２ｎ内に保存されたデータが全て同一であるかどうかを比較する。

比較の結果、異なったデータが存在した場合は、正常な読み出しが行われていないと判断し、全システム停止、もしくは異常検知フラグを立てることが可能となる。一方、全てのデータが同一であった場合は正常に読み出し動作が行われたと判断し、ステップＳ６の再書き込み動作を開始する。以降の動作は実施の形態３とステップＳ１６まで同様であるため、説明を省略する。

ステップＳ１６にて再書き込み終了時に再度各センスアンプ２０〜２ｎ内に保存されたデータが全て同一であるかどうかを比較し、異なるデータが存在する場合異常書き込みが行われたと判断して、ステップＳ１１に記載されている通り、バックアップ用ラッチ回路５０に保持されたバックアップデータをセンスアンプ内ラッチ回路に入力し、再度、再書き込みを実施することで、正常なデータを復帰させ、データ保護を実施する。全センスアンプデータが一致していた場合、正常に再書き込みが行われていると判断し、ステップＳ１０の通り動作を終了する。

なお、メモリセル１０〜１ｎのデータが全て同一にならない場合、メモリセル１０〜１ｎに対して物理的になんらかの破壊活動が行われたと判断し、全システム停止もしくは異常検知フラグを立て、メモリセル１０に保存されたデータは信頼できないデータであると判断するので(図９Ｓ１５)、メモリセル１０〜１ｎのデータが同一でない状態でバックアップラッチ回路からのデータ書き戻しは存在しない。

このように実施の形態４の構成をとることにより、再書き込み動作に対する異常検知、およびデータ保護だけでなく、読み出し動作における動作異常も検知することが可能となり、より一層のデータ保護措置がとれる。

なお、上記実施の形態４における複数のセンスアンプ内ラッチ回路に保存されたデータに対して、実施の形態３における誤り検知回路による誤り検知用パリティデータを生成し、再書き込み動作終了（図１０におけるステップＳ１６）時点で、誤り検知処理を行うことにより、再書き込み動作におけるセンスアンプ内ラッチ回路に保存されたデータの信頼性を確保することができ、さらにデータ保護効果が高まる。

（実施の形態５）
本発明の実施の形態５について、図１１、図１２を用いて以下に説明する。

実施の形態５における、図１２に示される動作シーケンスは実施の形態４における動作シーケンスである図１０とステップＳ１７，Ｓ１８以外は同一である。実施の形態５におけるメモリセル１０、センスアンプ２０、比較回路７０、バックアップ用ラッチ回路５０〜５ｎ、比較回路１２０の構成は図１１のようになっている。ひとつのメモリセル１０−センスアンプ２０に対して、複数のバックアップ用ラッチ回路５１〜５ｎを用意し、それらのバックアップ用ラッチ回路５１〜５ｎに保存されたバックアップデータを相互に比較する回路である比較回路１２０をバックアップ用ラッチ回路５１〜５ｎに接続する。比較回路１２０は入力ＭＤ０および入力ＭＤ１がセンスアンプ２０に接続され、入力ＬＤ０および入力ＬＤ１がバックアップ用ラッチ回路５０に接続される。

上記のような構成において、図１２における読み出しおよびセンスアンプ内部ラッチ回路へのデータ保存直後のステップＳ１７において、前述のデータを複数のバックアップ用ラッチ回路５０〜５ｎに保存する。保存されたバックアップデータは再書き込み終了直後のステップＳ１８において、全バックアップデータが同一であるか比較され、同一でない場合は、再書き込み中にバックアップデータに対して電源パルスやノイズによる異常が発生したものと判断し、全システム停止もしくは異常フラグを立てることが可能となる。全バックアップデータが同一であることが確認されれば、バックアップデータは正常であると判断し、センスアンプ内ラッチ回路のデータとバックアップデータとの比較を行う。以降の動作は実施の形態３と同一であるため、説明を省略する。

以上のように実施の形態５の構成をとることにより、再書き込み時のバックアップデータに対する信頼性が向上し、メモリセルに保存されたデータに対する保護効果が高まる。

上記実施の形態においてはＦｅＲＡＭを用いて説明したが、ビット線に電位が発生する破壊読み出し方式を持つ不揮発性メモリであれば、本発明は適用できる。また、ＦｅＲＡＭメモリセル構成として２Ｔ２Ｃを適用したが、１Ｔ１Ｃ構成においても、リファレンス電圧と対象となる強誘電体の分極量によりビット線に発生する電圧が、上記ビット線ＢＬ０，ＢＬ１に発生する電圧に相当するため、本発明は適応できる。

本発明にかかる不揮発性メモリは、リードオンリーデータのような重要データを安全に再書き込みさせることができ、上記重要データを保護することができるという効果を有し、電子決済、定期券、社員章などを使用用途としたＩＣカード等として有用である。

本発明の実施の形態１、２における不揮発性メモリの構成を示す回路図である。本発明の実施の形態１における不揮発性メモリの動作シーケンスを示すフローチャートである。実施の形態１における不揮発性メモリに搭載される比較回路の回路例を示す回路図である。本発明の実施の形態２の不揮発性メモリの動作シーケンスを示すフローチャートである。実施の形態２における不揮発性メモリに搭載される比較回路の回路例を示す回路図である。実施の形態２における不揮発性メモリに搭載される比較回路の他の回路例を示す回路図である。本発明の実施の形態３の不揮発性メモリの構成を示す回路図である。本発明の実施の形態３における不揮発性メモリの動作シーケンスを示すフローチャートである。本発明の実施の形態４の不揮発性メモリの構成を示す回路図である。本発明の実施の形態４における不揮発性メモリの動作シーケンスを示すフローチャートである。本発明の実施の形態５の不揮発性メモリの構成を示す回路図である。本発明の実施の形態５における不揮発性メモリの動作シーケンスを示すフローチャートである。

符号の説明

１０〜１ｎメモリセル
２０〜２ｎセンスアンプ
３０センスアンプ内ラッチ回路
４０スイッチ回路
５０〜５ｎバックアップ用ラッチ回路
６０〜６ｎスイッチ回路
７０比較回路
８０誤り検知回路
９０パリティデータ保存回路
１００比較回路
１１０データ
１２０比較回路

Claims

読み出しの直後に再度データを書き戻す破壊読み出し方式不揮発性メモリであって、
読み出し時に各メモリセルから発生する電位を保存する第１の保存回路と、前記第１の保存回路に対して接続・切り離しが可能な第２の保存回路と、第１の保存回路のデータと前記第２の保存回路のデータとを比較する比較回路とを備え、
前記第１の保存回路に保存されたデータを読み出し直後に前記第２の保存回路に保存して前記第２の保存回路を前記第１の保存回路から切り離し、
前記第１の保存回路に保存されたデータと前記第２の保存回路に保存されたデータとを再書き込み直後に前記比較回路で比較するようにした破壊読み出し方式不揮発性メモリ。
前記比較回路は、前記第１の保存回路に保存されたデータと前記第２の保存回路に保存されたデータとを比較した結果一致しなかった場合、前記第２の保存回路に保存されたデータを前記第１の保存回路に反映させることにより、前記第２の保存回路に保存されたデータが読み出された前記メモリセルに対し、前記第２の保存回路に保存されたデータの再書き込みを可能とした請求項１記載の破壊読み出し方式不揮発性メモリ。
前記各メモリセル毎に設けられた複数の第２の保存回路に保存されたデータを基に、誤り検知用のパリティデータを発生させ、かつ前記パリティデータをもとに前記複数の第２の保存回路に保存されたデータの誤り検知を行う誤り検知回路を備えた請求項２記載の破壊読み出し方式不揮発性メモリ。
前記メモリセルと同一のデータを保存する複数の他のメモリセルを備え、前記複数の他のメモリセルに対応した前記複数の他のメモリセルから発生する電位を保存する複数の第３の保存回路を備え、前記第１の保存回路と前記複数の第３の保存回路に保存された各データとが全て一致しているかどうかを比較する第２の比較回路を備えている請求項１または２記載の破壊読み出し方式不揮発性メモリ。
一つの前記メモリセルおよび一つの前記第１の保存回路について、複数の前記第２の保存回路を備え、複数の前記第２の保存回路に保存されたデータが全て一致しているかどうかを比較する第３の比較回路を備えている請求項１または２記載の破壊読み出し方式不揮発性メモリ。
前記第１の保存回路に比べて、前記第２の保存回路は、ノイズや電源パルスに対する耐性が強く構成されている請求項１記載の破壊読み出し方式不揮発性メモリ。
前記各メモリセルが２つの電位の高低の関係によって１つのデータを表す構成であり、前記第１の保存回路が前記メモリセルの２つの電位を個別に保持する構成を有し、前記第２の保存回路が前記第１の保存回路が保持した２つのデータを個別に保持する構成を有し、
前記各メモリセルの２つの電位に対応して前記第２の保存回路に保存された２つのデータを比較し、同一かそうでないかを判別する判別回路をさらに備えている請求項１記載の破壊読み出し方式不揮発性メモリ。
前記各メモリセルが２つの電位の高低の関係によって１つのデータを表す構成であり、前記第１の保存回路が前記メモリセルの２つの電位を個別に保持する構成を有し、前記第２の保存回路が前記第１の保存回路が保持した２つのデータを個別に保持する構成を有し、
前記各メモリセルの２つの電位に対応して前記第１の保存回路に保存された２つのデータを比較し、同一かそうでないかを判別する判別回路をさらに備えている請求項１記載の破壊読み出し方式不揮発性メモリ。