JP2006021645A - Electric power steering device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electric power steering device capable of making a resistance value of each phase line in energization equal to each other in the electric power steering device having three-phase motor connected to three-phase line. <P>SOLUTION: The electric power steering device is provided with the three-phase line (U, V, W phase); the three-phase motor 4; and a semiconductor switch element 3a. The three-phase line (U, V, W phase) is connected to the three-phase motor 4 respectively. Further, the semiconductor switch elements 3a are three and every one is arranged in every phase line (U, V, W phase). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、電動パワーステアリング装置に係る発明であり、特に、ステアリングの操舵を軽減するための三相モータを備える電動パワーステアリング装置に関するものである。   The present invention relates to an electric power steering apparatus, and more particularly to an electric power steering apparatus including a three-phase motor for reducing steering.

電動パワーステアリング装置は、モータの駆動力によって、運転者の操舵力をアシストすることができる装置である。また、当該電動パワーステアリング装置を搭載した車両は、一般に普及している。   The electric power steering device is a device that can assist a driver's steering force with a driving force of a motor. In addition, vehicles equipped with the electric power steering device are widely used.

電動パワーステアリング装置を搭載することにより、ステアリングの動きが軽快になり、運転者は、強い力でステアリングを操作する必要がなくなる。   By mounting the electric power steering device, the movement of the steering becomes light and the driver does not need to operate the steering with a strong force.

電動パワーステアリング装置を構成するモータの駆動力を得る技術として、特許文献１に記載のものがある。   As a technique for obtaining a driving force of a motor constituting an electric power steering device, there is one described in Patent Document 1.

特許文献１に開示されている発明では、ブリッジ回路(例えば、ＭＯＳ−ＦＥＴにより構成された三相ブリッジ回路)の入力端子間にバッテリが接続されている。また、当該ブリッジ回路の出力端子間に三相モータが接続されている。   In the invention disclosed in Patent Document 1, a battery is connected between input terminals of a bridge circuit (for example, a three-phase bridge circuit formed of a MOS-FET). A three-phase motor is connected between the output terminals of the bridge circuit.

また、上記構成において、ブリッジ回路の出力端子と三相モータとの間に、リレー回路が配設されている技術も存する。ここで、当該リレー回路は、ブリッジ回路−三相モータ間の電流の供給および遮断を行うための回路である。なお、三相モータ駆動による電動パワーステアリング装置では、構成の大型化を抑制するために、三相ラインのうち、いずれかの二相ラインに機械式のリレー回路を配設する。   In the above configuration, there is a technique in which a relay circuit is disposed between the output terminal of the bridge circuit and the three-phase motor. Here, the relay circuit is a circuit for supplying and blocking current between the bridge circuit and the three-phase motor. In an electric power steering device driven by a three-phase motor, a mechanical relay circuit is disposed on any two-phase line of the three-phase lines in order to suppress an increase in the size of the configuration.

当該二相ラインにのみ機械式のリレー回路を配設することにより、三相ライン全てにおける電流の通電・遮断を制御することができる。   By providing a mechanical relay circuit only in the two-phase line, it is possible to control energization / interruption of current in all three-phase lines.

特開平１１−１５５２９７号公報Japanese Patent Laid-Open No. 11-155297

しかし、上記の三相モータ駆動による電動パワーステアリング装置においては、以下に示す問題点があった。   However, the electric power steering apparatus driven by the three-phase motor has the following problems.

第一に、比較的大きな電流（数十Ａ〜１００Ａ程度）の通電、遮断を行う必要があり、機械式リレーでは電流経路や接点容量を十分大きくする必要があり、また可動接点を動揺させる十分な大きさのコイルを持つことから、機械式リレーの占有面積が無視できない程度となる、とう問題がある。   First, it is necessary to energize and shut off a relatively large current (several tens of A to 100 A). In a mechanical relay, it is necessary to sufficiently increase the current path and contact capacity, and it is sufficient to shake the movable contact. Since the coil has a large size, there is a problem that the occupied area of the mechanical relay is not negligible.

上記第一の問題により、小型の制御装置、特に車載用制御装置に、機械式のリレー回路を含む電動パワーステアリング装置を搭載することは、困難性を有していた。   Due to the first problem, it has been difficult to mount an electric power steering device including a mechanical relay circuit in a small control device, particularly a vehicle-mounted control device.

第二に、各相ラインの通電時の抵抗値にばらつきが生じる、という問題点である。つまり、三相ラインのうち、二相ラインにのみ機械式のリレー回路を配設し、残りの一相ラインには、機械式のリレー回路は、配設していない。よって、機械式のリレー回路が配設されているラインと、配設されていないラインとの間で、通電時の抵抗値に差が生じていた。   Second, there is a problem in that the resistance value when each phase line is energized varies. That is, of the three-phase lines, a mechanical relay circuit is disposed only on the two-phase line, and no mechanical relay circuit is disposed on the remaining one-phase line. Therefore, there is a difference in resistance value during energization between the line where the mechanical relay circuit is disposed and the line where the mechanical relay circuit is not disposed.

上記第二の問題により、運転者は、ステアリングの操舵時に微小の振動や音を感じることがあった。   Due to the second problem, the driver may feel minute vibrations and noises during steering.

第三に、機械式のリレー回路がオン状態になったまま、オフ状態に復帰できないことがある、という問題もあった。これは、機械式のリレー回路に対して複数回のオン／オフ動作を繰り返させることにより、リレーの溶着が発生する可能性が高くなるからである。   Thirdly, there is also a problem that the mechanical relay circuit may not be able to return to the off state while being in the on state. This is because the possibility of relay welding increases by repeating the on / off operation a plurality of times for the mechanical relay circuit.

そこで、この発明は、各相ラインの通電時の抵抗のバラツキを抑制することができ、小型化が可能な電動パワーステアリング装置を提供することを目的とする。   Accordingly, an object of the present invention is to provide an electric power steering device that can suppress variations in resistance when energizing each phase line and can be miniaturized.

上記の目的を達成するために、本発明に係る請求項１に記載の電動パワーステアリング装置は、三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、前記三相モータの駆動力によりステアリングの操舵力を補助する。   In order to achieve the above object, an electric power steering apparatus according to claim 1 according to the present invention includes a three-phase line, a three-phase motor driven by receiving power from the three-phase line, and the three-phase line. Each of the three phases of the line is provided with a semiconductor switch element that is disposed on each of the three phases and cuts off power to the three-phase motor, and assists the steering force of the steering by the driving force of the three-phase motor.

また、請求項３に記載の電動パワーステアリング装置は、直流電圧を交流電圧に変換する電圧型インバータと、前記電圧型インバータの出力を受ける三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、前記三相モータの駆動力によりステアリングの操舵力を補助しており、前記昇圧回路は、前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する。   The electric power steering apparatus according to claim 3 is driven by a voltage type inverter that converts a DC voltage into an AC voltage, a three-phase line that receives an output of the voltage type inverter, and a supply of electric power from the three-phase line. Three-phase motor, a semiconductor switch element that is disposed in a predetermined phase of the three-phase line and cuts off power to the three-phase motor, and a booster circuit that generates a voltage for controlling switching of the semiconductor switch element And the steering force of the steering is assisted by the driving force of the three-phase motor, and the booster circuit uses the output signal from the voltage-type inverter to perform the boosting operation. A voltage for controlling switching of the semiconductor switch element is generated.

本発明の請求項１に記載の電動パワーステアリング装置は、三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、前記三相モータの駆動力によりステアリングの操舵力を補助するので、各相ラインの通電時の抵抗値にばらつきが生じることを抑制することができる。よって、ステアリングの操舵時に微小の振動や音が発生することがない。また、半導体スイッチ素子として、ＭＯＳ−ＦＥＴを採用したとする。この場合、各相ラインに１個のＭＯＳ−ＦＥＴを配設するだけで、各相ラインでの電流を遮断することができる。したがって、部材の点数を削減でできるだけでなく、一相ライン上に２個のＭＯＳ−ＦＥＴを配設したときよりも、一相ラインの通電時の抵抗値を低く抑えることができる。   The electric power steering device according to claim 1 of the present invention is arranged in a three-phase line, a three-phase motor driven by receiving power supply from the three-phase line, and all three phases of the three-phase line. And a semiconductor switch element that cuts off the power supply to the three-phase motor, and assists the steering force by the driving force of the three-phase motor, so that the resistance value when each phase line is energized varies. Can be prevented from occurring. Therefore, no minute vibration or sound is generated during steering. Further, it is assumed that a MOS-FET is adopted as the semiconductor switch element. In this case, the current in each phase line can be cut off only by arranging one MOS-FET in each phase line. Therefore, not only can the number of members be reduced, but also the resistance value when the one-phase line is energized can be kept lower than when two MOS-FETs are arranged on the one-phase line.

また、請求項３に記載の電動パワーステアリング装置は、直流電圧を交流電圧に変換する電圧型インバータと、前記電圧型インバータの出力を受ける三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、前記三相モータの駆動力によりステアリングの操舵力を補助しており、前記昇圧回路は、前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成するので、別途、昇圧回路に入力させるためのパルス信号を生成する必要ない。つまり、請求項３に係わる発明では、電圧型インバータから出力され信号を利用し、当該信号を直接、昇圧回路に入力させている。したがって、余分な回路を省略することができる。   The electric power steering apparatus according to claim 3 is driven by a voltage type inverter that converts a DC voltage into an AC voltage, a three-phase line that receives an output of the voltage type inverter, and a supply of electric power from the three-phase line. Three-phase motor, a semiconductor switch element that is disposed in a predetermined phase of the three-phase line and cuts off power to the three-phase motor, and a booster circuit that generates a voltage for controlling switching of the semiconductor switch element And the steering force of the steering is assisted by the driving force of the three-phase motor, and the booster circuit uses the output signal from the voltage-type inverter to perform the boosting operation. Since the voltage for controlling the switching of the semiconductor switch element is generated, it is not necessary to separately generate a pulse signal for input to the booster circuit. That is, in the invention according to claim 3, the signal output from the voltage type inverter is used and the signal is directly input to the booster circuit. Therefore, an extra circuit can be omitted.

本発明に係わる電動パワーステアリング装置は、電流遮断回路として、機械式リレーでなく、半導体スイッチ素子を用いることを特徴とする。   The electric power steering apparatus according to the present invention is characterized in that a semiconductor switching element is used as a current interruption circuit instead of a mechanical relay.

ところで、従来の技術において説明したように、機械式リレーは、二相ラインにのみ配設されている。当該機械式のリレー回路を、半導体スイッチ素子（例えば、パワー用途のＭＯＳ−ＦＥＴ）に置換することにより、従来の技術で記載した、第一および第三の問題点を解消することは可能である。   By the way, as explained in the prior art, the mechanical relay is disposed only on the two-phase line. By replacing the mechanical relay circuit with a semiconductor switch element (for example, a power-use MOS-FET), it is possible to eliminate the first and third problems described in the prior art. .

しかし、機械式のリレー回路を半導体スイッチ素子に置換した場合においても、なお、第二の問題点は解消することはできない。   However, even when the mechanical relay circuit is replaced with a semiconductor switch element, the second problem cannot be solved.

また、二相ラインにのみ半導体スイッチ素子を配設する構成を用いて、全てのラインでの電流を完全に遮断するためには、以下に示す構成をとる必要がある。半導体スイッチ素子として、パワー用途のＭＯＳ−ＦＥＴを採用したとする。すると、図９に示すように、一相ラインにつき、二個のＭＯＳ−ＦＥＴ３ａを直列に配設する必要がある。これは、以下の理由による。   Further, in order to completely cut off the current in all the lines by using the configuration in which the semiconductor switch elements are arranged only in the two-phase lines, it is necessary to adopt the following configuration. Assume that a MOS-FET for power use is employed as the semiconductor switch element. Then, as shown in FIG. 9, it is necessary to arrange two MOS-FETs 3a in series for one phase line. This is due to the following reason.

パワー用途のＭＯＳ−ＦＥＴ３ａには、通常ボディーダイオードが形成される。したがって、一相ラインに１個のＭＯＳ−ＦＥＴ３ａを設けただけでは、ＭＯＳ−ＦＥＴ３ａがオフの状態であっても、当該ボディーダイオードの順方向に電流が流れてしまうからである。   A body diode is usually formed in the MOS-FET 3a for power use. Therefore, if only one MOS-FET 3a is provided on a single-phase line, a current flows in the forward direction of the body diode even when the MOS-FET 3a is off.

したがって、一相ラインにおける双方向の電流を完全に遮断するためには、ボディーダイオードの向きが相互に逆向きとなるように、当該一相ライン上に、直列的に２個のＭＯＳ−ＦＥＴ３ａを配設する必要がある。   Therefore, in order to completely cut off the bidirectional current in the one-phase line, two MOS-FETs 3a are connected in series on the one-phase line so that the directions of the body diodes are opposite to each other. It is necessary to arrange.

ところが、機械式のリレー回路を半導体スイッチ素子（例えば、パワー用途のＭＯＳ−ＦＥＴ３ａ）に置換することにより、一相ラインにつき２個のＭＯＳ−ＦＥＴ３ａを配設する必要がある、例えば、半導体スイッチ素子としてパワー用途のＭＯＳ−ＦＥＴ３ａを採用した場合には、４個のＭＯＳ−ＦＥＴ３ａが必要となる。   However, it is necessary to dispose two MOS-FETs 3a per phase line by replacing a mechanical relay circuit with a semiconductor switch element (for example, a power-use MOS-FET 3a). For example, a semiconductor switch element When the MOS-FET 3a for power use is employed, four MOS-FETs 3a are required.

また、Ｎ型のＭＯＳ−ＦＥＴ３ａのスイッチング動作を制御するためには、後に記載する固定電位Ｖｂより十分に高い電圧の制御信号が必要である。当該制御信号を生成するためには、パルス発振回路、ドライバ回路、および昇圧回路を設ける必要がある。   Further, in order to control the switching operation of the N-type MOS-FET 3a, a control signal having a voltage sufficiently higher than the fixed potential Vb described later is required. In order to generate the control signal, it is necessary to provide a pulse oscillation circuit, a driver circuit, and a booster circuit.

ここで、ドライバ回路は、パルス発振回路から出力されるパルス信号を、昇圧回路に必要な電圧のパルス信号に変換する回路である。また、昇圧回路は、直流電圧（固定電圧）Ｖｂに、前記ドライバ回路から出力されるパルス電圧を積み上げてＮ型ＭＯＳ−ＦＥＴをスイッチングするのに十分な電圧をつくり出す回路である。   Here, the driver circuit is a circuit that converts the pulse signal output from the pulse oscillation circuit into a pulse signal having a voltage necessary for the booster circuit. The booster circuit is a circuit that generates a voltage sufficient to switch the N-type MOS-FET by accumulating the pulse voltage output from the driver circuit on the DC voltage (fixed voltage) Vb.

このように、Ｎ型のＭＯＳ−ＦＥＴ３ａのスイッチング動作を制御するためには、多くの回路を要する。   Thus, many circuits are required to control the switching operation of the N-type MOS-FET 3a.

以上により、機械式のリレー回路を単に、半導体スイッチ素子（例えば、ＭＯＳ−ＦＥＴ３ａ）に置換した場合においても、第二の問題点に加えて、スイッチ素子の数が増えるという問題、ＭＯＳ−ＦＥＴ３ａが配設される各相ラインのオン抵抗が大きくなるという問題、および回路の点数が増加するという問題が、新たに生じてしまう。   As described above, even when the mechanical relay circuit is simply replaced with a semiconductor switch element (for example, MOS-FET 3a), in addition to the second problem, the problem that the number of switch elements increases, the MOS-FET 3a There arises a new problem that the on-resistance of each arranged phase line is increased and the number of circuits is increased.

そこで、本発明では、以下の実施の形態に係わる電動パワーステアリング装置を創作した。以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。   Therefore, in the present invention, an electric power steering apparatus according to the following embodiments has been created. Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

＜実施の形態１＞
図１に、本実施の形態に係る、三相駆動による電動パワーステアリング装置の要部を示す。 <Embodiment 1>
FIG. 1 shows a main part of an electric power steering apparatus using three-phase driving according to the present embodiment.

図１に示すように、本実施の形態に係る電動パワーステアリング装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１、電圧型インバータ２、電流遮断回路３、三相モータ４、スイッチ回路５、および昇圧回路６を、備えている。   As shown in FIG. 1, the electric power steering apparatus according to the present embodiment includes a CPU (Central Processing Unit) 1, a voltage type inverter 2, a current interrupt circuit 3, a three-phase motor 4, a switch circuit 5, and a booster circuit 6. Is provided.

ＣＰＵ１は、電圧型インバータ回路２を駆動させる第一のＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）パルスを発信する回路である。   The CPU 1 is a circuit that transmits a first PWM (Pulse Width Modulation) pulse that drives the voltage type inverter circuit 2.

電圧型インバータ２は、直流電圧を交流電圧に変換する回路である。また、電圧型インバータ２は、第一のＰＷＭパルスを、後段の三相モータ４を駆動させるのに適切な第二のＰＷＭパルスに変換する回路である。第二のＰＷＭパルスは、Ｕ相、Ｖ相、Ｗ相から各々出力される。図２に典型的な電圧型インバータ２の回路構成を示す。   The voltage type inverter 2 is a circuit that converts a DC voltage into an AC voltage. The voltage-type inverter 2 is a circuit that converts the first PWM pulse into a second PWM pulse suitable for driving the subsequent three-phase motor 4. The second PWM pulse is output from each of the U phase, V phase, and W phase. FIG. 2 shows a circuit configuration of a typical voltage type inverter 2.

図２に示すように、電圧型インバータ２は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）ドライバ２ａおよび三相ＦＥＴブリッジ２ｂを備えている。ＦＥＴドライバ２ａは、後段の三相ＦＥＴブリッジ２ｂを駆動させるのに必要な電圧にまで、ＣＰＵ１からの第一のＰＷＭパルスの電圧を上昇させる回路である。   As shown in FIG. 2, the voltage type inverter 2 includes a field effect transistor (FET) driver 2a and a three-phase FET bridge 2b. The FET driver 2a is a circuit that raises the voltage of the first PWM pulse from the CPU 1 to a voltage necessary for driving the subsequent three-phase FET bridge 2b.

また、三相ＦＥＴブリッジ２ｂは、６つの半導体スイッチ素子と６つのフリーホイールダイオードとで構成されている。また、固定電位Ｖｂと接地との間に、三相のアームが接続されている。さらに、各アームには、２つの半導体スイッチ素子が直列に接続されている。   The three-phase FET bridge 2b includes six semiconductor switch elements and six free wheel diodes. A three-phase arm is connected between the fixed potential Vb and the ground. Further, two semiconductor switch elements are connected in series to each arm.

電流遮断回路３は、３つの半導体スイッチ素子３ａにより構成されている。各半導体スイッチ素子３ａは、電圧型インバータ２と三相モータ４とを接続する各相ライン上に、一つずつ配設される。つまり、半導体スイッチ素子３ａは、三相ライン全てに、各々一つずつ配設されている。   The current interruption circuit 3 is composed of three semiconductor switch elements 3a. Each semiconductor switch element 3a is arranged on each phase line connecting the voltage type inverter 2 and the three-phase motor 4 one by one. That is, one semiconductor switch element 3a is provided for each of the three-phase lines.

三相モータ４は、運転者がステアリングを操舵する力をアシストする装置である。当該三相モータ４の駆動力により、運転者は軽い力でステアリングを操舵することができる。   The three-phase motor 4 is a device that assists the driver's steering force. With the driving force of the three-phase motor 4, the driver can steer the steering with a light force.

スイッチ回路５は、半導体スイッチ素子３ａのスイッチング動作（オン／オフ）を制御する回路である。   The switch circuit 5 is a circuit that controls the switching operation (ON / OFF) of the semiconductor switch element 3a.

昇圧回路６は、所定の昇圧動作により、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成する回路である。   The booster circuit 6 is a circuit that generates a voltage for controlling switching of the semiconductor switch element 3a by a predetermined boosting operation.

具体的に、昇圧回路６は、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成するに際して、電圧型インバータ２に接続される固定電位Ｖｂと、電圧型インバータ２からの出力信号とを用いる。そして、昇圧回路６は、後述する昇圧動作を行うことにより、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成する。   Specifically, the booster circuit 6 uses a fixed potential Vb connected to the voltage type inverter 2 and an output signal from the voltage type inverter 2 when generating a voltage for controlling the switching of the semiconductor switch element 3a. The booster circuit 6 generates a voltage for controlling the switching of the semiconductor switch element 3a by performing a boost operation described later.

図１に示した電動パワーステアリング装置の接続関係は以下の通りである。   The connection relationship of the electric power steering apparatus shown in FIG. 1 is as follows.

ＣＰＵ１は、電圧型インバータ２に接続されている。電圧型インバータ２は、Ｕ，Ｖ，Ｗ相ラインを介して、三相モータ４に接続されている。各相ライン上には、半導体スイッチ素子３ａが一つずつ配設されている。また、電圧型インバータ２は、固定電位Ｖｂと接地との間に配設されている。   The CPU 1 is connected to the voltage type inverter 2. The voltage type inverter 2 is connected to a three-phase motor 4 via U, V, and W phase lines. One semiconductor switch element 3a is disposed on each phase line. The voltage type inverter 2 is disposed between the fixed potential Vb and the ground.

また、各相ラインの途中を分岐させることにより、電圧型インバータ２は、分岐先の昇圧回路６と接続される。また、昇圧回路６は、スイッチ回路５に接続されている。スイッチ回路５は、ＣＰＵ１および電流遮断回路３（具体的には、各半導体スイッチ素子３ａ）にも接続されている。   Further, the voltage type inverter 2 is connected to the branching booster circuit 6 by branching the middle of each phase line. The booster circuit 6 is connected to the switch circuit 5. The switch circuit 5 is also connected to the CPU 1 and the current interrupt circuit 3 (specifically, each semiconductor switch element 3a).

次に、図１に示した電動パワーステアリング装置の動作について説明する。   Next, the operation of the electric power steering apparatus shown in FIG. 1 will be described.

ＣＰＵ１から電圧型インバータ２に対して、第一のＰＷＭパルスが出力される。第一のＰＷＭパルスのパルス幅(デューティー比)は、三相モータ４を駆動させるために必要な、最適な幅に設定されている。当該パルス幅の設定は、三相モータ４に流れる電流値を監視することにより、行われる。   A first PWM pulse is output from the CPU 1 to the voltage type inverter 2. The pulse width (duty ratio) of the first PWM pulse is set to an optimum width necessary for driving the three-phase motor 4. The setting of the pulse width is performed by monitoring the current value flowing through the three-phase motor 4.

第一のＰＷＭパルスは、図２で示したＦＥＴドライバ２ａにおいて、電圧レベルが拡大される。具体的に、後段の三相ＦＥＴブリッジ２ｂを構成している半導体スイッチ素子をオンさせることができる十分な電圧レベルまで、第一のＰＷＭパルスの電圧レベルは、拡大させられる。   The voltage level of the first PWM pulse is expanded in the FET driver 2a shown in FIG. Specifically, the voltage level of the first PWM pulse is expanded to a voltage level sufficient to turn on the semiconductor switch elements constituting the subsequent three-phase FET bridge 2b.

当該電圧レベルが拡大された第一のＰＷＭ信号は、後段の三相ＦＥＴブリッジ２ｂへと出力される。   The first PWM signal whose voltage level is expanded is output to the subsequent three-phase FET bridge 2b.

そして、電圧レベルが拡大された第一のＰＷＭ信号により、三相ＦＥＴブリッジ２ｂを構成している各半導体スイッチ素子のスイッチング制御が行われる。各半導体スイッチ素子のスイッチング動作の結果、電圧型インバータ２は、Ｕ相、Ｖ相、Ｗ相ラインを介して、第二のＰＷＭパルスを出力する。   And switching control of each semiconductor switch element which comprises the three-phase FET bridge | bridging 2b is performed by the 1st PWM signal by which the voltage level was expanded. As a result of the switching operation of each semiconductor switch element, the voltage type inverter 2 outputs the second PWM pulse through the U-phase, V-phase, and W-phase lines.

上記各半導体スイッチ素子のスイッチ制御は、三相モータ４を駆動させるために必要なタイミングで行われる。なお、第二のＰＷＭパルスの電圧レベルは、０Ｖから固定電位Ｖｂまでの電圧レベルである。   The switch control of each of the semiconductor switch elements is performed at a timing necessary for driving the three-phase motor 4. The voltage level of the second PWM pulse is a voltage level from 0 V to a fixed potential Vb.

さて、電流遮断回路３が通電状態にあるとする（つまり、各半導体スイッチ素子３ａは、オン状態である）。この場合、電圧型インバータ２から出力された第二のＰＷＭ信号は、三相モータ４へと入力される。そして、三相モータ４は駆動され、発生した駆動力により、運転者のステアリングの操舵力が補助される。   Now, it is assumed that the current interrupt circuit 3 is in an energized state (that is, each semiconductor switch element 3a is in an on state). In this case, the second PWM signal output from the voltage type inverter 2 is input to the three-phase motor 4. Then, the three-phase motor 4 is driven, and the steering force of the driver's steering is assisted by the generated driving force.

また、電流遮断回路３が遮断状態にあるとする（つまり、各半導体スイッチ素子３ａは、オフ状態である）。例えば、電動パワーステアリング装置を搭載している車体に事故が発生し、ステアリングを操舵するアシスト力を無効にする必要がある場合に、上記遮断状態となる。   Further, it is assumed that the current interrupt circuit 3 is in an interrupted state (that is, each semiconductor switch element 3a is in an off state). For example, when the vehicle body equipped with the electric power steering device has an accident and it is necessary to invalidate the assist force for steering the steering, the above-described cutoff state is established.

遮断状態の場合、電圧型インバータ２から出力された第二のＰＷＭ信号は、三相モータ４へと入力されず、三相モータ４からの駆動力を得ることはできない。   In the cut-off state, the second PWM signal output from the voltage type inverter 2 is not input to the three-phase motor 4 and the driving force from the three-phase motor 4 cannot be obtained.

次に、半導体スイッチ素子３ａをオンまたはオフさせるまでの動作について説明する。   Next, an operation until the semiconductor switch element 3a is turned on or off will be described.

昇圧回路６では、いずれかの相ラインから得られる第二のＰＷＭパルスを利用して、所定の昇圧処理が行われる。つまり、半導体スイッチ素子３ａのスイッチング制御を行うことができるように、レベルシフトを行う。   In the booster circuit 6, a predetermined boosting process is performed using the second PWM pulse obtained from one of the phase lines. That is, the level shift is performed so that the switching control of the semiconductor switch element 3a can be performed.

ところで、スイッチ回路５には、ＣＰＵ１から「通電」または「停止」に対応する信号が入力される。   Incidentally, a signal corresponding to “energization” or “stop” is input from the CPU 1 to the switch circuit 5.

スイッチ回路５が、「通電」に対応する信号を受信したとする。この場合、昇圧回路６においてレベルシフトが行われた電圧が、スイッチ回路５を介して、半導体スイッチ素子３ａに入力される。   It is assumed that the switch circuit 5 receives a signal corresponding to “energization”. In this case, the voltage level-shifted in the booster circuit 6 is input to the semiconductor switch element 3a via the switch circuit 5.

当該レベルシフトが行われた電圧の入力により、半導体スイッチ素子３ａがＮ型のＭＯＳ−ＦＥＴであってもそのオン制御を可能とすることができる。したがって、各相ラインは通電状態となり、三相モータ４の駆動が可能となる。   By the input of the voltage subjected to the level shift, even if the semiconductor switch element 3a is an N-type MOS-FET, it can be controlled to be turned on. Accordingly, each phase line is energized, and the three-phase motor 4 can be driven.

これに対して、スイッチ回路５が、「遮断」に対応する信号を受信したとする。この場合、昇圧回路６においてレベルシフトが行われた電圧をスイッチ回路５において遮断することにより、当該電圧を半導体スイッチ素子３ａへ入力させない。   On the other hand, it is assumed that the switch circuit 5 receives a signal corresponding to “blocking”. In this case, the voltage subjected to the level shift in the booster circuit 6 is cut off in the switch circuit 5 so that the voltage is not input to the semiconductor switch element 3a.

当該レベルシフトが行われた電圧が、半導体スイッチ素子３ａに入力されないので、半導体スイッチ素子３ａはオフ制御される。したがって、各相ラインは遮断状態となり、三相モータ４の駆動を停止させることができる。   Since the voltage subjected to the level shift is not input to the semiconductor switch element 3a, the semiconductor switch element 3a is controlled to be off. Therefore, each phase line is cut off, and driving of the three-phase motor 4 can be stopped.

上記したように、本実施の形態に係る電動パワーステアリング装置では、Ｕ，Ｖ，Ｗ相各々に、一つずつ半導体スイッチ素子３ａを配設している。   As described above, in the electric power steering apparatus according to the present embodiment, one semiconductor switch element 3a is provided for each of the U, V, and W phases.

これにより、各相ラインの通電時の抵抗値にばらつきが生じることを抑制することができる。よって、三相電流のバランス不均衡から生じる、ステアリングの操舵時での微小な動や音の発生を抑制することができる。   Thereby, it can suppress that dispersion | variation arises in the resistance value at the time of electricity supply of each phase line. Therefore, it is possible to suppress the generation of minute movements and sounds during steering of the steering, which are caused by imbalance of the three-phase current.

また、半導体スイッチ素子３ａとして、パワー用途のＮ型ＭＯＳ−ＦＥＴを採用したとする。   Further, it is assumed that an N-type MOS-FET for power use is adopted as the semiconductor switch element 3a.

この場合、上記でも説明したように、二相ラインにのみＭＯＳ−ＦＥＴを配設し、全相ラインでの電流を遮断するためには、一相ラインにつき、二個のＭＯＳ−ＦＥＴを直列に配設する必要があった。   In this case, as described above, in order to dispose the MOS-FET only in the two-phase line and cut off the current in the all-phase line, two MOS-FETs are connected in series per one-phase line. It was necessary to arrange.

しかし、本実施の形態に係る電動パワーステアリング装置を採用した場合には、各相ラインに１個のＭＯＳ−ＦＥＴを配設するだけで、各相ラインでの電流を遮断することができる。   However, when the electric power steering apparatus according to the present embodiment is adopted, the current in each phase line can be cut off only by arranging one MOS-FET in each phase line.

なぜなら、パワー用途のＭＯＳ−ＦＥＴには、通常ボディダイオードが含まれている。当該ボディダイオードの向きを、各相ラインにおいて全て同じ方向そろえる（例えば、電圧インバータ２から三相モータ４に向かう方向に、各ボディダイオードの順方向をそろえる）ことにより、三相モータ４に向かう電流は通過しても、三相モータ４から出力される電流は遮断できるからである。   This is because a power-use MOS-FET usually includes a body diode. By aligning the direction of the body diode in the same direction in each phase line (for example, aligning the forward direction of each body diode in the direction from the voltage inverter 2 to the three-phase motor 4), the current toward the three-phase motor 4 This is because the current output from the three-phase motor 4 can be cut off even if the motor passes.

図９に示した構成では、半導体スイッチ素子３ａにパワー用途のＭＯＳ−ＦＥＴ３ａを用いた場合には、４個のＭＯＳ−ＦＥＴ３ａが必要であった。しかし、本実施の形態に係わる電動パワーステアリング装置を採用することにより、半導体スイッチ素子３ａにパワー用途のＭＯＳ−ＦＥＴを用いたとしても、ＭＯＳ−ＦＥＴの数を３個に減らすことができる。   In the configuration shown in FIG. 9, when the power MOS-FET 3a is used as the semiconductor switch element 3a, four MOS-FETs 3a are required. However, by employing the electric power steering apparatus according to the present embodiment, the number of MOS-FETs can be reduced to three even if a power-use MOS-FET is used as the semiconductor switch element 3a.

さらに、本実施の形態に係わる電動パワーステアリング装置では、一相ライン上にパワー用途のＭＯＳ−ＦＥＴを配設する場合、一相ライン上に１個のＭＯＳ−ＦＥＴを配設するだけでよい。   Furthermore, in the electric power steering apparatus according to the present embodiment, when a power-use MOS-FET is disposed on a single-phase line, only one MOS-FET need be disposed on the single-phase line.

したがって、図９に示したように、一相ライン上に２個のパワー用途のＭＯＳ−ＦＥＴを配設したときよりも、本実施の形態の方が一相ラインの通電時の抵抗値を低く抑えることができる。   Therefore, as shown in FIG. 9, the resistance value at the time of energizing the one-phase line is lower in this embodiment than when two power-use MOS-FETs are arranged on the one-phase line. Can be suppressed.

また、半導体スイッチ素子３ａのスイッチングを制御する信号を生成する方法として、図３，４に示す回路を用いる方法がある。   As a method for generating a signal for controlling the switching of the semiconductor switch element 3a, there is a method using the circuits shown in FIGS.

つまり、図３，４において、パルス発振回路１００またはＣＰＵ４００において、所定のパルスを発信する。そして、ドライバ回路２００で、パルスの電圧レベルを増大させる（図３，４では、電圧レベルをＶｂまで増大させる）。そして、昇圧回路３００において、電圧レベルが増大したパルス信号を用いて昇圧動作を行う。   That is, in FIGS. 3 and 4, the pulse oscillation circuit 100 or the CPU 400 transmits a predetermined pulse. Then, the driver circuit 200 increases the voltage level of the pulse (in FIGS. 3 and 4, the voltage level is increased to Vb). In the booster circuit 300, a boosting operation is performed using a pulse signal having an increased voltage level.

しかし、本実施の形態に係る電動パワーステアリング装置では、上記パルス信号の変わりに、電圧型インバータ２から出力される第二のＰＷＭパルスを、昇圧回路６に入力させている。つまり、半導体スイッチ素子３ａのスイッチングを制御する電圧を、第二のＰＷＭパルスを利用して生成している。   However, in the electric power steering apparatus according to the present embodiment, the second PWM pulse output from the voltage type inverter 2 is input to the booster circuit 6 instead of the pulse signal. That is, the voltage for controlling the switching of the semiconductor switch element 3a is generated using the second PWM pulse.

したがって、図３，４との比較から明らかなように、本実施の形態では、パルス発振回路１００、ドライバ回路２００等の部材を省略することができる。   Therefore, as is clear from the comparison with FIGS. 3 and 4, members such as the pulse oscillation circuit 100 and the driver circuit 200 can be omitted in this embodiment.

なお、本実施の形態に係る電動パワーステアリング装置の具体的な回路構成を、以下の実施の形態において記載する。   A specific circuit configuration of the electric power steering apparatus according to the present embodiment will be described in the following embodiments.

＜実施の形態２＞
図５に、実施の形態２に係る電動パワーステアリング装置の具体的な構成を示す。図５では、各相ライン毎に対応して、スイッチ回路５および昇圧回路６が各々設けられている。また、各昇圧回路６には、第二のＰＷＭパルスおよび固定電位Ｖｂが入力される構成となっている。よって、第二のＰＷＭパルスおよび固定電位Ｖｂを利用して、昇圧回路６では、半導体スイッチ素子３ａのスイッチング制御を行う電圧の生成が行われる。 <Embodiment 2>
FIG. 5 shows a specific configuration of the electric power steering apparatus according to the second embodiment. In FIG. 5, a switch circuit 5 and a booster circuit 6 are provided for each phase line. Each booster circuit 6 is configured to receive a second PWM pulse and a fixed potential Vb. Therefore, using the second PWM pulse and the fixed potential Vb, the booster circuit 6 generates a voltage for performing the switching control of the semiconductor switch element 3a.

三相ＦＥＴブリッジ２ｂよりも前段の回路構成（三相ＦＥＴブリッジ２ｂ自身を含む）は、図１，２と同じなので省略する。なお、各相ライン毎の回路構成は同じであるので、以下では、Ｕ相ラインの構成に着目して説明する。   The circuit configuration before the three-phase FET bridge 2b (including the three-phase FET bridge 2b itself) is the same as in FIGS. Since the circuit configuration for each phase line is the same, the following description focuses on the configuration of the U-phase line.

図５に示すように、半導体スイッチ素子３ａとして、パワー用途のＮ型ＭＯＳ−ＦＥＴを採用している。以下、半導体スイッチ素子３ａをパワー用途のＮ型ＭＯＳ−ＦＥＴ３ａとして話を進める。   As shown in FIG. 5, an N-type MOS-FET for power use is employed as the semiconductor switch element 3a. Hereinafter, the semiconductor switch element 3a will be described as an N-type MOS-FET 3a for power use.

また、スイッチ回路５として、トランジスタを採用している。以下、スイッチ回路５をトランジスタ５として話を進める。   Further, a transistor is adopted as the switch circuit 5. In the following, the discussion proceeds with the switch circuit 5 as the transistor 5.

また、昇圧回路６は、ダイオード６ａ，６ｃおよびコンデンサ６ｂ，６ｄにより、構成されている。   The booster circuit 6 is composed of diodes 6a and 6c and capacitors 6b and 6d.

次に、図５に示した半導体スイッチ素子（ＭＯＳ−ＦＥＴ）３ａ、スイッチ回路（トランジスタ）５および昇圧回路６の動作について説明する。まず、トランジスタ５がオフ状態の場合（各相ラインの導通状態）について、説明する。   Next, operations of the semiconductor switch element (MOS-FET) 3a, the switch circuit (transistor) 5 and the booster circuit 6 shown in FIG. 5 will be described. First, the case where the transistor 5 is off (the conduction state of each phase line) will be described.

この場合、ＣＰＵ１は、トランジスタ５をオフ状態にする信号「Ｌ」を、当該トランジスタ５のベースに対して出力する。   In this case, the CPU 1 outputs a signal “L” for turning off the transistor 5 to the base of the transistor 5.

三相ＦＥＴブリッジ２ｂから出力された、第二のＰＷＭパルスが、固定電位Ｖｂ（Ｈｉｇｈ）であるとする。   It is assumed that the second PWM pulse output from the three-phase FET bridge 2b is a fixed potential Vb (High).

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、Ｖｂとなる。このときの接続点Ａのパルスの様子を図６（ａ）に示す。   In this case, the voltage at the connection point A located in the preceding stage of the MOS-FET 3a is Vb. The state of the pulse at the connection point A at this time is shown in FIG.

また、接続点Ａからコンデンサ６ｂを経た接続点Ｂの電圧は、次の値となる。   The voltage at the connection point B from the connection point A through the capacitor 6b is as follows.

つまり、接続点Ａの電圧が０Ｖのとき、接続点Ｂの電圧は、固定電位Ｖｂからダイオード６ａの順方向の立上り電圧ｖ１（例えば、０．７Ｖ程度）を差し引いた、Ｖｂ−ｖ１である。当該状態において、接続点Ａに電圧Ｖｂが印加されるとする。すると、チャージポンピングにより、接続点Ｂの電圧は、２Ｖｂ−ｖ１となる。このときの接続点Ｂのパルスの様子を図６（ｂ）に示す。   That is, when the voltage at the connection point A is 0V, the voltage at the connection point B is Vb−v1 obtained by subtracting the forward rising voltage v1 (for example, about 0.7V) of the diode 6a from the fixed potential Vb. In this state, it is assumed that the voltage Vb is applied to the connection point A. Then, due to charge pumping, the voltage at the connection point B becomes 2Vb-v1. The state of the pulse at the connection point B at this time is shown in FIG.

また、接続点Ｂからダイオード６ｃを経て、チャージコンデンサ６ｄに充電される電圧は（つまり、接続点Ｃの電圧は）、接続点Ｂの電圧２Ｖｂ−ｖ１からダイオード６ｃの順方向の立上り電圧ｖ２（例えば、０．７Ｖ程度）を差し引いた、２Ｖｂ−ｖ１−ｖ２である。このときの接続点Ｃの電圧の様子を図６（ｃ）に示す。   The voltage charged to the charge capacitor 6d from the connection point B through the diode 6c (that is, the voltage at the connection point C) is the forward rising voltage v2 of the forward direction of the diode 6c from the voltage 2Vb-v1 at the connection point B. For example, 2Vb-v1-v2 minus about 0.7V). The state of the voltage at the connection point C at this time is shown in FIG.

トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向に配設されている。したがって、チャージコンデンサ６ｄにおいて充電された電荷は、ほとんど放電しない。   The transistor 5 is in an off state, and the diode 6c is disposed in the reverse direction when viewed from the connection point C. Accordingly, the charge charged in the charge capacitor 6d is hardly discharged.

以上の昇圧回路６の動作により、第二のＰＷＭパルスの電圧のほぼ２倍の昇圧電圧を生成できる。   By the operation of the booster circuit 6 described above, a boosted voltage almost twice the voltage of the second PWM pulse can be generated.

ところで、半導体スイッチ素子３ａには、Ｎ型のＭＯＳ−ＦＥＴ３ａを使用している。したがって、ＭＯＳ−ＦＥＴ３ａのゲート電極を介して、ほとんど電流が流れない。このため、ＭＯＳ−ＦＥＴ３ａのゲート電極における電圧は（つまり、接続点Ｄにおける電圧は）、接続点Ｃの電圧とほぼ同じである。このときの接続点Ｄの電圧の様子を図６（ｄ）に示す。   By the way, an N-type MOS-FET 3a is used as the semiconductor switch element 3a. Therefore, almost no current flows through the gate electrode of the MOS-FET 3a. For this reason, the voltage at the gate electrode of the MOS-FET 3a (that is, the voltage at the connection point D) is substantially the same as the voltage at the connection point C. The state of the voltage at the connection point D at this time is shown in FIG.

以上により、ＭＯＳ−ＦＥＴ３ａのソース電圧（つまり、接続点Ａの電圧）は、Ｖｂ（Ｈｉｇｈ）であり、ゲート電圧（つまり、接続点Ｄの電圧）は、２Ｖｂ−ｖ１−ｖ２であることが分かる。上記ソース−ゲート電極間電圧により、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。   As described above, the source voltage (that is, the voltage at the connection point A) of the MOS-FET 3a is Vb (High), and the gate voltage (that is, the voltage at the connection point D) is 2Vb-v1-v2. . The N-type MOS-FET 3a can be turned on by the voltage between the source and gate electrodes. As a result, the second PWM pulse output from the three-phase FET bridge 2b can be supplied to the three-phase motor 4 via each phase line.

次に、三相ＦＥＴブリッジ２ｂから出力された、第二のＰＷＭパルスが、接地電位０Ｖ（Ｌｏｗ）であるとする。   Next, it is assumed that the second PWM pulse output from the three-phase FET bridge 2b is the ground potential 0V (Low).

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、０Ｖとなる。このときの接続点Ａのパルスの様子を図７（ａ）に示す。   In this case, the voltage at the connection point A located in the previous stage of the MOS-FET 3a is 0V. The state of the pulse at the connection point A at this time is shown in FIG.

また、接続点Ｂの電圧は、コンデンサ６ｂを利用したチャージポンピングが解消されるので、Ｖｂ−ｖ１（Ｖ）である。このときの接続点Ｂのパルスの様子を図７（ｂ）に示す。   Further, the voltage at the connection point B is Vb−v1 (V) because the charge pumping using the capacitor 6b is eliminated. The state of the pulse at the connection point B at this time is shown in FIG.

ところで、トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向である。したがって、チャージコンデンサ６ｄに充電された電荷は、ほとんど放電しない。つまり、接続点Ｃの電圧は、２Ｖｂ−ｖ１−ｖ２のままである。このときの接続点Ｃの電圧の様子を図７（ｃ）に示す。   By the way, the transistor 5 is in the off state, and the diode 6c is in the reverse direction when viewed from the connection point C. Therefore, the charge charged in the charge capacitor 6d is hardly discharged. That is, the voltage at the connection point C remains 2Vb-v1-v2. The state of the voltage at the connection point C at this time is shown in FIG.

以上により、ツェナーダイオード２０が配設されていないなら、ＭＯＳ−ＦＥＴ３ａのゲート電極（接続点Ｄ）には、接続点Ｃの電圧が印加されてしまう。   As described above, if the Zener diode 20 is not provided, the voltage at the connection point C is applied to the gate electrode (connection point D) of the MOS-FET 3a.

そうすると、接続点Ａの電圧は、今０Ｖであるので、Ｎ型のＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間には、２Ｖｂ−ｖ１−ｖ２の電圧が印加されてしまう。当該電圧をソース−ゲート電極間に印加した場合には、Ｎ型のＭＯＳ−ＦＥＴ３ａが破損してしまうおそれがある。   Then, since the voltage at the connection point A is now 0V, a voltage of 2Vb-v1-v2 is applied between the source and gate electrodes of the N-type MOS-FET 3a. If this voltage is applied between the source and gate electrodes, the N-type MOS-FET 3a may be damaged.

そこで、図５に示す回路図では、ツェナーダイオード２０が、ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間に配設されている。当該ツェナーダイオード２０の存在により、接続点Ｄには、ツェナーダイオード２０の降伏電圧Ｖｚが印加されることになる。このときの接続点Ｄの電圧の様子を図７（ｄ）に示す。   Therefore, in the circuit diagram shown in FIG. 5, the Zener diode 20 is disposed between the source and gate electrodes of the MOS-FET 3a. Due to the presence of the Zener diode 20, the breakdown voltage Vz of the Zener diode 20 is applied to the connection point D. The state of the voltage at the connection point D at this time is shown in FIG.

ここで、当該降伏電圧Ｖｚは、ＭＯＳ−ＦＥＴ３ａの破損が生じない程度の電圧に設定する必要がある。また、当該電圧Ｖｚは、ＭＯＳ−ＦＥＴ３ａをオンさせることができる、十分な電圧とする。   Here, the breakdown voltage Vz needs to be set to a voltage that does not damage the MOS-FET 3a. The voltage Vz is a sufficient voltage that can turn on the MOS-FET 3a.

これにより、ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間の電位差は、Ｖｚとなり、ＭＯＳ−ＦＥＴ３ａの破損を防止することができる。したがって、ＭＯＳ−ＦＥＴ３ａを破損させること無く、当該ＭＯＳ−ＦＥＴ３ａをオンさせることができる。   As a result, the potential difference between the source and gate electrodes of the MOS-FET 3a becomes Vz, and damage to the MOS-FET 3a can be prevented. Therefore, the MOS-FET 3a can be turned on without damaging the MOS-FET 3a.

よって、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。   Therefore, the second PWM pulse output from the three-phase FET bridge 2b can be supplied to the three-phase motor 4 via each phase line.

さて次に、トランジスタ５がオン状態の場合（各相ラインの遮断状態）について、説明する。   Next, the case where the transistor 5 is in the on state (blocking state of each phase line) will be described.

この場合、ＣＰＵ１は、トランジスタ５をオン状態にする信号「Ｈ」を、当該トランジスタ５のベースに対して出力する。なお、このときのトランジスタ５のベースに供給する電流は、当該トランジスタ５を十分にオンさせるものである。   In this case, the CPU 1 outputs a signal “H” for turning on the transistor 5 to the base of the transistor 5. Note that the current supplied to the base of the transistor 5 at this time sufficiently turns on the transistor 5.

トランジスタ５がオンすると、コレクタ−エミッタ間の電圧は、ほぼ０Ｖとなる。したがって、チャージコンデンサ６ｄによって充電されていた電荷は、トランジスタ５を通って接地へと放電する。   When the transistor 5 is turned on, the voltage between the collector and the emitter becomes approximately 0V. Accordingly, the charge charged by the charge capacitor 6d is discharged to the ground through the transistor 5.

チャージコンデンサ６ｄの電荷が放電されることにより、接続点Ｄの電圧も、ほぼ０Ｖとなる。したがって、各相ラインに流れている第二のＰＷＭパルスの電圧値がＶｂの場合には、ＭＯＳ−ＦＥＴ３ａのソースには、ゲート電極より高い電圧が印加されることになり、また、第二のＰＷＭパルスの電圧値が０Ｖの場合には、ＭＯＳ−ＦＥＴ３ａのソース電極とゲート電極との電圧は、ほぼ同じとなる。   As the charge of the charge capacitor 6d is discharged, the voltage at the connection point D becomes substantially 0V. Therefore, when the voltage value of the second PWM pulse flowing in each phase line is Vb, a voltage higher than that of the gate electrode is applied to the source of the MOS-FET 3a. When the voltage value of the PWM pulse is 0V, the voltage between the source electrode and the gate electrode of the MOS-FET 3a is almost the same.

よって、各相ラインに流れている第二のＰＷＭパルスの電圧値に拘わらず、ＭＯＳ−ＦＥＴ３ａは、オフ状態となる。つまり、各相ラインからの第二のＰＷＭパルスは、三相モータ４に供給されない。   Therefore, the MOS-FET 3a is turned off regardless of the voltage value of the second PWM pulse flowing in each phase line. That is, the second PWM pulse from each phase line is not supplied to the three-phase motor 4.

なお、三相モータ４の駆動を完全に停止させるためには、三相ライン全てにおいて電流を遮断する必要がある。なぜなら、パワー用途のＭＯＳ−ＦＥＴ３ａは通常ボディーダイオードを備えており、たとえＭＯＳ−ＦＥＴ３ａがオフ状態であっても、当該ボディーダイオードの順方向に電流が流れるからである。   In order to completely stop the driving of the three-phase motor 4, it is necessary to interrupt the current in all three-phase lines. This is because the power-use MOS-FET 3a normally includes a body diode, and even if the MOS-FET 3a is in an off state, a current flows in the forward direction of the body diode.

例えば、Ｖ相またはＷ相ラインにおいて電流を遮断していないとする。当該状態において、三相ＦＥＴブリッジ２ｂから電圧Ｖｂの第二のＰＷＭパルスがＵ相ラインに出力されたなら、ＭＯＳ−ＦＥＴ３ａに寄生するボディーダイオードによって、Ｕ相ラインから三相モータ４に対して電流が供給されてしまう。   For example, it is assumed that the current is not interrupted in the V-phase or W-phase line. In this state, if the second PWM pulse of the voltage Vb is output from the three-phase FET bridge 2b to the U-phase line, the body diode parasitic on the MOS-FET 3a causes the current from the U-phase line to the three-phase motor 4. Will be supplied.

したがって、Ｕ相ライン→Ｖ相ライン、またはＵ相ライン→Ｗ相ラインの電流経路によって、三相モータ４に電流を供給してしまう。これでは、三相モータ４の駆動を完全に停止させることはできない。   Therefore, current is supplied to the three-phase motor 4 through the current path of the U-phase line → V-phase line or the U-phase line → W-phase line. With this, the driving of the three-phase motor 4 cannot be completely stopped.

したがって、三相モータ４を完全に停止させるためには、各相ラインに、パワー用途のＭＯＳ−ＦＥＴ３ａを一つずつ、配設する。そして、当該ＭＯＳ−ＦＥＴ３ａが備えるボディダイオードの向きを、全て同じ向きにそろえる。   Therefore, in order to completely stop the three-phase motor 4, one power-use MOS-FET 3a is provided in each phase line. Then, the body diodes included in the MOS-FET 3a are all aligned in the same direction.

これにより、３個のＭＯＳ−ＦＥＴ３ａを配設するだけで、各ＭＯＳ−ＦＥＴ３ａを同時にオフ状態にすることにより、三相ライン全てにおいて電流を遮断することができる。   As a result, only by providing three MOS-FETs 3a, the currents can be interrupted in all three-phase lines by simultaneously turning off each MOS-FET 3a.

＜実施の形態３＞
図８に、実施の形態３に係る電動パワーステアリング装置の構成を具体的に示す。図８では、各相ラインに共通して用いられる、スイッチ回路５および昇圧回路６が設けられている。つまり、図８に示す電動パワーステアリング装置には、スイッチ回路５および昇圧回路回路６を各々一つだけ配設されている。当該一の昇圧回路６の出力は、半導体スイッチ素子３ａの各々に接続されている。 <Embodiment 3>
FIG. 8 specifically shows the configuration of the electric power steering apparatus according to the third embodiment. In FIG. 8, a switch circuit 5 and a booster circuit 6 that are used in common for each phase line are provided. That is, in the electric power steering apparatus shown in FIG. 8, only one switch circuit 5 and one boost circuit circuit 6 are provided. The output of the one booster circuit 6 is connected to each of the semiconductor switch elements 3a.

また、昇圧回路６には、第二のＰＷＭパルスおよび固定電位Ｖｂが入力される構成となっている。よって、第二のＰＷＭパルスおよび固定電位Ｖｂを利用して、昇圧回路６では、半導体スイッチ素子３ａのスイッチング制御を行う電圧の生成が行われる。   Further, the booster circuit 6 is configured to receive the second PWM pulse and the fixed potential Vb. Therefore, using the second PWM pulse and the fixed potential Vb, the booster circuit 6 generates a voltage for performing switching control of the semiconductor switch element 3a.

三相ＦＥＴブリッジ２ｂよりも前段の回路構成（三相ＦＥＴブリッジ２ｂ自身を含む）は、図１，２と同じなので省略する。なお、図８では、簡略化のためＦＥＴドライバは省略しているが、実際の回路では三相ＦＥＴブリッジ２ｂの前段に配設されている。   The circuit configuration before the three-phase FET bridge 2b (including the three-phase FET bridge 2b itself) is the same as in FIGS. In FIG. 8, the FET driver is omitted for simplification, but in the actual circuit, it is disposed in front of the three-phase FET bridge 2b.

図８に示すように、半導体スイッチ素子３ａとして、パワー用途のＮ型のＭＯＳ−ＦＥＴを採用している。以下、半導体スイッチ素子３ａをパワー用途のＮ型ＭＯＳ−ＦＥＴ３ａとして、話を進める。また、スイッチ回路５として、トランジスタを採用している。以下、スイッチ回路５をトランジスタ５として話を進める。   As shown in FIG. 8, an N-type MOS-FET for power use is employed as the semiconductor switch element 3a. Hereinafter, the semiconductor switch element 3a will be described as an N-type MOS-FET 3a for power use. Further, a transistor is adopted as the switch circuit 5. In the following, the discussion proceeds with the switch circuit 5 as the transistor 5.

また、昇圧回路６は、ダイオード６ａ，６ｃ，６ｇ、コンデンサ６ｂ，６ｄ、抵抗６ｅ、およびトランジスタ６ｆにより、構成されている。   The booster circuit 6 includes diodes 6a, 6c, 6g, capacitors 6b, 6d, a resistor 6e, and a transistor 6f.

次に、図８に示した半導体スイッチ素子（ＭＯＳ−ＦＥＴ）３ａ、スイッチ回路（トランジスタ）５および昇圧回路６の動作について説明する。まず、トランジスタ５がオフ状態の場合（各相ラインの導通状態）について、説明する。   Next, operations of the semiconductor switch element (MOS-FET) 3a, the switch circuit (transistor) 5 and the booster circuit 6 shown in FIG. 8 will be described. First, the case where the transistor 5 is off (the conduction state of each phase line) will be described.

この場合、ＣＰＵ１は、トランジスタ５をオフ状態にする信号「Ｌ」を、当該トランジスタ５のベースに対して出力する。   In this case, the CPU 1 outputs a signal “L” for turning off the transistor 5 to the base of the transistor 5.

三相ＦＥＴブリッジ２ｂから出力された、Ｕ相ラインに流れる第二のＰＷＭパルスが、固定電位Ｖｂ（Ｈｉｇｈ）であるとする。   It is assumed that the second PWM pulse output from the three-phase FET bridge 2b and flowing in the U-phase line is a fixed potential Vb (High).

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、Ｖｂとなる。このときの接続点Ａのパルスの様子は、図６（ａ）に示す通りである。   In this case, the voltage at the connection point A located in the preceding stage of the MOS-FET 3a is Vb. The state of the pulse at the connection point A at this time is as shown in FIG.

また、接続点Ａからコンデンサ６ｂを経た接続点Ｂの電圧は、実施例１で説明したように、２Ｖｂ−ｖ１（Ｖ）となる。このときの接続点Ｂのパルスの様子は、図６（ｂ）に示す通りである。   Further, as described in the first embodiment, the voltage at the connection point B from the connection point A through the capacitor 6b is 2Vb−v1 (V). The state of the pulse at the connection point B at this time is as shown in FIG.

また、接続点Ｂからダイオード６ｃを経て、チャージコンデンサ６ｄに充電される電圧（つまり、接続点Ｃの電圧）においても、実施例１と同様、２Ｖｂ−ｖ１−ｖ２（Ｖ）である。このときの接続点Ｃの電圧の様子は、図６（ｃ）に示す通りである。   Also, the voltage charged from the connection point B through the diode 6c to the charge capacitor 6d (that is, the voltage at the connection point C) is 2Vb-v1-v2 (V) as in the first embodiment. The state of the voltage at the connection point C at this time is as shown in FIG.

以上の昇圧回路６の動作により、第二のＰＷＭパルスの電圧のほぼ２倍の昇圧電圧を生成できる。   By the operation of the booster circuit 6 described above, a boosted voltage almost twice the voltage of the second PWM pulse can be generated.

さて、チャージコンデンサ６ｄで充電された２倍昇圧電圧は、抵抗６ｅを通り，トランジスタ６ｆのベースに入力される。   The double boosted voltage charged by the charge capacitor 6d passes through the resistor 6e and is input to the base of the transistor 6f.

トランジスタ６ｆのコレクタ電圧は、接続点Ｃと同電位、つまり２倍昇圧電圧である。また、トランジスタ６ｆのエミッタ電圧は、２倍昇圧電圧より十分低い。したがって、トランジスタ６ｆはオンする。なお、上記の通り、今トランジスタ５はオフ状態である。   The collector voltage of the transistor 6f is the same potential as the connection point C, that is, a double boosted voltage. The emitter voltage of the transistor 6f is sufficiently lower than the double boosted voltage. Therefore, the transistor 6f is turned on. As described above, the transistor 5 is now off.

これにより、各相ラインに配設されているＭＯＳ−ＦＥＴ３ａのゲートには（つまり、接続点Ｄ１，Ｄ２，Ｄ３）、チャージコンデンサ６ｄで充電された電圧（つまり、２倍昇圧電圧）が入力される。   As a result, the voltage charged by the charge capacitor 6d (that is, the double boosted voltage) is input to the gate of the MOS-FET 3a disposed in each phase line (that is, the connection points D1, D2, and D3). The

以上により、ＭＯＳ−ＦＥＴ３ａのソース電圧（つまり、接続点Ａの電圧）は、Ｖｂ（Ｈｉｇｈ）であり、ゲート電圧（つまり、接続点Ｄ１，Ｄ２，Ｄ３の電圧）は、２Ｖｂ−ｖ１−ｖ２（実際には、当該電圧より多少低くなる）であることが分かる。   As described above, the source voltage (that is, the voltage at the connection point A) of the MOS-FET 3a is Vb (High), and the gate voltage (that is, the voltages at the connection points D1, D2, and D3) is 2Vb-v1-v2 ( In practice, it is understood that the voltage is slightly lower than the voltage.

上記ソース−ゲート電極間電圧により、Ｎ型の各ＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。   Each of the N-type MOS-FETs 3a can be turned on by the voltage between the source and gate electrodes. As a result, the second PWM pulse output from the three-phase FET bridge 2b can be supplied to the three-phase motor 4 via each phase line.

次に、三相ＦＥＴブリッジ２ｂから出力された、Ｕ相ラインに流れる第二のＰＷＭパルスが、接地電位０Ｖ（Ｌｏｗ）であるとする。   Next, it is assumed that the second PWM pulse output from the three-phase FET bridge 2b and flowing in the U-phase line is the ground potential 0V (Low).

この場合、Ｎ型のＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、０Ｖとなる。このときの接続点Ａのパルスの様子は、図７（ａ）に示す通りである。   In this case, the voltage at the connection point A located in the preceding stage of the N-type MOS-FET 3a is 0V. The state of the pulse at the connection point A at this time is as shown in FIG.

また、接続点Ｂの電圧は、コンデンサ６ｂを利用したチャージポンピングが解消されるので、Ｖｂ−ｖ１（Ｖ）である。このときの接続点Ｂのパルスの様子は、図７（ｂ）に示す通りである。   Further, the voltage at the connection point B is Vb−v1 (V) because the charge pumping using the capacitor 6b is eliminated. The state of the pulse at the connection point B at this time is as shown in FIG.

ところで、トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向に配設されている。したがって、チャージコンデンサ６ｄに充電された電荷は、ほとんど流れない。つまり、接続点Ｃの電圧は、２Ｖｂ−ｖ１−ｖ２のままである。このときの接続点Ｃの電圧の様子は、図７（ｃ）に示す通りである。   By the way, the transistor 5 is in an OFF state, and the diode 6c is disposed in the reverse direction when viewed from the connection point C. Therefore, the charge charged in the charge capacitor 6d hardly flows. That is, the voltage at the connection point C remains 2Vb-v1-v2. The state of the voltage at the connection point C at this time is as shown in FIG.

以上により、ＭＯＳ−ＦＥＴ３ａのゲート電極には、接続点Ｃの電圧が入力される。そうすると、接続点Ａの電圧は、今０Ｖであるので、Ｎ型のＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間には、２Ｖｂ−ｖ１−ｖ２の電圧（実際には、多少当該電圧より低くなる）が印加される。   As described above, the voltage at the connection point C is input to the gate electrode of the MOS-FET 3a. Then, since the voltage at the connection point A is now 0V, a voltage of 2Vb-v1-v2 (actually slightly lower than the voltage) is present between the source and gate electrodes of the N-type MOS-FET 3a. Applied.

なお、実施例１でも説明したように、ＭＯＳ−ＦＥＴ３ａの破損を防止するため、図８に示す回路には、ツェナーダイオード２０が各相ライン毎に配設されている。よって、接続点Ｄ１〜Ｄ３の電位は、ツェナーダイオード２０の降伏電圧Ｖｚである。また、当該電圧Ｖｚは、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせるためには、十分な電圧とする。   As described in the first embodiment, a Zener diode 20 is provided for each phase line in the circuit shown in FIG. 8 to prevent the MOS-FET 3a from being damaged. Therefore, the potential at the connection points D1 to D3 is the breakdown voltage Vz of the Zener diode 20. The voltage Vz is set to a voltage sufficient to turn on the N-type MOS-FET 3a.

したがって、ソース−ゲート電極間の電圧差（接続点Ａの電圧と接続点Ｄ１〜Ｄ３の電圧との差）により、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。   Therefore, the N-type MOS-FET 3a can be turned on by the voltage difference between the source and gate electrodes (difference between the voltage at the connection point A and the voltages at the connection points D1 to D3). As a result, the second PWM pulse output from the three-phase FET bridge 2b can be supplied to the three-phase motor 4 via each phase line.

さて次に、トランジスタ５がオン状態の場合（各相ラインの遮断状態）について、説明する。   Next, the case where the transistor 5 is in the on state (blocking state of each phase line) will be described.

この場合、ＣＰＵ１は、トランジスタ５をオン状態にする信号「Ｈ」を、当該トランジスタ５のベースに対して出力する。トランジスタ５のコレクタには、ほぼ２倍昇圧電圧が印加されている。よって、ＣＰＵ１からの「Ｈ」信号がトランジスタ５のベースに入力されると、当該トランジスタ５はオンする。   In this case, the CPU 1 outputs a signal “H” for turning on the transistor 5 to the base of the transistor 5. A nearly double boosted voltage is applied to the collector of the transistor 5. Therefore, when the “H” signal from the CPU 1 is input to the base of the transistor 5, the transistor 5 is turned on.

なお、このときのトランジスタ５のベースに供給する電流は、当該トランジスタ５を十分にオンさせるものである。   Note that the current supplied to the base of the transistor 5 at this time sufficiently turns on the transistor 5.

トランジスタ５がオンすると、トランジスタ６ｆのエミッタの電圧は、ほぼ０Ｖとなる。また、チャージコンデンサ６ｄによって充電されていた電荷は、トランジスタ５を通って接地へと放電する。よって、トランジスタ６ｆのベース電圧は、ほぼ０Vとなり、トランジスタ６ｆはオフ状態になる。   When the transistor 5 is turned on, the voltage at the emitter of the transistor 6f becomes approximately 0V. Further, the charge charged by the charge capacitor 6d is discharged to the ground through the transistor 5. Therefore, the base voltage of the transistor 6f is almost 0 V, and the transistor 6f is turned off.

ところで、トランジスタ５がオン状態となり、トランジスタ６ｆがオフ状態となり、定常状態に落ち着くと、トランジスタ６ｆのエミッタは、ほぼ０Ｖとなる。そうすると、各接続点Ｄ１〜Ｄ３の電位もほぼ０Ｖとなる。   By the way, when the transistor 5 is turned on, the transistor 6f is turned off, and settles to a steady state, the emitter of the transistor 6f becomes approximately 0V. If it does so, the electric potential of each connection point D1-D3 will also be substantially 0V.

以上のことから分かるように、各相ライン上のＮ型ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間電圧は、当該Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる電圧ではない。したがって、各ＭＯＳ−ＦＥＴ３ａはオフとなる。   As can be seen from the above, the voltage between the source and gate electrodes of the N-type MOS-FET 3a on each phase line is not a voltage that can turn on the N-type MOS-FET 3a. Accordingly, each MOS-FET 3a is turned off.

よって、各相ラインに流れている第二のＰＷＭパルスの電圧値に拘わらず、ＭＯＳ−ＦＥＴ３ａは、オフ状態となり、各相ラインに流れる第二のＰＷＭパルスは、三相モータ４に供給されない。   Therefore, regardless of the voltage value of the second PWM pulse flowing in each phase line, the MOS-FET 3a is turned off, and the second PWM pulse flowing in each phase line is not supplied to the three-phase motor 4.

なお、上述したように、三相モータ４の駆動を完全に停止させるためには、三相ライン全てにおいて電流を遮断する必要がある。   As described above, in order to completely stop the driving of the three-phase motor 4, it is necessary to interrupt the current in all three-phase lines.

上記実施の形態では、各相ライン上に、各々半導体スイッチ素子３ａを配設する構造と、昇圧回路６に電圧型インバータ２からの出力信号（第二のＰＷＭパルス）を入力する構造とを、組み合わせた場合について言及してきた。しかし、上述の各構成を単独で採用し、電動パワーステアリング装置を構成しても良い。   In the above embodiment, the structure in which the semiconductor switch elements 3a are arranged on each phase line, and the structure in which the output signal (second PWM pulse) from the voltage type inverter 2 is input to the booster circuit 6, We have mentioned the combination case. However, the electric power steering apparatus may be configured by adopting each of the above-described configurations independently.

つまり、各相ライン毎に半導体スイッチ素子３ａを配設する構成を採用し、昇圧回路６に電圧型インバータ２からの出力信号を入力せず、その代わりに、図３，４に示す構成を採用しても良い。   That is, the configuration in which the semiconductor switch element 3a is arranged for each phase line is adopted, and the output signal from the voltage type inverter 2 is not input to the booster circuit 6, and the configuration shown in FIGS. You may do it.

なお、この場合には、パルス発振回路１００、ドライバ回路２００等の部材を省略することはできなくなる。しかし、各相ラインの通電時の抵抗値のばらつきを、防止することができる。   In this case, members such as the pulse oscillation circuit 100 and the driver circuit 200 cannot be omitted. However, it is possible to prevent variations in resistance values when energizing each phase line.

これに対して、昇圧回路６に電圧型インバータ２からの出力信号を入力する構造を採用し、各相ライン毎に半導体スイッチ素子３ａは配設せずに、図９に示すように、２相ラインにのみ半導体スイッチ素子３ａを配設する構成を採用しても良い。なお、図９では、半導体スイッチ素子３ａとして、パワー用途のＭＯＳ−ＦＥＴを採用している。また、図９に示す構成において、三相モータ４への電流の完全な供給停止を成し遂げるため、１相ライン上には、２個のＭＯＳ−ＦＥＴを配設している（なお、ボディーダイオードの向きが互いに逆向きである）。   On the other hand, a structure in which an output signal from the voltage type inverter 2 is input to the booster circuit 6 is employed, and the semiconductor switch element 3a is not provided for each phase line. You may employ | adopt the structure which arrange | positions the semiconductor switch element 3a only in a line. In FIG. 9, a MOS-FET for power use is employed as the semiconductor switch element 3a. In addition, in the configuration shown in FIG. 9, two MOS-FETs are disposed on the one-phase line in order to achieve complete supply stop of the current to the three-phase motor 4 (in addition, the body diode). The directions are opposite to each other).

この場合には、各相ラインの通電時の抵抗値のばらつきを、防止することはできなくなる。しかし、図３，４で示したパルス発振回路１００、ドライバ回路２００等の部材を省略することはできる。   In this case, it becomes impossible to prevent variations in resistance values when energizing each phase line. However, members such as the pulse oscillation circuit 100 and the driver circuit 200 shown in FIGS. 3 and 4 can be omitted.

また、電圧型インバータ２と半導体スイッチ素子３ａとは、同一基板上に形成しても良い。これにより、回路構成を簡素化、省スペース化を図ることができる。また、上記基板上に、スイッチ回路５、昇圧回路６をも一緒に搭載してもい。これにより、回路全体の省スペース化を図ることができる。   The voltage type inverter 2 and the semiconductor switch element 3a may be formed on the same substrate. Thereby, the circuit configuration can be simplified and the space can be saved. Further, the switch circuit 5 and the booster circuit 6 may be mounted together on the substrate. Thereby, space saving of the whole circuit can be achieved.

本発明に係わる電動パワーステアリング装置の構成を示すブロック図である。It is a block diagram which shows the structure of the electric power steering apparatus concerning this invention. 電圧型インバータの構成を示す図である。It is a figure which shows the structure of a voltage type inverter. 昇圧回路に入力されるパルス信号の発生機構を示す図である。It is a figure which shows the generation mechanism of the pulse signal input into a booster circuit. 昇圧回路に入力されるパルス信号の発生機構を示す図である。It is a figure which shows the generation mechanism of the pulse signal input into a booster circuit. 実施例１に係わる電動パワーステアリング装置の構成を示す回路図である。1 is a circuit diagram illustrating a configuration of an electric power steering apparatus according to Embodiment 1. FIG. 回路における各接続点における、電圧の様子を示す図である。It is a figure which shows the mode of the voltage in each connection point in a circuit. 回路における各接続点における、電圧の様子を示す図である。It is a figure which shows the mode of the voltage in each connection point in a circuit. 実施例２に係わる電動パワーステアリング装置の構成を示す回路図である。6 is a circuit diagram showing a configuration of an electric power steering apparatus according to Embodiment 2. FIG. ２相にのみ半導体スイッチ素子を配設した構成を示す図である。It is a figure which shows the structure which has arrange | positioned the semiconductor switch element only in two phases.

符号の説明Explanation of symbols

１ ＣＰＵ、２ 電圧型インバータ、３ 電流遮断回路、４ 三相モータ、５ スイッチ回路（トランジスタ）、６ 昇圧回路、２０ ツェナーダイオード、２ａ ＦＥＴドライバ、２ｂ 三相ＦＥＴブリッジ、３ａ 半導体スイッチ素子（ＭＯＳ−ＦＥＴ）、６ａ，６ｃ，６ｇ ダイオード、６ｂ コンデンサ、６ｄ （チャージ）コンデンサ、６ｅ 抵抗、６ｆ トランジスタ。
1 CPU, 2 voltage type inverter, 3 current cut-off circuit, 4 three-phase motor, 5 switch circuit (transistor), 6 booster circuit, 20 Zener diode, 2a FET driver, 2b three-phase FET bridge, 3a semiconductor switch element (MOS-) FET), 6a, 6c, 6g diode, 6b capacitor, 6d (charge) capacitor, 6e resistor, 6f transistor.

Claims (7)

三相ラインと、
前記三相ラインから電力供給を受け駆動される三相モータと、
前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、
前記三相モータの駆動力によりステアリングの操舵力を補助する、
ことを特徴とする電動パワーステアリング装置。 Three-phase line,
A three-phase motor driven by receiving power supply from the three-phase line;
A semiconductor switch element that is disposed in each of the three phases of the three-phase line and cuts off the power to the three-phase motor;
Assisting the steering force of the steering by the driving force of the three-phase motor;
An electric power steering device. 前記三相ラインを介して前記三相モータと接続され、直流電圧を交流電圧に変換して前記三相モータを駆動する電圧型インバータと、
前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路とを、さらに備えており、
前記昇圧回路は、
前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する、
ことを特徴とする請求項１に記載の電動パワーステアリング装置。 A voltage-type inverter connected to the three-phase motor via the three-phase line and converting the DC voltage into an AC voltage to drive the three-phase motor;
A booster circuit for generating a voltage for controlling the switching of the semiconductor switch element,
The booster circuit includes:
A voltage for controlling the switching of the semiconductor switch element is generated by performing a boosting operation using an output signal from the voltage type inverter.
The electric power steering apparatus according to claim 1. 直流電圧を交流電圧に変換する電圧型インバータと、
前記電圧型インバータの出力を受ける三相ラインと、
前記三相ラインから電力供給を受け駆動される三相モータと、
前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、
前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、
前記三相モータの駆動力によりステアリングの操舵力を補助しており、
前記昇圧回路は、
前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する、
ことを特徴とする電動パワーステアリング装置。 A voltage type inverter that converts a DC voltage into an AC voltage;
A three-phase line that receives the output of the voltage-type inverter;
A three-phase motor driven by receiving power supply from the three-phase line;
A semiconductor switch element disposed in a predetermined phase of the three-phase line and shutting off power to the three-phase motor;
And a booster circuit that generates a voltage for controlling switching of the semiconductor switch element,
The steering force of the steering is assisted by the driving force of the three-phase motor,
The booster circuit includes:
A voltage for controlling the switching of the semiconductor switch element is generated by performing a boosting operation using an output signal from the voltage type inverter.
An electric power steering device. 前記半導体スイッチ素子は、
Ｎ型ＭＯＳ−ＦＥＴである、
ことを特徴とする請求項１から請求項３のいずれかに記載の電動パワーステアリング装置。 The semiconductor switch element is
N-type MOS-FET
The electric power steering apparatus according to any one of claims 1 to 3, wherein 前記昇圧回路は、
前記半導体スイッチ素子の各々に対応して一つずつ配設されている、
ことを特徴とする請求項２から請求項４のいずれかに記載の電動パワーステアリング装置。 The booster circuit includes:
One each corresponding to each of the semiconductor switch elements,
The electric power steering device according to any one of claims 2 to 4, wherein the electric power steering device is provided. 前記昇圧回路は、全ての前記半導体スイッチ素子に対して１つだけ配設されている、
ことを特徴とする請求項２から請求項４のいずれかに記載の電動パワーステアリング装置。 Only one booster circuit is provided for all the semiconductor switch elements.
The electric power steering device according to any one of claims 2 to 4, wherein the electric power steering device is provided. 前記電圧型インバータは、ＦＥＴブリッジを含んでおり、
前記ＦＥＴブリッジと前記半導体スイッチ素子とは、同一基板上に形成されている、
ことを特徴とする請求項２から請求項６のいずれかに記載の電動パワーステアリング装置。
The voltage type inverter includes a FET bridge,
The FET bridge and the semiconductor switch element are formed on the same substrate,
The electric power steering device according to any one of claims 2 to 6, wherein the electric power steering device is provided.
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