JP2006013344A

JP2006013344A - Semiconductor device

Info

Publication number: JP2006013344A
Application number: JP2004191606A
Authority: JP
Inventors: Norio Yasuhara; 原紀夫安; Kazutoshi Nakamura; 村和敏中; Tomoko Sueshiro; 代知子末
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-29
Filing date: 2004-06-29
Publication date: 2006-01-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a power transistor device that has a small gate-drain capacitance and a low ON resistance. <P>SOLUTION: A semiconductor device 100 comprises an n-type semiconductor layer 20, a p-type source 30, a p-type drain 40, and a gate electrode 70 formed via a gate insulating film 60 on the channel region between the source 30 and the drain 40 which have been formed on the surface of the semiconductor layer 20. Further, the device 100 has a body area 80 where a gate electrode 70 is provided to a channel region between the above source 30 and drain 40 via a gate insulating film 60. The longitudinal length of a channel in the channel region is Lg in the gate electrode 70, ion is implanted in the channel region for formation of the body area 80 with a depth of Xj, and the longitudinal length of the ion-implanted part facing the gate electrode 70 via the fate insulating film 60 is La. In addition, this semiconductor device meets the relation La≤Lg-Xj. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置に関する。 The present invention relates to a semiconductor device.

近年、コンピュータ等のＣＰＵに使用される電源は低電圧化されている。これに伴い、同期整流方式による電源回路が多用されている。同期整流方式の電源回路には、スイッチング速度の速いパワーＭＯＳＦＥＴが適している。 In recent years, power supplies used for CPUs such as computers have been lowered in voltage. Along with this, power supply circuits using a synchronous rectification method are frequently used. A power MOSFET having a high switching speed is suitable for a synchronous rectification type power supply circuit.

同期整流方式の電源回路に用いられる典型的なパワーＭＯＳＦＥＴは、ゲート電極とドレイン層間のキャパシタンスが大きいため、高周波のスイッチングに適していなかった（非特許文献１参照）。 A typical power MOSFET used in a synchronous rectification type power supply circuit has a large capacitance between the gate electrode and the drain layer, and is not suitable for high-frequency switching (see Non-Patent Document 1).

これに対処するために、ゲート電極とドレイン層との重複面積を小さくすると、閾値電圧がばらつき、さらに、オン抵抗が高くなってしまうという問題が生じた。この問題は、特に、ＰチャネルパワーＭＯＳＦＥＴに顕著であった。
Roh等による“Highly Reliable p-LDMOSFET with an Uneven Racetrack Source for PDP Driver IC Applications (ＰＤＰ駆動ＩＣに適用され、凹凸のある長円型ソースを有する高信頼性Ｐ型ＬＤＭＯＳＦＥＴ)”ISPSD 2003 (The 15th International Symposium on Power Semiconductor Devices & ICs, April 14th − 17th 2003, Cambridge, UK) Proceedings p.236~p.239 In order to cope with this, when the overlapping area between the gate electrode and the drain layer is reduced, there arises a problem that the threshold voltage varies and the on-resistance increases. This problem is particularly remarkable in the P-channel power MOSFET.
Roh et al. “Highly Reliable p-LDMOSFET with an Uneven Racetrack Source for PDP Driver IC Applications (Highly reliable P-type LDMOSFET with uneven ellipse source applied to PDP driver IC)” ISPSD 2003 (The 15th International (Symposium on Power Semiconductor Devices & ICs, April 14th − 17th 2003, Cambridge, UK) Proceedings p.236 ~ p.239

従って、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置が望まれている。 Therefore, a power semiconductor device having a low gate-drain capacitance, a stable threshold voltage, and a low on-resistance is desired.

本発明に係る実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極であって、前記チャネル領域のチャネル長方向の長さがＬｇであるゲート電極と、前記チャネル領域にイオン注入して形成されたボディ領域であって、深さがＸｊ、前記ゲート絶縁膜を介して前記ゲート電極と対向するイオン注入された部分の前記チャネル長方向の長さがＬａであるボディ領域とを備え、Ｌａ≦Ｌｇ−Ｘｊを満たす。 A semiconductor device according to an embodiment of the present invention includes an N-type semiconductor layer, a P-type source layer and a P-type drain layer formed on the surface of the semiconductor layer, the source layer and the drain layer, A gate electrode provided on a channel region between the gate electrode through a gate insulating film and having a length in the channel length direction of the channel region of Lg, and formed by ion implantation into the channel region A body region having a depth of Xj and a length in the channel length direction of the ion-implanted portion facing the gate electrode through the gate insulating film being La. Lg-Xj is satisfied.

本発明に係る他の実施形態に従った半導体装置は、Ｎ型の半導体層と、前記半導体層の表面に形成されたＰ型のソース層およびＰ型のドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル領域の一部分に注入されたＮ型不純物、および、前記ゲート電極に電圧が印加されていないときに導通しない程度に前記チャネル領域の全体に注入されたＰ型不純物を含むボディ領域とを備えている。 A semiconductor device according to another embodiment of the present invention includes an N-type semiconductor layer, a P-type source layer and a P-type drain layer formed on the surface of the semiconductor layer, the source layer, and the drain. A gate electrode provided on a channel region between the layers via a gate insulating film, an N-type impurity implanted in a part of the channel region, and conduction when no voltage is applied to the gate electrode And a body region containing P-type impurities implanted into the entire channel region.

本発明は、ゲート−ドレイン間の容量が小さく、尚且つ、閾値電圧が安定しており、オン抵抗の低いパワー半導体装置を提供することができる。 The present invention can provide a power semiconductor device having a low gate-drain capacitance, a stable threshold voltage, and low on-resistance.

以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。 Embodiments according to the present invention will be described below with reference to the drawings. These embodiments do not limit the invention.

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図である。ＭＯＳＦＥＴ１００は、Ｎ^＋型の半導体層１０と、半導体層１０の表面上に形成された半導体層としてＮ型のエピタキシャル層２０とを備えている。 (First embodiment)
FIG. 1 is a cross-sectional view of a power MOSFET 100 according to the first embodiment of the present invention. MOSFET 100 includes an N ⁺ type semiconductor layer 10 and an N type epitaxial layer 20 as a semiconductor layer formed on the surface of the semiconductor layer 10.

エピタキシャル層２０の表面には、Ｐ^＋型のソース層３０およびＰ型のドレイン層４０が設けられている。 A P ⁺ -type source layer 30 and a P-type drain layer 40 are provided on the surface of the epitaxial layer 20.

ソース層３０はＮ型のウェル拡散層５０の領域内に形成されている。ゲート電極７０がソース層３０とドレイン層４０との間のチャネル領域上にゲート絶縁膜６０を介して設けられている。ゲート電極７０のチャネル長方向の長さはＬｇである。長さＬｇは、例えば、０．８μｍである。 The source layer 30 is formed in the region of the N type well diffusion layer 50. A gate electrode 70 is provided on a channel region between the source layer 30 and the drain layer 40 via a gate insulating film 60. The length of the gate electrode 70 in the channel length direction is Lg. The length Lg is, for example, 0.8 μm.

ソース層３０が形成される領域とチャネル領域の一部分にＮ型およびＰ型の不純物が注入され、いわゆる埋め込みチャネルを持ったボディ領域８０が形成されている。ボディ領域８０は、図１に示す断面においてソース層３０を取り囲むように形成されている。ボディ領域８０の深さはＸｊである。ボディ領域８０を形成するためにイオン注入された部分がゲート絶縁膜６０を介してゲート電極７０と対向するチャネル長方向の長さをＬａとする。深さＸｊは、例えば、０．５μｍである。 N-type and P-type impurities are implanted into a region where the source layer 30 is formed and a part of the channel region to form a body region 80 having a so-called buried channel. Body region 80 is formed so as to surround source layer 30 in the cross section shown in FIG. The depth of the body region 80 is Xj. The length in the channel length direction in which the ion-implanted portion for forming the body region 80 faces the gate electrode 70 through the gate insulating film 60 is defined as La. The depth Xj is, for example, 0.5 μm.

ボディ領域８０は、ソース層３０の下部においてはＮ型であるが、チャネル領域の表面では薄いＰ型である。しかし、ボディ領域８０内のチャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ１００はノーマリオフの素子である。図１には、ボディ領域８０表面のチャネル領域に空乏層８１が形成されている様子を示している。尚、ソース層３０の下部のＮ型ボディ領域８０は、ソース−ドレイン間のパンチスルーや寄生ＰＮＰバイポーラ・トランジスタの動作を防止するために設けられている。 The body region 80 is N-type in the lower part of the source layer 30, but is thin P-type on the surface of the channel region. However, the channel region in the body region 80 is depleted when the voltage applied to the gate electrode 70 is zero, and is in a non-conducting state. That is, the MOSFET 100 is a normally-off element. FIG. 1 shows a state where a depletion layer 81 is formed in the channel region on the surface of the body region 80. The N-type body region 80 under the source layer 30 is provided to prevent punch-through between the source and drain and the operation of the parasitic PNP bipolar transistor.

ボディ領域８０は、例えば、２回ないし３回のイオン注入で形成される。具体的には、燐、あるいは燐とヒ素を３００ｋｅＶ程度のエネルギーで深めにイオン注入し、さらに、ボロンを２０ｋｅＶ程度のエネルギーで浅く注入する。ボロン注入のエネルギーとドーズ量を適正な値に設定することによりチャネル領域の表面は薄いＰ型になる。 The body region 80 is formed by, for example, two to three ion implantations. Specifically, phosphorus or phosphorus and arsenic are ion-implanted deeply with an energy of about 300 keV, and boron is implanted shallowly with an energy of about 20 keV. By setting the boron implantation energy and the dose to appropriate values, the surface of the channel region becomes thin P-type.

さらに、エピタキシャル層２０の表面には、ソースコンタクト層９１およびドレインコンタクト層９３が形成されている。ソース電極９５はソースコンタクト層９１に接続されており、ドレイン電極９７はドレインコンタクト層９３に接続されている。 Further, a source contact layer 91 and a drain contact layer 93 are formed on the surface of the epitaxial layer 20. The source electrode 95 is connected to the source contact layer 91, and the drain electrode 97 is connected to the drain contact layer 93.

図２は、長さＬａとＭＯＳＦＥＴ１００の閾値電圧Ｖthとの関係を示すグラフである。ここで、Ｌａ１およびＬａ２は、それぞれ式１および式２で表される。 FIG. 2 is a graph showing the relationship between the length La and the threshold voltage Vth of the MOSFET 100. Here, La1 and La2 are represented by Formula 1 and Formula 2, respectively.

Ｌａ１＝Ｌｇ−Ｘｊ（式１）
Ｌａ２＝Ｌｇ（式２）
また、ＭＯＳＦＥＴ１００は、ＰチャネルＭＯＳＦＥＴであるので、閾値電圧Ｖ１およびＶ２は負電圧である。例えば、Ｖ１は−１．２Ｖであり、Ｖ２は−０．９Ｖである。 La1 = Lg−Xj (Formula 1)
La2 = Lg (Formula 2)
Further, since the MOSFET 100 is a P-channel MOSFET, the threshold voltages V1 and V2 are negative voltages. For example, V1 is -1.2V and V2 is -0.9V.

図２のグラフに示すように、チャネル方向に延びるボディ領域８０の長さＬａがＬａ１よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１で安定している。また、長さＬａがＬａ２よりも大きいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１よりも絶対値的に小さいＶ２で安定していることがわかった。一方で、長さＬａがＬａ１よりも大きくかつＬａ２よりも小さいときには、ＭＯＳＦＥＴ１００の閾値電圧はＶ１とＶ２との間で不安定になる。 As shown in the graph of FIG. 2, when the length La of the body region 80 extending in the channel direction is smaller than La1, the threshold voltage of the MOSFET 100 is stable at V1. Further, it was found that when the length La is larger than La2, the threshold voltage of the MOSFET 100 is stable at V2, which is smaller in absolute value than V1. On the other hand, when the length La is larger than La1 and smaller than La2, the threshold voltage of the MOSFET 100 becomes unstable between V1 and V2.

このグラフから、ＭＯＳＦＥＴ１００の閾値電圧を安定させるためには、Ｌａが式３または式４を満たす必要がある。 From this graph, in order to stabilize the threshold voltage of the MOSFET 100, La needs to satisfy Formula 3 or Formula 4.

Ｌａ≦Ｌａ１（式３）
Ｌａ≧Ｌａ２（式４）
図３は、長さＬａとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎとの関係を示すグラフである。図３のグラフで示すように、ＬａがＬｇ−Ｘｊ／２を超えるとＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎが上昇する。これは、Ｌａを大きくすると、Ｎ型不純物として注入された燐がドレイン層４０にまで拡散し、それによって、ドレイン層４０の抵抗が上昇するからである。よって、Ｌａは、オン抵抗Ｒｏｎの観点においてＬａ２よりも小さいことが好ましい。即ち、式４は、オン抵抗Ｒｏｎの観点において不適切である。 La ≦ La1 (Formula 3)
La ≧ La2 (Formula 4)
FIG. 3 is a graph showing the relationship between the length La and the on-resistance Ron of the MOSFET 100. As shown in the graph of FIG. 3, when La exceeds Lg−Xj / 2, the on-resistance Ron of the MOSFET 100 increases. This is because when La is increased, phosphorus implanted as an N-type impurity diffuses to the drain layer 40, thereby increasing the resistance of the drain layer 40. Therefore, La is preferably smaller than La2 in terms of on-resistance Ron. That is, Expression 4 is inappropriate from the viewpoint of the on-resistance Ron.

従って、閾値電圧の安定性および低オン抵抗を実現するためには、式３を満たすＬａがＭＯＳＦＥＴ１００にとって好ましいことがわかった。 Accordingly, it has been found that La satisfying Equation 3 is preferable for the MOSFET 100 in order to realize the stability of the threshold voltage and the low on-resistance.

さらに、本実施形態において、ゲート電極７０とドレイン層４０とがゲート絶縁膜６０を介して重複する面積は非特許文献１に記載されたＭＯＳＦＥＴに比べ小さい。よって、本実施形態は、ゲート−ドレイン間の容量が比較的小さい。このように、本実施形態によるＭＯＳＦＥＴ１００は、ゲート−ドレイン間の容量が小さく、尚且つ、オン抵抗が低い。ゲート−ドレイン間の容量が小さいことによって、高周波動作におけるスイッチング損失が小さくなる。 Furthermore, in the present embodiment, the area where the gate electrode 70 and the drain layer 40 overlap through the gate insulating film 60 is smaller than that of the MOSFET described in Non-Patent Document 1. Therefore, in this embodiment, the gate-drain capacitance is relatively small. As described above, the MOSFET 100 according to the present embodiment has a small gate-drain capacitance and a low on-resistance. Since the capacitance between the gate and the drain is small, the switching loss in the high frequency operation is reduced.

さらに、本実施形態では、ボディ領域８０を形成するためのチャネルイオンは、同一マスクを用いて注入され得る。従って、ボディ領域８０の形成工程が比較的簡単である。 Furthermore, in this embodiment, channel ions for forming the body region 80 can be implanted using the same mask. Therefore, the process for forming the body region 80 is relatively simple.

（第２の実施形態）
図４は、本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図である。図４はゲート電極７０とボディ領域８０との位置関係を示している。本実施形態のボディ領域８０は、半導体基板１０の表面において櫛型に形成されている。 (Second Embodiment)
FIG. 4 is a plan view of a power MOSFET 200 according to the second embodiment of the present invention. FIG. 4 shows the positional relationship between the gate electrode 70 and the body region 80. The body region 80 of the present embodiment is formed in a comb shape on the surface of the semiconductor substrate 10.

ボディ領域８０の凸部Ｂでは、Ｌａは式４を満たしている。これにより、ＭＯＳＦＥＴ２００の閾値電圧が凸部Ｂの領域で決定されるので、閾値電圧を安定させることができる。隣り合う凸部Ｂ間の凹部Ｃでは、Ｌａが充分小さく、例えば、Ｌａは式３を満たしている。これにより、ＭＯＳＦＥＴ２００のオン抵抗Ｒｏｎは小さくなる。 In the convex portion B of the body region 80, La satisfies Expression 4. Thereby, the threshold voltage of the MOSFET 200 is determined in the region of the convex portion B, so that the threshold voltage can be stabilized. In the concave portion C between the adjacent convex portions B, La is sufficiently small. For example, La satisfies Expression 3. As a result, the on-resistance Ron of the MOSFET 200 is reduced.

ＭＯＳＦＥＴ２００は、まず、閾値電圧の低い凸部Ｂの領域でオン状態になり、その後、凹部Ｃの領域がオン状態になる。よって、ＭＯＳＦＥＴ２００では、櫛型に形成されていることによって、閾値電圧を安定化させつつ、素子全体のオン抵抗を低下させることができる。 The MOSFET 200 is first turned on in the region of the convex portion B having a low threshold voltage, and then the region of the concave portion C is turned on. Therefore, the MOSFET 200 is formed in a comb shape, whereby the on-resistance of the entire element can be lowered while stabilizing the threshold voltage.

（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図である。第１の実施形態では、ゲート電極７０への印加電圧がゼロであるときに空乏層８１はチャネル領域のうちボディ領域８０の表面にのみ形成されたが、第３の実施形態ではチャネル領域全体に空乏層８２が形成される。第３の実施形態の他の構成要素は、第１の実施形態と同様である。 (Third embodiment)
FIG. 5 is a cross-sectional view of a power MOSFET 300 according to the third embodiment of the present invention. In the first embodiment, when the voltage applied to the gate electrode 70 is zero, the depletion layer 81 is formed only on the surface of the body region 80 in the channel region. In the third embodiment, however, the entire channel region is formed. A depletion layer 82 is formed. Other components of the third embodiment are the same as those of the first embodiment.

チャネル領域全体を空乏化させるために、不純物のイオン注入は、Ｎ型不純物、例えば燐およびヒ素を注入した後、マスクを一旦除去し、フォトリソグラフィ技術を用いてチャネル領域全体を開口させたマスクを形成して、Ｐ型不純物、例えばボロンを注入する。これにより、追加のフォトリソグラフ工程が必要とされるが、チャネル領域全体を薄いＰ型にすることができる。 In order to deplete the entire channel region, impurities are ion-implanted by implanting an N-type impurity, such as phosphorus and arsenic, and then removing the mask and then using a photolithographic technique to open the entire channel region. Then, a P-type impurity such as boron is implanted. This requires an additional photolithographic step, but the entire channel region can be made thin P-type.

第３の実施形態でも、チャネル領域は、ゲート電極７０への印加電圧がゼロであるときには空乏化しており、非導通状態である。即ち、ＭＯＳＦＥＴ３００もノーマリオフの素子である。さらに、ＭＯＳＦＥＴ３００では、チャネル領域全体が空乏化しているので、閾値電圧が第1の実施形態よりも絶対値的に小さく、オン抵抗Ｒｏｎも小さくなる。 Also in the third embodiment, the channel region is depleted when the voltage applied to the gate electrode 70 is zero, and is in a non-conductive state. That is, the MOSFET 300 is also a normally-off element. Further, in the MOSFET 300, since the entire channel region is depleted, the threshold voltage is smaller in absolute value than the first embodiment, and the on-resistance Ron is also reduced.

一般に、このようなパワーＭＯＳＦＥＴはパワーＩＣの中で用いられ、同一チップ内にＣＭＯＳ（図示せず）が形成されている。チャネル領域を形成するための不純物は、このＣＭＯＳのＰチャネルＭＯＳＦＥＴのチャネル領域全体にイオン注入される。よって、Ｐ型不純物がＭＯＳＦＥＴ３００のチャネル領域全体に注入されることによって、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近する。 Generally, such a power MOSFET is used in a power IC, and a CMOS (not shown) is formed in the same chip. Impurities for forming the channel region are ion-implanted into the entire channel region of the CMOS P-channel MOSFET. Therefore, when the P-type impurity is implanted into the entire channel region of the MOSFET 300, the threshold voltage of the MOSFET 300 approaches the threshold voltage of the CMOS P-channel MOSFET.

例えば、チャネル領域へのイオン注入において、まず、チャネル領域の一部分に燐やヒ素を３００ｋｅＶ程度のエネルギーで注入し、さらに、チャネル領域全体にボロンを約２０ｋｅＶのエネルギーで５＊１０^１２ｃｍ^−２程度注入する。これにより、ＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧が−０．８５ボルトになり、ＭＯＳＦＥＴ３００の閾値電圧が−０．８５〜−０．９０ボルトになる。 For example, in ion implantation into a channel region, first, phosphorus or arsenic is implanted into a part of the channel region with an energy of about 300 keV, and boron is implanted into the entire channel region with an energy of about 20 keV at about 5 * 10 ¹² cm ^−2. inject. As a result, the threshold voltage of the CMOS P-channel MOSFET becomes −0.85 volts, and the threshold voltage of the MOSFET 300 becomes −0.85 to −0.90 volts.

このように、ＭＯＳＦＥＴ３００の閾値電圧がＣＭＯＳのＰチャネルＭＯＳＦＥＴの閾値電圧に接近することによって、パワーＭＯＳＦＥＴ３００およびＣＭＯＳは共通の電源電圧で動作可能となる。これは、回路設計を容易にするという効果につながる。さらに、第３の実施形態は、第１の実施形態と同様の効果を有する。 As described above, when the threshold voltage of the MOSFET 300 approaches the threshold voltage of the CMOS P-channel MOSFET, the power MOSFET 300 and the CMOS can operate with a common power supply voltage. This leads to an effect of facilitating circuit design. Furthermore, the third embodiment has the same effect as the first embodiment.

本発明に係る第１の実施形態に従ったパワーＭＯＳＦＥＴ１００の断面図。1 is a cross-sectional view of a power MOSFET 100 according to a first embodiment of the present invention. 長さＬａと閾値電圧Ｖthとの関係を示すグラフ。The graph which shows the relationship between length La and threshold voltage Vth. 長さＬａとオン抵抗Ｒｏｎとの関係を示すグラフ。The graph which shows the relationship between length La and on-resistance Ron. 本発明に係る第２の実施形態に従ったパワーＭＯＳＦＥＴ２００の平面図。The top view of power MOSFET200 according to 2nd Embodiment which concerns on this invention. 本発明に係る第３の実施形態に従ったパワーＭＯＳＦＥＴ３００の断面図。Sectional drawing of power MOSFET300 according to 3rd Embodiment which concerns on this invention.

Explanation of symbols

１００パワーＭＯＳＦＥＴ
１０Ｎ＋半導体層
２０エピタキシャル層
３０ソース層
４０ドレイン層
７０ゲート電極
６０ゲート絶縁膜
８０ボディ領域
Ｘｊボディ領域８０の深さ
Ｌａボディ領域８０のイオン注入部分とゲート電極７０との対向する長さ
Ｌｇゲート電極７０のチャネル長方向の長さ 100 power MOSFET
DESCRIPTION OF SYMBOLS 10 N + semiconductor layer 20 Epitaxial layer 30 Source layer 40 Drain layer 70 Gate electrode 60 Gate insulating film 80 Body region Xj Depth of the body region 80 La The length which the ion implantation part of the body region 80 and the gate electrode 70 oppose Lg gate The length of the electrode 70 in the channel length direction

Claims

An N-type semiconductor layer;
A P-type source layer and a P-type drain layer formed on the surface of the semiconductor layer;
A gate electrode provided on a channel region between the source layer and the drain layer via a gate insulating film, wherein a length of the channel region in the channel length direction is Lg;
A body region formed by ion implantation in the channel region, the depth is Xj, and the length in the channel length direction of the ion-implanted portion facing the gate electrode through the gate insulating film is La With a body region that is
La ≦ Lg−Xj
The semiconductor device characterized by satisfy | filling.

In the cross section in the channel length direction, the body region is N-type below the source layer, and is P-type on the surface of the channel region that does not conduct when no voltage is applied to the gate electrode. 2. The semiconductor device according to claim 1, wherein:

2. The semiconductor device according to claim 1, wherein the body region is formed in a comb shape on the surface of the semiconductor substrate.

In the convex region of the comb-shaped channel injection layer,
La ≧ Lg
The semiconductor device according to claim 3, wherein:

An N-type semiconductor layer;
A P-type source layer and a P-type drain layer formed on the surface of the semiconductor layer;
A gate electrode provided on a channel region between the source layer and the drain layer via a gate insulating film;
And an N-type impurity implanted into a part of the channel region, and a body region containing a P-type impurity implanted to the whole of the channel region to the extent that it does not conduct when no voltage is applied to the gate electrode. Semiconductor device.