JP2006011391A - Display device - Google Patents
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Abstract
Description
本発明は、正確な表示、特に黒表示を行うことを可能とする表示装置に関する。 The present invention relates to a display device that enables accurate display, particularly black display.
近年、自発光素子を有する表示装置に関する技術開発が盛んに行われている。表示装置の画素部には、半導体素子として薄膜トランジスタが用いられていることが多く、薄膜トランジスタのオン又はオフの状態により、自発光素子の点灯を制御している。薄膜トランジスタのオフのとき、微少な電流がながれてしまうことがあった。この電流を、オフ電流を呼んでいる。このオフ電流が例え微少であっても、自発光素子は点灯してしまうため、人間の目に認識されやすく問題である。 In recent years, technical development relating to display devices having self-luminous elements has been actively conducted. In a pixel portion of a display device, a thin film transistor is often used as a semiconductor element, and lighting of the self light emitting element is controlled depending on whether the thin film transistor is on or off. When the thin film transistor is off, a minute current may flow. This current is called off-current. Even if the off-state current is very small, the self-luminous element is lit, which is a problem that is easily recognized by human eyes.
従来のオフ電流を低減する方法として、低濃度ドレイン(LDD:Lightly Doped drain)構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加したLDD領域を設けたものである。 As a conventional method for reducing off-state current, a lightly doped drain (LDD) structure is known. In this structure, an LDD region to which an impurity element is added at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration.
また、チャネル形成領域を挟んで重なる用に設けられた導電膜を有する、所謂ダブルゲート構造が提案されている(特許文献1参照)。特許文献1には、下方の導電膜に常に一定電圧を印加することにより、オフ電流を抑えることができることが開示されている。
しかし、上記特許文献等のように薄膜トランジスタの構造をLDD構造としたり、ダブルゲート構造とするには、作製工程が増え、歩留まりを低下させる恐れがある。 However, if the thin film transistor has an LDD structure or a double gate structure as in the above-mentioned patent document, the number of manufacturing steps increases, and the yield may be reduced.
そこで本発明は、上記特許文献等と異なる方法により、表示装置において、発光素子に接続されたトランジスタのオフ電流の影響を低減させることを課題とする。 Thus, an object of the present invention is to reduce the influence of off-state current of a transistor connected to a light-emitting element in a display device by a method different from that of the above-described patent document.
上記課題を鑑み本発明は、発光素子の一方の電極に、非点灯時に当該発光素子を駆動するためのトランジスタからのオフ電流を発光素子へ流さないようにパスとなる素子(以下、パス用素子と表記する)を設けることを特徴とする。このパス用素子により、当該オフ電流は発光素子以外、つまり外部へ流すことができる。このように本発明は、パス用素子を介して当該オフ電流を外部へバイパスすることを特徴とする。 In view of the above problems, the present invention provides an element (hereinafter referred to as a “pass element”) that passes through one electrode of a light emitting element so that an off current from a transistor for driving the light emitting element does not flow to the light emitting element when the light emitting element is not lit. It is characterized by providing. With this pass element, the off-state current can flow outside the light emitting element, that is, outside. Thus, the present invention is characterized in that the off-current is bypassed to the outside through the pass element.
以下に本発明の一形態を示す。 One embodiment of the present invention will be described below.
本発明の一形態は、発光素子と、発光素子を駆動するための第1のトランジスタと、発光素子と、第1のトランジスタに接続されたパス用素子とを有し、パス用素子の抵抗値は、発光素子が非点灯となるときの抵抗値より小さく、発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置である。 One embodiment of the present invention includes a light-emitting element, a first transistor for driving the light-emitting element, a light-emitting element, and a pass element connected to the first transistor, and the resistance value of the pass element Is a display device characterized in that it is smaller than the resistance value when the light emitting element is not lit and larger than the resistance value when the light emitting element is lit.
本発明において、パス用素子は、抵抗素子、薄膜トランジスタ、またはダイオード素子のいずれか、若しくはそれらを組み合わせることができる。 In the present invention, the pass element can be any of a resistance element, a thin film transistor, a diode element, or a combination thereof.
本発明の別の一形態は、発光素子と、発光素子を駆動するための第1のトランジスタと、発光素子と、第1のトランジスタに接続された、パス用素子として機能する第2のトランジスタとを有し、第2のトランジスタは、駆動するための第1のトランジスタがオフとなるときにオフとなり、発光素子が点灯するときオフとなることを特徴とする表示装置である。 Another embodiment of the present invention is a light-emitting element, a first transistor for driving the light-emitting element, a light-emitting element, and a second transistor functioning as a pass element connected to the first transistor; And the second transistor is turned off when the first transistor for driving is turned off and turned off when the light emitting element is turned on.
本発明の別の一形態は、発光素子と、発光素子を駆動するための第1のトランジスタと、発光素子と、第1のトランジスタに接続された、パス用素子として機能する第2のトランジスタとを有し、第2のトランジスタは、駆動するための第1のトランジスタがオフとなるときにオフとなり、発光素子が点灯するときオフとなり、且つ第2のトランジスタの抵抗値は、発光素子が非点灯となるときの抵抗値より小さく、発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置である。 Another embodiment of the present invention is a light-emitting element, a first transistor for driving the light-emitting element, a light-emitting element, and a second transistor functioning as a pass element connected to the first transistor; And the second transistor is turned off when the first transistor for driving is turned off, turned off when the light emitting element is lit, and the resistance value of the second transistor is that of the non-light emitting element. The display device is characterized by being smaller than a resistance value when the light is turned on and larger than a resistance value when the light emitting element is turned on.
本発明の別の一形態は、発光素子と、発光素子を駆動するためのトランジスタと、発光素子と、トランジスタに接続された、パス用素子として機能するp型のトランジスタとを有し、p型のトランジスタのゲート電極は、電源線に接続され、p型のトランジスタの一方又は他方の電極は、発光素子の対向電極に接続されることを特徴とする表示装置である。 Another embodiment of the present invention includes a light-emitting element, a transistor for driving the light-emitting element, a light-emitting element, and a p-type transistor connected to the transistor and functioning as a pass element. In the display device, the gate electrode of the transistor is connected to a power supply line, and one or the other electrode of the p-type transistor is connected to the counter electrode of the light-emitting element.
本発明の別の一形態は、発光素子と、発光素子を駆動するためのトランジスタと、発光素子と、トランジスタに接続された、パス用素子として機能するp型のトランジスタとを有し、p型のトランジスタのゲート電極は、電源線に接続され、p型のトランジスタの一方又は他方の電極は、発光素子の対向電極に接続され、且つp型のトランジスタの抵抗値は、発光素子が非点灯となるときの抵抗値より小さく、発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置である。 Another embodiment of the present invention includes a light-emitting element, a transistor for driving the light-emitting element, a light-emitting element, and a p-type transistor connected to the transistor and functioning as a pass element. The gate electrode of the transistor is connected to the power supply line, one or the other electrode of the p-type transistor is connected to the counter electrode of the light-emitting element, and the resistance value of the p-type transistor is such that the light-emitting element is not lit. The display device is smaller than a resistance value when the light emitting element is turned on and larger than a resistance value when the light emitting element is turned on.
なお、本発明において薄膜トランジスタの構造をLDD構造やGOLD(ゲートオーバーラップLDD)構造としたり、ダブルゲート構造としても構わない。本発明のパス用素子と、LDD構造やGOLD構造、又はダブルゲート構造の駆動用トランジスタを組み合わせることにより、さらなるオフ電流の低下が期待できる。 In the present invention, the thin film transistor may have an LDD structure, a GOLD (gate overlap LDD) structure, or a double gate structure. By further combining the pass element of the present invention with a driving transistor having an LDD structure, a GOLD structure, or a double gate structure, a further reduction in off current can be expected.
このようにパス用素子を設けることにより、発光素子を非点灯時に、駆動用トランジスタにオフ電流が生じる場合、オフ電流はパス用素子を介して、外部へ流すことができる。すなわちパス用素子によって、発光素子へ当該オフ電流が供給されないようにする。その結果、きれいな黒表示を行うことができる。 By providing the pass element in this way, when an off-current is generated in the driving transistor when the light-emitting element is not lit, the off-current can be flowed to the outside through the pass element. That is, the off-state current is not supplied to the light emitting element by the pass element. As a result, a clear black display can be performed.
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in all the drawings for describing the embodiments, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
なお、トランジスタはゲート、ソース、ドレインの3端子を有するが、ソース電極端子(ソース電極)、ドレイン電極端子(ドレイン電極)に関しては、トランジスタの構造上、明確に区別が出来ない。よって、トランジスタのソース電極又はドレイン電極を表すときは、一方及び他方のいずれかの電極と記載する。 Note that although the transistor has three terminals of a gate, a source, and a drain, the source electrode terminal (source electrode) and the drain electrode terminal (drain electrode) cannot be clearly distinguished because of the structure of the transistor. Therefore, when describing a source electrode or a drain electrode of a transistor, it is described as one of the other electrode.
(実施の形態1)
本実施の形態では、画素構成について図1を用いて説明する。
(Embodiment 1)
In this embodiment mode, a pixel structure is described with reference to FIG.
図1に示す画素は、信号線10、走査線11、スイッチング素子13、駆動用トランジスタ14、発光素子15、パス用素子16を有する。本実施の形態では、駆動用トランジスタとして、p型のトランジスタを用いる場合で説明するが、本発明はトランジスタの極性に限定されるものではない。
The pixel shown in FIG. 1 includes a
このような画素の接続関係を説明する。スイッチング素子13は、信号線10及び走査線11に接続されている。またスイッチング素子13は駆動用トランジスタ14に接続され、さらに駆動用トランジスタ14を介して発光素子15に接続されている。パス用素子は、駆動用トランジスタからのオフ電流を外部へ流すことができるような位置に設けられ、駆動用トランジスタ14及び発光素子15に接続されている(P1)。このようなパス用素子16は、駆動用トランジスタに接続された素子と表記することができる。
The connection relationship of such pixels will be described. The
なお本発明は、パス用素子が駆動用トランジスタからのオフ電流を外部へ流すことができるよう、駆動用トランジスタ14及び発光素子15に接続されていることが特徴であり、その他の構成は図1に限定されるものではない。
The present invention is characterized in that the pass element is connected to the
このような画素の動作について説明する。走査線11によりスイッチング素子13が選択されるとき、信号線10からビデオ信号がスイッチング素子13を介して駆動用トランジスタ14へ入力される。そして駆動用トランジスタ14に基づいて、発光素子15は点灯、又は非点灯となる。
The operation of such a pixel will be described. When the
このような本発明の画素構成を用いると、発光素子15が非点灯となるとき、駆動用トランジスタ14のオフ電流は、パス用素子16に流れる。これは、発光素子15の抵抗がパス用素子16の抵抗より高いからである。その結果、駆動用トランジスタ14のオフ電流により、発光素子が点灯してしまう恐れがなくなる。
When such a pixel configuration of the present invention is used, the off-state current of the
但し、発光素子15が点灯時には、パス用素子16には電流が流れないようにしなければならない。パス用素子16へ電流が流れてしまうと、所定の輝度で発光素子が点灯することができなくなるからである。
However, when the
そのため、パス用素子16の抵抗値:Rpは、発光素子の点灯時、つまり発光素子が点灯となるときの抵抗をR(on)とし、発光素子の非点灯時、つまり発光素子が非点灯となるときの抵抗をR(off)とすると、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタ14のオフ電流を、パス用素子16へ流すことができ好ましい。その結果、発光素子の非点灯時のみに、パス用素子16へ電流を流すことができる。
Therefore, the resistance value Rp of the
上記抵抗値を満たすため、例えばパス用素子のP1でない一端は、発光素子の対向電極と接続するとよい。発光素子の対向電極が低電位電源となっており、対向電極へ電流が流れるからである。 In order to satisfy the resistance value, for example, one end of the pass element that is not P1 is preferably connected to the counter electrode of the light emitting element. This is because the counter electrode of the light emitting element serves as a low potential power source, and current flows to the counter electrode.
図2には、パス用素子16の具体例を示す。図2(A)に示すように、パス用素子16として抵抗素子19を用いることができる。
FIG. 2 shows a specific example of the
またパス用素子16として半導体素子を用いることができる。例えば図2(B)に示すように、p型の薄膜トランジスタ(TFT)20を用いることができる。薄膜トランジスタのゲート電極は、当該薄膜トランジスタがオフとなる電位に接続されていればよい。薄膜トランジスタを用いる場合、発光素子が点灯時、薄膜トランジスタの抵抗値R(TFT)はR(TFT)>R(on)、好ましくはR(TFT)≫R(on)となる。すなわち発光素子が点灯時、薄膜トランジスタはオフとなっているとよい。また、発光素子が非点灯時、薄膜トランジスタの抵抗値R(TFT)はR(off)>R(TFT)、好ましくはR(off)≫R(TFT)となる。すなわち発光素子が非点灯のとき、薄膜トランジスタはオフとなっているとよい。
A semiconductor element can be used as the
また図2(C)に示すように、p型の薄膜トランジスタのゲート電極と、ソース電極とを接続したダイオード素子81を用いることができる。また図2(C)に示すように、n型の薄膜トランジスタのゲート電極とドレイン電極とを接続したダイオード素子82を用いることができる。
As shown in FIG. 2C, a
このような抵抗素子19、薄膜トランジスタ20、ダイオード素子81、82では、P1でない一端と、発光素子の対向電極とを接続するとよい。対向電極は、低電位電源に接続しているからである。
In such a
図2(B)に示す薄膜トランジスタ20の動作を説明すると、発光素子の点灯時、駆動用トランジスタ14から電流が供給される。このとき、薄膜トランジスタ20は、ゲート電極が高電位に保持されているため、オフとなる。すなわち、Rp≫R(on)を満たすように、薄膜トランジスタ20の抵抗値が設定されており、オフとなっている薄膜トランジスタ20には電流が流れない。
The operation of the
次いで発光素子の非点灯時の薄膜トランジスタ20は、P1でない一端が、発光素子の対向電極と接続している。この状態で、駆動用トランジスタ14からオフ電流が流れると、R(off)>Rpを満たし、当該オフ電流は薄膜トランジスタ20へ流れる。その結果、発光素子へ駆動用トランジスタ14のオフ電流が流れることはない。
Next, the
本実施の形態では、発光素子の対向電極が低電位電源となるような画素構成であるため、パス用素子をp型の薄膜トランジスタを用いて説明したが、発光素子の対向電極が高電位電源となるような画素構成であってもよい。その場合、パス用素子をn型の薄膜トランジスタを用いるとよい。またこのとき、駆動用トランジスタもn型とするとよい。 In this embodiment mode, the pixel structure is such that the counter electrode of the light-emitting element serves as a low-potential power source. Therefore, the pass element is described using a p-type thin film transistor. Such a pixel configuration may be used. In that case, an n-type thin film transistor may be used as the pass element. At this time, the driving transistor is preferably n-type.
以上のように、パス用素子16を設けることによって、非点灯時、発光素子へ駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができる。特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができる。
As described above, by providing the
このようなパス用素子により、駆動用トランジスタの構造をダブルゲート構造としたり、LDD構造とする必要がないため、作製工程を不要に増加させることがない。しかしながら、本発明はパス用素子を設けることを特徴としており、駆動用トランジスタの構造をLDD構造やGOLD構造としたり、ダブルゲート構造としても構わない。本発明のパス用素子と、LDD構造やGOLD構造、又はダブルゲート構造の駆動用トランジスタを組み合わせることにより、さらなるオフ電流の低下が期待できる。 With such a pass element, the structure of the driving transistor does not need to be a double gate structure or an LDD structure, so that a manufacturing process is not unnecessarily increased. However, the present invention is characterized in that a pass element is provided, and the structure of the driving transistor may be an LDD structure, a GOLD structure, or a double gate structure. By further combining the pass element of the present invention with a driving transistor having an LDD structure, a GOLD structure, or a double gate structure, a further reduction in off current can be expected.
このようなパス用素子を設ける画素構成は、本実施の形態に限定されない。すなわち、ビデオ信号として電流が入力される電流入力方式、ビデオ信号として電圧が入力される電圧入力方式、ビデオ信号がデジタル値として入力されるデジタル駆動方法、ビデオ信号がアナログ値として入力されるアナログ駆動方法、駆動用トランジスタを線形領域で動作させる定電圧駆動方法、駆動用トランジスタを飽和領域で動作させる定電流駆動方法、のいずれの方式、又は駆動方法に対応した画素構成であっても、パス用素子を適用することができる。 The pixel configuration in which such a pass element is provided is not limited to this embodiment mode. That is, a current input method in which a current is input as a video signal, a voltage input method in which a voltage is input as a video signal, a digital driving method in which a video signal is input as a digital value, and an analog driving in which a video signal is input as an analog value Method, a constant voltage driving method in which the driving transistor is operated in the linear region, a constant current driving method in which the driving transistor is operated in the saturation region, or a pixel configuration corresponding to the driving method. An element can be applied.
(実施の形態2)
本実施の形態では、スイッチング用トランジスタ、駆動用トランジスタ、発光素子、パス用素子を少なくとも有する画素構成について説明する。
(Embodiment 2)
In this embodiment mode, a pixel structure including at least a switching transistor, a driving transistor, a light emitting element, and a pass element will be described.
図3に示す画素は、信号線10、走査線11、スイッチング用トランジスタ21、駆動用トランジスタ14、発光素子15、パス用素子16、電源線12、容量素子22を有する。容量素子22は、駆動用トランジスタ14のゲート電極と、ソース電極又はドレイン電極の一方との間に接続されている。その他の構成は図1と同様のため説明を省略する。
The pixel shown in FIG. 3 includes a
なお本発明は、パス用素子が駆動用トランジスタからのオフ電流を外部へ流すことができるよう、駆動用トランジスタ14及び発光素子15に接続されていることが特徴であり、その他の構成は図3に限定されるものではない。
Note that the present invention is characterized in that the pass element is connected to the
本実施の形態では、スイッチング用トランジスタとしてn型のトランジスタを、駆動用トランジスタとしてp型のトランジスタを用いる場合で説明する。 In this embodiment mode, an n-type transistor is used as a switching transistor and a p-type transistor is used as a driving transistor.
走査線11により、スイッチング用トランジスタ21が選択されると、信号線10からビデオ信号が入力される。ビデオ信号は、デジタル値であっても、アナログ値であってもよい。
When the switching
デジタル値のビデオ信号の場合、当該ビデオ信号の情報、つまり電荷が容量素子22に蓄積される。この蓄積された電荷が駆動用トランジスタのVthを越えると、駆動用トランジスタ14がオンとなる。すると、電源線12からの電流が発光素子15へ供給され、所定の輝度で発光素子15が点灯する。
In the case of a digital video signal, information of the video signal, that is, electric charge is accumulated in the
次いで、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14がオフ電流を有する場合、発光素子15へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすパス用素子16を設ける。当該パス用素子16へ駆動用トランジスタ14のオフ電流を流すことによって、発光素子へ当該オフ電流が供給されないようにすることができる。なお、R(off)≫Rp≫R(on)の場合、駆動用トランジスタ14のオフ電流を、パス用素子16へ流すことができ好ましい。その結果、きれいな黒表示を行うことができる。なおパス用素子には、図2に示すような素子を用いることができる。
Next, when the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、本発明を適用すると、当該発光素子に、駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお、上述したようにデジタル値のビデオ信号が入力される場合、このままでは多階調表示ができないが、発光素子の点灯時間を制御した時間階調表示を用いて多階調表示を行うことができる。 As described above, when a digital video signal is input, multi-grayscale display cannot be performed as it is. However, multi-grayscale display can be performed using time grayscale display in which the lighting time of the light emitting element is controlled. it can.
図17には、図3に示す画素構成を用いて、時間階調表示を行ったタイミングチャートを示す。縦軸は、1行目から最終行目の走査線を示し、横軸は時間を示す。図17に示すように、3つのサブフレーム期間(SF1〜SF3)を設けることにより、8階調表示を行うことができる。各サブフレーム期間には、書き込み期間Ta1〜Ta3が設けられている。書き込み期間は、信号線10からビデオ信号が入力される期間に加えて、信号線10から消去用信号が入力される期間(消去期間)Te1〜Te3が設けられている。このように発光素子の点灯時間を制御し、8階調表示を行うことができる。
FIG. 17 shows a timing chart in which time gradation display is performed using the pixel configuration shown in FIG. The vertical axis indicates the scanning line from the first line to the last line, and the horizontal axis indicates time. As shown in FIG. 17, by providing three subframe periods (SF1 to SF3), 8-gradation display can be performed. In each subframe period, writing periods Ta1 to Ta3 are provided. In the writing period, in addition to a period in which a video signal is input from the
このように1つの書き込み期間、つまり1ゲート選択期間にビデオ信号又は消去用信号を入力することによって書き込み期間Taに消去期間Teを設けることによって、階調を制御する。そのため、消去用のトランジスタ用を設ける必要がなく、画素におけるトランジスタ数を不要に増加させることがないため、高開口率を達成することができる。 As described above, the gradation is controlled by providing the erasing period Te in the writing period Ta by inputting the video signal or the erasing signal in one writing period, that is, one gate selection period. Therefore, it is not necessary to provide an erasing transistor, and the number of transistors in the pixel is not increased unnecessarily, so that a high aperture ratio can be achieved.
なお本実施の形態では、3つのサブフレーム期間を設ける場合で説明したが、これに限定されない。2つのサブフレーム期間、4つ以上のサブフレーム期間を設けてもよい。 Note that although this embodiment has been described with the case where three subframe periods are provided, the present invention is not limited to this. Two subframe periods and four or more subframe periods may be provided.
さらに、書き込み期間、点灯期間以外に、発光素子へ逆電圧を印加する期間を設けると好ましい。発光素子へ逆電圧を印加することにより、発光素子の状態を改善したり、寿命を延ばすことができるからである。図20には、逆方向電圧を印加する場合のタイミングチャートを示す。なお、逆方向電圧を印加する期間Trは、1フレーム期間の最後に設ける必要はなく、フレーム毎に設ける必要もない。逆方向電圧を印加する期間では、電源線12の電位と、発光素子の陰極の電位(Vca)とを反転させる。その結果、発光素子15に逆方向電圧を印加することができる。
Further, it is preferable to provide a period during which a reverse voltage is applied to the light-emitting element in addition to the writing period and the lighting period. This is because by applying a reverse voltage to the light emitting element, the state of the light emitting element can be improved and the life can be extended. FIG. 20 shows a timing chart when a reverse voltage is applied. Note that the period Tr for applying the reverse voltage need not be provided at the end of one frame period, and need not be provided for each frame. In the period in which the reverse voltage is applied, the potential of the
図17において、サブフレーム期間を順に設ける場合を説明したが、ランダムに設けてもよい。その結果、擬似輪郭を防止することができる。 Although the case where the subframe periods are provided in order has been described with reference to FIG. 17, the subframe periods may be provided randomly. As a result, pseudo contour can be prevented.
本実施の形態において、駆動用トランジスタ14は線形領域又は飽和領域のいずれで動作させてもよい。なお駆動用トランジスタ14を線形領域で動作させる場合、駆動電圧を高める必要がないため、低消費電力化を図ることができる。
In the present embodiment, the driving
なお本実施の形態において、駆動用トランジスタの構造をLDD構造やGOLD構造としたり、ダブルゲート構造としても構わない。そしてパス用素子と、LDD構造やGOLD構造、又はダブルゲート構造の駆動用トランジスタを組み合わせることにより、さらなるオフ電流の低下が期待できる。 Note that in this embodiment mode, the structure of the driving transistor may be an LDD structure, a GOLD structure, or a double gate structure. Further, by combining a pass element and a driving transistor having an LDD structure, a GOLD structure, or a double gate structure, a further reduction in off-current can be expected.
(実施の形態3)
本実施の形態では、実施の形態2の画素構成に加えて、消去用トランジスタを設けた画素構成について説明する。
(Embodiment 3)
In this embodiment mode, a pixel configuration in which an erasing transistor is provided in addition to the pixel configuration in
図4に示す画素は、信号線10、走査線11、消去用走査線23、スイッチング用トランジスタ21、駆動用トランジスタ14、消去用トランジスタ24、発光素子15、パス用素子16、電源線12、容量素子22を有する。消去用トランジスタ24は、容量素子22に蓄積された電位を放電することができるように、容量素子22の両端に接続されている。その他の構成は図3と同様のため説明を省略する。
4 includes a
なお本発明は、パス用素子が駆動用トランジスタからのオフ電流を外部へ流すことができるよう、駆動用トランジスタ14及び発光素子15に接続されていることが特徴であり、その他の構成は図4に限定されるものではない。
Note that the present invention is characterized in that the pass element is connected to the
本実施の形態では、スイッチング用トランジスタ、及び消去用トランジスタとしてn型のトランジスタを、駆動用トランジスタとして、p型のトランジスタを用いる場合で説明する。 In this embodiment mode, a case where an n-type transistor is used as a switching transistor and an erasing transistor and a p-type transistor is used as a driving transistor will be described.
走査線11により、スイッチング用トランジスタ21が選択されると、信号線10からビデオ信号が入力される。ビデオ信号は、デジタル値であっても、アナログ値であってもよい。例えばデジタル値のビデオ信号の場合、当該ビデオ信号の情報、つまり電荷が、容量素子22に蓄積される。この蓄積された電荷が駆動用トランジスタのVgsを越えると、駆動用トランジスタ14がオンとなる。すると、電源線12からの電流が発光素子15へ供給され、所定の輝度で発光素子15が点灯する。
When the switching
次いで、発光素子15を非点灯とする場合、消去用走査線23より、消去用トランジスタをオンとし、容量素子22に蓄積された電荷を放電させる。すると、駆動用トランジスタ14がオフとなる。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすパス用素子16に、駆動用トランジスタ14のオフ電流を流すことによって、発光素子15へ当該オフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタ14のオフ電流を、パス用素子16へ流すことができ好ましい。その結果、きれいな黒表示を行うことができる。なおパス用素子には、図2に示すような素子を用いることができる。
Next, when the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、本発明を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお、上述したようにデジタル値のビデオ信号が入力される場合、このままでは多階調表示ができないため、発光素子の点灯時間を制御した時間階調表示を用いて多階調表示を行うとよい。 Note that when a digital video signal is input as described above, multi-grayscale display cannot be performed as it is. Therefore, multi-grayscale display may be performed using time grayscale display in which the lighting time of the light emitting element is controlled. .
図18には、図4に示す画素構成を用いて、時間階調表示を行う場合のタイミングチャートを示す。縦軸は、1行目から最終行目の走査線を示し、横軸は時間を示す。図18に示すように、3つのサブフレーム期間(SF1〜SF3)を設けることにより、8階調表示を行うことができる。各サブフレーム期間には、書き込み期間Ta1〜Ta3が設けられている。書き込み期間後、それぞれ点灯期間Ts1〜Ts3となる。このようにして8階調表示を行うことができる。さらにTs3のように短い点灯期間では、次のフレームの最初の書き込み期間Ta1を開始させるため、消去用トランジスタ24により容量素子22の電荷を放電させ、発光素子15を強制的に非点灯とする消去期間SEを設けるとよい。その結果、デューティを高めることができる。
FIG. 18 shows a timing chart in the case of performing time gray scale display using the pixel configuration shown in FIG. The vertical axis indicates the scanning line from the first line to the last line, and the horizontal axis indicates time. As shown in FIG. 18, by providing three subframe periods (SF1 to SF3), 8-gradation display can be performed. In each subframe period, writing periods Ta1 to Ta3 are provided. After the writing period, the lighting periods are Ts1 to Ts3, respectively. In this way, 8-gradation display can be performed. Further, in a short lighting period such as Ts3, in order to start the first writing period Ta1 of the next frame, the charge of the
図18において、サブフレーム期間を順に設ける場合を説明したが、ランダムに設けてもよい。その結果、擬似輪郭を防止することができる。 Although the case where the subframe periods are provided in order has been described with reference to FIG. 18, the subframe periods may be provided randomly. As a result, pseudo contour can be prevented.
なお本実施の形態では、3つのサブフレーム期間を設ける場合で説明したが、これに限定されない。2つのサブフレーム期間、4つ以上のサブフレーム期間を設けてもよい。 Note that although this embodiment has been described with the case where three subframe periods are provided, the present invention is not limited to this. Two subframe periods and four or more subframe periods may be provided.
さらに、書き込み期間、点灯期間以外に、発光素子へ逆電圧を印加する期間を設けてもよい。発光素子へ逆電圧を印加することにより、発光素子の状態を改善したり、寿命を延ばすことができる。例えば図20に示すタイミングチャートと同様に、1フレームの最後に逆方向電圧を印加する期間Trを設けることができる。 Further, a period for applying a reverse voltage to the light-emitting element may be provided in addition to the writing period and the lighting period. By applying a reverse voltage to the light-emitting element, the state of the light-emitting element can be improved or the life can be extended. For example, similarly to the timing chart shown in FIG. 20, a period Tr for applying a reverse voltage can be provided at the end of one frame.
本実施の形態において、駆動用トランジスタ14は線形領域又は飽和領域のいずれで動作させてもよい。なお駆動用トランジスタ14を線形領域で動作させる場合、駆動電圧を高める必要がないため、低消費電力化を図ることができる。
In the present embodiment, the driving
なお本実施の形態において、駆動用トランジスタ、消去用トランジスタの構造をLDD構造やGOLD構造としたり、ダブルゲート構造としても構わない。そしてパス用素子と、LDD構造やGOLD構造、又はダブルゲート構造の駆動用トランジスタを組み合わせることにより、さらなるオフ電流の低下が期待できる。 Note that in this embodiment mode, the structure of the driving transistor and the erasing transistor may be an LDD structure, a GOLD structure, or a double gate structure. Further, by combining a pass element and a driving transistor having an LDD structure, a GOLD structure, or a double gate structure, a further reduction in off-current can be expected.
(実施の形態4)
本実施の形態では、実施の形態2及び実施の形態3の画素構成において、さらに電流制御用トランジスタを設けた画素構成について説明する。
(Embodiment 4)
In this embodiment, a pixel structure in which a current control transistor is further provided in the pixel structures of
図5(A)に示す画素は、信号線10、走査線11、固定電位線26、スイッチング用トランジスタ21、駆動用トランジスタ14、電流制御用トランジスタ25、発光素子15、パス用素子16、電源線12、容量素子22を有する。電流制御用トランジスタ25は、駆動用トランジスタのゲート電位を固定できるよう、駆動用トランジスタ14と電源線12との間に接続されている。その他の構成は図4と同様のため説明を省略する。
5A includes a
なお本発明は、パス用素子が駆動用トランジスタからのオフ電流を外部へ流すことができるよう、駆動用トランジスタ14及び発光素子15に接続されていることが特徴であり、その他の構成は図5に限定されるものではない。
The present invention is characterized in that the pass element is connected to the
本実施の形態では、スイッチング用トランジスタとしてn型のトランジスタを、駆動用トランジスタ、及び電流制御用トランジスタとして、p型のトランジスタを用いる場合で説明する。 In this embodiment mode, an n-type transistor is used as a switching transistor, and a p-type transistor is used as a driving transistor and a current control transistor.
走査線11により、スイッチング用トランジスタ21が選択されると、信号線10からビデオ信号が入力される。ビデオ信号は、デジタル値であっても、アナログ値であってもよい。例えばデジタル値のビデオ信号の場合、当該ビデオ信号の情報、つまり電荷が、容量素子22に蓄積される。この蓄積された電荷が電流制御用トランジスタ25のVgsを越えると、電流制御用トランジスタ25がオンとなる。このとき、電流制御用トランジスタ25と同時に駆動用トランジスタ14がオンとなる。すると、電源線12からの電流が発光素子15へ供給され、所定の輝度で発光素子15が点灯する。駆動用トランジスタ14のゲート電極は、固定電位線26に接続しているため、トランジスタのゲート・ソース間の電圧Vgsは常に一定となる。駆動用トランジスタのゲート電位を固定電位とすることにより、寄生容量や配線容量によるゲート・ソース間の電圧Vgsが変化しないように動作させることができる。そのため、駆動用トランジスタの特性のばらつきに起因する、輝度ムラを抑えることができる。よって、表示ムラの要因がさらに減り、表示装置の画質を大いに高めることができる。
When the switching
次いで、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へオフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすパス用素子16に、駆動用トランジスタ14のオフ電流を流すことによって、発光素子へ当該オフ電流が供給されないようにすることができる。その結果、きれいな黒表示を行うことができる。なおパス用素子には、図2に示すような素子を用いることができる。
Next, when the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図5(A)に示す画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお、上述したようにデジタル値のビデオ信号が入力される場合、このままでは階調表示ができないため、発光素子の点灯時間を制御した時間階調表示を用いて階調表示を行うとよい。 Note that when a digital video signal is input as described above, gradation display cannot be performed as it is, and therefore gradation display may be performed using time gradation display in which the lighting time of the light emitting element is controlled.
図6には、図5(A)に示す等価回路と同様な機能を奏する等価回路例を示す。またパス用素子として、p型の薄膜トランジスタ20を用い、p型の薄膜トランジスタの一方の電極は、発光素子の対向電極と接続する場合で説明する。
FIG. 6 shows an example of an equivalent circuit having the same function as the equivalent circuit shown in FIG. A case where a p-type
図6(A)に示す等価回路では、発光素子15にp型の薄膜トランジスタ20が接続され、当該薄膜トランジスタのゲート電極は電源線12に接続されている。その他の構成は、図5(A)と同様であるため説明を省略する。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ当該オフ電流が供給されない。R(off)≫Rp≫R(on)の場合、駆動用トランジスタ14のオフ電流を、p型の薄膜トランジスタ20へ流すことができる。その結果、きれいな黒表示を行うことができる。
In the equivalent circuit shown in FIG. 6A, a p-type
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図6(A)に示した画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
図6(B)に示す等価回路図は、図6(A)と異なり、駆動用トランジスタ14のゲート電極が、走査線11と同一層、つまり同一材料で形成される制御用走査線30と接続されている。そのため、電源線の数を削減することができる。その他の構成は、図6(A)と同様であるため、図5(A)を参照することができる。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ駆動用トランジスタのオフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、p型の薄膜トランジスタ20へ流すことができる。その結果、きれいな黒表示を行うことができる。
The equivalent circuit diagram shown in FIG. 6B is different from FIG. 6A in that the gate electrode of the driving
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図6(B)に示した画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
図6(C)に示す等価回路図は、図6(A)と異なり、電流制御用トランジスタ25のゲート電極が、駆動用トランジスタ14のゲート電極を接続されている。そのため、制御用走査線や電源線の数を削減することができる。その他の構成は、図6(A)と同様であるため、図5(A)を参照することができる。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ駆動用トランジスタ14のオフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジス14タのオフ電流を、p型の薄膜トランジスタ20へ流すことができる。その結果、きれいな黒表示を行うことができる。
The equivalent circuit diagram shown in FIG. 6C is different from FIG. 6A in that the gate electrode of the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図6(C)に示した画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお図6において、パス用素子にp型の薄膜トランジスタを用いたが、図2で示した素子を用いてもよい。 In FIG. 6, a p-type thin film transistor is used as the pass element, but the element shown in FIG. 2 may be used.
次に図5(B)に示す画素を説明する。当該画素は、信号線10、走査線11、消去用走査線23、固定電位線26、スイッチング用トランジスタ21、駆動用トランジスタ14、消去用トランジスタ24、電流制御用トランジスタ25、発光素子15、パス用素子16、電源線12、容量素子22を有する。なお本実施の形態では、スイッチング用トランジスタ、及び消去用トランジスタとしてn型のトランジスタを、駆動用トランジスタ、及び電流制御用トランジスタとして、p型のトランジスタを用いる場合で説明する。
Next, the pixel illustrated in FIG. 5B is described. The pixel includes a
走査線11により、スイッチング用トランジスタ21が選択されると、信号線10からビデオ信号が入力される。ビデオ信号は、デジタル値であっても、アナログ値であってもよい。例えばデジタル値のビデオ信号の場合、当該ビデオ信号の情報、つまり電荷が、容量素子22に蓄積される。この蓄積された電荷が電流制御用トランジスタ25のVgsを越えると、電流制御用トランジスタ25がオンとなる。このとき、電流制御用トランジスタ25と同時に駆動用トランジスタ14がオンとなる。すると、電源線12からの電流が発光素子15へ供給され、所定の輝度で発光素子15が点灯する。駆動用トランジスタ14のゲート電極は、固定電位線26に接続しているため、トランジスタのゲート・ソース間の電圧Vgsは常に一定となる。駆動用トランジスタのゲート電位を固定電位とすることにより、寄生容量や配線容量によるゲート・ソース間の電圧Vgsが変化しないように動作させることができる。そのため、駆動用トランジスタの特性のばらつきに起因する、輝度ムラを抑えることができる。よって、表示ムラの要因がさらに減り、表示装置の画質を大いに高めることができる。
When the switching
次いで、発光素子15を非点灯とする場合、消去用走査線23より、消去用トランジスタをオンとし、容量素子22に蓄積された電荷を放電させる。すると、駆動用トランジスタ14がオフとなる。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたパス用素子16に駆動用トランジスタのオフ電流を流し、発光素子へ当該オフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、パス用素子16へ流すことができる。その結果、きれいな黒表示を行うことができる。
Next, when the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図5(B)に示した画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお、上述したようにデジタル値のビデオ信号が入力される場合、このままでは多階調表示ができないため、発光素子の点灯時間を制御した時間階調表示を用いて多階調表示を行うとよい。 Note that when a digital video signal is input as described above, multi-grayscale display cannot be performed as it is. Therefore, multi-grayscale display may be performed using time grayscale display in which the lighting time of the light emitting element is controlled. .
図7には、図5(B)に示す等価回路と同様な機能を奏する等価回路例を示す。またパス用素子として、p型の薄膜トランジスタ20を用い、p型の薄膜トランジスタの一方の電極は、発光素子の対向電極と接続する場合で説明する。
FIG. 7 shows an equivalent circuit example having the same function as the equivalent circuit shown in FIG. A case where a p-type
図7(A)に示す等価回路では、発光素子15にp型の薄膜トランジスタ20が接続され、当該薄膜トランジスタのゲート電極は電源線12に接続されている。その他の構成は、図5(B)と同様であるため説明を省略する。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ当該オフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、p型の薄膜トランジスタ20へ流すことができる。その結果、きれいな黒表示を行うことができる。
In the equivalent circuit shown in FIG. 7A, a p-type
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図7(A)に示した画素を適用すると、当該発光素子に、駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
図7(B)に示す等価回路図は、図7(A)と異なり、駆動用トランジスタ14のゲート電極が、走査線11と同一層、つまり同一材料で形成される制御用走査線30に接続されている。そのため、電源線の数を削減することができる。その他の構成は、図7(A)と同様であるため、図5(B)を参照することができる。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ駆動用トランジスタのオフ電流が供給されないようにする。その結果、きれいな黒表示を行うことができる。
The equivalent circuit diagram shown in FIG. 7B is different from FIG. 7A in that the gate electrode of the driving
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図7(B)に示した画素を適用すると、当該発光素子に、駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
図7(C)に示す等価回路図は、図7(A)と異なり、電流制御用トランジスタ25のゲート電極が、駆動用トランジスタ14のゲート電極と接続されている。そのため、制御用走査線や電源線の数を削減することができる。その他の構成は、図7(A)と同様であるため、図5(B)を参照することができる。このような画素回路において、発光素子15を非点灯とする場合、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が供給されてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたp型の薄膜トランジスタ20に当該オフ電流を流すことによって、発光素子へ当該オフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、p型の薄膜トランジスタ20へ流すことができる。その結果、きれいな黒表示を行うことができる。
The equivalent circuit diagram shown in FIG. 7C is different from FIG. 7A in that the gate electrode of the
特に発光素子15に逆方向電圧を印加する際、発光素子15が非点灯となるとき、図7(C)に示した画素を適用すると、当該発光素子に駆動用トランジスタのオフ電流が流れることがなく、表示装置は正確な黒表示を行うことができ好ましい。
In particular, when a reverse voltage is applied to the light-emitting
なお図7において、パス用素子にp型の薄膜トランジスタを用いたが、図2に示すようなその他の素子を用いてもよいことは言うまでもない。 In FIG. 7, a p-type thin film transistor is used as the pass element, but it goes without saying that other elements as shown in FIG. 2 may be used.
本実施の形態において、駆動用トランジスタ14は線形領域又は飽和領域のいずれで動作させてもよい。なお駆動用トランジスタ14を線形領域で動作させる場合、駆動電圧を高める必要がないため、低消費電力化を図ることができる。
In the present embodiment, the driving
なお本実施の形態において、駆動用トランジスタ、消去用トランジスタ、電流制御用トランジスタの構造をLDD構造やGOLD構造としたり、ダブルゲート構造としても構わない。そしてパス用素子と、LDD構造やGOLD構造、又はダブルゲート構造の駆動用トランジスタを組み合わせることにより、さらなるオフ電流の低下が期待できる。 Note that in this embodiment mode, the structure of the driving transistor, the erasing transistor, and the current control transistor may be an LDD structure, a GOLD structure, or a double gate structure. Further, by combining a pass element and a driving transistor having an LDD structure, a GOLD structure, or a double gate structure, a further reduction in off-current can be expected.
(実施の形態5)
本実施の形態では、本発明の画素を有する表示装置の一形態を説明する。
(Embodiment 5)
In this embodiment mode, one mode of a display device including a pixel of the present invention will be described.
図10に示すように、上記実施の形態で示した画素を有する表示装置は、上述したような構成を有する画素がマトリクス状に複数配置された画素領域201と、第1のゲートドライバ41と、第2のゲートドライバ42と、ソースドライバ43とを有する。第1のゲートドライバ41と第2のゲートドライバ42は、画素領域201を挟んで対向するように配置するか、画素領域201の上下左右の四方のうち一方に配置する。
As illustrated in FIG. 10, the display device including the pixel described in the above embodiment includes a
ソースドライバ43は、パルス出力回路44、ラッチ45及び選択回路46を有する。ラッチ45は第1のラッチ47と第2のラッチ48を有する。選択回路46は、トランジスタ49(以下、TFT49と表記する)と、アナログスイッチ50を有する。TFT49とアナログスイッチ50は、信号線(S1・・・Sm)に対応して、各列に設けられる。インバータ51は、WE(Write Erase)信号の反転信号を生成するためのものであり、外部からWE信号の反転信号を供給する場合には設けなくてもよい。TFT49のゲート電極は選択信号線52に接続し、ソース電極及びドレイン電極の一方は信号線(S1・・・Sm)に接続し、他方は電源53に接続する。アナログスイッチ50は、第2のラッチ48と信号線(S1・・・Sm)の間に設けられる。つまり、アナログスイッチ50の入力ノードは第2のラッチ48に接続し、出力ノードは信号線Smに接続する。アナログスイッチ50の2つの制御ノードの一方は選択信号線52に接続し、他方はインバータ51を介して選択信号線52に接続する。電源53の電位は、画素が有する駆動用トランジスタ14をオフにする電位であり、駆動用トランジスタ14がn型の場合は電源53の電位をL(Low)レベルとし、駆動用トランジスタ14がP型の場合は電源53の電位をH(High)レベルとする。
The
第1のゲートドライバ41はパルス出力回路54と選択回路55を有する。第2のゲートドライバ42はパルス出力回路56と選択回路57を有する。選択回路55、57は、選択信号線52に接続する。但し、第2のゲートドライバ42が含む選択回路57は、インバータ58を介して選択信号線52に接続する。つまり、選択信号線52を介して、選択回路55、57に入力されるWE信号は、互いに反転した関係となる。
The
選択回路55、57の各々はトライステートバッファを有する。トライステートバッファの入力ノードはパルス出力回路54又はパルス出力回路56に接続し、当該トライステートバッファの制御ノードは選択信号線52に接続する。トライステートバッファの出力ノードはそれぞれ走査線(G1・・・Gn)に接続する。トライステートバッファは、選択信号線52から伝達される信号がHレベルのときに動作状態となり、Lレベルのときに不定状態となる。
Each of the
ソースドライバ43が含むパルス出力回路44、第1のゲートドライバ41が含むパルス出力回路54、第2のゲートドライバ42が含むパルス出力回路56は、複数のフリップフロップ回路からなるシフトレジスタやデコーダ回路を有する。パルス出力回路44、54、56として、デコーダ回路を適用すれば、信号線(S1・・・Sm)又は走査線(G1・・・Gn)をランダムに選択することができる。信号線(S1・・・Sm)又は走査線(G1・・・Gn)をランダムに選択すると、時間階調方式を適用した場合に生じる疑似輪郭の発生を抑制することができる。
The pulse output circuit 44 included in the
なおソースドライバ43の構成は上記の記載に制約されず、レベルシフタやバッファを設けてもよい。また、第1のゲートドライバ41と第2のゲートドライバ42の構成も上記の記載に制約されず、レベルシフタやバッファを設けてもよい。また、ソースドライバ43、第1のゲートドライバ41、第2のゲートドライバ42は、保護回路を有してもよい。保護回路により、静電気破壊等を低減することができる。
The configuration of the
また本発明の表示装置は、電源制御回路を有してもよい。電源制御回路は、発光素子15に電源を供給する電源回路とコントローラを有する。電源回路は、駆動用トランジスタ14と電源線(V1・・・Vm)を介して発光素子15の画素電極に接続する。また、電源回路は、電源線を介して、発光素子15の対向電極に接続する。
The display device of the present invention may include a power supply control circuit. The power supply control circuit includes a power supply circuit that supplies power to the
このような電源制御回路により、発光素子15に順方向バイアスの電圧(順方向電圧)を印加して、発光素子15に電流を流して点灯させるときは、第1の電源17の電位が、対向電極18の電位よりも高くなるように、第1の電源17と対向電極18の電位差を設定する。一方、発光素子15に逆方向電圧を印加する際は、第1の電源17の電位が、対向電極18の電位よりも低くなるように、第1の電源17と対向電極18の電位を設定する。このような電源の設定は、コントローラから電源回路に所定の信号を供給することにより、行うことができる。
When such a power supply control circuit applies a forward bias voltage (forward voltage) to the
このように逆方向電圧を印加する結果、発光素子15の経時劣化を抑制し、信頼性を向上させることができる。また、発光素子15は、異物の付着や、陽極又は陰極にある微細な突起によるピンホール、電界発光層の不均一性を起因として、陽極と陰極が短絡する初期不良を低減させることができる。
As a result of applying the reverse voltage in this manner, it is possible to suppress deterioration with time of the
また表示装置は、モニター回路と制御回路を有してもよい。モニター回路は、周囲の温度(以下環境温度と表記)に基づき動作する。制御回路は定電流源とバッファを有する。またモニター回路は、モニター用発光素子を有する。モニター回路と制御回路とを合わせて、温度補償機能回路と表記する。 The display device may include a monitor circuit and a control circuit. The monitor circuit operates based on the ambient temperature (hereinafter referred to as environmental temperature). The control circuit has a constant current source and a buffer. The monitor circuit has a monitor light emitting element. The monitor circuit and the control circuit are collectively referred to as a temperature compensation function circuit.
このような制御回路は、モニター回路の出力に基づき、電源電位を変更する信号を、電源制御回路に供給することができる。そして電源制御回路は、制御回路から供給される信号に基づき、画素領域201に供給する電源電位を変更する。その結果、環境温度の変化に起因した電流値の変動を抑制して、信頼性を向上させることができる。このような制御回路は発光素子を有する画素領域と、発光素子を駆動するトランジスタへ供給する信号を生成するドライバとの間に設けることができる。
Such a control circuit can supply a signal for changing the power supply potential to the power supply control circuit based on the output of the monitor circuit. The power supply control circuit changes the power supply potential supplied to the
(実施の形態6)
本実施の形態では、画素を動作するための信号について説明する。なお本実施の形態で示す動作は、図17に示したタイミングチャートのように、1ゲート選択期間に、ビデオ信号を書き込む期間と、消去信号を書き込む期間とを設ける。このような動作方法は、上記実施の形態で示した画素構成のいずれを有する表示装置も適用するこができる。またこのような動作方法を用いると、消去用トランジスタを有する画素構成では、消去用トランジスタを削除することができ、高開口率化を図ることができる。なお表示装置の形態については、図10を参照することができる。
(Embodiment 6)
In this embodiment mode, signals for operating pixels are described. Note that the operation described in this embodiment mode includes a period for writing a video signal and a period for writing an erasing signal in one gate selection period as in the timing chart shown in FIG. Such an operation method can also be applied to a display device having any of the pixel structures described in the above embodiment modes. In addition, when such an operation method is used, in a pixel configuration having an erasing transistor, the erasing transistor can be eliminated, and a high aperture ratio can be achieved. Note that FIG. 10 can be referred to for the form of the display device.
表示装置の動作について図11を参照して説明する。まず図11(A)を用いて、ソースドライバの動作について説明する。パルス出力回路44には、クロック信号(以下、SCKと表記する)、クロック反転信号(以下、SCKBと表記する)及びスタートパルス(以下、SSPと表記する)が入力され、これらの信号のタイミングに従って、第1のラッチ47にサンプリングパルスを出力する。データが入力される第1のラッチ47は、サンプリングパルスが入力されるタイミングに従って、1列目から最終列目までビデオ信号を保持する。第2のラッチ48は、ラッチパルスが入力されると、第1のラッチ47に保持されていたビデオ信号を、一斉に第2のラッチ48に転送する。
The operation of the display device will be described with reference to FIG. First, the operation of the source driver will be described with reference to FIG. The pulse output circuit 44 receives a clock signal (hereinafter referred to as SCK), a clock inverted signal (hereinafter referred to as SCKB), and a start pulse (hereinafter referred to as SSP), and according to the timing of these signals. The sampling pulse is output to the
ここで、選択信号線52から伝達されるWE信号がLレベルのときを期間T1とし、WE信号がHレベルのときを期間T2として、各期間における選択回路46の動作について説明する。期間T1、T2は水平走査期間の半分の期間に相当し、期間T1を第1のサブゲート選択期間、期間T2を第2のサブゲート選択期間と呼ぶことができる。
Here, the operation of the
期間T1(第1のサブゲート選択期間)において、選択信号線52から伝達されるWE信号はLレベルであり、TFT49はオン、アナログスイッチ50は非導通状態となる。そうすると、複数の信号線(S1・・・Sm)は、各列に配置されたTFT49を介して、電源53と電気的に接続する。つまり、複数の信号線(S1・・・Sm)は、電源53と同電位になる。このとき、画素が有するスイッチング素子13はオンとなっており、当該スイッチング素子13を介して、電源53の電位が駆動用トランジスタ14のゲート電極に伝達される。そうすると、駆動用トランジスタ14はオフとなり、発光素子15が含む2つの電極は同電位となる。つまり、発光素子15が含む両電極間には電流が流れず非点灯となる。このように、ビデオ信号の状態に関係なく、電源53の電位が駆動用トランジスタ14のゲート電極に伝達されて、当該スイッチング素子13がオフになり、発光素子15が有する2つの電極の電位が同電位になる動作を消去動作とよぶ。
In the period T1 (first sub-gate selection period), the WE signal transmitted from the
期間T2(第2のサブゲート選択期間)において、選択信号線52から伝達されるWE信号はHレベルであり、TFT49はオフ、アナログスイッチ50は導通状態となる。そうすると、第2のラッチ48に保持されたビデオ信号は、1行分が同時に複数の信号線(S1・・・Sm)に伝達される。このとき、画素が有するスイッチング素子13はオンとなっており、当該スイッチング素子13を介して、ビデオ信号が駆動用トランジスタ14のゲート電極に伝達される。そうすると、入力されたビデオ信号に従って、駆動用トランジスタ14はオン又はオフとなり、発光素子15が有する2つの電極は、互いに異なる電位又は同電位となる。より詳しくは、駆動用トランジスタ14がオンになると、発光素子15が有する2つの電極は互いに異なる電位となり、発光素子15に電流が流れる。そして、発光素子15は点灯する。なお発光素子15に流れる電流は、駆動用トランジスタ14のソースとドレイン間に流れる電流と同じである。一方、駆動用トランジスタ14がオフとなると、発光素子15が含む2つの電極は同電位となり、発光素子15に電流は流れない。つまり、発光素子15は非点灯となる。このように、ビデオ信号に従って、駆動用トランジスタ14がオン又はオフとなり、発光素子15が有する2つの電極の電位が互いに異なる電位又は同電位となる動作を書き込み動作とよぶ。
In the period T2 (second sub-gate selection period), the WE signal transmitted from the
次に、図11(B)を用いて第1のゲートドライバ41、第2のゲートドライバ42の動作について説明する。パルス出力回路54には、G1CK(第1のゲートドライバ用クロック信号)、G1CKB(第1のゲートドライバ用クロック反転信号)、G1SP(第1のゲートドライバ用スタートパルス信号)が入力され、これらの信号のタイミングに従って、選択回路55に順次パルスを出力する。パルス出力回路56には、G2CK(第2のゲートドライバ用クロック信号)、G2CKB(第2のゲートドライバ用クロック反転信号)、G2SP(第2のゲートドライバ用スタートパルス信号)が入力され、これらの信号のタイミングに従って、選択回路57に順次パルスを出力する。図11(B)には、i行目、j行目、k行目、p行目(i、j、k、pは自然数、1≦i、j、k、p≦n)の各列の選択回路55、57に供給されるパルスの電位を示す。
Next, operations of the
ここで、ソースドライバ43の動作の説明と同様に、選択信号線52から伝達されるWE信号がLレベルのときを期間T1とし、WE信号がHレベルのときを期間T2として、各期間における第1のゲートドライバ41が含む選択回路55と、第2のゲートドライバ42が含む選択回路57の動作について説明する。なお、図11(B)のタイミングチャートでは、第1のゲートドライバ41から信号が伝達された走査線(G1・・・Gn)の電位をGn41と表記し、第2のゲートドライバ42から信号が伝達された走査線(G1・・・Gn)の電位をGn42と表記する。また、Gn41とGn42は、同じ配線を示す。
Here, similarly to the description of the operation of the
期間T1(第1のサブゲート選択期間)において、選択信号線52から伝達されるWE信号はLレベルである。そうすると、第1のゲートドライバ41が含む選択回路55には、LレベルのWE信号が入力され、選択回路55は不定状態となる。一方、第2のゲートドライバ42が含む選択回路57には、WE信号が反転したHレベルの信号が入力され、選択回路57は動作状態となる。つまり、選択回路57はHレベルの信号(行選択信号)をi行目の走査線Giに伝達し、走査線GiはHレベルの信号と同電位となる。つまり、第2のゲートドライバ42によりi行目の走査線Giが選択される。その結果、画素が有するスイッチング素子13はオンとなる。そして、ソースドライバ43が含む電源53の電位が駆動用トランジスタ14のゲート電極に伝達され、駆動用トランジスタ14はオフとなり、発光素子15の両電極の電位は同電位となる。つまり、この期間では、発光素子15が非点灯となる消去動作が行われる。
In the period T1 (first sub-gate selection period), the WE signal transmitted from the
期間T2(第2のサブゲート選択期間)において、選択信号線52から伝達されるWE信号はHレベルである。そうすると、第1のゲートドライバ41が有する選択回路55には、HレベルのWE信号が入力され、選択回路55は動作状態となる。つまり、選択回路55はHレベルの信号をi行目の走査線Giに伝達し、走査線GiはHレベルの信号と同電位となる。そして、第1のゲートドライバ41により、i行目の走査線Giが選択される。その結果、画素が有するスイッチング素子13はオンとなる。そして、ソースドライバ43が含む第2のラッチ48からビデオ信号が駆動用トランジスタ14のゲート電極に伝達され、駆動用トランジスタ14はオン又はオフとなり、発光素子15が含む2つの電極の電位は、互いに異なる電位又は同電位となる。つまり、この期間では、発光素子15は点灯又は非点灯となる書き込み動作が行われる。一方、第2のゲートドライバ42が含む選択回路57には、Lレベルの信号が入力され、不定状態となる。
In the period T2 (second sub-gate selection period), the WE signal transmitted from the
このように、走査線Gnは、期間T1(第1のサブゲート選択期間)において第2のゲートドライバ42により選択され、期間T2(第2のサブゲート選択期間)において第1のゲートドライバ41により選択される。つまり、走査線は、第1のゲートドライバ41と第2のゲートドライバ42により、相補的に制御される。そして、第1及び第2のサブゲート選択期間において、一方で消去動作を行って、他方で書き込み動作を行う。
Thus, the scanning line Gn is selected by the
なお第1のゲートドライバ41がi行目の走査線Giを選択する期間では、第2のゲートドライバ42は動作していない状態(選択回路57が不定状態)、又はi行目を除く他の行の走査線に行選択信号を伝達する。同様に、第2のゲートドライバ42がi行目の走査線Giに行選択信号を伝達する期間は、第1のゲートドライバ41は不定状態、又はi行目を除く他の行の走査線に行選択信号を伝達する。
Note that in a period in which the
また上記のような動作を行う本発明は、発光素子15を強制的にオフとすることができるために、階調数が多くなった場合にも、デューティ比の向上を実現することができる。さらに、発光素子15を強制的にオフにすることができるにも関わらず、容量素子の電荷を放電するTFTを設ける必要がないために、高開口率を実現する。高開口率を実現すると、光を発する面積の増加に伴い発光素子の輝度を下げることができる。すなわち、駆動電圧を下げることができるため、消費電力を削減することができる。
Further, according to the present invention that performs the operation as described above, the
なお、本発明は、ゲート選択期間を2分割する上記の形態に制約されない。ゲート選択期間を3つ以上に分割してもよい。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 Note that the present invention is not limited to the above-described form in which the gate selection period is divided into two. The gate selection period may be divided into three or more. This embodiment mode can be freely combined with the above embodiment modes.
なお、ゲート選択期間の前半(第1のサブゲート選択期間)には、画素に消去信号が入力され、ゲート選択期間の後半(第2サブゲート選択期間)には、画素に画像(ビデオ)信号が入力されているが、これに限定されない。ゲート選択期間の前半(第1のサブゲート選択期間)には、画素にビデオ信号が入力され、ゲート選択期間の後半(第2サブゲート選択期間)には、画素に消去信号が入力されてもよい。 Note that an erasing signal is input to the pixel in the first half of the gate selection period (first sub-gate selection period), and an image (video) signal is input to the pixel in the second half of the gate selection period (second sub-gate selection period). However, it is not limited to this. A video signal may be input to the pixel in the first half of the gate selection period (first sub-gate selection period), and an erasure signal may be input to the pixel in the second half of the gate selection period (second sub-gate selection period).
またあるいは、ゲート選択期間の前半(第1のサブゲート選択期間)にも、画素にビデオ信号が入力され、ゲート選択期間の後半(第2サブゲート選択期間)にも、画素にビデオ信号が入力されてもよい。各々には、異なるサブフレームに相当する信号を入力すればよい。その結果、消去期間を設けずに、点灯期間が連続的に配置されるようにして、サブフレーム期間を設けることが出来る。この場合は、消去期間を設ける必要が無いため、デューティ比を高くすることが出来る。 Alternatively, a video signal is input to the pixel also in the first half of the gate selection period (first sub-gate selection period), and a video signal is input to the pixel also in the second half of the gate selection period (second sub-gate selection period). Also good. A signal corresponding to a different subframe may be input to each. As a result, the subframe period can be provided so that the lighting period is continuously arranged without providing the erasing period. In this case, since it is not necessary to provide an erasing period, the duty ratio can be increased.
(実施の形態7)
本実施の形態では、上記実施の形態と異なる画素構成について説明する。
(Embodiment 7)
In this embodiment, a pixel structure which is different from that in the above embodiment is described.
図8に示すように画素は、発光素子15、スイッチ用トランジスタ103、保持用トランジスタ104、駆動用トランジスタ14、変換用トランジスタ102とパス用素子16と容量素子112とを有する。スイッチ用トランジスタ103のゲート電極は第1の走査線107に接続し、ソース電極およびドレイン電極の一方は信号線10に接続し、他方は変換用トランジスタ102のゲート電極に接続される。また、変換用トランジスタ102のソース電極およびドレイン電極の一方は電源線110に接続し他方は変換用トランジスタ102のゲート電極と接続される。保持用トランジスタ104のゲート電極は第2の走査線108に接続し、ソース電極およびドレイン電極の一方は変換用トランジスタ102のゲート電極と接続し、他方は駆動用トランジスタ14のゲート電極に接続する。駆動用トランジスタ14のソース電極およびドレイン電極の一方は電源線110に接続し、他方は発光素子15の画素電極に接続する。また、発光素子15の対向電極は第2の電源114に接続する。容量素子112は駆動用トランジスタ14のゲート電極と電源線110の間に接続され、パス用素子16は、発光素子15の画素電極に接続される。信号線10には輝度情報に応じて制御される電流源106が接続され、電源線110には第1の電源111が接続される。
As shown in FIG. 8, the pixel includes a
スイッチ用トランジスタ103、保持用トランジスタ104の導電型は制約されず、N型、P型のどちらの導電型でもよい。また、駆動用トランジスタ14と変換用トランジスタ102の導電型も制約されないが、両者とも同じ導電型である必要がある。発光素子15において、画素電極から対向電極に電流が流れて発光する場合は、図8に示すように駆動用トランジスタ14と変換用トランジスタ102はP型である方が望ましい。また、対向電極から画素電極に電流が流れる方向に電流が流れて発光する場合は、駆動用トランジスタ14と変換用トランジスタ102はN型である方が望ましい。
The conductivity types of the switching
パス用素子16は、発光素子15が点灯するときにはオフとなり、発光素子15が非点灯となるときに、駆動用トランジスタのオフ電流を流すような機能を有する。パス用素子16は、図2に示すようなp型の薄膜トランジスタ20、その他の素子を用いることができる。
The
パス用素子は、非点灯期間において、駆動用トランジスタ14にオフ電流が生じる場合、当該オフ電流がパス用素子へ流れるように設定する。具体的には、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすようにパス用素子16は設けられる。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、パス用素子16へ流すことができる。このパス用素子16に駆動用トランジスタのオフ電流を流すことによって、発光素子へ当該オフ電流が供給されないため、きれいな黒表示を行うことができる。
The pass element is set so that when the off-current is generated in the driving
図8に示す画素構成の動作について説明する。図9(A)〜(C)に示すように、画素の動作はプログラミング期間、点灯期間、非点灯期間に分けることができる。 The operation of the pixel configuration shown in FIG. 8 will be described. As shown in FIGS. 9A to 9C, the operation of the pixel can be divided into a programming period, a lighting period, and a non-lighting period.
まず、図9(A)に示すプログラミング期間では、第1の走査線107、第2の走査線108にHレベルの信号が入力され、スイッチ用トランジスタ103および保持用トランジスタ104はオンし、電流源106と変換用トランジスタ102を接続することで、輝度情報に応じた信号電流Idataが変換用トランジスタ102のソースとドレイン間に流れる。このとき、変換用トランジスタ102のゲート電極とドレイン電極は互いに接続しているため、変換用トランジスタ102は飽和領域で動作し、変換用トランジスタ102のソースとドレイン間に信号電流Idataが流れるのに必要なゲート・ソース間電圧が、容量素子112に蓄えられる。この後、第1の走査線107および第2の走査線108にLレベルの信号が入力され、スイッチ用トランジスタ103および保持用トランジスタ104がオフし、プログラミング期間が終了し、点灯期間に推移する。このとき、第1の走査線107よりも先に、第2の走査線108にLレベルの信号を出力し、また、スイッチ用トランジスタ103よりも保持用トランジスタ104が先にオフする方が好ましい。
First, in the programming period shown in FIG. 9A, an H level signal is input to the
図9(B)に示す点灯期間では、プログラミング期間において、容量素子112に蓄えられた電位差に応じて駆動用トランジス14により発光素子15に電流Idrivが供給される。ただし、駆動用トランジスタ14が飽和領域で動作するように、第2の電源114を制御する必要がある。このとき、発光素子15に供給される電流値Idrivは、駆動用トランジスタ14と変換用トランジスタ102の移動度および閾値が同一であるならば、信号電流Idata、駆動用トランジスタ14および変換用トランジスタ102のチャネル幅とチャネル長の比によって決まり、駆動用トランジスタ14のチャネル長をL1、チャネル幅をW1、変換用トランジスタ102のチャネル長をL2、チャネル幅をW2とすると、発光素子15に供給される電流値Idrivは式(1)で表される。
In the lighting period shown in FIG. 9B, the current Idriv is supplied to the
Idriv=(W1/L1)/(W2/L2)×Idata・・・(1) Idriv = (W1 / L1) / (W2 / L2) × Idata (1)
このように、画素間でトランジスタの特性にばらつきがあったとしても、隣接するトランジスタ(駆動用トランジスタ14と変換用トランジスタ102)で移動度および閾値にばらつきがない場合には、各画素404の発光素子に供給される電流は、電流源106から供給される信号電流Idataにのみ依存するため、発光輝度にばらつきのない高画質な表示が可能となる。
As described above, even when there is a variation in transistor characteristics between pixels, if there is no variation in mobility and threshold value between adjacent transistors (the driving
次に、図9(C)に示す非点灯期間では、駆動用トランジスタ14をオフとする。このとき、駆動用トランジスタ14にオフ電流が生じる場合、発光素子へ当該オフ電流が流れてしまう。そのため、R(off)>Rp≫R(on)、より好ましくはR(off)≫Rp≫R(on)を満たすように設けられたパス用素子16に駆動用トランジスタ14のオフ電流を流すことによって、発光素子へ当該オフ電流が供給されないようにする。R(off)≫Rp≫R(on)の場合、駆動用トランジスタのオフ電流を、パス用素子16へ流すことができる。その結果、きれいな黒表示を行うことができる。
Next, in the non-lighting period illustrated in FIG. 9C, the driving
なお図8に示す画素回路において、発光素子15に逆方向電圧を印加する構成を設けてもよい。通常、発光素子15は逆方向電圧を印加しても電流は流れないが、発光素子15内にショート箇所があると、ショート箇所に電流が集中するため、ショート箇所を焼き切り、発光素子15の劣化を低減し信頼性を高めることができる。このような逆方向電圧を印加することにより、初期のショート箇所だけでなく、進行性のショート箇所を焼き切り、発光素子15の劣化を低減し信頼性を高めることができる。
Note that in the pixel circuit illustrated in FIG. 8, a configuration in which a reverse voltage is applied to the
本実施の形態で示した画素構成は、パス用素子により、非点灯期間において、駆動用トランジスタのオフ電流を発光素子へ供給することがないため、きれいな黒表示を行うことができる。また本実施の形態で示した画素構成は、トランジスタばらつきに関わらず高画質であり、信頼性の高い表示装置を提供することができる。 In the pixel structure described in this embodiment mode, the off-state current of the driving transistor is not supplied to the light-emitting element in the non-lighting period by the pass element, so that clear black display can be performed. In addition, the pixel structure described in this embodiment can provide a display device with high image quality regardless of transistor variations and high reliability.
(実施の形態8)
本実施の形態では、上記実施の形態で示した画素の断面構造について説明する。
(Embodiment 8)
In this embodiment, a cross-sectional structure of the pixel described in the above embodiment will be described.
図12には、スイッチング素子13、駆動用トランジスタ14、及び発光素子15の断面図を示す。絶縁基板60上に設けられた下地絶縁膜61上には、スイッチング素子13として薄膜トランジスタが、駆動用トランジスタ14として薄膜トランジスタが設けられている。本実施の形態では、薄膜トランジスタ13の導電型をp型とし、薄膜トランジスタ14の導電型をn型とする。
FIG. 12 is a cross-sectional view of the switching
絶縁基板60としては、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板等が挙げられる。またその他の絶縁表面を有する基板としては、ポリエチレン−テレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板がある。
Examples of the insulating
薄膜トランジスタ13、14は、活性層となる半導体膜、半導体膜上に設けられたゲート絶縁膜62、ゲート電極を有する。
The
半導体膜は、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファスシリコン(SAS)、非晶質半導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれの状態を有してもよい。 The semiconductor film is an amorphous semiconductor, semi-amorphous silicon (SAS) in which an amorphous state and a crystalline state are mixed, and a microcrystalline semiconductor in which crystal grains of 0.5 nm to 20 nm can be observed in the amorphous semiconductor. And any state selected from crystalline semiconductors.
本実施の形態では、非晶質半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を用いる。加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射(以下、ランプアニールと表記する)、又はそれらを組み合わせて用いることができる。 In this embodiment, an amorphous semiconductor film is formed and a crystalline semiconductor film crystallized by heat treatment is used. The heat treatment can be a heating furnace, laser irradiation, irradiation of light emitted from a lamp instead of laser light (hereinafter referred to as lamp annealing), or a combination thereof.
レーザ照射を用いる場合、連続発振型のレーザビーム(CWレーザビーム)やパルス発振型のレーザビーム(パルスレーザビーム)を用いることができる。レーザビームとしては、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及び当該基本波の第2高調波、第3高調波、又は第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2高調波(562nm)や第3高調波(655nm)を用いることができる。このときレーザのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を10〜2000cm/sec程度として照射する。 In the case of using laser irradiation, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. As the laser beam, Ar laser, Kr laser, excimer laser, YAG laser, Y 2 O 3 laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor A laser or a gold vapor laser oscillated from one or a plurality of types can be used. By irradiating the fundamental wave of such a laser beam and the second, third, or fourth harmonic of the fundamental wave, a crystal with a large grain size can be obtained. For example, a second harmonic (562 nm) or a third harmonic (655 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. Energy density of the laser is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.
なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。 The continuous wave fundamental laser beam and the continuous wave harmonic laser beam may be irradiated, or the continuous wave fundamental laser beam and the pulsed harmonic laser beam may be irradiated. You may do it. By irradiating a plurality of laser beams, energy can be supplemented.
またパルス発振型のレーザビームであって、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は10MHz以上であって、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を使用する。 It is also possible to use a pulse oscillation type laser beam that oscillates the laser at an oscillation frequency that allows irradiation of the next pulse of laser light after the semiconductor film is melted by the laser light and solidifies. it can. By oscillating the laser beam at such a frequency, crystal grains continuously grown in the scanning direction can be obtained. A specific oscillation frequency of the laser beam is 10 MHz or more, and a frequency band that is significantly higher than a frequency band of several tens to several hundreds Hz that is normally used is used.
また、希ガスや窒素などの不活性ガス雰囲気中でレーザビームを照射するようにしてもよい。これにより、レーザビームの照射による半導体表面の荒れを抑えたり、平坦性を高めることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。 Further, the laser beam may be irradiated in an inert gas atmosphere such as a rare gas or nitrogen. Thereby, roughness of the semiconductor surface due to laser beam irradiation can be suppressed, flatness can be increased, and variations in threshold values caused by variations in interface state density can be suppressed.
またSiH4とF2、又はSiH4とH2を用いて微結晶半導体膜を形成し、その後上記のようなレーザ照射を行って結晶化してもよい。 Alternatively, a microcrystalline semiconductor film may be formed using SiH 4 and F 2 , or SiH 4 and H 2 , and then crystallized by performing laser irradiation as described above.
その他の加熱処理として、加熱炉を用いる場合、非晶質半導体膜を500〜550℃で2〜20時間かけて加熱する。このとき、徐々に高温となるように温度を500〜550℃の範囲で多段階に設定するとよい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素出しを行なうことができる。さらに、結晶化を促進させる金属元素、例えばニッケル(Ni)を非晶質半導体膜上に形成すると、加熱温度を低減することができ好ましい。このような金属元素を用いた結晶化であっても、600〜950℃の加熱処理を施しても構わない。 As another heat treatment, when a heating furnace is used, the amorphous semiconductor film is heated at 500 to 550 ° C. for 2 to 20 hours. At this time, the temperature may be set in multiple stages in the range of 500 to 550 ° C. so that the temperature gradually increases. In the first low-temperature heating step, hydrogen or the like of the amorphous semiconductor film comes out, so that it is possible to perform so-called hydrogen extraction that reduces film roughness during crystallization. Furthermore, it is preferable to form a metal element that promotes crystallization, such as nickel (Ni), over the amorphous semiconductor film because the heating temperature can be reduced. Even in the case of crystallization using such a metal element, heat treatment at 600 to 950 ° C. may be performed.
但し、金属元素を形成する場合、半導体素子の電気特性に悪影響を及ぼすことが懸念されるので、該金属元素を低減又は除去するためのゲッタリング工程を施す必要が生じる。例えばゲッタリング工程として、非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲するよう工程を行なえばよい。 However, when a metal element is formed, there is a concern that the electrical characteristics of the semiconductor element may be adversely affected. Therefore, it is necessary to perform a gettering step for reducing or removing the metal element. For example, as a gettering step, a step of capturing a metal element using an amorphous semiconductor film as a gettering sink may be performed.
また直接下地絶縁膜上に、結晶性半導体膜を形成してもよい。この場合、GeF4、又はF2等のフッ素系ガスと、SiH4、又はSi2H6等のシラン系ガスとを用い、熱又はプラズマを利用して直接、結晶性半導体膜を形成することができる。 Alternatively, a crystalline semiconductor film may be formed directly over the base insulating film. In this case, a crystalline semiconductor film is directly formed using heat or plasma using a fluorine-based gas such as GeF 4 or F 2 and a silane-based gas such as SiH 4 or Si 2 H 6. Can do.
このような半導体膜の作製方法であって、高温処理が必要となるときは、耐熱性の高い石英基板を用いるとよい。 In such a method for manufacturing a semiconductor film, when high temperature treatment is required, a quartz substrate with high heat resistance is preferably used.
このように形成される半導体膜上にゲート絶縁膜、ゲート電極を順に形成する。ゲート絶縁膜は、珪素を有する酸化膜、又は珪素を有する窒化膜を用いることができる。 A gate insulating film and a gate electrode are sequentially formed on the semiconductor film thus formed. As the gate insulating film, an oxide film containing silicon or a nitride film containing silicon can be used.
その後ゲート電極をマスクとして自己整合的に不純物元素を添加する。すると、不純物元素が添加されたソース領域及びドレイン領域、並びにゲート電極下方にチャネル形成領域が形成される。このとき、ゲート電極の端面をテーパ形状とすることにより、低濃度不純物領域(LDD領域)を形成することができる。低濃度不純物領域を有する構造が、LDD構造である。LDD構造は、ホットキャリア劣化耐性を強くでき、またオフリーク電流も低減できるといった特徴を有している。低濃度不純物領域のうち、ゲート電極と重なっている領域を有する構造が、GOLD構造である。GOLD構造は高電流駆動力で、かつホットキャリア劣化耐性に非常に優れた特徴を有している。例えばゲート電極を積層構造とし、第1のゲート電極のテーパ形状と、第2のゲート電極のテーパ形状を異ならせることによりLDD構造やGOLD構造を形成することができる。このようなLDD構造、又はGOLD構造を用いて駆動用トランジスタを形成し、さらにパス用素子を設けることによって、さらなるオフ電流の低下が期待できる。 Thereafter, an impurity element is added in a self-aligning manner using the gate electrode as a mask. Then, a channel formation region is formed below the source and drain regions to which the impurity element is added and the gate electrode. At this time, a low concentration impurity region (LDD region) can be formed by tapering the end face of the gate electrode. A structure having a low concentration impurity region is an LDD structure. The LDD structure has a feature that resistance to hot carrier deterioration can be increased and off-leakage current can be reduced. A structure having a region overlapping with the gate electrode in the low concentration impurity region is a GOLD structure. The GOLD structure has a high current driving force and a very excellent feature against hot carrier deterioration resistance. For example, an LDD structure or a GOLD structure can be formed by using a stacked structure of gate electrodes and making the tapered shape of the first gate electrode different from the tapered shape of the second gate electrode. By forming a driving transistor using such an LDD structure or a GOLD structure and further providing a pass element, a further reduction in off-current can be expected.
またゲート電極は、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をタングステン(W)とする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をチタン(Ti)とする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をアルミニウム(Al)とする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜を銅(Cu)とする組み合わせで形成することが好ましい。第1の導電膜及び第2の導電膜としてリン(P)等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。またチャネル形成領域が微細化するにつれて生じる短チャネル効果を防止するためには、ゲート電極の側面に絶縁物を形成し、当該絶縁物下方に低濃度不純物領域が形成される、所謂サイドウォール構造とすると好ましい。 The gate electrode is formed by combining the first conductive film with tantalum nitride (TaN), the second conductive film with tungsten (W), the first conductive film with tantalum nitride (TaN), A combination of two conductive films made of titanium (Ti), a first conductive film made of tantalum nitride (TaN), a second conductive film made of aluminum (Al), and the first conductive film made of tantalum nitride. (TaN) and the second conductive film is preferably formed of a combination of copper (Cu). As the first conductive film and the second conductive film, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus (P), or an AgPdCu alloy may be used. In order to prevent the short channel effect that occurs as the channel formation region is miniaturized, an insulator is formed on the side surface of the gate electrode, and a low-concentration impurity region is formed below the insulator. It is preferable.
その後、ゲート絶縁膜を開口して、ソース領域及びドレイン領域に接続する配線(それぞれソース配線及びドレイン配線と表記する)を形成し、薄膜トランジスタとして完成することができる。 After that, the gate insulating film is opened, wirings connected to the source region and the drain region (respectively referred to as source wiring and drain wiring) are formed, and the thin film transistor can be completed.
さらに本実施の形態では、ゲート電極、及び半導体膜を覆ってパッシベーション膜63を形成する。当該パッシベーション膜63により、ゲート電極表面の酸化を防止することができる。加えて、パッシベーション膜が有する水素により、半導体膜の欠陥(ダングリングボンド)の終端を行うことができる。パッシベーション膜63として、珪素を有する酸化膜、又は珪素を有する窒化膜、具体的には酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、y=1、2・・・)等を用いることができる。さらに本実施の形態では、層間絶縁膜を設け、平坦性を高めることを特徴とする。層間絶縁膜は、有機材料や無機材料を用いることができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテン、シロキサン、又はポリシラザンを用いることができる。シロキサンとは、珪素(Si)と酸素(O)との結合で骨格構造が構造され、化合物(例えばアルキル基、芳香族炭化水素)を有するポリマー材料を出発原料として形成される。置換基として、フッ素を用いてもよく、フッ素に加えて少なくとも水素を含む化合物を合わせて用いてもよい。またポリシラザンとは、珪素(Si)と窒素(N)の結合を有するポリマー材料を含む液体材料を出発原料として形成されるものである。無機材料としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、y=1、2・・・)等の酸素、又は窒素を有する絶縁膜を用いることができる。また、層間絶縁膜として、これら絶縁膜の積層構造を用いてもよい。例えば有機材料を用いて層間絶縁膜を形成すると、平坦性は高まるが、水分や酸素が吸収されやすい状態となってしまう。これを防止するため、有機材料上に、無機材料を有する絶縁膜を形成するとよい。無機材料に、窒素を有する絶縁膜を用いると、水分に加えてNa等のアルカリイオンの侵入を防ぐことができる。本実施の形態では、第1の層間絶縁膜64に有色性有機材料、第2の層間絶縁膜65に透光性を有する有機材料を用いる。なおカーボンブラック等の粒子を有機材料へ分散させることにより、有色性を得ることができる。有色性有機材料により、配線等による光の回り込みを抑えることができる。所謂ブラックマトリクスとしての機能を奏することができる。
Further, in this embodiment mode, a
その後、第1及び第2の層間絶縁膜64、65、パッシベーション膜63及びゲート絶縁膜62に開口部を設け、ソース配線及びドレイン配線66を形成する。ソース配線及びドレイン配線は、導電性材料により単層又は積層で形成する。例えば、チタン(Ti)/アルミニウムシリコン(Al−Si)/Ti、Mo/Al−Si/Mo、MoN/Al−Si/MoNの積層構造を用いることができる。また導電性材料として、炭素及びニッケル(1〜20wt%)を含むアルミニウム合金(Al(C+Ni)と表記する)膜を用いてもよい。(Al(C+Ni))膜は、通電又は熱処理後も耐熱性が高く以下に示す画素電極(ITOやITSO)と酸化還元電位が近いため、電池効果による電食反応が生じにくく、コンタクト抵抗値に大きな変動がない材料である。
Thereafter, openings are formed in the first and second
その後、薄膜トランジスタ13及び14を接続するソース配線及びドレイン配線66に、画素電極(第1の電極)73を接続する。画素電極73は透光性又は非透光性を有する材料から形成する。例えば、透光性を有する場合、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc oxide)、酸化インジウムに2〜20%の酸化珪素(SiO2)を混合したITO−SiOx(便宜上ITSOと表記する)、有機インジウム、有機スズ等を用いることもできる。また非透光性を有する材料として、銀(Ag)以外にタンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。
After that, the pixel electrode (first electrode) 73 is connected to the source wiring and
画素電極73の端を覆うように、絶縁膜67を形成する。絶縁膜67は、電界発光層を形成するときの隔壁(土手)として機能する。絶縁膜67は、層間絶縁膜と同様に無機材料と有機材料のどちらの材料を用いて形成してもよい。
An insulating
次いで絶縁膜67に開口部を形成し、当該開口部に電界発光層74を形成する。このとき絶縁膜67に接するように電界発光層を形成するため、当該電界発光層にピンホールなどが生じないように、絶縁膜67は曲率半径が連続的に変化する形状を有するとよい。また絶縁膜67の加熱処理から電界発光層74の形成までを、大気に曝すことなく連続して行うとよい。
Next, an opening is formed in the insulating
電界発光層の材料は、有機材料(低分子又は高分子を含む)、又は有機材料と無機材料の複合材料として用いることができる。また電界発光層は、液滴吐出法、塗布法又は蒸着法により形成することができる。高分子材料は、液滴吐出法又は塗布法が好ましく、低分子材料は蒸着法、特に真空蒸着法が好ましい。本実施の形態では、電界発光層として、低分子材料を真空蒸着法により形成する。 The material of the electroluminescent layer can be used as an organic material (including a low molecule or a polymer) or a composite material of an organic material and an inorganic material. The electroluminescent layer can be formed by a droplet discharge method, a coating method, or a vapor deposition method. The polymer material is preferably a droplet discharge method or a coating method, and the low molecular material is preferably an evaporation method, particularly a vacuum evaporation method. In this embodiment mode, a low molecular material is formed by a vacuum evaporation method as the electroluminescent layer.
なお電界発光層が形成する分子励起子の種類としては一重項励起状態と三重項励起状態が可能である。基底状態は通常一重項状態であり、一重項励起状態からの発光は蛍光と呼ばれる。また、三重項励起状態からの発光は燐光と呼ばれる。電界発光層からの発光とは、どちらの励起状態が寄与する場合も含まれる。さらに、蛍光と燐光を組み合わせて用いてもよく、各RGBの発光特性(発光輝度や寿命等)により蛍光及び燐光のいずれかを選択することができる。例えばR用の電界発光層には、三重項励起状態となる材料を使用し、G、B用には、一重項励起状態となる材料を使用することができる。 Note that the type of molecular excitons formed by the electroluminescent layer can be a singlet excited state or a triplet excited state. The ground state is usually a singlet state, and light emission from the singlet excited state is called fluorescence. In addition, light emission from the triplet excited state is called phosphorescence. The light emission from the electroluminescent layer includes the case where either excited state contributes. Furthermore, fluorescence and phosphorescence may be used in combination, and either fluorescence or phosphorescence can be selected according to the emission characteristics of each RGB (emission luminance, lifetime, etc.). For example, a material in a triplet excited state can be used for the electroluminescent layer for R, and a material in a singlet excited state can be used for G and B.
詳細な電界発光層は、画素電極73側から順に、HIL(ホール注入層)、HTL(ホール輸送層)、EML(発光層)、ETL(電子輸送層)、EIL(電子注入層)の順に積層されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることができる。
The detailed electroluminescent layer is laminated in the order of HIL (hole injection layer), HTL (hole transport layer), EML (light emitting layer), ETL (electron transport layer), and EIL (electron injection layer) in this order from the
具体的には、HILとしてCuPcやPEDOT、HTLとしてα−NPD、ETLとしてBCPやAlq3、EILとしてBCP:LiやCaF2をそれぞれ用いる。また例えばEMLは、R、G、Bのそれぞれの発光色に対応したドーパント(Rの場合DCM等、Gの場合DMQD等)をドープしたAlq3を用いればよい。 Specifically, CuPc or PEDOT is used as HIL, α-NPD is used as HTL, BCP or Alq 3 is used as ETL, and BCP: Li or CaF 2 is used as EIL. Further, for example, EML may be Alq 3 doped with a dopant corresponding to each emission color of R, G, and B (DCM in the case of R, DMQD in the case of G).
なお、電界発光層は上記材料に限定されない。例えば、CuPcやPEDOTの代わりに酸化モリブデン(MoOx:x=2〜3)等の酸化物とα−NPDやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電子注入層にベンゾオキサゾール誘導体(BzOSと示す)を用いてもよい。 Note that the electroluminescent layer is not limited to the above materials. For example, instead of CuPc or PEDOT, an oxide such as molybdenum oxide (MoOx: x = 2 to 3) and α-NPD or rubrene can be co-evaporated to improve the hole injection property. A benzoxazole derivative (shown as BzOS) may be used for the electron injection layer.
さらに各RGBの電界発光層を形成する場合、カラーフィルターを用いて、高精細な表示を行うこともできる。カラーフィルターにより、各RGBの発光スペクトルにおけるブロードなピークを鋭くなるように補正できるからである。 Furthermore, when each RGB electroluminescent layer is formed, high-definition display can be performed using a color filter. This is because the color filter can correct a broad peak in the emission spectrum of each RGB so as to be sharp.
以上、各RGBの電界発光層を形成する場合を説明したが、単色の発光を示す電界発光層を形成してもよい。この場合、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うこともできる。例えば、白色又は橙色の発光を示す電界発光層を形成する場合、カラーフィルターやカラーフィルターと色変換層とを組み合わせたものを設ければ、フルカラー表示を行うことができる。 The case where the RGB electroluminescent layers are formed has been described above, but an electroluminescent layer exhibiting monochromatic light emission may be formed. In this case, full color display can be performed by combining a color filter and a color conversion layer. For example, when an electroluminescent layer that emits white or orange light is formed, a full color display can be performed by providing a color filter or a combination of a color filter and a color conversion layer.
もちろん単色の発光を示す電界発光層を形成して単色表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示を行うことができる。エリアカラータイプは、主に文字や記号を表示する場合に適している。 Needless to say, a monochromatic display may be performed by forming an electroluminescent layer that emits monochromatic light. For example, an area color type display can be performed using monochromatic light emission. The area color type is suitable mainly for displaying characters and symbols.
その後、電界発光層74及び絶縁膜67を覆うように発光素子15の対向電極(第2の電極)75を形成する。
Thereafter, a counter electrode (second electrode) 75 of the
なお、画素電極73及び対向電極75の材料は、仕事関数を考慮して選択する必要がある。そして画素電極73及び対向電極75は、画素構成により、いずれも陽極、陰極となりうる。以下に、陽極及び陰極に用いる電極材料について説明する。
Note that the material of the
陽極として用いる電極材料としては、仕事関数の大きい(仕事関数4.0eV以上)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体例な材料としては、ITO、ZnO、IZO、ITSO、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又は金属材料の窒化物(例えば、窒化チタン等)を用いることができる。 As an electrode material used as the anode, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a high work function (work function of 4.0 eV or more). As specific examples, ITO, ZnO, IZO, ITSO, gold, platinum, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, or a nitride of a metal material (for example, titanium nitride) is used. be able to.
また、陰極として用いる電極材料としては、仕事関数の小さい(仕事関数3.8eV以下)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の1族又は2族に属する元素、すなわちリチウムやセシウム等のアルカリ金属、及びマグネシウム、カルシウム、ストロンチウム等、及びこれらを含む合金(Mg:Ag、Al:Li)や化合物(LiF、CsF、CaF2)の他、希土類金属を含む遷移金属を用いて形成することができる。
As an electrode material used as the cathode, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function (work function of 3.8 eV or less). Specific materials include elements belonging to
このような画素電極又は対向電極を、透光性又は非透光性とすることにより、電界発光層からの光の射出方向を選択することができる。例えば、画素電極及び対向電極を、透光性を有する材料で形成する場合、電界発光層からの光が絶縁基板60側及び封止基板側へ射出する両面発光型の表示を行うことができる。
By making such a pixel electrode or a counter electrode light-transmitting or non-light-transmitting, the light emission direction from the electroluminescent layer can be selected. For example, in the case where the pixel electrode and the counter electrode are formed using a light-transmitting material, a dual emission display in which light from the electroluminescent layer is emitted to the insulating
電界発光層からの光を基板60へ射出する場合、画素電極を透光性とし、対向電極を非透光性とすればよい。その結果、下面発光型の表示装置を提供することができる。また電界発光層からの光を封止基板側へ射出する場合、画素電極を非透光性とし、対向電極を透光性とすればよい。その結果、上面発光型の表示装置を提供することができる。このような光の出射方向とならない側に設けられた非透光性の電極には、反射性の高い導電膜を用いることにより光を有効利用することができる。
When light from the electroluminescent layer is emitted to the
本実施の形態では、第1の層間絶縁膜64に有色性有機材料を使用することができ、これをブラックマトリクスとして使用できる。そして、画素電極に非透光性材料を用い、対向電極にITO等の透光性材料を用いることにより、上面発光型とする。また第1の層間絶縁膜64に有色性有機材料を用いず、画素電極にITO等の透光性材料を用いることにより、下面発光型とすることができる。
In the present embodiment, a colored organic material can be used for the first
また、本実施の形態において画素電極及び対向電極のうち、透光性とする必要がある場合、金属、又はこれら金属を含む合金を非常に薄く形成して用いてもよい。また薄くした金属上にITO、IZO、ITSO又はその他の透明導電膜(合金を含む)との積層により形成することができる。 In this embodiment mode, in the case where the pixel electrode and the counter electrode are required to have a light-transmitting property, a metal or an alloy containing these metals may be formed to be very thin. Further, it can be formed by laminating ITO, IZO, ITSO or other transparent conductive films (including alloys) on a thin metal.
以上のようにして画素部を形成することができる。 The pixel portion can be formed as described above.
また信号線と、走査線との間に生じるクロストークを防止するため、層間絶縁膜を厚くすると好ましい。このとき、クロストークが生じないような膜厚を確保するため、層間絶縁膜の一部には有機材料を用いるとよく、さらに積層構造とすることもできる。また層間絶縁膜に無機材料を用いる場合、低誘電率材料(low−k材料)を使用すると好ましい。 In order to prevent crosstalk between the signal line and the scanning line, it is preferable to increase the thickness of the interlayer insulating film. At this time, in order to secure a film thickness that does not cause crosstalk, an organic material may be used for part of the interlayer insulating film, and a stacked structure may be used. When an inorganic material is used for the interlayer insulating film, it is preferable to use a low dielectric constant material (low-k material).
また層間絶縁膜を積層した場合であって、発光素子からの光を下方へ出射するとき、異種材料界面での光の屈折を防止するとよい。例えば、第1の層間絶縁膜に開口部を形成し、当該開口部を埋めるように第2の層間絶縁膜を形成する。その結果、第1の層間絶縁膜及び第2の層間絶縁膜の界面での光の屈折を防止することができ、光の取り出し効率を高めることができる。 In addition, when an interlayer insulating film is stacked and light from a light emitting element is emitted downward, it is preferable to prevent light from being refracted at the interface between different materials. For example, an opening is formed in the first interlayer insulating film, and a second interlayer insulating film is formed so as to fill the opening. As a result, light refraction at the interface between the first interlayer insulating film and the second interlayer insulating film can be prevented, and the light extraction efficiency can be increased.
このような層間絶縁膜を積層する構成例を図12(B)に示す。 A structural example in which such interlayer insulating films are stacked is shown in FIG.
図12(B)は、図12(A)と異なり層間絶縁膜を積層し、第1の層間絶縁膜に開口部を設けることを特徴とする。また当該開口部は、電界発光層が設けられる領域に形成することを特徴とする。またスイッチング素子13として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図12(A)と同様であるため説明を省略する。その結果、第1の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第1の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。
FIG. 12B is different from FIG. 12A in that an interlayer insulating film is stacked and an opening is provided in the first interlayer insulating film. The opening is formed in a region where the electroluminescent layer is provided. The switching
また図12(A)と同様に、画素電極及び対向電極を透光性材料とすることにより、両面発光型とすることができる。もちろん、画素電極を非透光性材料とし、対向電極を透光性材料とすることにより上面発光を行うことができる。 Similarly to FIG. 12A, a double-sided emission type can be obtained by using a light-transmitting material for the pixel electrode and the counter electrode. Needless to say, top emission can be performed by using a non-light-transmitting material for the pixel electrode and a light-transmitting material for the counter electrode.
図13(A)は、図12(A)と異なり、画素電極73を形成した後、配線66を形成することを特徴とする。その他の構成は図12(A)と同様であるため説明を省略する。
FIG. 13A is different from FIG. 12A in that the
図13(B)は、図13(A)と異なり第1の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第1の層間絶縁膜に開口部を設けることを特徴とする。またスイッチング素子13として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図13(A)と同様であるため、図12(A)を参照することができる。その結果、第1の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第1の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。
FIG. 13B is different from FIG. 13A in that an opening is provided in the first interlayer insulating film. In the region where the electroluminescent layer is provided, an opening is provided in the first interlayer insulating film. The switching
またさらに図12(A)と同様に画素電極及び対向電極を透光性材料とすることにより、図13(B)に示すように両面発光型とすることができる。もちろん、画素電極を非透光性材料とし、対向電極を透光性材料とすることにより上面発光を行うことができる。 Further, as in FIG. 12A, by using a light-transmitting material for the pixel electrode and the counter electrode, a dual emission type can be obtained as shown in FIG. 13B. Needless to say, top emission can be performed by using a non-light-transmitting material for the pixel electrode and a light-transmitting material for the counter electrode.
図14(A)は、図12(A)と異なり、パッシベーション膜を積層構造とし、層間絶縁膜形成前に、配線66を形成し、層間絶縁膜64に開口部を形成し、配線66と接続する要に画素電極73を形成することを特徴とする。パッシベーション膜には、第一層目に酸化窒化珪素(SiNO)膜を用い、第二層目に窒化酸化珪素(SiON)膜を用いることができる。図14(A)に示す画素において、第1の層間絶縁膜64及び第2の層間絶縁膜65を積層した構造を用いてもよい。その他の構成は図12(A)と同様であるため説明を省略する。
14A differs from FIG. 12A in that the passivation film has a stacked structure, wiring 66 is formed before the interlayer insulating film is formed, an opening is formed in the
図14(B)は、図14(A)と異なり第1の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第1の層間絶縁膜に開口部を設けることを特徴とする。またスイッチング素子13として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図14(A)と同様であるため、図12(A)を参照することができる。その結果、第1の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第1の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。
FIG. 14B is different from FIG. 14A in that an opening is provided in the first interlayer insulating film. In the region where the electroluminescent layer is provided, an opening is provided in the first interlayer insulating film. The switching
またさらに図12(A)と同様に、画素電極及び対向電極を透光性材料とすることにより、図14(B)に示すように両面発光型とすることができる。もちろん、画素電極を非透光性材料とし、対向電極を透光性材料とすることにより上面発光を行うことができる。 Further, as in FIG. 12A, by using a light-transmitting material for the pixel electrode and the counter electrode, a dual emission type can be obtained as shown in FIG. 14B. Needless to say, top emission can be performed by using a non-light-transmitting material for the pixel electrode and a light-transmitting material for the counter electrode.
図15(A)は、図12(A)と異なり、配線66を2層にして設けることを特徴とする。すなわち、第1の層間絶縁膜64に開口部を設けて配線66aを形成し、次いで第2の層間絶縁膜65を形成し、当該第2の層間絶縁膜65に開口部を設けて配線66bを形成する。例えば配線66aとして炭素及びニッケルを含むアルミニウム合金(Al(C+Ni))を用い、配線66bとしてTi/Al−Si/Tiの積層構造を用いることができる。その他の構成は図14(A)と同様であるため、図12(A)の説明を参照することができる。
FIG. 15A is different from FIG. 12A in that the
図15(B)は、図15(A)と異なり第1の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第1の層間絶縁膜に開口部を設けることを特徴とする。またスイッチング素子13として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図15(A)と同様であるため、図12(A)を参照することができる。その結果、第1の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第1の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。またさらに画素電極及び対向電極を透光性材料とすることにより、図15(B)に示すように両面発光型とすることができる。もちろん、画素電極を非透光性材料とし、対向電極を透光性材料とすることにより上面発光を行うことができる。
FIG. 15B is different from FIG. 15A in that an opening is provided in the first interlayer insulating film. In the region where the electroluminescent layer is provided, an opening is provided in the first interlayer insulating film. The switching
このように画素電極73を層間絶縁膜等の平坦面上に形成すると、均一に電圧を印加することができる。その結果、良好な画像表示を行うことができる。
When the
またこのように形成された表示装置には、コントラストの向上を図るために、偏光板、円偏光板を設けてもよい。この場合、発光素子の光の出射側に、その発光波長帯を中心波長とし、当該波長領域を偏光するフィルム(偏光フィルム)を設けた構成とすると、コントラストの向上や、配線等による鏡面化(映り込み)の防止を図ることができる。 In addition, the display device thus formed may be provided with a polarizing plate and a circular polarizing plate in order to improve contrast. In this case, when the light emission side of the light emitting element is provided with a film having a light emission wavelength band as a central wavelength and polarizing the wavelength region (polarizing film), the contrast is improved and the mirror surface is formed by wiring or the like ( (Reflection) can be prevented.
また上述の画素部と同一基板上に、信号線駆動回路又は走査線駆動回路といった駆動回路部を形成することができる。この場合、半導体膜には多結晶珪素膜を用いると好ましい。 In addition, a driver circuit portion such as a signal line driver circuit or a scan line driver circuit can be formed over the same substrate as the above pixel portion. In this case, it is preferable to use a polycrystalline silicon film as the semiconductor film.
また図16には、図10で示した画素部、及び第1のゲートドライバ41、第2のゲートドライバ42の領域の断面図を示す。図14では図示しなかったが、容量素子22は、ゲート電極の材料と、層間絶縁膜64等の絶縁材料と、配線66とにより形成することができる。第1及び第2のゲートドライバ領域の一部上には封止材408が設けられている。封止材により、対向基板406を張り合わせることができる。対向基板406を張り合わせるときに形成される空間には、窒素等の不活性ガス、樹脂材料を充填させたり、乾燥剤を設けるとよい。水分や酸素による発光素子15の劣化を防止することができる。
FIG. 16 is a cross-sectional view of the pixel portion, the
また図16に示すように、封止材をゲートドライバ上に設けることにより、表示装置の狭額縁化を達成することができる。またソースドライバ上に封止材を設けてもよい。ただし、引き出し配線等が多く設けられているため、注意が必要である。 In addition, as shown in FIG. 16, by providing the sealing material on the gate driver, it is possible to achieve a narrow frame of the display device. Further, a sealing material may be provided on the source driver. However, since many lead wires are provided, attention is required.
このような封止構造は、図12(A)(B)、図13(A)(B)、図14(B)、図15(A)(B)で示したいずれの画素構成にも適用することができる。 Such a sealing structure is applied to any of the pixel structures shown in FIGS. 12A and 12B, FIGS. 13A and 13B, FIGS. 14B and 15A and 15B. can do.
なお本実施の形態は、その他の実施の形態と自由に組み合わせることができる。 Note that this embodiment can be freely combined with any of the other embodiments.
(実施の形態9)
本発明のパス用素子を含む画素領域を備えた電子機器として、テレビジョン装置(テレビ、テレビジョン受信機)、デジタルカメラ、デジタルビデオカメラ、携帯電話装置(携帯電話機)、PDA等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図19を参照して説明する。
(Embodiment 9)
As an electronic device having a pixel region including the pass element of the present invention, a portable information terminal such as a television device (TV, television receiver), a digital camera, a digital video camera, a mobile phone device (mobile phone), a PDA, etc. In addition, sound reproducing devices such as portable game machines, monitors, computers, car audio, and image reproducing devices equipped with a recording medium such as a home game machine. A specific example will be described with reference to FIG.
図19(A)に示す本発明の表示装置を用いた携帯情報端末は、本体9201、表示部9202等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。図19(B)に示す本発明の表示装置を用いたデジタルビデオカメラは、表示部9701、9702等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。図19(C)に示す本発明の表示装置を用いた携帯端末は、本体9101、表示部9102等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。図19(D)に示す本発明の表示装置を用いた携帯型のテレビジョン装置は、本体9301、表示部9302等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。図19(E)に示す本発明の表示装置を用いた携帯型のコンピュータは、本体9401、表示部9402等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。図19(F)に示す本発明の表示装置を用いたテレビジョン装置は、本体9501、表示部9502等を含み、本発明によりきれいな黒表示を行うことができる。また駆動用トランジスタを線形領域で動作させることによって、低消費電力化を図ることもできる。上記に挙げた電子機器において、パス用素子を設けることにより、駆動用トランジスタのオフ電流は、パス用素子を介して、外部へ流すことができる。その結果、きれいな黒表示を行う電子機器を提供することができる。
A portable information terminal using the display device of the present invention illustrated in FIG. 19A includes a
Claims (17)
前記素子の抵抗値は、前記発光素子が非点灯となるときの抵抗値より小さく、且つ前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element, a transistor for driving the light emitting element, the light emitting element and an element connected to the transistor,
The display device according to claim 1, wherein a resistance value of the element is smaller than a resistance value when the light emitting element is not turned on and larger than a resistance value when the light emitting element is turned on.
前記抵抗素子の抵抗値は、前記発光素子が非点灯となるときの抵抗値より小さく、且つ前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element, a transistor for driving the light emitting element, a light emitting element and a resistance element connected to the transistor,
The display device according to claim 1, wherein a resistance value of the resistance element is smaller than a resistance value when the light emitting element is not turned on and is larger than a resistance value when the light emitting element is turned on.
前記薄膜トランジスタがオンとなったときの抵抗値は前記発光素子が非点灯となるときの抵抗値より小さく、
且つ前記薄膜トランジスタがオフとなったときの抵抗値は、前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element; a transistor for driving the light emitting element; and the thin film transistor connected to the light emitting element and the transistor.
The resistance value when the thin film transistor is turned on is smaller than the resistance value when the light emitting element is not lit,
The display device is characterized in that a resistance value when the thin film transistor is turned off is larger than a resistance value when the light emitting element is turned on.
前記ダイオード素子の抵抗値は、前記発光素子が非点灯となるときの抵抗値より小さく、且つ前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element, a transistor for driving the light emitting element, the light emitting element and a diode element connected to the transistor,
The display device characterized in that a resistance value of the diode element is smaller than a resistance value when the light emitting element is not lit and larger than a resistance value when the light emitting element is lit.
前記第2のトランジスタは、前記第1のトランジスタがオフとなるときはオフとなり、且つ前記第1のトランジスタがオン及び前記発光素子が点灯するときはオフとなることを特徴とする表示装置。 A light emitting element, a first transistor for driving the light emitting element, and a second transistor connected to the light emitting element and the transistor,
The display device, wherein the second transistor is turned off when the first transistor is turned off, and turned off when the first transistor is turned on and the light emitting element is turned on.
前記第2のトランジスタは、前記第1のトランジスタがオフとなるときはオフとなり、且つ前記第1のトランジスタがオン及び前記発光素子が点灯するときはオフとなり、
前記第2のトランジスタの抵抗値は、前記発光素子が非点灯となるときの抵抗値より小さく、前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element; a first transistor for driving the light emitting element; and a second transistor connected to the light emitting element and the first transistor;
The second transistor is turned off when the first transistor is turned off, and turned off when the first transistor is turned on and the light emitting element is turned on,
The display device according to claim 1, wherein a resistance value of the second transistor is smaller than a resistance value when the light emitting element is not lit and larger than a resistance value when the light emitting element is lit.
前記第2のトランジスタの極性はp型であり、
前記第2のトランジスタのゲート電極は、電源線に接続され、前記p型のトランジスタの一方及び他方のいずれかの電極は、前記発光素子の対向電極に接続される
ことを特徴とする表示装置。 A light emitting element; a first transistor for driving the light emitting element; and a second transistor connected to the light emitting element and the first transistor;
The polarity of the second transistor is p-type,
The display device, wherein a gate electrode of the second transistor is connected to a power supply line, and one of the other electrodes of the p-type transistor is connected to a counter electrode of the light emitting element.
前記第2のトランジスタの極性はp型であり、
前記p型のトランジスタのゲート電極は、電源線に接続され、前記p型のトランジスタの一方及び他方のいずれかの電極は、前記発光素子の対向電極に接続され、
且つ前記トランジスタの抵抗値は、前記発光素子が非点灯となるときの抵抗値より小さく、前記発光素子が点灯するときの抵抗値より大きいことを特徴とする表示装置。 A light emitting element; a first transistor for driving the light emitting element; and a second transistor connected to the light emitting element and the first transistor;
The polarity of the second transistor is p-type,
The gate electrode of the p-type transistor is connected to a power supply line, and one of the other electrodes of the p-type transistor is connected to the counter electrode of the light emitting element,
In addition, the display device is characterized in that a resistance value of the transistor is smaller than a resistance value when the light emitting element is not turned on and larger than a resistance value when the light emitting element is turned on.
前記発光素子に逆方向電圧を印加する間、前記発光素子が非点灯となるときは前記トランジスタがオンとなり、
前記発光素子に順方向電圧を印加する間、前記発光素子が点灯するときは前記トランジスタがオンとなることを特徴とする表示装置。 A light emitting element, and a transistor for driving the light emitting element,
While applying a reverse voltage to the light emitting element, when the light emitting element is not lit, the transistor is turned on,
While the forward voltage is applied to the light emitting element, the transistor is turned on when the light emitting element is turned on.
前記発光素子を駆動する第1のトランジスタに接続されたスイッチング素子を有し、
前記スイッチング素子は、走査線により選択され、
前記スイッチング素子が選択されると、信号線から前記スイッチング素子へビデオ信号が入力されることを特徴とする表示装置。 In any one of Claims 1 thru | or 9,
A switching element connected to a first transistor for driving the light emitting element;
The switching element is selected by a scanning line;
When the switching element is selected, a video signal is input from a signal line to the switching element.
前記発光素子を駆動する第1のトランジスタと、前記発光素子との間に設けられた電流制御用トランジスタを有することを特徴とする表示装置。 In any one of Claims 1 thru | or 10,
A display device comprising: a first transistor for driving the light emitting element; and a current control transistor provided between the light emitting element.
前記発光素子を駆動するための第1のトランジスタのゲート電極は、固定電位を有することを特徴とする表示装置。 In claim 11,
A display device, wherein a gate electrode of a first transistor for driving the light emitting element has a fixed potential.
前記発光素子を駆動するトランジスタのゲート電極と、一方及び他方のいずれかの電極との間に設けられた容量素子を有することを特徴とする表示装置。 In any one of Claims 1 thru | or 12,
A display device comprising: a capacitor element provided between a gate electrode of a transistor for driving the light emitting element and one of the other electrode.
前記容量素子の電荷を放電する消去用トランジスタが設けられたことを特徴とする表示装置。 In claim 13,
A display device comprising an erasing transistor for discharging the charge of the capacitor.
前記発光素子を有する画素領域と、前記発光素子を駆動するトランジスタへ供給する信号を生成するドライバとの間に温度補償機能を有する素子が設けられていることを特徴とする表示装置。 In any one of Claims 1 thru | or 14,
A display device, wherein an element having a temperature compensation function is provided between a pixel region having the light-emitting element and a driver that generates a signal to be supplied to a transistor that drives the light-emitting element.
前記発光素子を有する画素領域と、前記発光素子を駆動するトランジスタへ供給する信号を生成するドライバとの間に保護回路が設けられていることを特徴とする表示装置。 In any one of Claims 1 thru | or 15,
A display device, wherein a protection circuit is provided between a pixel region including the light-emitting element and a driver that generates a signal to be supplied to a transistor that drives the light-emitting element.
前記ドライバ上に設けられた封止材を介して対向基板が設けられていることを特徴とする表示装置。 In any one of Claims 1 thru | or 16,
A display device, wherein a counter substrate is provided through a sealing material provided on the driver.
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