JP2006005010A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2006005010A JP2006005010A JP2004177258A JP2004177258A JP2006005010A JP 2006005010 A JP2006005010 A JP 2006005010A JP 2004177258 A JP2004177258 A JP 2004177258A JP 2004177258 A JP2004177258 A JP 2004177258A JP 2006005010 A JP2006005010 A JP 2006005010A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- porous
- layer
- dielectric constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に係り、詳しくは、多孔質の低誘電率膜を層間絶縁膜に用いた多層配線構造を有する半導体装置、およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a multilayer wiring structure using a porous low dielectric constant film as an interlayer insulating film, and a manufacturing method thereof.
半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は65nmから45nmに向けて技術開発が精力的に進められている。また、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工で溝が形成された層間絶縁膜上に銅(Cu)膜等の配線材料膜を堆積し、溝内に埋め込まれた部分以外にある上記配線材料膜を化学機械研磨(CMP:Chemical Mechanical Polishing)により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている。 The miniaturization of elements constituting a semiconductor device is most effective for improving the performance of the semiconductor device, and at present, technological development is energetically advanced from 65 nm to 45 nm as a design standard for the dimensions. Further, in improving the performance of a semiconductor device having the above-mentioned fine structure, an interlayer insulating film in which grooves are formed by microfabrication in order to reduce the resistance of wiring connecting elements and reduce the parasitic capacitance of wiring. Formed by a so-called damascene method in which a wiring material film such as a copper (Cu) film is deposited thereon and the wiring material film other than the portion embedded in the groove is removed by chemical mechanical polishing (CMP). Groove wiring to be performed, that is, damascene wiring is indispensable.
上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が最も有効な手段になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率3.9以下の絶縁膜のことをいう。 In the formation of the damascene wiring, an insulating film material of a so-called low dielectric constant film having a relative dielectric constant lower than that of the silicon oxide film is essential as a material of the interlayer insulating film. In order to promote the reduction of the dielectric constant of the interlayer insulating film, making the porous film of the low dielectric constant film becomes the most effective means. Here, the low dielectric constant film refers to an insulating film having a relative dielectric constant of 3.9 or less of a silicon dioxide film.
しかし、多孔質化した低誘電率膜が半導体装置のダマシン配線の製造プロセスに具体的に適用される場合には、以下のような問題の生じることが懸念され、それに対する解決手法が提案されている。その第1の問題は、低誘電率膜中の空孔の含有比率が高くなりその比誘電率が小さくなると共に層間絶縁膜の機械的強度が不可避的に低減することから生じるものであり、この層間絶縁膜の機械的強度の低下により熱応力起因のクラックが生じ易くなり、結果としてダマシン配線間のショート不良が生じ易くなることである。そこで、層間絶縁膜に形成する接続孔(ビアホール)あるいは配線溝(トレンチ)の側壁に側壁保護膜として高ヤング率絶縁膜を設けることが提案されている(例えば、特許文献1参照)。そして、その第2の問題は、上記ビアホールおよびトレンチの側壁に多数の空孔(ポア)が製造プロセス中に露出し、このポアを通って層間絶縁膜内に水分、配線材料膜のCuあるいはそのバリアメタルであるたとえば窒化タンタル(TaN)等が侵入し、層間絶縁膜の信頼性の低下および比誘電率の上昇、配線間のリーク電流の増加、ビア部での接続不良等が引き起こされることである。そこで、上記ビアホールあるいはトレンチの側壁に側壁保護膜として緻密な膜質の無機絶縁膜(ポアシール)を設けることが提案されている(例えば、特許文献2参照)。 However, when the porous low dielectric constant film is specifically applied to the manufacturing process of damascene wiring of a semiconductor device, there is a concern that the following problems may occur, and a solution method has been proposed. Yes. The first problem arises from the fact that the vacancy content ratio in the low dielectric constant film is increased, the relative dielectric constant is decreased, and the mechanical strength of the interlayer insulating film is inevitably reduced. A decrease in the mechanical strength of the interlayer insulating film tends to cause cracks due to thermal stress, and as a result, short-circuit defects between damascene wirings are likely to occur. Therefore, it has been proposed to provide a high Young's modulus insulating film as a side wall protective film on the side wall of a connection hole (via hole) or wiring groove (trench) formed in the interlayer insulating film (see, for example, Patent Document 1). The second problem is that a large number of pores (pores) are exposed in the sidewalls of the via holes and trenches during the manufacturing process, and moisture, Cu of the wiring material film or Cu thereof is passed through the pores in the interlayer insulating film. For example, tantalum nitride (TaN), which is a barrier metal, penetrates, causing a decrease in reliability of the interlayer insulating film and an increase in relative dielectric constant, an increase in leakage current between wirings, a poor connection in the via portion, and the like. is there. Therefore, it has been proposed to provide a dense inorganic insulating film (pore seal) as a sidewall protective film on the sidewall of the via hole or trench (see, for example, Patent Document 2).
以下、低誘電率膜を含む層間絶縁膜のビアホールあるいはトレンチ側壁に側壁保護膜を形成してダマシン配線を製造する技術について図9,10を参照して説明する。図9,10は特許文献2に開示されているポアシールを使用してデュアルダマシン配線を形成する場合の工程別素子断面図である。
Hereinafter, a technique for manufacturing a damascene wiring by forming a sidewall protective film on a via hole or a trench sidewall of an interlayer insulating film including a low dielectric constant film will be described with reference to FIGS. 9 and 10 are element cross-sectional views according to processes when dual damascene wiring is formed using the pore seal disclosed in
図9(a)に示すように、Cu膜で成る下層配線101上に、プラズマシリコン窒化膜であるP−SiN膜102、第1低誘電率膜103、プラズマシリコン酸化膜である第1のP−SiO2膜104、第2低誘電率膜105および第2のP−SiO2膜106を積層して形成した後、周知のフォトリソグラフィ技術とドライエッチング技術とで、上記第2のP−SiO2膜106と第2低誘電率膜105にビア用開口107を形成し第1のP−SiO2膜104を露出させる。
As shown in FIG. 9A, a P-
次に、図9(b)に示すように、トレンチパターンを有するレジストマスク108を形成する。そして、これをエッチングマスクにした反応性イオンエッチング(RIE)で、はじめにハイドロフルオロカーボン系ガスを用いて第2のP−SiO2膜106と第1のP−SiO2膜104の上記露出部とをエッチング除去する。
Next, as shown in FIG. 9B, a
次に、図9(c)に示すように、第2のP−SiO2膜106をエッチングマスクにし第1のP−SiO2膜104をエッチングストッパーとし、たとえばフルオロカーボン系のエッチングガスを用いたRIEにより、露出した第2低誘電率膜105をエッチングすると共に、第1低誘電率膜103にビアホールを形成する。このRIEにおいては、レジストマスク108は前もって除去されエッチングマスクにはならない。引続いて、第1のP−SiO2膜104および第2のP−SiO2膜106をエッチングマスクにして上記ビアホールで露出したP−SiN膜102をエッチング除去し上記ビアホールを下層配線101表面まで貫通させ、デュアルダマシン構造のビアホールおよびトレンチを形成する。
Next, as shown in FIG. 9C, the second P-SiO 2 film 106 is used as an etching mask and the first P-SiO 2 film 104 is used as an etching stopper, for example, RIE using a fluorocarbon-based etching gas. Thus, the exposed second low dielectric
次に、図9(d)に示すように、膜厚が50nm程度の第3のP−SiO2 膜(無機絶縁膜)109を化学気相成長(CVD)で全面に被覆させる。その後エッチバックを施して下層配線101表面の第3のP−SiO2膜109を除去する。この工程で、図10(a)に示すように、第3のP−SiO2膜109はサイドウォール絶縁膜として残り、側壁保護膜110として第1低誘電率膜103および第2低誘電率膜105の側壁を被覆する。ここで、側壁保護膜110は第1のP−SiO2膜104および第2のP−SiO2膜106の側壁も被覆する。
Next, as shown in FIG. 9D, a third P-SiO 2 film (inorganic insulating film) 109 having a film thickness of about 50 nm is coated on the entire surface by chemical vapor deposition (CVD). Thereafter, etch back is performed to remove the third P-SiO 2 film 109 on the surface of the
次に、下層配線101表面の酸化層を還元除去し、図10(b)に示すように、バリアメタル膜111をスパッタ法で成膜しその上からCu膜112をメッキ法等で堆積させる。そして、CMP法で第2のP−SiO2膜106表面の不要の上記バリアメタル膜111およびCu膜112を研磨除去し、図10(c)に示すように、下層配線101に電気接続するデュアルダマシン配線構造の上層配線113を形成する。このようにして、第1低誘電率膜103および第2低誘電率膜105に設けたデュアルダマシン構造のビアホールおよびトレンチの側壁に側壁保護膜110を有するダマシン配線が完成する。
上述したように半導体装置の素子は、その設計基準が65nmから45nmへとその微細化が進んでいる。そして、ダマシン配線に用いる低誘電率膜の比誘電率は2.0程度あるいはそれ以下の値が強く求められてきている。このように比誘電率が2以下になってくると、通常の低誘電率膜においては多孔質化は更に進んで膜中の空孔の含有比率が50%程度になってくる。ここで、後で詳述するが、空孔の含有比率は、多孔質膜の密度をMpとし多孔質膜のバルク(空孔を有しない材料膜)の密度をMbとして、(Mb−Mp)/Mbなる比率のことである。 As described above, the elements of semiconductor devices are being miniaturized from 65 nm to 45 nm in design standards. Further, the relative dielectric constant of a low dielectric constant film used for damascene wiring has been strongly demanded to be about 2.0 or less. Thus, when the relative dielectric constant becomes 2 or less, the porosity of the normal low dielectric constant film further advances, and the content ratio of the voids in the film becomes about 50%. Here, as will be described in detail later, the content ratio of the pores is (Mb−Mp) where the density of the porous film is Mp and the density of the porous film (material film having no pores) is Mb. It is a ratio of / Mb.
しかしながら、上述した従来の側壁保護膜あるいはポアシールは、比誘電率が約4近くのSiO2膜のような絶縁膜あるいはそれ以上の金属酸化物層で構成されており、比誘電率が2.0程度あるいはそれ以下となる低誘電率膜に比べて極めて高くなる。このために、上述した従来の側壁保護膜あるいはポアシールは、それをダマシン配線にそのまま適用しても、層間絶縁膜全体の誘電率が上昇しダマシン配線間の寄生容量が増加して、半導体装置の高性能化を阻害するようになるという問題があった。 However, the above-described conventional side wall protective film or pore seal is composed of an insulating film such as a SiO 2 film having a relative dielectric constant of about 4 or a metal oxide layer having a relative dielectric constant of about 2.0. It is extremely high compared to a low dielectric constant film of about or less. For this reason, even if the above-described conventional sidewall protective film or pore seal is applied to the damascene wiring as it is, the dielectric constant of the entire interlayer insulating film is increased and the parasitic capacitance between the damascene wiring is increased, so that the semiconductor device There was a problem that it would hinder high performance.
また、上記図9,10を参照して説明した従来例の場合では、下層配線101上のエッチングストッパー層(あるいは絶縁性バリア層)であるP−SiN膜102をRIEでエッチング除去してから、ポアシールになる第3のP−SiO2膜109を形成する。しかし、下層配線101上のエッチングストッパー層のエッチング除去において、第1低誘電率膜103あるいは第2低誘電率膜105のデュアルダマシン構造のビアホールおよびトレンチの側壁形状が大きく劣化するようになる。たとえば、この側壁形状は樽(ボーイング)形状になってしまう。そして、このデュアルダマシン構造のビアホールおよびトレンチにCu膜あるいはそのバリアメタルであるTaN膜の埋め込みが困難になるという問題が生じる。これは、ビアホールあるいはトレンチの寸法が小さくなる程に顕著になってくる。
In the case of the conventional example described with reference to FIGS. 9 and 10, the P-
本発明は、上述の事情に鑑みてなされたもので、ダマシン配線構造体に用いられる多孔質構造の低誘電率膜から成る層間絶縁膜の誘電率を実効的に低減する側壁保護膜を提供すると共に、上述したダマシン配線あるいはデュアルダマシン配線に用いるビアホールあるいはトレンチの側壁形状を高精度に制御し、配線材料あるいはバリアメタルの埋め込み形成を容易にして、微細化した高い信頼性を有するダマシン配線構造体の実用化を可能にすることを目的とする。 The present invention has been made in view of the above circumstances, and provides a sidewall protective film that effectively reduces the dielectric constant of an interlayer insulating film composed of a porous low dielectric constant film used in a damascene wiring structure. In addition, the side wall shape of the via hole or trench used for the above-described damascene wiring or dual damascene wiring is controlled with high precision, and the embedding formation of the wiring material or the barrier metal is facilitated, and the damascene wiring structure having high reliability that is miniaturized. The purpose is to enable the practical use of.
本発明者は、多孔質化した低誘電率膜を層間絶縁膜に用いるダマシン配線構造体を形成する場合に、下層配線上のエッチングストッパー層(あるいは絶縁性バリア層)をエッチング除去する工程において生じるところの、ダマシン配線のビアホールあるいはトレンチの側壁形状の変化は、多孔質膜の空孔の含有比率と空孔の寸法に大きく関係していることを見出した。本発明は、この新知見に基づいてなされている。 The present inventor occurs in a process of etching away an etching stopper layer (or insulating barrier layer) on a lower layer wiring when forming a damascene wiring structure using a porous low dielectric constant film as an interlayer insulating film. However, it has been found that the change in the shape of the sidewall of the via hole or trench of the damascene wiring is greatly related to the content ratio of the pores in the porous film and the size of the pores. The present invention has been made based on this new finding.
すなわち、上記課題を解決するために、半導体装置にかかる発明は、素子が形成された半導体基板と前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、を有する構成となっている。 That is, in order to solve the above-described problems, an invention relating to a semiconductor device includes a semiconductor substrate on which an element is formed and an interlayer insulation that is formed on the semiconductor substrate and has a porous insulating film containing pores at least in part. A film, a via plug or wiring layer embedded in the porous insulating film and in the interlayer insulating film, and between the porous insulating film and the via plug or wiring layer and on a side wall portion of the via plug or wiring layer The formed porous insulating film has a porous protective insulating film containing pores of different types.
上記発明において、前記多孔質保護絶縁膜の空孔を含有しないバルク密度をM0とし前記多孔質保護絶縁膜の密度をM1としたときの(M0−M1)/M0なる比率、すなわち多孔質保護絶縁膜の空孔の含有比率が30%を超えないで、かつ、その空孔の寸法が2nmを超えない構成になっている。 In the above invention, the ratio of (M0−M1) / M0, that is, the ratio of (M0−M1) / M0, where M0 is the bulk density of the porous protective insulating film not containing pores and M1 is the density of the porous protective insulating film, The content ratio of the pores of the film does not exceed 30%, and the size of the pores does not exceed 2 nm.
上記発明において、前記多孔質絶縁膜の空孔の含有比率は40%〜50%の範囲にある。そして、好ましくは、前記多孔質保護絶縁膜の膜厚が前記多孔質保護絶縁膜中の空孔の最大寸法に1nmを加えた値以上であり5nm以下になっている。 In the above invention, the pore content ratio of the porous insulating film is in the range of 40% to 50%. Preferably, the thickness of the porous protective insulating film is not less than a value obtained by adding 1 nm to the maximum dimension of the pores in the porous protective insulating film, and not more than 5 nm.
上記発明において、前記層間絶縁膜および前記配線層の構造がダマシン構造であり、前記ビアプラグあるいは配線層の導電体材料がCuを含んでいる。 In the above invention, the structure of the interlayer insulating film and the wiring layer is a damascene structure, and the conductor material of the via plug or the wiring layer contains Cu.
そして、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に多孔質絶縁体材料から成る第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記第3の絶縁膜および第2の絶縁膜に第1のドライエッチングを施し、前記第1の絶縁膜に達する開口を形成する工程と、前記レジストマスクを除去する工程と、前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第4の絶縁膜を全面に堆積させる工程と、前記第3の絶縁膜をエッチングマスクにして前記第4の絶縁膜および前記第1の絶縁膜に第2のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第4の絶縁膜を残存させる工程と、前記開口内に前記第4の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、を有する構成となっている。 The invention according to the method for manufacturing a semiconductor device includes a step of forming a lower wiring layer over an insulating film on a semiconductor substrate on which an element is formed, and a first insulating film is formed on the lower wiring layer. Forming a second insulating film made of a porous insulator material on the first insulating film; forming a third insulating film on the second insulating film; and A step of forming a resist mask having a predetermined opening pattern on the third insulating film, and applying a first dry etching to the third insulating film and the second insulating film using the resist mask as an etching mask, A step of forming an opening reaching the first insulating film; a step of removing the resist mask; and a fourth insulation having a porous structure different from that of the porous insulator material after removing the resist mask. Deposit a film on the entire surface And a second dry etching is performed on the fourth insulating film and the first insulating film using the third insulating film as an etching mask to penetrate the opening to the lower wiring layer and A step of leaving the fourth insulating film on the side wall, and forming a via plug or an upper wiring layer connected to the lower wiring layer by burying a barrier metal or a conductive material in the opening via the fourth insulating film. And a process.
あるいは、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に多孔質絶縁体材料から成る第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜上に無機材料膜を形成する工程と、前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、前記レジストマスクを除去する工程と、前記無機材料マスクをエッチングマスクにして第3の絶縁膜および第2の絶縁膜に第1のドライエッチングを施し、前記第1の絶縁膜に達する開口を形成する工程と、前記多孔質絶縁体材料とは異種の多孔質構造を有する第4の絶縁膜を全面に堆積させる工程と、前記無機材料マスクあるいは前記第3の絶縁膜をエッチングマスクにして前記第4の絶縁膜および前記第1の絶縁膜に第2のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第4の絶縁膜を残存させる工程と、前記開口内に前記第4の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、を有する構成になっている。 Alternatively, in the invention relating to the method for manufacturing a semiconductor device, a step of forming a lower wiring layer via an insulating film on a semiconductor substrate on which an element is formed, and a first insulating film is formed on the lower wiring layer. Forming a second insulating film made of a porous insulator material on the first insulating film; forming a third insulating film on the second insulating film; and A step of forming an inorganic material film on the insulating film, a step of forming a resist mask having a predetermined opening pattern on the inorganic material film, and etching the inorganic material film using the resist mask as an etching mask. Forming an inorganic material mask having the opening pattern; removing the resist mask; and using the inorganic material mask as an etching mask to form a first dry film on the third insulating film and the second insulating film. Forming an opening reaching the first insulating film, depositing a fourth insulating film having a porous structure different from the porous insulating material, and the inorganic material. Using the mask or the third insulating film as an etching mask, second dry etching is performed on the fourth insulating film and the first insulating film to penetrate the opening to the lower wiring layer and to form a sidewall of the opening. And a step of forming a via plug or an upper layer wiring that is connected to the lower wiring layer by burying a barrier metal or a conductor material through the fourth insulating film in the opening. It has the composition which has.
上記発明において、前記第2の絶縁膜の空孔の含有比率が40%〜50%の範囲にある。また、前記第4の絶縁膜の空孔の含有比率が30%を超えないで、かつ、その空孔の寸法が2nmを超えない構成になっている。 In the above invention, the vacancy content ratio of the second insulating film is in the range of 40% to 50%. Further, the content ratio of the holes in the fourth insulating film does not exceed 30%, and the dimension of the holes does not exceed 2 nm.
本発明の構成によれば、多孔質の低誘電率膜が配線間の層間絶縁膜として実用レベルで適用できるようになり、高い信頼性を有し高速動作が可能な半導体装置が具現化される。 According to the configuration of the present invention, a porous low dielectric constant film can be applied as an interlayer insulating film between wirings at a practical level, and a semiconductor device capable of high reliability and high speed operation is realized. .
以下に、図面を参照して本発明の実施形態の幾つかについて詳細に説明する。
(実施の形態1)
図1は、本発明の実施の形態1にかかるダマシン配線構造体の断面図であり、図2〜4は、上記ダマシン配線構造体の製造工程別素子断面図である。
Hereinafter, some of the embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIG. 1 is a cross-sectional view of a damascene wiring structure according to a first embodiment of the present invention, and FIGS. 2 to 4 are element cross-sectional views by manufacturing process of the damascene wiring structure.
図1に示すように、ダマシン配線構造の下層配線1が形成されている。そして、下層配線1と上層配線とを接続するためのビアプラグの形成領域において、絶縁性バリア層である第1エッチングストッパー層2a、第1低誘電率膜2b、第1キャップ層2cの積層膜で成る第1層間絶縁膜2を貫通するビアホール3が設けられ、このビアホール3の第1低誘電率膜2b、第1キャップ層2c側壁に第1側壁保護膜4が形成されている。そして、第1バリア層5が、第1側壁保護膜4を介してビアホール3内の側壁上に設けられ、下層配線1に電気接続して形成されている。そして、ビアプラグ6がビアホール3内に埋め込まれるように設けられている。
As shown in FIG. 1, a lower layer wiring 1 having a damascene wiring structure is formed. Then, in the formation region of the via plug for connecting the lower layer wiring 1 and the upper layer wiring, a laminated film of the first etching stopper layer 2a, the first low dielectric
ここで、第1側壁保護膜4は、たとえばCVD法で成膜した炭素含有シリコン酸化膜(SiOC膜)から成り、その多孔質膜の空孔の含有比率は30%以下であり、空孔径は2nm以下である。そして、第1側壁保護膜4の膜厚は、空孔径の最大寸法値に1nmを加えた値以上であり5nm以下が好ましい。ここで、空孔の含有比率とは、上述したように、(多孔質でない緻密なSiOC膜バルクの密度)−(多孔質のSiOC膜の密度)の(多孔質でない緻密なSiOC膜バルクの密度)に対する比率である。そして、空孔径の寸法は、透過電子顕微鏡(TEM)トモグラフ法又はエックス線(X−ray)散漫散乱法によるマイクロアナリシスで求めた値であり、空孔の直径寸法である。
Here, the first sidewall
そして、第1低誘電率膜2bは、たとえば比誘電率が2.2程度の多孔質のメチルシルセスキオキサン(p−MSQ:Porous Methyl Silsesquioxane)膜であり、第1エッチングストッパー層2aは、たとえば炭化珪素(SiC)膜、窒素含有炭化珪素(SiCN)膜あるいはSiN膜であり、第1キャップ層2cは、たとえばSiOC膜、SiO2膜、SiCN膜あるいはSiN膜で構成される。なお、上記の積層した第1層間絶縁膜2の実効的な比誘電率は2.5〜3.0程度となっている。
The first low dielectric
上層配線の形成領域では、絶縁性バリア層である第2エッチングストッパー層7a、第2低誘電率膜7b、第2キャップ層7cが積層して形成され、この積層した第2層間絶縁膜7の所定の領域に設けられたトレンチ8の内壁に第2側壁保護膜9が設けられている。そして、上記トレンチ8内に第2バリア層10を介して上層配線11が埋め込まれ、上記ビアプラグ6に接続して形成されている。ここで、第2エッチングストッパー層7a、第2低誘電率膜7b、第2キャップ層7cは、それぞれ、第1エッチングストッパー層2a、第1低誘電率膜2bおよび第1キャップ層2cと同様な絶縁膜で構成される。
In the formation region of the upper layer wiring, a second
ここで、第2側壁保護膜9は、第1側壁保護膜4と同じような多孔質膜で成り、その多孔質膜の空孔の含有比率は30%以下であり、空孔径は2nm以下である。そして、その膜厚は空孔径の最大寸法値に1nmを加えた値以上であり5nm以下が好ましい。なお、第2低誘電率膜7bは、比誘電率が2.0程度のp−MSQ膜で形成されており、第2層間絶縁膜7の実効の比誘電率は2〜2.5程度である。このようにして、ダマシン配線構造体の2層配線が形成される。
Here, the 2nd side wall protective film 9 consists of a porous film similar to the 1st side wall
次に、本発明にかかる上記ダマシン配線構造体の製造方法について、図2〜4を参照して説明する。ここで、図1と同じものは同一符号で示している。 Next, a method for manufacturing the damascene wiring structure according to the present invention will be described with reference to FIGS. Here, the same components as those in FIG. 1 are denoted by the same reference numerals.
シリコン基板上にCVD法でシリコン酸化膜を堆積させ、下地絶縁膜(不図示)を形成する。そして、周知のダマシン配線の形成方法によりCu膜で成る下層配線1を形成する。続いて、第1エッチングストッパー層2aとして膜厚が25nm程度であり、比誘電率が3.5程度のSiC膜を成膜し、スピンオン塗布法を用いたp−MSQ膜の成膜により比誘電率が2.2程度、膜厚が150nm程度になる第1低誘電率膜2bを形成する。ここで、第1低誘電率膜2bの空孔の含有比率は30〜40%程度である。そして、上記第1低誘電率膜2b表面に、CVD法で成膜した膜厚、比誘電率がそれぞれ100nm程度、2〜3程度のSiOC膜から成る第1キャップ層2cを形成する。そして、ビアホールの開口パターンを有するレジストマスク12をエッチングマスクにして、上記第1キャップ層2c、第1低誘電率膜2bを順次にRIEでドライエッチングし口径が80nm程度のビアホール3を形成する。ここで、第1エッチングストッパー層2aはエッチングしないままにする(図2(a))。
A silicon oxide film is deposited on the silicon substrate by a CVD method to form a base insulating film (not shown). Then, a lower layer wiring 1 made of a Cu film is formed by a known damascene wiring forming method. Subsequently, as the first etching stopper layer 2a, a SiC film having a thickness of about 25 nm and a relative dielectric constant of about 3.5 is formed, and a p-MSQ film is formed by using a spin-on coating method. A first low dielectric
次に、上記レジストマスクをH2ガス、Heガス等のプラズマで除去した後、CVD法により第1保護絶縁膜13を全面に堆積させる。ここで、第1保護絶縁膜13は多孔質のSiOC膜であり、たとえば膜の空孔の含有比率が15%で空孔の径は1nmである。第1保護絶縁膜13の成膜で、ビアホール3の側壁には膜厚が2nm程度のSiOC膜が形成される。そして、第1エッチングストッパー層2a表面にはそれ以下の膜厚が、第1キャップ層2c表面にはそれ以上の膜厚のSiOC膜が形成される(図2(b))。
Next, after removing the resist mask with plasma such as H 2 gas or He gas, the first protective insulating film 13 is deposited on the entire surface by the CVD method. Here, the first protective insulating film 13 is a porous SiOC film. For example, the pore content of the film is 15% and the pore diameter is 1 nm. When the first protective insulating film 13 is formed, a SiOC film having a thickness of about 2 nm is formed on the sidewall of the via
次に、高い異方性のRIEのエッチバックを施す。このエッチバックに使用するエッチングガスは、第1エッチングストッパー層2aをエッチングするガスであり、フッ素化合物ガスに窒素(N2)ガスを含むものであり、第1キャップ層2c上の第1保護絶縁膜13、第1エッチングストッパー層2a上の第1保護絶縁膜13および第1エッチングストッパー層2aをエッチング除去する。そして、ビアホール3を下層配線1表面に達するように貫通させる。同時に、ビアホール3の側壁に第1側壁保護膜4を形成する。ここで、第1側壁保護膜の膜厚は2nm程度である(図2(c))。
Next, a highly anisotropic RIE etchback is performed. The etching gas used for this etch-back is a gas for etching the first etching stopper layer 2a, which contains nitrogen (N 2 ) gas in the fluorine compound gas, and the first protective insulation on the first cap layer 2c. The film 13, the first protective insulating film 13 and the first etching stopper layer 2a on the first etching stopper layer 2a are removed by etching. Then, the via
次に、バリア材料として膜厚が15nm程度になるTaN膜あるいはタンタル(Ta)膜と、膜厚が50nm程度のCuシードをスパッタ(PVD)法で堆積し、更に、配線材料として、メッキ法を用いて膜厚が300nm〜500nmのCu膜を成膜する。そして、CMP法を用いて、第1キャップ層2c上の不要な部分のCu膜およびTaN膜あるいはTa膜を研磨除去し、ビアホール3内に第1バリア層5を介してビアプラグ6を充填させて形成する(図2(d))。
Next, a TaN film or tantalum (Ta) film with a film thickness of about 15 nm as a barrier material and a Cu seed with a film thickness of about 50 nm are deposited by sputtering (PVD), and further, a plating method is used as a wiring material. A Cu film having a film thickness of 300 nm to 500 nm is formed. Then, unnecessary portions of the Cu film and the TaN film or Ta film on the first cap layer 2 c are polished and removed by using the CMP method, and the via
このようにした後、第1キャップ層2c、第1バリア層5の上部およびビアプラグ6を被覆するように、全面に膜厚が25nm程度のSiC膜から成る第2エッチングストッパー層7a、p−MSQ膜から成る比誘電率が2.0程度、膜厚が200nm程度になる第2低誘電率膜7bを形成する。そして、上記第2低誘電率膜7b表面に、たとえば膜厚が100nmのSiOC膜から成る第2キャップ層7cを形成する(図3(a))。
After this, the second
そして、トレンチ8の開口パターンを有するレジストマスク14をエッチングマスクにして、上記第2キャップ層7c、第2低誘電率膜7bを順次にRIEでドライエッチングし幅寸法が100nm程度のトレンチ8を形成する。ここで、第2エッチングストッパー層7aはエッチングしない(図3(b))。
Then, using the resist mask 14 having the opening pattern of the
次に、図2(a)で説明したのと同様にして上記レジストマスクをプラズマで除去した後、残渣物を除去する洗浄処理を施して、第2キャップ層7c、第2低誘電率膜7bにトレンチ8を形成する(図3(c))。
Next, after removing the resist mask with plasma in the same manner as described with reference to FIG. 2A, a cleaning process is performed to remove residues, and the second cap layer 7c and the second low dielectric
次に、CVD法により第2保護絶縁膜15を全面に堆積させる。ここで、第2保護絶縁膜15は多孔質のSiOC膜であり、たとえば膜の空孔の含有比率が25%で空孔の径は2nmである。そして、その膜厚は5nmである。第2保護絶縁膜15の成膜で、トレンチ8の側壁には膜厚が5nm程度のSiOC膜が形成される。このCVDによる成膜では、第2エッチングストッパー層7a表面にはそれ以下の膜厚が、第2キャップ層7c表面にはそれ以上の膜厚のSiOC膜が形成されるようになる(図4(a))。
Next, the second protective insulating
次に、再度、高異方性のRIEのエッチバックを施す。このエッチバックに使用するエッチングガスは、第2エッチングストッパー層7aをエッチングするガスであり、フッ素化合物ガスに窒素(N2)ガスを含む混合ガスであり、第2キャップ層7c上の第2保護絶縁膜15、第2エッチングストッパー層7a上の第2保護絶縁膜15および第2エッチングストッパー層7aをエッチング除去する。そして、トレンチ8をビアプラグ6に達するように貫通させ、同時に、トレンチ8の側壁に第2側壁保護膜9を形成する。ここで、第2側壁保護膜9の膜厚は5nm程度である(図4(b))。
Next, a highly anisotropic RIE etchback is performed again. The etching gas used for this etch-back is a gas for etching the second
次に、膜厚が15nm程度になるTaN膜あるいはTa膜をPVD法で堆積させてバリアメタル膜16を全面に成膜し、更に、メッキ法を用いて膜厚が500nmのCu膜を堆積させ配線材料膜17をバリアメタル膜16に積層して成膜する(図4(c))。ここで、バリアメタル膜16は第1バリア層5およびビアプラグ6に接続している。そして、CMP法を用いて、第2キャップ層7c上の不要な部分のCu膜および積層のバリアメタル膜を研磨除去する。このようにして、図1で説明した第2バリア層10および上層配線11が形成され、ダマシン配線構造体の2層配線が完成する。
Next, a TaN film or Ta film having a film thickness of about 15 nm is deposited by the PVD method to form the
上記の実施の形態において、層間絶縁膜を構成する多孔質構造の第1低誘電率膜2bあるいは第2低誘電率膜7bの空孔の含有比率は40〜50%が好適である。空孔の含有比率が50%を超えると、上述した第1側壁保護膜4あるいは第2側壁保護膜9ではその機械的強度を補強し支えることができなくなる。また、空孔の含有比率が40%より小さくなると、その比誘電率を2以下にすることが難しくなる。
In the above embodiment, the pore content ratio of the porous first low dielectric
また、上記の実施の形態において、第1側壁保護膜4および第2側壁保護膜9中にある空孔の含有比率を30%以下にし、空孔の寸法を2nm以下にすることにより、空孔は相互に連結するようなことはなく、それぞれが孤立して存在するようになる。そして、以下に説明するような効果が顕著に現われてくる。
Further, in the above embodiment, the content ratio of the holes in the first sidewall
実施の形態1では、多孔質の第1低誘電率膜2bを含んで成る第1層間絶縁膜2に設けられるビアホール3の側壁を第1側壁保護膜4によりエッチング損傷から保護しながら、第1エッチングストッパー層2aをエッチング除去する。あるいは、多孔質の第2低誘電率膜7bを含んで成る第2層間絶縁膜7に設けられるトレンチ8の側壁を第2側壁保護膜9によりエッチングから保護しながら、第2エッチングストッパー層7aをエッチング除去する。このため、従来の技術で生じていたところの、ダマシン構造のビアホールおよびトレンチ側壁の形状変形は皆無になり、微細なダマシン配線構造体が半導体装置に形成できるようになる。
In the first embodiment, the first sidewall
また、第1側壁保護膜4および第2側壁保護膜9は多孔質絶縁膜から成っており、従来の技術の場合のように、第1層間絶縁膜2あるいは第2層間絶縁膜7の誘電率を増大させることはなくなる。
The first sidewall
そして、上述したような多孔質絶縁膜から成る第1側壁保護膜4および第2側壁保護膜9で、ダマシン構造のビアホールおよびトレンチの側壁を保護することで、多孔質の低誘電率膜を含む層間絶縁膜の機械的強度の低減に起因するクラックの発生およびダマシン配線間のショート不良は皆無になる。また、上記第1側壁保護膜4および第2側壁保護膜9は、層間絶縁膜内への水分あるいは配線材料膜のCuあるいはそのバリアメタルであるたとえばTaあるいはTaN等の侵入を抑制する。このために、ダマシン配線構造体の層間絶縁膜は高い信頼性を有し、層間絶縁膜の実効的な誘電率の上昇はなくなり、しかも配線層間のリーク電流の増加およびビア部での接続不良等の問題は皆無になる。
The first sidewall
また、半導体装置においてダマシン配線の多層化も容易になる。そして、実用レベルにおいて、高い信頼性を有し微細なダマシン配線構造体が半導体装置に形成できるようになる。このようにして、信頼性が高く高速動作が可能な半導体装置が具現化される。 In addition, the multi-layered damascene wiring in the semiconductor device is facilitated. In a practical level, a highly reliable and fine damascene wiring structure can be formed in a semiconductor device. In this manner, a semiconductor device that is highly reliable and capable of high-speed operation is realized.
(実施の形態2)
次に、本発明の実施の形態2について、図5〜8を参照して以下に説明する。この場合の特徴は、本発明がデュアルダマシン配線に適用されているところである。ここで、図5は、上層配線をビアプラグとダマシン配線とを一体に形成したデュアルダマシン配線構造体の断面図であり、図6〜8は、上記デュアルダマシン配線構造体の製造工程別素子断面図である。
(Embodiment 2)
Next, a second embodiment of the present invention will be described below with reference to FIGS. The feature in this case is that the present invention is applied to dual damascene wiring. Here, FIG. 5 is a cross-sectional view of a dual damascene wiring structure in which a via plug and a damascene wiring are integrally formed as an upper layer wiring, and FIGS. 6 to 8 are cross-sectional views of the dual damascene wiring structure according to manufacturing process. It is.
図5に示すように、たとえばアルミニウム銅合金から成る下層配線21が形成されている。そして、下層配線1に接続するデュアルダマシン配線の形成領域において、絶縁性バリア層であるエッチングストッパー層22a、第1低誘電率膜22b、ミッドストッパー層22c、第2低誘電率膜22dでおよびキャップ層22eの積層膜で成る層間絶縁膜22にデュアルダマシン構造のビアホール23およびトレンチ24が設けられ、このビアホール23の第1低誘電率膜22bおよびミッドストッパー層22cの側壁にビア部側壁保護膜25aが形成されている。そして、同様にトレンチ24の第2低誘電率膜22dおよびキャップ層22eの側壁にトレンチ部側壁保護膜25bが設けられている。そして、バリア層26が、ビア部側壁保護膜25aおよびトレンチ部側壁保護膜25bから成る側壁保護膜25を介して、デュアルダマシン構造のビアホールおよびトレンチ内の側壁上に設けられ下層配線21に電気接続している。そして、デュアルダマシン配線構造の上層配線27が上記デュアルダマシン構造のビアホールおよびトレンチ内に埋め込まれるように設けられている。
As shown in FIG. 5, a
ここで、側壁保護膜25は、たとえばCVD法で成膜した多孔質のシリコン酸化膜から成り、その多孔質膜の空孔の含有比率は30%以下であり、空孔径は2nm以下である。そして、側壁保護膜25の膜厚は、空孔径の最大寸法値に1nmを加えた値以上であり5nm以下である。 Here, the sidewall protective film 25 is made of, for example, a porous silicon oxide film formed by a CVD method, and the pore content ratio of the porous film is 30% or less, and the pore diameter is 2 nm or less. The film thickness of the sidewall protective film 25 is not less than a value obtained by adding 1 nm to the maximum dimension value of the pore diameter and not more than 5 nm.
そして、第1低誘電率膜22bおよび第2低誘電率膜22dは、たとえば比誘電率が1.8程度の多孔質のp−MSQ膜であり、エッチングストッパー層22aは、たとえばSiC膜であり、ミッドストッパー層22cおよびキャップ層22eは、たとえばSiOC膜で構成される。なお、上記の積層した層間絶縁膜22の実効的な比誘電率は2〜2.5程度となっている。
The first low dielectric
次に、本発明にかかる上記デュアルダマシン配線構造体の製造方法について、図6〜8を参照して説明する。ここで、図5と同じものは同一符号で示している。 Next, a method for manufacturing the dual damascene wiring structure according to the present invention will be described with reference to FIGS. Here, the same components as those in FIG. 5 are denoted by the same reference numerals.
シリコン基板上にCVD法でシリコン酸化膜を堆積させ、下地絶縁膜(不図示)を形成する。そして、周知のアルミニウム銅合金膜の成膜とその加工とにより下層配線21を形成する。続いて、エッチングストッパー層22aとして膜厚が25nm程度であり、比誘電率が3.5程度のSiC膜を成膜し、スピンオン塗布法を用いたp−MSQ膜の成膜により比誘電率が1.8程度、膜厚が200nm〜300nm程度になる第1低誘電率膜22bを形成する。ここで、第1低誘電率膜2bの空孔の含有比率は50%程度である。そして、上記第1低誘電率膜22b上に積層して、CVD法で成膜した膜厚、比誘電率がそれぞれ100nm程度、2〜3程度のSiOC膜から成るミッドストッパー層22cを形成する。更に、ミッドストッパー層22c上に第2低誘電率膜22dを形成する。この第2低誘電率膜22dは第1低誘電率膜22bと同様にして形成する。但し、その膜厚は第1低誘電率膜22bより厚くなるようにする。そして、第2低誘電率膜22d上にキャップ層22eをミッドストッパー層22cと同じになるように形成する。これらの多層に積層した絶縁膜で層間絶縁膜22が構成される。ここで、キャップ層22eは後述するように第1ハードマスク層22eになる。そして、このキャップ層22e上に膜厚がたとえば50nm程度のシリコン酸化膜から成る第2ハードマスク層28を形成する(図6(a))。
A silicon oxide film is deposited on the silicon substrate by a CVD method to form a base insulating film (not shown). Then, the
次に、公知のフォトリソグラフィ技術とドライエッチング技術により、それぞれレジストマスクを用いて上記第2ハードマスク層28およびキャップ層22eをエッチング加工しそれぞれにパターン転写する。たとえば口径が80nmの開口を有する第1ハードマスク層22e、そして、たとえば幅寸法が100nmの開口を有する第2ハードマスク28を形成する。そして、実施の形態1で説明方法により上記レジストマスクを除去する(図6(b))。
Next, the second
次に、第1ハードマスク層22eをエッチングマスクに用いたRIEにより、第2低誘電率膜22dをドライエッチングし、ミッドストッパー層22c表面に達するビアパターンを転写する。ここで、使用するエッチングガスは、たとえばフルオロカーボン系のフッ素化合物ガスを含む(図6(c))。
Next, the second low dielectric
次に、第2ハードマスク層28をエッチングマスクに用いたRIEにより、第1ハードマスク層22eをドライエッチングし、第2ハードマスク層28のトレンチパターンを第1ハードマスク層22eに転写する。同時に、ミッドストッパー層22cをエッチングしビアパターン転写を行う。ここで、使用するエッチングガスは、たとえばハイドロフルオロカーボン系のフッ素化合物のガスを含む(図7(a))。
Next, the first
このようにした後、第1ハードマスク層28をエッチングマスクにして、第2低誘電率膜22dをエッチング加工し、トレンチパターンを第2低誘電率膜22dに加工転写する。同時に、ミッドストッパー層22cをエッチングマスクにして、第1低誘電率膜22bをエッチング加工し、ビアパターンを第1低誘電率膜22bに加工転写する。ここで使用するエッチングガスは、たとえばフルオロカーボン系のフッ化化合物ガスを含む。このようにして、デュアルダマシン構造になるビアホール23が第1低誘電率膜22bとミッドストッパー層22cに形成され、同じくデュアルダマシン構造になるトレンチ24が第2低誘電率膜22dとキャップ層22eに形成される。ここで、エッチングストッパー層22aはエッチングしないままである(図7(b))。
After this, the second low dielectric
次に、CVD法により保護絶縁膜29を全面に堆積させる。ここで、保護絶縁膜29は多孔質のSiO2膜であり、たとえば膜の空孔の含有比率が20%で空孔の径は2nmである。保護絶縁膜29の成膜で、デュアルダマシン構造のビアホール23およびトレンチ24の側壁には膜厚が3nm程度の多孔質SiO2膜が形成される。このCVDによる成膜では、エッチングストッパー層22a表面にはそれ以下の膜厚が、第2ハードマスク層28表面にはそれ以上の膜厚の多孔質SiO2膜が形成されるようになる(図7(c))。
Next, a protective insulating film 29 is deposited on the entire surface by CVD. Here, the protective insulating film 29 is a porous SiO 2 film. For example, the content ratio of the pores in the film is 20% and the diameter of the pores is 2 nm. When the protective insulating film 29 is formed, a porous SiO 2 film having a thickness of about 3 nm is formed on the sidewalls of the via
次に、高い異方性のRIEのエッチバックを施す。このエッチバックに使用するエッチングガスは、エッチングストッパー層22aをエッチングするガスであって、フッ素化合物ガスに窒素(N2)ガスを含む混合ガスであり、第2ハードマスク層28上の保護絶縁膜29、ミッドストッパー層22c上の保護絶縁膜29、エッチングストッパー層22a上の保護絶縁膜29およびエッチングストッパー層22aをエッチング除去する。そして、デュアルダマシン構造のビアホールを下層配線21に達するように貫通させ、同時に、デュアルダマシン構造のビアホールおよびトレンチ側壁に側壁保護膜25を形成する。すなわち、ビアホール23の第1低誘電率膜22bおよびミッドストッパー層22cの側壁にビア部側壁保護膜25aが形成され、トレンチ24の第2低誘電率膜22dおよびキャップ層22eの側壁にトレンチ部側壁保護膜25bが設けられる。ここで、側壁保護膜25の膜厚は3nm程度である(図8(a))。
Next, a highly anisotropic RIE etchback is performed. The etching gas used for this etch-back is a gas for etching the
次に、膜厚が15nm程度になるTaN膜あるいはTa膜をPVD法で堆積させてバリアメタル膜30を全面に成膜し、膜厚が50nm程度のCuシードをPVD法で堆積させ、更に、メッキ法を用いて膜厚が500nmのCu膜を堆積させ配線材料膜31をバリアメタル膜30に積層して成膜する(図8(b))。ここで、バリアメタル膜30は下層配線21に接続している。そして、CMP法を用いて、第2ハードマスク層28上の不要な部分のCu膜および積層のバリアメタル膜と上記を第2ハードマスク層28を研磨除去する。このようにして、図5で説明したバリア層26およびデュアルダマシン配線構造の上層配線27が形成され、デュアルダマシン配線構造体を有する2層配線が完成する。
Next, a TaN film or a Ta film having a thickness of about 15 nm is deposited by the PVD method to form a barrier metal film 30 over the entire surface, a Cu seed having a thickness of about 50 nm is deposited by the PVD method, A Cu film having a thickness of 500 nm is deposited by using a plating method, and a wiring material film 31 is laminated on the barrier metal film 30 to form a film (FIG. 8B). Here, the barrier metal film 30 is connected to the
上記実施の形態2においては、実施の形態1で説明したのと全く同様の効果が生じる。また、この場合には、実施の形態1よりもダマシン配線構造体の製法が簡便になる。そして、層間絶縁膜に挿入する多孔質の低誘電率膜以外の絶縁層(エッチングストッパー層あるいはキャップ層)の一部を省くことができるようになり、層間絶縁膜の実効的な誘電率をさらに低減することが可能になる。そして、半導体装置の動作の高速化がさらに進む。 In the second embodiment, the same effect as described in the first embodiment is produced. In this case, the manufacturing method of the damascene wiring structure becomes simpler than that of the first embodiment. In addition, it becomes possible to omit a part of the insulating layer (etching stopper layer or cap layer) other than the porous low dielectric constant film inserted into the interlayer insulating film, and to further increase the effective dielectric constant of the interlayer insulating film. It becomes possible to reduce. Then, the operation speed of the semiconductor device is further increased.
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。 Although the preferred embodiments of the present invention have been described above, the above-described embodiments do not limit the present invention. Those skilled in the art can make various modifications and changes in specific embodiments without departing from the technical idea and technical scope of the present invention.
例えば、多孔質構造の側壁保護膜としては、上記実施の形態では1層構造であるが2層構造あるいはそれ以上の多層構造にしてもよい。また、この側壁保護膜は、層間絶縁膜を構成する低誘電率膜と同材質の絶縁膜により形成してもよい。この場合は、その多孔質の度合いが異なるだけになる。 For example, the sidewall protective film having a porous structure has a single-layer structure in the above embodiment, but may have a two-layer structure or a multilayer structure having more than that. The sidewall protective film may be formed of an insulating film made of the same material as the low dielectric constant film constituting the interlayer insulating film. In this case, the degree of porosity is only different.
また、本発明の多孔質構造の低誘電率膜としては、p−MSQ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜を多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるSi−CH3結合、Si−H結合、Si−F結合のうち少なくとも1つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るSiLK(登録商標)がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記MSQの他、ハイドロゲンシルセスキオキサン(HSQ:Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン(MHSQ:Methylated Hydrogen Silsesquioxane)等がある。さらに、多孔質構造の低誘電率膜としては、CVD法により成膜する多孔質のSiOCH膜、SiOC膜も同様に使用することができる。 In addition, as the low dielectric constant film having a porous structure according to the present invention, as with the p-MSQ film, another insulating film having a siloxane skeleton or an insulating film having an organic polymer as the main skeleton is made porous. Can be used. The insulating film having a siloxane skeleton includes a silica film containing at least one of a Si—CH 3 bond, a Si—H bond, and a Si—F bond, which is an insulating film of silsesquioxane, An insulating film having an organic polymer as a main skeleton includes SiLK (registered trademark) made of an organic polymer. Insulating materials well known as insulating films of silsesquioxanes include MSQ, hydrogen silsesquioxane (HSQ), and methylated hydrogen silsesquioxane (MHSQ). Silsesquioxane). Furthermore, as the low dielectric constant film having a porous structure, a porous SiOCH film or SiOC film formed by the CVD method can be used in the same manner.
また、上述したバリア層となるバリア材料膜としては、W膜、WN膜、WSiN膜、Ti膜、TiN膜、TiSiN膜を用いてもよい。 Further, as the above-described barrier material film serving as the barrier layer, a W film, a WN film, a WSiN film, a Ti film, a TiN film, or a TiSiN film may be used.
1,21 下層配線
2 第1層間絶縁膜
2a 第1エッチングストッパー層
2b、22b 第1低誘電率膜
2c 第1キャップ層
3,23 ビアホール
4 第1側壁保護膜
5 第1バリア層
6 ビアプラグ
7 第2層間絶縁膜
7a 第2エッチングストッパー層
7b、22d 第2低誘電率膜
7c 第2キャップ層
8,24 トレンチ
9 第2側壁保護膜
10 第2バリア層
11,27 上層配線
12,14 レジストマスク
13 第1保護絶縁膜
15 第2保護絶縁膜
16,30 バリアメタル膜
17,31 配線材料膜
22 層間絶縁膜
22a エッチングストッパー層
22c ミッドストッパー層
22e キャップ層(第1ハードマスク層)
25 側壁保護膜
25a ビア部側壁保護膜
25b トレンチ部側壁保護膜
26 バリア層
28 第2ハードマスク層
29 保護絶縁膜
DESCRIPTION OF
25 Side wall
Claims (8)
前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、
前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、
前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、
を備えることを特徴とする半導体装置。 A semiconductor substrate having an element formed thereon and an interlayer insulating film formed on the semiconductor substrate and having a porous insulating film containing pores at least in part;
Via plugs or wiring layers embedded in the porous insulating film and the interlayer insulating film;
A porous protective insulating film containing voids different from the porous insulating film formed between the porous insulating film and the via plug or the wiring layer and formed on a side wall portion of the via plug or the wiring layer;
A semiconductor device comprising:
前記下層配線層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に多孔質絶縁体材料から成る第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記第3の絶縁膜および第2の絶縁膜に第1のドライエッチングを施し、前記第1の絶縁膜に達する開口を形成する工程と、
前記レジストマスクを除去する工程と、
前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第4の絶縁膜を全面に堆積させる工程と、
前記第3の絶縁膜をエッチングマスクにして前記第4の絶縁膜および前記第1の絶縁膜に第2のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第4の絶縁膜を残存させる工程と、
前記開口内に前記第4の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 Forming a lower wiring layer via an insulating film on the semiconductor substrate on which the element is formed;
Forming a first insulating film on the lower wiring layer;
Forming a second insulating film made of a porous insulator material on the first insulating film;
Forming a third insulating film on the second insulating film;
Forming a resist mask having a predetermined opening pattern on the third insulating film;
Performing a first dry etching on the third insulating film and the second insulating film using the resist mask as an etching mask to form an opening reaching the first insulating film;
Removing the resist mask;
After removing the resist mask, depositing a fourth insulating film having a porous structure different from the porous insulator material on the entire surface;
Second dry etching is performed on the fourth insulating film and the first insulating film using the third insulating film as an etching mask, the opening is penetrated to the lower wiring layer, and the side wall of the opening is Leaving the fourth insulating film;
Forming a via plug or an upper wiring layer connected to the lower wiring layer by burying a barrier metal or a conductor material through the fourth insulating film in the opening;
A method for manufacturing a semiconductor device, comprising:
前記下層配線層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に多孔質絶縁体材料から成る第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に無機材料膜を形成する工程と、
前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、
前記レジストマスクを除去する工程と、
前記無機材料マスクをエッチングマスクにして第3の絶縁膜および第2の絶縁膜に第1のドライエッチングを施し、前記第1の絶縁膜に達する開口を形成する工程と、
前記多孔質絶縁体材料とは異種の多孔質構造を有する第4の絶縁膜を全面に堆積させる工程と、
前記無機材料マスクあるいは前記第3の絶縁膜をエッチングマスクにして前記第4の絶縁膜および前記第1の絶縁膜に第2のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第4の絶縁膜を残存させる工程と、
前記開口内に前記第4の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
Forming a lower wiring layer via an insulating film on the semiconductor substrate on which the element is formed;
Forming a first insulating film on the lower wiring layer;
Forming a second insulating film made of a porous insulator material on the first insulating film;
Forming a third insulating film on the second insulating film;
Forming an inorganic material film on the third insulating film;
Forming a resist mask having a predetermined opening pattern on the inorganic material film;
Etching the inorganic material film using the resist mask as an etching mask to form an inorganic material mask having the opening pattern;
Removing the resist mask;
Performing a first dry etching on the third insulating film and the second insulating film using the inorganic material mask as an etching mask to form an opening reaching the first insulating film;
Depositing a fourth insulating film having a porous structure different from the porous insulator material on the entire surface;
Second dry etching is performed on the fourth insulating film and the first insulating film using the inorganic material mask or the third insulating film as an etching mask, and the opening penetrates to the lower wiring layer and Leaving the fourth insulating film on the sidewall of the opening;
A step of burying a barrier metal or a conductor material in the opening via the fourth insulating film to form a via plug or an upper layer wiring connected to the lower layer wiring layer;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004177258A JP4383262B2 (en) | 2004-06-15 | 2004-06-15 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004177258A JP4383262B2 (en) | 2004-06-15 | 2004-06-15 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006005010A true JP2006005010A (en) | 2006-01-05 |
JP4383262B2 JP4383262B2 (en) | 2009-12-16 |
Family
ID=35773151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004177258A Expired - Fee Related JP4383262B2 (en) | 2004-06-15 | 2004-06-15 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4383262B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234719A (en) * | 2006-02-28 | 2007-09-13 | Sanyo Electric Co Ltd | Semiconductor device and its fabrication process |
JP2009147096A (en) * | 2007-12-14 | 2009-07-02 | Panasonic Corp | Semiconductor device and method of manufacturing same |
US7737030B2 (en) | 2007-05-08 | 2010-06-15 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device, and said semiconductor device |
US7944053B2 (en) | 2007-11-28 | 2011-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
2004
- 2004-06-15 JP JP2004177258A patent/JP4383262B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234719A (en) * | 2006-02-28 | 2007-09-13 | Sanyo Electric Co Ltd | Semiconductor device and its fabrication process |
US7737030B2 (en) | 2007-05-08 | 2010-06-15 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device, and said semiconductor device |
US7944053B2 (en) | 2007-11-28 | 2011-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2009147096A (en) * | 2007-12-14 | 2009-07-02 | Panasonic Corp | Semiconductor device and method of manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
JP4383262B2 (en) | 2009-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006019480A (en) | Method for manufacturing semiconductor apparatus | |
US7541276B2 (en) | Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer | |
US7741228B2 (en) | Method for fabricating semiconductor device | |
US8232196B2 (en) | Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration | |
US7834459B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US20120142188A1 (en) | Anchored damascene structures | |
JP2003168738A (en) | Semiconductor element and method of manufacturing it | |
US8212330B2 (en) | Process for improving the reliability of interconnect structures and resulting structure | |
JP2009194286A (en) | Semiconductor device and method of manufacturing the same | |
JP2005340808A (en) | Barrier structure of semiconductor device | |
US7670947B2 (en) | Metal interconnect structure and process for forming same | |
JP2007035996A (en) | Semiconductor device and manufacturing method thereof | |
JP2009026989A (en) | Semiconductor device, manufacturing method of the semiconductor device | |
US20150318207A1 (en) | Back-end-of-line (beol) interconnect structure | |
JP4231055B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2007294625A (en) | Manufacturing method of semiconductor device | |
JP3715626B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5047504B2 (en) | Method for manufacturing dual damascene wiring of semiconductor device using via capping protective film | |
JP4383262B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5200436B2 (en) | Manufacturing method of semiconductor device | |
JP2006196642A (en) | Semiconductor device and its manufacturing method | |
US6403471B1 (en) | Method of forming a dual damascene structure including smoothing the top part of a via | |
JP2007067324A (en) | Method for manufacturing semiconductor device | |
JP2007220934A (en) | Manufacturing method of semiconductor device | |
JP2006319116A (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20070517 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A131 | Notification of reasons for refusal |
Effective date: 20090609 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A977 | Report on retrieval |
Effective date: 20090611 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A521 | Written amendment |
Effective date: 20090729 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090918 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20121002 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20121002 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20121002 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |