JP2005514718A

JP2005514718A - Microfluidic processing method and system

Info

Publication number: JP2005514718A
Application number: JP2003517550A
Authority: JP
Inventors: パルナク，ジーン; ハンディク，カルヤン; ウー，ベティ; ガネサン，カーシク
Original assignee: ハンディラブ・インコーポレーテッド
Priority date: 2001-07-26
Filing date: 2002-03-27
Publication date: 2005-05-19
Anticipated expiration: 2022-03-27
Also published as: EP3427834A1; WO2003012406A9; EP1438567A4; ES2683698T3; EP1438567A1; JP4596776B2; WO2003012406A1; EP1438567B1

Abstract

【課題】メモリ用のワード・ライン電圧を電源電圧の変動に無関係にする。
【解決手段】Ａ／Ｄ変換器４１０は、電源電圧４１５を検出し、これに関連するデジタル出力４３５を発生する。電圧昇圧補償回路４４０は、Ａ／Ｄ変換器４１０の出力４３５に基づいて、昇圧チャージ・ポンプ４５０の容量負荷を変更することによって、該チャージ・ポンプに供給される電源電圧４１５の変動が、その出力であるワード・ライン電圧４７０に影響を及ぼさないようにする。A word line voltage for a memory is made independent of fluctuations in a power supply voltage.
An A / D converter 410 detects a power supply voltage 415 and generates a digital output 435 associated therewith. The voltage boost compensation circuit 440 changes the power supply voltage 415 supplied to the charge pump by changing the capacitive load of the boost charge pump 450 based on the output 435 of the A / D converter 410. It does not affect the output word line voltage 470.

Description

本発明は、一般的にはメモリ・システムに関し、特に、フラッシュ・メモリ・アレイ・システに関しかつ昇圧回路を生成する方法に関する。昇圧回路では、電圧検出回路（例えば、アナログ／デジタル変換器やデジタル温度計）を用いてＶ_ＣＣを測定しており、該電圧を電圧昇圧回路に印加している。これと共に、昇圧補償回路によって、ばらつきを反映している本来のＶ_ＣＣから昇圧電圧出力を調整する。昇圧電圧は、ワード・ラインに印加され、メモリ・セルの読み出しモード動作を行うことができる。 The present invention relates generally to memory systems, and more particularly to flash memory array systems and to a method for generating a boost circuit. In the booster circuit, _VCC is measured using a voltage detection circuit (for example, an analog / digital converter or a digital thermometer), and the voltage is applied to the voltage booster circuit. At the same time, the boost compensation circuit adjusts the boosted voltage output from the original V _CC reflecting the variation. The boosted voltage is applied to the word line, allowing the memory cell to perform a read mode operation.

フラッシュ及びその他の種類の電子メモリ・デバイスは、数千又は数百万個ものメモリ・セルで構成され、個々にデータを格納し、これにアクセスできるようになっている。典型的なメモリ・セルは、ビットと呼ばれる単一の２進情報を格納する。ビットは、２つの可能な状態の１つを有する。通常、セルは、８つのセルからなるバイトや、１６個以上のこのようなセルを含むことができ、大抵の場合８の倍数で構成されているワードのような、マルチ・セル・ユニットに編成されている。このようなメモリ・デバイス・アーキテクチャにデータを格納するには、特定のメモリ・セル集合に書き込みを行う。このことを、セルをプログラムすると言うこともある。セルからのデータの検索は、読み出し動作において行われる。プログラミング及び読み出し動作に加えて、メモリ・デバイス内のセル群を消去することもでき、その際、群内の各セルは既知の状態にプログラムされる。 Flash and other types of electronic memory devices are made up of thousands or millions of memory cells that can individually store and access data. A typical memory cell stores a single binary information called a bit. A bit has one of two possible states. Typically, cells are organized into multi-cell units, such as a byte consisting of 8 cells, or a word that can contain 16 or more such cells, often consisting of multiples of 8. Has been. To store data in such a memory device architecture, a specific set of memory cells is written. This is sometimes called programming a cell. Data retrieval from the cell is performed in a read operation. In addition to programming and reading operations, a group of cells in the memory device can also be erased, with each cell in the group being programmed to a known state.

個々のメモリ・セルは、バイト又はワードというような、個別にアドレス指定可能な単位又は群に編成され、読み出し、プログラミング、又は消去動作のために、アドレス・デコーディング回路を通じてアクセスされ、こうすることによって、特定のバイト又はワード内のセルに対して、このような動作を実行することができる。個々のメモリ・セルは、１ビットのデータを格納するのに適した半導体構造からなるのが一般には、である。例えば、従来のメモリ・セルの多くは、２進情報を保持することができるトランジスタのような、金属酸化物半導体（ＭＯＳ）デバイスを含む。メモリ・デバイスは、このようなバイト又はワードにアドレス指定するために適切なデコーディング及び群選択回路、及び動作中のセルに電圧を供給し所望の動作を遂行するための回路を含む。 Individual memory cells are organized into individually addressable units or groups, such as bytes or words, and accessed through address decoding circuitry for read, programming, or erase operations. Allows such operations to be performed on cells within a particular byte or word. Each individual memory cell is generally composed of a semiconductor structure suitable for storing one bit of data. For example, many conventional memory cells include metal oxide semiconductor (MOS) devices, such as transistors that can hold binary information. The memory device includes appropriate decoding and group selection circuitry for addressing such bytes or words, and circuitry for supplying a voltage to the active cell and performing the desired operation.

消去、プログラミング、及び読み出し動作は、通常、セルのＭＯＳデバイスの所定の端子に適切な電圧を印加することによって行われる。消去又はプログラミング動作では、メモリ・セルに電荷を格納させるように電圧を印加する。読み出し動作では、セルに電流が流れ込むように適切な電圧を印加する。この場合、このような電流の量は、セルに格納されているデータの値を示す。メモリ・デバイスは、得られたセル電流を検知し、内部に格納されていたデータを判定するために適した回路を含む。次いで、メモリ・デバイスを用いているシステム内の他のデバイスにアクセスするために、このセル電流をデバイスのデータ・バス端子に供給する。 Erase, programming, and read operations are typically performed by applying appropriate voltages to predetermined terminals of the cell's MOS device. In an erase or programming operation, a voltage is applied to cause the memory cell to store charge. In the read operation, an appropriate voltage is applied so that a current flows into the cell. In this case, such an amount of current indicates the value of data stored in the cell. The memory device includes circuitry suitable for sensing the resulting cell current and determining the data stored therein. This cell current is then supplied to the data bus terminals of the device to access other devices in the system using the memory device.

フラッシュ・メモリは、電力を必要とせずにその内容を書き換えかつ保持することができる電子メモリ媒体の一種である。フラッシュ・メモリ・デバイスの寿命は、一般に、１００Ｋから１ＭＥＧ書き込みサイクルである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ・チップでは、１バイト単位で消去できるが、これとは異なり、フラッシュ・メモリでは、固定のマルチビット・ブロック又はセクタ単位で消去されるのが一般には、である。従来のフラッシュ・メモリは、セル構造で作られており、１ビットの情報が各フラッシュ・メモリ・セルに格納される。このような単一ビット・メモリ構造では、各セルは、基板又はＰ−ウェル内にソース、ドレイン、及びチャネルを有するＭＯＳトランジスタ構造と、チャネル上に位置する積層ゲート構造とを含むのが一般には、である。積層ゲートは、更に、Ｐ−ウェルの表面上に形成された薄膜ゲート誘電体層（トンネル酸化物と呼ぶ場合もある）も含むことがある。また、積層ゲートは、トンネル酸化物上に位置するポリシリコン・フローティング・ゲートと、フローティング・ゲートの上に位置するインターポリ誘電体層とを含む。インターポリ誘電体層は、多くの場合、窒化物層を挟持する２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような、多層絶縁体である。最後に、ポリシリコン制御ゲートが、インターポリ誘電体層の上に位置する。 Flash memory is a type of electronic memory medium that can rewrite and retain its contents without the need for power. The lifetime of flash memory devices is typically 100K to 1 MEG write cycles. Unlike dynamic random access memory (DRAM) and static random access memory (SRAM) memory chips, which can be erased in 1-byte units, flash memory has a fixed multi-bit memory. Generally, the data is erased in units of blocks or sectors. A conventional flash memory has a cell structure, and 1-bit information is stored in each flash memory cell. In such a single bit memory structure, each cell typically includes a MOS transistor structure having a source, drain, and channel in a substrate or P-well and a stacked gate structure located over the channel. . The stacked gate may also include a thin film gate dielectric layer (sometimes referred to as a tunnel oxide) formed on the surface of the P-well. The stacked gate also includes a polysilicon floating gate overlying the tunnel oxide and an interpoly dielectric layer overlying the floating gate. The interpoly dielectric layer is often a multilayer insulator, such as an oxide-nitride-oxide (ONO) layer with two oxide layers sandwiching the nitride layer. Finally, a polysilicon control gate is located over the interpoly dielectric layer.

制御ゲートは、このようなセルの行に付随するワード・ラインに接続され、典型的なＮＯＲ構成におけるこのようなセルのセクタを形成する。加えて、セルのドレイン領域は、導電性ビットラインによって共通に接続される。セルのチャネルは、積層ゲート構造によってチャネル内に発生する電界に応じて、ソース及びドレイン間に電流を導通させる。ＮＯＲ構成では、単一の列におけるトランジスタの各ドレイン端子は、同じビットラインに接続されている。加えて、所与のビット・ラインに付随する各フラッシュ・セルの積層ゲート端子は、異なるワード・ラインに結合され、一方アレイ内における全フラッシュ・セルは、そのソース端子が共通のソース端子に結合されている。動作において、個々のフラッシュ・セルは、周辺デコーダ及び制御回路を用いて、それぞれのビットライン及びワード・ラインを通じてアドレス指定され、プログラミング（書き込み）、読み出し、又は消去機能が行われる。 The control gate is connected to the word line associated with such a row of cells, forming a sector of such cells in a typical NOR configuration. In addition, the drain regions of the cells are commonly connected by conductive bit lines. The channel of the cell conducts current between the source and the drain in accordance with the electric field generated in the channel by the stacked gate structure. In the NOR configuration, each drain terminal of transistors in a single column is connected to the same bit line. In addition, the stacked gate terminal of each flash cell associated with a given bit line is coupled to a different word line, while all flash cells in the array have their source terminals coupled to a common source terminal. Has been. In operation, individual flash cells are addressed through their respective bit lines and word lines using peripheral decoders and control circuitry to perform programming (write), read, or erase functions.

このような単一ビット積層ゲート・フラッシュ・メモリ・セルにプログラムするには、相対的に高い電圧を制御ゲートに印加し、ソースを接地に接続し、ドレインをソースよりも高い所定の電位に接続する。その結果、トンネル酸化物を横切る高い電界が生じ、「ファウラ−ノルドハイム」トンネリング(Fowler-Nordheim tunneling)と呼ばれる現象が起こる。このプロセスの間、コア・セル・チャネル領域内にある電子は、ゲート酸化物を潜り抜けてフローティング・ゲートに入り、フローティング・ゲートにおいて捕獲される。何故ならば、フローティング・ゲートは、インターポリ誘電体及びトンネル酸化物によって包囲されているからである。電子が捕獲された結果、セルの閾値電圧が上昇する。この捕獲電子によって生ずるセルの閾値電圧の変化（そして、これによるチャネル・コンダクタンスの変化）が、セルにプログラミングさせるものである。 To program such a single bit stacked gate flash memory cell, a relatively high voltage is applied to the control gate, the source is connected to ground, and the drain is connected to a predetermined potential higher than the source. To do. This results in a high electric field across the tunnel oxide and a phenomenon called “Fowler-Nordheim tunneling” occurs. During this process, electrons in the core cell channel region penetrate the gate oxide and enter the floating gate where they are trapped at the floating gate. This is because the floating gate is surrounded by the interpoly dielectric and the tunnel oxide. As a result of the electron trapping, the threshold voltage of the cell increases. The change in the threshold voltage of the cell caused by the trapped electrons (and thus the change in channel conductance) causes the cell to be programmed.

典型的な単一ビット積層ゲート・フラッシュ・メモリ・セルを消去するには、相対的に高い電圧をソースに印加し、制御ゲートを負電位に保持しつつ、ドレインをフローティングさせる。これらの条件の下で、フローティング・ゲート及びソース間のトンネル酸化物を横切って強い電界が生じる。フローティング・ゲートにおいて捕獲されている電子は、ソース領域の上に位置するフローティング・ゲートに向かって移動し、その一部においてクラスタ化し、フローティング・ゲートから抽出され、ファウラ−ノルドハイム・トンネリングによって、トンネル酸化物を貫通してソース領域に至る。電子がフローティング・ゲートから除去されると、セルは消去される。 To erase a typical single bit stacked gate flash memory cell, a relatively high voltage is applied to the source and the drain is allowed to float while the control gate is held at a negative potential. Under these conditions, a strong electric field is created across the tunnel oxide between the floating gate and the source. Electrons trapped in the floating gate move towards the floating gate located above the source region, cluster in part, extracted from the floating gate, and tunnel oxidation by Fowler-Nordheim tunneling It penetrates the object and reaches the source region. When the electrons are removed from the floating gate, the cell is erased.

読み出し動作では、ある電圧バイアスをセル・トランジスタのドレイン及びソース間に印加する。セルのドレインはビットラインであり、１バイト又はワード群内の他のセルのドレインに接続することができる。従来の積層ゲート・メモリ・セルでは、ドレインにおける電圧は、通常、読み出し動作では０．５〜１．０ボルトの間で供給される。次いで、メモリ・セル・トランジスタのゲート（例えば、ワード・ライン）に電圧を印加し、ドレインからソースに電流を流す。通常、読み出し動作において印加するゲート電圧は、プログラムされたスレッショルド電圧(programmed threshold voltage)（Ｖ_Ｔ）と未プログラムのスレッショルド電圧(unprogrammed threshold voltage)との間のレベルである。こうして得られた電流を測定し、これに応じてセルに格納されているデータ値を判定する。 In a read operation, a voltage bias is applied between the drain and source of the cell transistor. The drain of a cell is a bit line and can be connected to the drain of another cell in a byte or word group. In conventional stacked gate memory cells, the voltage at the drain is typically supplied between 0.5 and 1.0 volts for read operations. A voltage is then applied to the gate (eg, word line) of the memory cell transistor, causing a current to flow from the drain to the source. Typically, the gate voltage applied in a read operation is at a level between the programmed threshold voltage (V _T ) and the unprogrammed threshold voltage (unprogrammed threshold voltage). The current thus obtained is measured and the data value stored in the cell is determined accordingly.

最近になって、デュアル・ビット・フラッシュ・メモリが導入され、単一のメモリ・セルに２ビットの情報を格納できるようになった。デュアル・ビット・メモリ・セルから読み出すために必要なビットライン電圧は、デュアル・ビット・セルの物理的構造のために、一般に、単一ビット、積層ゲート・アーキテクチャのメモリ・セルのそれよりも高い。メモリ・セルのビットライン又はドレインに印加する電圧は、メモリ・デバイスの供給電圧（Ｖ_ＣＣ）から得られるので、供給電圧が低い定格レベル又はその付近にある場合には、新たなデュアル・ビット・メモリ・セルから読み出すために必要な、より高いビットライン電圧を供給することができない虞れがある。加えて、メモリ・デバイスをセルラ電話機、ラップトップ・コンピュータ等のような低電力機器に用いる場合、利用可能な供給電圧が更に低下する可能性がある。 More recently, dual bit flash memories have been introduced that allow two bits of information to be stored in a single memory cell. The bit line voltage required to read from a dual bit memory cell is generally higher than that of a single bit, stacked gate architecture memory cell due to the physical structure of the dual bit cell . The voltage applied to the bit line or drain of the memory cell is derived from the supply voltage (V _CC ) of the memory device, so if the supply voltage is at or near a lower rated level, a new dual bit The higher bit line voltage needed to read from the memory cell may not be supplied. In addition, when the memory device is used in low power devices such as cellular telephones, laptop computers, etc., the available supply voltage can be further reduced.

従来技術のフラッシュ・メモリ・デバイスでは、昇圧回路がメモリ・セルの読み出しモード動作の際に昇圧ワード・ライン電圧を印加する。一般には、Ｖ_ＣＣのばらつきは、読み出し動作の間フラッシュ・メモリ・アレイのワード・ラインに供給される、昇圧回路の出力に反映される。このような昇圧回路からのワード・ライン電圧のばらつきは、読み出しモード回路において、セルがプログラミングされているか否かを正確に判別する能力を低下させる。したがって、昇圧回路に供給するＶ_ＣＣ電源におけるばらつきを補償する手段、及び昇圧電圧を迅速に調整することが求められている。 In prior art flash memory devices, the booster circuit applies a boosted word line voltage when the memory cell is in read mode operation. In general, _VCC variations are reflected in the output of the boost circuit supplied to the word line of the flash memory array during a read operation. Such variations in the word line voltage from the booster circuit reduce the ability of the read mode circuit to accurately determine whether or not a cell is programmed. Therefore, there is a demand for a means for compensating for variations in the _VCC power supply supplied to the booster circuit and for quickly adjusting the boosted voltage.

以下に、本発明のいくつかの態様を基本的に理解するために、本発明の概要について簡単に述べる。この概要は、本発明の広範な全体像ではない。これは、本発明の主要な即ち必須の要素を特定することも、本発明の範囲を規定することも意図していない。その唯一の目的は、後に提示する更に詳細な説明に対する前置きとして、簡略化した形態で本発明の概要の一部を提示することである。 The following presents a brief summary of the invention in order to provide a basic understanding of some aspects of the invention. This summary is not an extensive overview of the invention. This is not intended to identify key or essential elements of the invention or to delineate the scope of the invention. Its sole purpose is to present some aspects of the invention in a simplified form as a prelude to the more detailed description that is presented later.

本発明のフラッシュ・メモリ・アレイ・システム及び昇圧回路を製造する方法では、電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）のアプリケーションを用いて、昇圧回路に印加するＶ_ＣＣの値を測定することができる。昇圧回路は、メモリ・セルの読み出しモード動作のための昇圧ワード・ライン電圧を発生するために用いることができる。Ｖ_ＣＣのばらつきは、一般には、昇圧回路の出力に反映され、それがフラッシュ・メモリ・アレイのワード・ラインに供給される。昇圧回路に印加されるＶ_ＣＣ電源におけるばらつきを補償するために、昇圧電圧を調整することによって、ワード・ライン上における読み出し電圧を一層一定化することができる。 In the flash memory array system and the method of manufacturing the booster circuit of the present invention, the value of _VCC applied to the booster circuit using the application of the voltage detection circuit (for example, analog / digital converter, digital thermometer). Can be measured. The booster circuit can be used to generate a boosted word line voltage for read mode operation of the memory cell. Variations in V _CC is generally reflected in the output of the booster circuit, it is supplied to the word line of the flash memory array. The read voltage on the word line can be made more constant by adjusting the boost voltage in order to compensate for variations in the _VCC power supply applied to the boost circuit.

本発明の一態様によれば、例えば、Ａ／Ｄ変換器を用いて、Ｖ_ＣＣ供給電圧に伴う電圧値を確認する。次いで、判定した電圧値を用いて、昇圧回路を補償すなわち調節する。例えば、Ｖ_ＣＣ電圧値を表すデジタル・ワードを用いて、昇圧回路内における有効容量値を変化させることによって、Ｖ_ＣＣのばらつきとは実質的に無関係な出力昇圧電圧を得る。その結果、本発明は、ほぼ一定の昇圧電圧、例えば、昇圧ワード・ライン電圧を供給することができ、Ｖ_ＣＣにおける変動があっても、フラッシュ・メモリ・セルの正確な読み出しを容易に行うことができる。
本発明の態様は、単一ビット・セルよりも高いビットライン読み出し電圧を必要とするデュアル・ビット・メモリ・セルを含むデバイスに適用することができる。 According to one aspect of the present invention, for example, the voltage value associated with the _VCC supply voltage is confirmed using an A / D converter. Next, the booster circuit is compensated, that is, adjusted using the determined voltage value. For example, using a digital word representing the V _CC voltage value, by changing the effective capacitance value within the booster circuit, to obtain a substantially independent output boosted voltage to the variations on V _CC. As a result, the present invention can supply a substantially constant boosted voltage, such as a boosted word line voltage, and facilitates accurate reading of flash memory cells even when there is a variation in _VCC . Can do.
Aspects of the invention can be applied to devices that include dual bit memory cells that require a higher bit line read voltage than single bit cells.

前述の目的及び関連する目的の達成のために、本発明は、以下で詳細に説明し特許請求の範囲に規定する特徴を備えている。以下の説明及び添付図面は、本発明の代表的実施形態の一部を詳細に明示する。しかしながら、これらの実施形態は、本発明の原理を採用可能な様々な方法の内のわずかなものを示すに過ぎない。本発明のその他の目的、利点及び新規な特徴は、以下の本発明の詳細な説明を図面と関連付けて検討することによって、明白となるであろう。 To the accomplishment of the foregoing and related ends, the invention includes the features described in detail below and defined in the claims. The following description and the annexed drawings set forth in detail certain illustrative embodiments of the invention. However, these embodiments show only a few of the various ways in which the principles of the present invention can be employed. Other objects, advantages and novel features of the invention will become apparent from the following detailed description of the invention when considered in conjunction with the drawings.

図面を参照しながら、本発明についてこれより説明する。図面では、同様の参照番号を全体で用いて同様の素子を示すこととする。本発明は、昇圧電圧を生成するフラッシュ・メモリ・アレイ回路に関し、この昇圧電圧は、Ｖ_ＣＣの変動には実質的に無関係であり、メモリ・セルの読み出しモード動作のための昇圧ワード・ライン電圧として用いることができる。本発明は、供給電圧よりも高い昇圧電圧を供給する昇圧回路からなる。Ｖ_ＣＣ電源を昇圧回路に印加し、昇圧動作のための電力を供給する。Ｖ_ＣＣのばらつきは、従来では昇圧回路の出力に反映されたが、これらを特定し、このようなばらつきに対する補償を行うことによって、読み出しモードの間、Ｖ_ＣＣのばらつきとは無関係なワード・ライン電圧を発生する。 The present invention will now be described with reference to the drawings. In the drawings, like reference numerals have been used throughout to designate like elements. The present invention relates to a flash memory array circuit that generates a boosted voltage, which is substantially independent of _VCC fluctuations and boosted word line voltage for memory cell read mode operation. Can be used as The present invention comprises a booster circuit that supplies a boosted voltage that is higher than the supply voltage. A _VCC power supply is applied to the booster circuit to supply power for boosting operation. Variations in V _CC is, in the conventional reflected in the output of the booster circuit, to identify these, by performing compensation for such variations, unrelated word line during the read mode, the variation of V _CC Generate voltage.

本発明の一態様例によれば、システムは、電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を組み込み、これを用いて、昇圧回路に印加するＶ_ＣＣを測定する。次いで、検出したＶ_ＣＣ値を補償回路内で用いて、昇圧回路の出力電圧を発生するように変化させる。昇圧回路に印加されるＶ_ＣＣ電源におけるこれらのばらつきを補償することによって、昇圧電圧を調整することができ、一層安定したワード・ライン読み取り電圧を得ることが可能となる。これによって、供給電圧が変動している場合でも、フラッシュ・メモリにおける対象のメモリ・セルに関して、適正な読み出し動作が可能となる。 According to an example aspect of the present invention, the system incorporates a voltage detection circuit (eg, an analog / digital converter, a digital thermometer) and uses it to measure the _VCC applied to the boost circuit. Next, the detected _VCC value is used in the compensation circuit so as to generate the output voltage of the booster circuit. By compensating for these variations in the _VCC power supply applied to the booster circuit, the boosted voltage can be adjusted, and a more stable word line read voltage can be obtained. As a result, even when the supply voltage fluctuates, an appropriate read operation can be performed on the target memory cell in the flash memory.

本発明の別の特筆すべき特徴は、電圧調整回路に特有である、遅い応答時間の解消に関する。フィードバック又はその他の種類の調整応答遅延は、ワード・ラインの立ち上がり時間が約２０ｎｓ未満であることが望ましいメモリ・デバイスでは、大きな関心事である。本発明の発明者は、補償方法を開発した。この設計技法には、調整回路素子がそれら自体の出力を待ち、これらの出力をその入力回路素子にフィードバックし、別の出力を待ち、次いで後続の出力及び入力を反復して補正しようとするサイクルを不要とする利点がある。 Another notable feature of the present invention relates to the elimination of slow response times that are characteristic of voltage regulation circuits. Feedback or other types of regulated response delays are of great concern in memory devices where it is desirable for the word line rise time to be less than about 20 ns. The inventor of the present invention has developed a compensation method. This design technique involves a cycle in which the conditioning circuit elements wait for their own outputs, feed these outputs back to their input circuit elements, wait for another output, and then repeatedly correct subsequent outputs and inputs. There is an advantage that makes it unnecessary.

本発明の補償方法の一例では、供給電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を用いて供給電圧Ｖ_ＣＣを測定し、基準電圧ＦＶ_ＲＥＦに対する回数「ｎ」の比較結果を出力する。各比較結果から、昇圧電圧補償回路による、昇圧回路に対する補償補正の量が得られる。このために、本方法では、フィードバック時間が不要となる。Ｖ_ＣＣサンプルを取り込み、ある数の比較出力をオンにすると、対応する数の昇圧コンデンサが、Ｖ_ＣＣの値に対して昇圧回路に追加される。昇圧回路出力Ｖ_{ＢＯＯＳＴ}に与えられる補償量は、したがって、所望の電圧検出及び補償素子数に基づいて、反復してＶ_ＣＣに対して調整される。例えば、Ａ／Ｄ変換器を８ビットから１６ビットＡ／Ｄ変換器に交換することによって、所望の補償分解能を調節すれば、昇初電圧の使用に対する特定要件に合わすことができる。 In an example of the compensation method of the present invention, the supply voltage _VCC is measured using a supply voltage detection circuit (for example, an analog / digital converter, a digital thermometer), and the comparison result of the number “n” with respect to the reference voltage FV _REF is obtained. Output. From each comparison result, the amount of compensation correction for the booster circuit by the booster voltage compensation circuit is obtained. For this reason, this method eliminates the need for feedback time. Captures the V _CC sample, turning on certain number of comparison output, boost capacitor corresponding number is added to the booster circuit for the value on V _CC. The amount of compensation applied to the booster circuit output V _BOOST is therefore adjusted for _VCC repeatedly, based on the desired voltage detection and number of compensation elements. For example, by replacing the A / D converter from an 8-bit to a 16-bit A / D converter, the desired compensation resolution can be adjusted to meet specific requirements for the use of the rising voltage.

本発明の別の態様では、電圧検出素子自体に重み付けする（例えば、均等、２進、指数的）こともでき、又は、電圧検出範囲全域に何らかの他の適した方法で重み付けし、これと共にそれぞれの昇圧補償回路のコンデンサに必要に応じて重み付けすることもできる。 In another aspect of the invention, the voltage sensing element itself can be weighted (eg, equal, binary, exponential), or weighted in some other suitable way across the voltage sensing range, each with The capacitor of the step-up compensation circuit can be weighted as necessary.

まず従来技術の図１及び図２を参照すると、半導体メモリ・デバイスは、基板上又は内部に形成された多数の個別の構成要素を含むのが通例である。このようなデバイスは、多くの場合、高密度部分と低密度部分とを備えている。例えば、従来技術の図１に示すように、フラッシュ・メモリ１０のようなメモリ・デバイスは、１又は複数の高密度コア領域１２と低密度周辺部１４とを、単一の基板１６上に備えている。一般に、高密度コア領域１２は、個別にアドレス指定可能で、同一のメモリ・セルの少なくとも１つのＭ×Ｎアレイを含み、低密度周辺部１４は、入出力（Ｉ／Ｏ）回路、及び個々のセルを選択的にアドレスする回路（選択したセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続し、プログラミング、読み出し又は消去というような、セルに指定された動作を可能にするデコーダ等）を含んでいる。 Referring first to prior art FIGS. 1 and 2, a semiconductor memory device typically includes a number of individual components formed on or in a substrate. Such devices often include a high density portion and a low density portion. For example, as shown in prior art FIG. 1, a memory device, such as flash memory 10, includes one or more high density core regions 12 and low density peripheral portions 14 on a single substrate 16. ing. In general, the high density core region 12 is individually addressable and includes at least one M × N array of identical memory cells, and the low density peripheral 14 includes input / output (I / O) circuitry and individual A circuit for selectively addressing a cell (such as a decoder that connects the source, gate, and drain of the selected cell to a predetermined voltage or impedance, and enables a specified operation such as programming, reading, or erasing) ) Is included.

コア部１２内にあるメモリ・セルは、図２に示すＮＯＲ構成のような回路構成で、相互接続されている。各メモリ・セル２０はドレイン２２を有し、複数のセルのドレインが共通のビットライン、ソース２４及び積層ゲート２６に接続されている。各積層ゲート２６は、ワード・ライン（ＷＬ_０、ＷＬ_１、．．．、ＷＬ_Ｎ）に結合されており、一方、各ドレイン２２は、ビットライン（ＢＬ_０、ＢＬ_１、．．．、ＢＬ_Ｎ）に結合されている。最後に、各ソース２４は、共通のソース・ラインＣＳに結合されている。周辺のデコーダ及び制御回路（図示せず）を用いて、各メモリ・セル２０をアドレスし、当技術分野では既知の方法でプログラミング、又は読み出し機能を実行することができる。 The memory cells in the core unit 12 are interconnected with a circuit configuration such as a NOR configuration shown in FIG. Each memory cell 20 has a drain 22 which is connected to a common bit line, source 24 and stacked gate 26. Each stacked gate 26 is coupled to a word line (WL ₀ , WL ₁ ,..., WL _N ), while each drain 22 is connected to a bit line (BL ₀ , BL ₁ ,. _N ). Finally, each source 24 is coupled to a common source line CS. Peripheral decoders and control circuitry (not shown) can be used to address each memory cell 20 and perform programming or reading functions in a manner known in the art.

図３は、図１及び図２のコア領域１２内にある典型的なメモリ・セル２０の断面図を示す。このようなメモリ・セル２０は、一般には、基板３０内にソース２４、ドレイン２２、及びチャネル２８を含み、更に、チャネル２８上に位置する積層ゲート構造２６を含む。積層ゲート２６は、基板３０の表面上に形成された薄膜ゲート誘電体層３２（一般にトンネル酸化物と呼ばれている）を含む。トンネル酸化物３２は、シリコン基板３０の上面の一部を被覆し、チャネル２８の直上において異なる層のアレイを支持するように機能する。積層ゲート２６は、最下位即ち第１膜層３８を含む。これは、ドープした多結晶シリコン（ポリシリコン又はポリＩ）等であり、トンネル酸化物３２の上に位置するフローティング・ゲート３８として機能する。尚、以上に強調して述べたトランジスタ２０の種々の部分は、図３では統一した拡縮率では描かれておらず、図示を容易にするように、そしてデバイス動作の理解を容易にするように、図示されている。 FIG. 3 shows a cross-sectional view of a typical memory cell 20 in the core region 12 of FIGS. Such a memory cell 20 generally includes a source 24, a drain 22, and a channel 28 in a substrate 30, and further includes a stacked gate structure 26 located on the channel 28. The stacked gate 26 includes a thin film gate dielectric layer 32 (commonly referred to as tunnel oxide) formed on the surface of the substrate 30. The tunnel oxide 32 covers a portion of the top surface of the silicon substrate 30 and functions to support an array of different layers directly above the channel 28. The stacked gate 26 includes the lowest or first film layer 38. This is doped polycrystalline silicon (polysilicon or poly I) or the like and functions as a floating gate 38 located above the tunnel oxide 32. It should be noted that the various parts of the transistor 20 highlighted above are not depicted in FIG. 3 with a uniform scaling factor, so as to facilitate illustration and facilitate understanding of device operation. Is shown.

ポリＩ層３８の上には、インターポリ誘電体層４０がある。インターポリ誘電体層４０は、多くの場合、窒化物層を挟持する２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体であり、あるいは代替案では、五酸化タンタルのような別の誘電体層とすることも可能である。最後に、積層ゲート２６は、上位即ち第２ポリシリコン層（ポリＩＩ）４４を含む。これは、ＯＮＯ層４０の上に位置するポリシリコン制御ゲートとして機能する。所与の行内に形成されているそれぞれのセルの制御ゲート４４は、当該セルの行に付随する共通ワード・ライン（ＷＬ）を共有する（例えば、図２参照）。加えて、先に強調して述べたように、垂直列におけるそれぞれのセルのドレイン領域２２は、導電性ビットライン（ＢＬ）によって相互接続されている。セル２０のチャネル２８は、積層ゲート構造２６によってチャネル２８内に発生する電界に応じて、ソース２４及びドレイン２２間に電流を流す。 Above the poly I layer 38 is an interpoly dielectric layer 40. Interpoly dielectric layer 40 is often a multilayer insulator such as an oxide-nitride-oxide (ONO) layer having two oxide layers sandwiching a nitride layer, or alternatively Another dielectric layer such as tantalum pentoxide can be used. Finally, the stacked gate 26 includes an upper or second polysilicon layer (poly II) 44. This functions as a polysilicon control gate located on the ONO layer 40. The control gates 44 for each cell formed in a given row share a common word line (WL) associated with that cell row (see, eg, FIG. 2). In addition, as described above with emphasis, the drain regions 22 of the respective cells in the vertical column are interconnected by conductive bit lines (BL). The channel 28 of the cell 20 causes a current to flow between the source 24 and the drain 22 in accordance with the electric field generated in the channel 28 by the stacked gate structure 26.

メモリ・セル２０をプログラミングするには、比較的高いゲート電圧Ｖ_Ｇを制御ゲート３８に印加し、中程度に高いドレイン電圧Ｖ_Ｄをドレイン２２に印加して、ドレイン２２付近のチャネル２８内に「熱」（高エネルギ）電子を生成する。熱電子は、トンネル酸化物３２を横切って加速し、フローティング・ゲート３４に達し、フローティング・ゲート３８によって捕獲される。これは、フローティング・ゲート３８は絶縁体（インターポリ誘電体４０及びトンネル酸化物３２）によって包囲されているからである。電子が捕獲された結果、メモリ・セル２０の閾値電圧（Ｖ_Ｔ）は上昇する。この捕獲電子によって生ずるメモリ・セル２０の閾値電圧の変化（そして、これによるチャネル・コンダクタンスの変化）によって、メモリ・セル２０にプログラミングする。 To program the memory cell 20, a relatively high gate voltage V _G is applied to the control gate 38, a moderately high drain voltage V _D is applied to the drain 22, and “ It produces "thermal" (high energy) electrons. Thermal electrons accelerate across the tunnel oxide 32, reach the floating gate 34, and are captured by the floating gate 38. This is because the floating gate 38 is surrounded by an insulator (interpoly dielectric 40 and tunnel oxide 32). As a result of the electron trapping, the threshold voltage (V _T ) of the memory cell 20 increases. The memory cell 20 is programmed by the change in the threshold voltage of the memory cell 20 caused by the trapped electrons (and the change in channel conductance).

メモリ・セル２０から読み出すには、プログラムされていないメモリ・セルの閾値電圧よりも高いが、プログラムされているメモリ・セルの閾値電圧よりは低い所定のゲート電圧を制御ゲート４４に印加する。メモリ・セル２０が導通した（例えば、セル内の検知電流が最小値を超過した）場合、メモリ・セル２０はプログラムされていない（したがって、メモリ・セル２０は、第１論理状態、例えば、「１」にある）。逆に、メモリ・セル２０が導通しない（例えば、セルを通過する電流が閾値を超過しない）場合、メモリ・セル２０はプログラムされている（したがって、メモリ・セル２０は、第２の論理状態、例えば、「０」にある）。このように、各メモリ・セル２０から読み出しを行い、それがプログラムされているか否か判定することができる（したがって、メモリ・セル２０内のデータの論理状態を特定することができる）。 To read from the memory cell 20, a predetermined gate voltage is applied to the control gate 44 that is higher than the threshold voltage of the unprogrammed memory cell but lower than the threshold voltage of the programmed memory cell. If the memory cell 20 becomes conductive (eg, the sensed current in the cell exceeds a minimum value), the memory cell 20 is not programmed (thus, the memory cell 20 is in a first logic state, eg, “ 1 ”). Conversely, if the memory cell 20 does not conduct (eg, the current passing through the cell does not exceed the threshold), the memory cell 20 is programmed (thus the memory cell 20 is in the second logic state, For example, it is “0”). In this way, it is possible to read from each memory cell 20 and determine whether it is programmed (thus, the logical state of the data in the memory cell 20 can be specified).

メモリ・セル２０を消去するためには、比較的高いソース電圧Ｖ_Ｓをソース２４に印加し、制御ゲート４４を負電位に保持し（Ｖ_Ｇ＜０ボルト）、一方、ドレイン２２をフローティング状態にする。これらの条件の下で、フローティング・ゲート３８及びソース領域２４間のトンネル酸化物３２を横切る強い電界を発生させる。フローティング・ゲート３８内に捕獲されている電子は、ソース領域２４の上に位置するフローティング・ゲート３８に向かって流れ、ここでクラスタ化し、フローティング・ゲート３８から抽出され、トンネル酸化物３２を潜り抜けてソース領域２２内に達する。その結果、電子がフローティング・ゲート３８から除去されるので、メモリ・セル２０は消去されることになる。 To erase the memory cell 20, a relatively high source voltage V _S is applied to the source 24 and the control gate 44 is held at a negative potential (V _G <0 volts) while the drain 22 is left floating. To do. Under these conditions, a strong electric field across the tunnel oxide 32 between the floating gate 38 and the source region 24 is generated. Electrons trapped in the floating gate 38 flow toward the floating gate 38 located above the source region 24 where they are clustered and extracted from the floating gate 38 and penetrate the tunnel oxide 32. To reach the source region 22. As a result, electrons are removed from the floating gate 38 and the memory cell 20 is erased.

このように、デバイス１０に関連する種々の動作（例えば、プログラミング、消去、読み出し）を行うためには、メモリ・デバイス１０内のセル２０の種々の端子（例えば、ソース、ドレイン、及びゲート）に適切な電圧を印加しなければならないことがわかる。しかしながら、前述のように、これまで印加電圧は、デバイス１０が接続されている電源電圧から得ていた。そして、このような電源電圧が、このような動作を行うために必要な電圧を供給できる程に高くない場合、デバイス１０は、システムによっては動作不能又は適用不能に陥る虞れがある。この状態になると、メモリ・デバイス１０への電力供給も低下する虞れがある。あるいは、メモリ・デバイス内のメモリ・セルは、適正に読み出し動作を行うために、個々のセルのドレインに更に高いビットライン電圧を必要とするデュアル・ビット・アーキテクチャで構成される場合もある。このような場合、供給電圧が不十分で適正な読み出し動作ができない状態では、ビットライン電圧を昇圧するために電圧昇圧回路が必要となる。また、Ｖ_ＣＣ供給電圧が、経時的に、温度と共に、又は種々の負荷の接続によって変化すると、昇圧電圧はＶ_ＣＣの変化を反映する。本発明は、これらの問題を克服又は極力抑えるに当たって、電圧を昇圧し、昇圧回路において反映されるＶ_ＣＣのばらつきに対する補償を行うことによって、ワード・ライン昇圧電圧をＶ_ＣＣのばらつきに対して無関係とし、読み出し動作における信頼性を向上させる。 Thus, to perform various operations (eg, programming, erasing, reading) associated with device 10, various terminals (eg, source, drain, and gate) of cell 20 within memory device 10 are connected. It can be seen that an appropriate voltage must be applied. However, as described above, the applied voltage has been obtained from the power supply voltage to which the device 10 is connected. If such a power supply voltage is not high enough to supply a voltage necessary for performing such an operation, the device 10 may become inoperable or inapplicable depending on the system. In this state, the power supply to the memory device 10 may also decrease. Alternatively, the memory cells in the memory device may be configured in a dual bit architecture that requires higher bit line voltages at the drains of the individual cells in order to properly perform read operations. In such a case, a voltage booster circuit is required to boost the bit line voltage in a state where the supply voltage is insufficient and proper read operation cannot be performed. Also, V _CC supply voltage, over time, with temperature, or changes by the connection of various loads, the boost voltage will reflect the change on V _CC. The present invention is, when suppressing overcome or minimize these problems, boosts the voltage, by performing compensation for variations in V _CC, which is reflected in the booster circuit, regardless of the word-line boost voltage for variations in V _CC And improve the reliability in the read operation.

図４は、プログラムされていないセル２５０及びプログラムされたセル２６０の閾値電圧に、大きく分離した分布２００が必要であることを示す。読み出しモード動作では、読み出しモード・ワード・ライン電圧２３０を、読み出しマージン２４０内に選択する。次いで、このワード・ライン電圧２３０を、指定したワード・ラインに印加し、対象のフラッシュ・セルが導通するか否か調べ、セル閾値がワード・ライン電圧よりも高いか否か、つまりセルがプログラムされているかどうか、あるいはワード・ライン電圧よりも低く、したがってセルがプログラムされていないかどうかについて判定を行う。 FIG. 4 shows that the threshold voltage of unprogrammed cell 250 and programmed cell 260 requires a highly separated distribution 200. In read mode operation, the read mode word line voltage 230 is selected within the read margin 240. This word line voltage 230 is then applied to the designated word line to see if the target flash cell is conducting and whether the cell threshold is higher than the word line voltage, i.e. the cell is programmed. A determination is made as to whether it has been programmed or less than the word line voltage and therefore the cell is not programmed.

このような分析があるため、セルに印加される昇圧ワード・ライン電圧がＶ_ＣＣ供給によるばらつきを受けると、セルがプログラムされているか否かについての判定も不正確になる。何故なら、ワード・ライン電圧は、図４の読み出しマージン２４０から外れる可能性があるからである。セルの読み出しモード判定に不確定性が追加されると、昇圧回路の昇圧電圧に印加される基準電圧も、先に論じたように、Ｖ_ＣＣ電源のばらつきを何らかの機能に反映させることになる。このため、本発明の別の態様では、基準及び昇圧電圧の調整又は補償を行う。 Because of this analysis, if the boosted word line voltage applied to the cell is subject to variations due to _VCC supply, the determination as to whether the cell is programmed will also be inaccurate. This is because the word line voltage may deviate from the read margin 240 of FIG. When uncertainty is added to the cell read mode determination, the reference voltage applied to the boosted voltage of the booster circuit also reflects the variation in _VCC power supply in some function, as discussed above. For this reason, in another aspect of the present invention, the reference and boosted voltage are adjusted or compensated.

図５ａは、メモリ・セルの読み出し動作において、ワード・ラインに給電する従来技術の昇圧回路３００を示す。ＡＴＤ期間３６０の間、昇圧信号３１２は低レベルとなり、高電圧インバータ（反転器）３２７によって発生するＢＯＯＳＴＨＶ信号は高レベルとなる。高電圧インバータ３２７上のＶ_{ＢＯＯＳＴ}電位３２５によって、例えば、Ｎ−ＭＯＳトランジスタ３３０に飽和状態が生じ、これによってＶ_ＣＣはトランジスタ３３０を介して、３２０の昇圧コンデンサＣ_Ｓ及び３４０のコンデンサＣ_ＬをＶ_ＣＣにプリチャージする。このとき、ＢＯＯＳＴ端子３１５は接地されている。ＡＴＤ期間の終了時に、ＢＯＯＳＴ信号３１２は高レベルになり、トランジスタ３３０がオフになるように命令し、ＢＯＯＳＴ端子３１５は接地からＶ_ＣＣに切り換えられる。したがって、昇圧コンデンサ上の充電電圧は、ここでＶ_ＣＣ電圧に加算され、Ｃ_Ｂ及びＣ_Ｌ間で電荷を共有させ、Ｖ_{ＢＯＯＳＴ}端子３１０に新たな電圧が発生する。この電圧はＶ_ＣＣよりも高いが、Ｖ_ＣＣの２倍よりは低い。実際のＶ_{ＢＯＯＳＴ}端子３１０における電圧は、次のように計算することができる。 FIG. 5a shows a prior art booster circuit 300 that powers a word line in a memory cell read operation. During the ATD period 360, the boost signal 312 is at a low level, and the BOOSTHV signal generated by the high voltage inverter (inverter) 327 is at a high level. The _{V BOOST} potential 325 on the high voltage inverter 327, for example, saturation occurs in the N-MOS transistor 330, whereby _{V CC} via the transistor 330, the capacitor _{C L} of the boost capacitor _{C S} and 340 of 320 V Precharge to _CC . At this time, the BOOST terminal 315 is grounded. At the end of the ATD time period, BOOST signal 312 goes high, transistor 330 is commanded to turn off, BOOST terminal 315 is switched to _{V CC} from the ground. Therefore, the charging voltage on the boost capacitor is now being added to the _{V CC} voltage is shared charge between _{C B} and _{C _L,} a new voltage is generated in the _{V BOOST} terminal 310. This voltage is higher than _{V _CC,} less than 2 times on _{V CC.} The actual voltage at V _BOOST terminal 310 can be calculated as follows.

Ｑ＝ＣＶから
Ｑ_Ｂ＝Ｃ_ＢＶ_ＣＣ、及びＱ_Ｌ＝Ｃ_ＬＶ_ＣＣ
Ｖ_{ＢＯＯＳＴ}が静定した後、全電荷は次のようになる。
Ｑ_{ＴＯＴＡＬ}（ｆｉｎａｌ）＝Ｑ_{ＴＯＴＡＬ}（ｉｎｉｔｉａｌ）
Ｑ_{ＴＯＴＡＬ}（ｆｉｎａｌ）＝（Ｖ_{ＢＯＯＳＴ}＋Ｖ_ＣＣ）Ｃ_Ｂ＋Ｖ_{ＢＯＯＳＴ}Ｃ_Ｌ
したがって、
（Ｖ_{ＢＯＯＳＴ}−Ｖ_ＣＣ）Ｃ_Ｂ＋Ｖ_{ＢＯＯＳＴ}Ｃ_Ｌ＝（Ｃ_Ｂ＋Ｃ_Ｌ）Ｖ_ＣＣ
Ｖ_{ＢＯＯＳＴ}について解くと、
Ｖ_{ＢＯＯＳＴ}＝（（２Ｃ_Ｂ＋Ｃ_Ｌ）／（Ｃ_Ｂ＋Ｃ_Ｌ））Ｖ_ＣＣ
単純な例で、Ｃ_Ｂ＝Ｃ_Ｌ＝Ｃとすると、
Ｖ_{ＢＯＯＳＴ}＝（３Ｃ／２Ｃ）Ｖ_ＣＣ
Ｖ_{ＢＯＯＳＴ}＝（３／２）Ｖ_ＣＣ
となる。 Q = CV to Q _B = C _B V _CC and Q _L = C _L V _CC
After V _BOOST settles, the total charge is:
Q _TOTAL (final) = Q _TOTAL (initial)
_{_{_{Q TOTAL (final) = (V}}} BOOST + V CC) C B + V BOOST C L
Therefore,
(V _BOOST -V _CC ) C _B + V _BOOST C _L = (C _B + C _L ) V _CC
Solving for V _BOOST ,
V _BOOST = ((2C _B + C _L ) / (C _B + C _L )) V _CC
In a simple example, if C _B = C _L = C,
V _BOOST = (3C / 2C) V _CC
V _BOOST = (3/2) V _CC
It becomes.

したがって、Ｖ_{ＢＯＯＳＴ}は、従来技術の昇圧器では、Ｖ_ＣＣ及び２Ｖ_ＣＣの中間電圧となることがわかる。しかしながら、注意すべきは、Ｖ_{ＢＯＯＳＴ}がＣ_Ｂ及びＣ_Ｌの値だけでなく、Ｖ_ＣＣの関数でもあることである。したがって、Ｖ_ＣＣがばらつくと、昇圧電圧出力Ｖ_{ＢＯＯＳＴ}もばらつきを生ずる。先に論じたように、このようなＶ_{ＢＯＯＳＴ}のばらつきは、読み出しエラーを招く可能性があるので、望ましくない。 _{Therefore, V BOOST} is a prior art _booster, it can be seen that an intermediate voltage of _{V CC} and _{2V CC.} However, it should be noted that V _BOOST is a function of V _CC as well as the values of C _B and C _L. _Therefore, when the _{V CC} varies, the boost voltage output _{V BOOST} also produce variations. As discussed above, such V _BOOST variation is undesirable because it can lead to read errors.

図５ｂは、図５ａの昇圧器の読み出しモード・タイミング及び出力についてのタイミング図の一例３５０を示す。図５ｂのタイミング図の一部を用いて、従来技術の図５ａの動作を説明し、図５ｂのタイミング図の別の部分を、本発明による図６以降のシステム例の動作を説明するための参照として用いる。 FIG. 5b shows an example timing diagram 350 for read mode timing and output of the booster of FIG. 5a. Part of the timing diagram of FIG. 5b is used to explain the operation of FIG. 5a of the prior art, and another part of the timing diagram of FIG. 5b is used to explain the operation of the system example of FIG. Use as a reference.

図５ｂの時点ｔ_０（３５５）において、アクセス遷移期間ＡＴＤ３６０は約１５から２０ｎｓの間高となり、その間に、接地されている昇圧コンデンサ３２０及び負荷コンデンサＣ_Ｌ（３４０）のプリチャージが行われ、約０ボルトから約Ｖ_ＣＣとなる。これをＶ_{ＢＯＯＳＴ}充電曲線３６５に沿って示す。時点ｔ_１（３５６）において、ＡＴＤが再度低となり、一方ＢＯＯＳＴ端子３１２及び３１５はＶ_ＣＣに切り換えられ、昇圧コンデンサＣ_Ｂ（３２０）にその電荷及びＶ_ＣＣ供給電圧を負荷コンデンサＣ_Ｌ（３４０）と共有させ、Ｃ_Ｂ及びＣ_Ｌが電荷を共有しＶ_ＣＣから約４．５ボルトとなるようにする。これをＶ_{ＢＯＯＳＴ}充電曲線３７０に沿って示す。供給電圧Ｖ_ＣＣは約１．２ボルト変動する可能性があるので、３８０に示すように、Ｖ_{ＢＯＯＳＴ}も約１．２ボルト変動し、３１０におけるＶ_{ＢＯＯＳＴ}を、３１０にシンボル化するように、Ｖ_ＣＣの関数とする。ＬＡＴＣＨ＿ＥＮタイミング３７５について、本発明のＡ／Ｄ機能と関連付けて後に更に詳細に論ずる。ここでは、種々の比較器の出力をラッチして安定した出力電圧を確保する。ＬＡＴＣＨ＿ＥＮタイミング３７５は、例えば、ｔ_１の約１０ｎｓから１２ｎｓ後の時点ｔ_２（３５７）において始まり、昇圧動作の終了まで、３５９におけるｔ_３まで続き、ここでＡ／Ｄ変換器にあるＶ_ＣＣ測定データをＡ／Ｄ変換器の出力にラッチする。 At time t ₀ (355) in FIG. 5b, the access transition period ATD 360 goes high for about 15 to 20 ns, during which time the boost capacitor 320 and load capacitor C _L (340) that are grounded are precharged, From about 0 volts to about _VCC . This is shown along the V _BOOST charge curve 365. At time t ₁ (356), ATD goes low again, while BOOST terminals 312 and 315 are switched to _VCC , and the charge and _VCC supply voltage to boost capacitor C _B (320) are loaded to capacitor C _L (340). So that C _B and C _L share charge and are about 4.5 volts from V _CC . This is shown along the V _BOOST charge curve 370. Since the supply voltage _{V CC} may fluctuate about 1.2 volts, as shown in _{380, V BOOST} also vary by about 1.2 volts, the _{V BOOST} at 310, as symbolized in 310, V Let it be a function of _CC . LATCH_EN timing 375 will be discussed in more detail later in connection with the A / D function of the present invention. Here, the output of various comparators is latched to ensure a stable output voltage. The LATCH_EN timing 375 begins, for example, at time t ₂ (357) about 10 ns to 12 ns after t ₁ and continues to t ₃ at 359 until the end of the boost operation, where the V _CC measurement at the A / D converter Data is latched at the output of the A / D converter.

図６は、調整型の電圧昇圧システム４００の一例を示す、システム・レベルの機能ブロック図であり、本発明の種々の態様を実施することができる。調整型の電圧昇圧システム４００は、Ｖ_ＣＣ４１５及び接地４２０をアナログ／デジタル変換器（Ａ／Ｄ）４１０に取り込み、供給電圧のレベルをサンプリングし測定する。このとき、例えば、波形４２６に示すように時点ｔ_０においてオンに切り換えた独立のバンドギャップ基準電圧回路４３０から出力される基準電圧ＦＶ_ＲＥＦ４２５を、供給電圧Ｖ_ＣＣによって設定された１又は複数の目標供給レベルと比較する。Ａ／Ｄ変換器４１０は、１又は複数の電圧レベル検出信号４３５（Ｖ_ＣＣの判定値を反映する）を昇圧補償回路４４０に出力し、昇圧補償回路４４０は補償を行う（例えば、基準電圧４２５によって設定された目標供給レベルのときに検出された供給レベルに応じて、１又は複数の昇圧補償コンデンサの端子をＶ_ＣＣ又は接地に切り換えることによって、補償を行う）。昇圧回路４５０は、ＡＴＤ時間期間中、タイミング・モード信号ＢＯＯＳＴＨＶ４５５、及び回路４４０からの補償データを用いて、昇圧量を変化させることによって、Ｖ_ＣＣのばらつきとはほぼ無関係な出力電圧Ｖ_{ＢＯＯＳＴ}を発生する。例えば、回路４５０は、昇圧補償コンデンサを、昇圧コンデンサ又はその負荷コンデンサのいずれかと並列に結合することができる。前述の例のように、昇圧回路４５０のＶ_{ＢＯＯＳＴ}出力４７０は、最終目標レベルまで昇圧されている。 FIG. 6 is a system level functional block diagram illustrating an example of a regulated voltage boost system 400 in which various aspects of the present invention may be implemented. The regulated voltage boost system 400 takes the V _CC 415 and ground 420 into an analog / digital converter (A / D) 410 and samples and measures the level of the supply voltage. At this time, for example, as shown in the waveform 426, the reference voltage FV _REF 425 output from the independent bandgap reference voltage circuit 430 switched on at the time t ₀ is set to one or more of the reference voltage FV _REF 425 set by the supply voltage _VCC . Compare with target supply level. A / D converter 410, one or more voltage level detection signals 435 _(which reflect the determined value of _{V CC)} and output to the booster compensation circuit 440, the boost compensation circuit 440 compensates (e.g., reference voltage 425 Compensation is performed by switching the terminals of one or more boost compensation capacitors to _VCC or ground according to the supply level detected at the target supply level set by Boost circuit 450, during the ATD time period, timing mode signal BOOSTHV455, and using the compensation data from circuit 440, by changing the boost _amount, generate substantially independent output voltage _{V BOOST} is a variation in the _{V CC} To do. For example, the circuit 450 may couple a boost compensation capacitor in parallel with either the boost capacitor or its load capacitor. As in the above example, the V _BOOST output 470 of the booster circuit 450 is boosted to the final target level.

読み出し動作の高速化は優先的に実現すべきであるため、本発明者は、本発明のＡＴＤ信号タイミングの間隔を利用して、Ａ／Ｄ変換器を用いてＶ_ＣＣを検出し、別個にＶ_ＣＣを測定し補償コンデンサを充電することによる時間浪費をなくするようにした。したがって、ＡＴＤタイミングを用いて、昇圧コンデンサ及び負荷コンデンサを充電し、更にＶ_ＣＣの値を検出するためにも用いる。 Since the speeding up of the read operation should be preferentially realized, the present inventor uses the ATD signal timing interval of the present invention to detect _VCC using the A / D converter and separately. the compensation capacitor to measure the V _CC and to eliminate the time-consuming due to the charge. Thus, by using the ATD timing to charge the boost capacitor and the load capacitor is used also for further detecting a value on V _CC.

図７は、本発明の一態様による図６の回路４１０に対応する、供給電圧レベル検出回路５７５の一例（例えば、アナログ／デジタル変換器、デジタル温度計）を示す概略図である。回路５７５において、Ｖ_ＣＣ供給電圧レベルをサンプリングし、基準電圧回路５８０（例えば、約１．２ボルトのバンドギャップ基準回路）から出力される基準電圧ＦＶ_ＲＥＦ５８５によって設定される基準レベルを基準として測定する。供給電圧は、ｎビットのＡ／Ｄ変換器５７５及び離散出力５９５ＡＤ０〜ＡＤｎ（５９６、５９７、５９８）によって示される所望の分解能を達成するために必要な個数の個別区間（即ちビット）で、比較器５９０によって基準電圧ＦＶ_ＲＥＦと比較される。簡略化した概略図５７５では、Ｖ_ＣＣのサンプルを、分圧器を介して比較器５９０の反転入力に印加し、基準電圧ＦＶ_ＲＥＦ５８５を非反転入力に印加している。しかしながら、それ以外にも、電圧検出回路５７５からの１又は複数の出力を生成し、Ｖ_ＣＣに関連する値を確認するために用いることができるようにするためには、多数のバイアスする技法や供給電圧を分圧する技法も自明と考えられ、このような代替検出回路のいずれも、本発明の範囲に該当するものである。図５ｂにおいて３５７で示した時点ｔ_２で開始するＬＡＴＣＨ＿ＥＮタイミング３７５の間、Ａ／Ｄ変換器上にあるＶ_ＣＣ測定データをＡ／Ｄ変換器の出力にラッチすることによって、図８の１組の補償コンデンサ５２０をイネーブルする（例えば、Ａ／Ｄ出力データが安定した時点でラッチする）。図７において、ラッチ機構は比較器５９０内部に設けられているが、以下で例示するように、このようなラッチ機能性は、必要に応じて、後段の別個の回路として用いることもできる。 FIG. 7 is a schematic diagram illustrating an example of a supply voltage level detection circuit 575 (eg, an analog / digital converter, a digital thermometer) corresponding to the circuit 410 of FIG. 6 according to one aspect of the present invention. In circuit 575, the _VCC supply voltage level is sampled and measured with reference to the reference level set by reference voltage FV _REF 585 output from reference voltage circuit 580 (eg, a band gap reference circuit of about 1.2 volts). To do. The supply voltage is compared with as many individual intervals (ie, bits) as necessary to achieve the desired resolution indicated by the n-bit A / D converter 575 and the discrete outputs 595AD0 to ADn (596, 597, 598). It is compared with the reference voltage FV _REF by the device 590. In schematic 575 _simplified, the sample of _{V CC,} is applied to the inverting input of comparator 590 through the voltage divider, which applies a reference voltage _FV REF 585 to the non-inverting input. However, besides that, to generate one or more output from the voltage detection circuit 575, in order to be able to be used to check the value associated with the V _CC is Ya number of biasing techniques Techniques for dividing the supply voltage are also self-evident, and any such alternative detection circuit falls within the scope of the present invention. Between LATCH_EN timing 375 starting at time _{t 2} shown in 357 in FIG. 5b, by latching the _{V CC} measurement data on the A / D converter to the output of the A / D converter, a set of 8 The compensation capacitor 520 is enabled (for example, latched when the A / D output data is stabilized). In FIG. 7, the latch mechanism is provided inside the comparator 590. However, as will be exemplified below, such latch functionality can also be used as a separate circuit in the subsequent stage, if necessary.

図８は、図６の回路４４０に対応する、本発明の別の態様による昇圧補償回路５００の一例の概略図を示す。Ｖ_{ＢＯＯＳＴ}補償出力５１０は、昇圧コンデンサＣ_Ｂ５２５及び負荷コンデンサＣ_Ｌ５４０からなる汎用の昇圧回路の構成要素であり、昇圧補償回路５０５が追加されている。昇圧補償回路５０５は、その入力を、図７の電圧検出回路５７５からのＡＤ０〜ＡＤｎ同期入力から取り込む。安定したラッチＡ／Ｄ出力からの対応するＡ／Ｄ同期入力によって、補償コンデンサ５２０を選択すると、昇圧補償回路５０５は、昇圧補償コンデンサ５２０を、Ｖ_ＣＣと接地の間で、基準電圧Ｖ_ＲＥＦ５８５によって設定された基準レベルに対して検出された供給レベルに応じて、切り換えるように動作する。ＡＴＤ期間中、ＢＯＯＳＴＨＶスイッチ５３０が閉じると、Ｖ_ＣＣ電圧は、負荷コンデンサＣ_Ｌ５４０と、ＢＯＯＳＴ端子５２７によって接地に切り換えられた昇圧コンデンサＣ_Ｂ５２５とをプリチャージし、これらと共に、選択５１５によって同様に接地された、選択された昇圧補償コンデンサＣ_{０．．．ｎ}、及び接地に保持されている負荷コンデンサＣ_Ｌ５４０もプリチャージする。ＡＴＤ期間の終了時に、ＢＯＯＳＴＨＶスイッチ５３０が開き、昇圧コンデンサＣ_Ｂ５２５のＢＯＯＳＴ端子５２７は再度Ｖ_ＣＣに切り換えられ、これらと共に、選択された昇圧補償コンデンサＣ_{０．．．ｎ}５２０も（検出したＶ_ＣＣのレベルに基づいて）選択５１５によって、Ｖ_ＣＣに同様に切り換えられる。この時点で、これらのプリチャージ・コンデンサが負荷コンデンサに接続されていない場合、Ｖ_{ＢＯＯＳＴ}は２Ｖ_ＣＣに上昇する。しかしながら、負荷コンデンサＣ_Ｌ５４０は接地に保持されたままであり、選択されていない補償コンデンサ５２０はこのときには接地に切り換えられている。これによって、Ｃ_Ｂ及び選択されたコンデンサＣ_{０．．．ｎ}に蓄積されている全てのプリチャージが、Ｖ_{ＢＯＯＳＴ}出力５１０上の全てのコンデンサ間で電荷共有され、昇圧電圧を最終目標レベルに持っていく。 FIG. 8 shows a schematic diagram of an example boost compensation circuit 500 according to another aspect of the invention, corresponding to circuit 440 of FIG. The V _BOOST compensation output 510 is a component of a general-purpose booster circuit including a boost capacitor C _B 525 and a load capacitor C _L 540, and a boost compensation circuit 505 is added. The boost compensation circuit 505 takes in the input from the AD0 to ADn synchronous input from the voltage detection circuit 575 of FIG. When the compensation capacitor 520 is selected by the corresponding A / D synchronization input from the stable latch A / D output, the boost compensation circuit 505 causes the boost compensation capacitor 520 to _move the reference voltage V _REF 585 between _VCC and ground. The switching operation is performed according to the supply level detected with respect to the reference level set by. During ATD period, the BOOSTHV switch 530 is _{closed, V CC} voltage and the load capacitor _C L 540, and a boost capacitor _C B 525 has been switched to the ground precharged by BOOST terminal 527, along with these, as well by selection 515 To the selected boost compensation capacitor C _{0. . . n} and the load capacitor C _L 540 held at ground are also precharged. At the end of the ATD time period, opens BOOSTHV switch 530, BOOST terminal 527 of the boost capacitor _C B 525 is switched to again _{V CC,} together with these, selected boost compensation capacitor _{C 0. . .} by _n 520 also (based on the level of the detected _{V CC)} selecting 515 _is switched similarly to _{V CC.} At this point, if these precharge capacitors are not connected to the load capacitor, V _BOOST will rise to 2V _CC . However, the load capacitor C _L 540 remains held at ground, and the unselected compensation capacitor 520 is now switched to ground. This causes C _B and the selected capacitor C _{0. . .} All precharges stored in _n are shared by all capacitors on V _BOOST output 510, bringing the boosted voltage to the final target level.

図９は、本発明の一態様による、そして図８において回路５００について記載した、昇圧器５５０の一例の等価回路の概略図である。Ｃ_Ｂｅｆｆは、昇圧回路５５０における有効全昇圧容量５６５であり、Ｃ_Ｂ及び電圧検出器によって選択された全てのコンデンサＣ_０＋．．．Ｃ_ｎの和である。Ｃ_Ｌｅｆｆは、昇圧回路５５０における有効全負荷容量５７０であり、Ｃ_Ｌ及び電圧検出器によって選択されなかった全てのコンデンサＣ_１＋．．．Ｃ_ｎ＋１の和から成り、Ｖ_{ＢＯＯＳＴ}５５５出力線に現れる。したがって、有効昇圧容量Ｃ_Ｂｅｆｆ及び有効負荷容量Ｃ_Ｌｅｆｆは、Ｖ_ＣＣの関数となる。尚、図９は、Ｃ_Ｂｅｆｆ及びＣ_Ｌｅｆｆについて１組の任意の例を示すことを注記しておく。 FIG. 9 is a schematic diagram of an example equivalent circuit of a booster 550, according to one aspect of the invention and described for circuit 500 in FIG. C _B eff is the effective total boost capacitance 565 in the booster circuit 550, all of the capacitor _C is selected by _{C B} and the voltage detector 0 +. . . Is the sum of C _n. C _L eff is the effective full load capacitance 570 in the boost circuit 550, and all capacitors C ₁ +. C not selected by C _L and the voltage detector. . . It consists of the sum of C _{n + 1} and appears on the V _BOOST 555 output line. Accordingly, the effective boost capacitance C _B eff and the effective load capacitance C _L eff are functions of V _CC . Note that FIG. 9 shows a set of arbitrary examples for C _B eff and C _L eff.

したがって、本発明の任意の一例においては、図９の有効Ｖ_{ＢＯＯＳＴ}端子電圧５５５は、次のようになる。
Ｖ_{ＢＯＯＳＴ}＝（（２Ｃ_Ｓ＋Ｃ_Ｌ）／（Ｃ_Ｂ＋Ｃ_Ｌ））Ｖ_ＣＣであるから
Ｖ_{ＢＯＯＳＴ}＝（（２ＣＢｅｆｆ＋ＣＬｅｆｆ）／（ＣＢｅｆｆ＋ＣＬｅｆｆ））Ｖ_ＣＣ
となる。
ただし、Ｃ_Ｂｅｆｆ＝Ｃ_Ｂ＋Ｃ_０＋．．．、Ｃ_ｎ（選択されたコンデンサ）、
Ｃ_Ｌｅｆｆ＝Ｃ_Ｌ＋Ｃ_１＋．．．、Ｃ_ｎ＋１（選択されないコンデンサ）
尚、この方法の一例において用いたコンデンサの総数は一定のままであることは、明白である。 Accordingly, in any one example of the present invention, the effective V _BOOST terminal voltage 555 of FIG. 9 is as follows:
Since V _BOOST = ((2C _S + C _L ) / (C _B + C _L )) V _CC V _BOOST = ((2 CBeff + CLeff) / (CBeff + CLeff)) V _CC
It becomes.
However, C _B eff = C _B + C ₀ +. . . , C _n (selected capacitors),
C _L eff = C _L + C ₁ +. . . , C _{n + 1} (unselected capacitors)
It is obvious that the total number of capacitors used in this example method remains constant.

図１０は、本発明の一態様にしたがって、供給電圧の補償のためにＡ／Ｄ回路６１０を用いた、電圧調整昇圧システム６００の一例の概略図である。この例示のシステムは、電圧検出回路６１０に８ビットＡ／Ｄ変換器を備えており、比較器６３０を用いて、基準電圧供給回路６５２からの基準電圧ＦＶ_ＲＥＦ出力６５５と電圧を比較することによって、供給電圧レベルを検出する。また、システム６００は、昇圧補償回路６２０も備えている。昇圧補償回路６２０は、例えば、８つのラッチ回路６４３からなり、これらは、出力電圧安定化のために、所定のタイミングで、各それぞれの比較回路６３０の出力をラッチするように動作する。ラッチ回路６５３の出力は、選択的に、対応する昇圧補償コンデンサ６２５を駆動し、例えば、選択した昇圧補償コンデンサ６２５を昇圧コンデンサＣ_Ｂ又は負荷コンデンサＣ_Ｌとそれぞれ並列に結合する。更に、システム６００は、昇圧コンデンサＣ_Ｂ、プリチャージ・トランジスタＢＯＯＳＴＨＶ、及び負荷コンデンサＣ_Ｌ（例えば、ワード・ラインの容量）からなる昇圧回路６４０を含む。入力基準電圧波形６５５は、ｔ_０及びｔ_１間のプリチャージ曲線を示し、時点ｔ_１及びｔ_２間では電荷共有の充電曲線を示す。本発明者の最終分析によれば、本方法の一例において、Ｖ_ＣＣ供給電圧が約１．２ボルト変化すると、８ビットの均等に重み付けした補償によって、Ｖ_{ＢＯＯＳＴ}６９５調整応答が６９７において約０．４ボルト改善し、これによってＶ_{ＢＯＯＳＴ}のＶ_ＣＣに対する依存性が大幅に低下した。 FIG. 10 is a schematic diagram of an example voltage regulated boost system 600 that uses an A / D circuit 610 for supply voltage compensation in accordance with an aspect of the present invention. This exemplary system includes an 8-bit A / D converter in the voltage detection circuit 610 and uses the comparator 630 to compare the voltage with the reference voltage FV _REF output 655 from the reference voltage supply circuit 652. Detect the supply voltage level. The system 600 also includes a boost compensation circuit 620. The boost compensation circuit 620 includes, for example, eight latch circuits 643, and these operate so as to latch the outputs of the respective comparison circuits 630 at a predetermined timing in order to stabilize the output voltage. The output of the latch circuit 653 selectively drives the corresponding boost compensation capacitor 625, for example, to couple the boost compensation capacitor 625 selected in parallel with the boost capacitor C _B or load capacitor C _L. Further, the system 600 includes a boost circuit 640 comprising a boost capacitor C _B , a precharge transistor BOOSTHV, and a load capacitor C _L (eg, word line capacitance). The input reference voltage waveform 655 shows a precharge curve between t ₀ and t _1, and shows a charge sharing charge curve between time points t ₁ and t ₂ . According to the inventor's final analysis, in one example of this method, when the _VCC supply voltage changes by approximately 1.2 volts, the V _BOOST 695 adjustment response is approximately 0. 4 volts improvement, this dependence on _{V BOOST} of _{V CC} by drops significantly.

図１０のシステム６００は、以下のように動作する。Ｖ_ＣＣの関数である複数の異なる電圧（６６１、６６２及び６６３）を各々比較回路６３０に入力する。比較回路６３０は、基準電圧ＦＶ_ＲＥＦも受け採る。そして、比較器はその出力６３５に、Ｖ_ＣＣの値を反映したデジタル・ワード（例えば、０００１１１１１）を形成し、図５ｂのＬＡＴＣＨ＿ＥＮ信号に応じて、ラッチ回路６５３によってこのデジタル・ワードをラッチする。このデジタル・ワードは、Ｖ_ＣＣレベル判定として機能し、このワードの各ビットは、図１０に示すように、それぞれのコンデンサを駆動する。したがって、このデジタル・ワードに基づいて、コンデンサ６２５の一意的な組み合わせが、Ｃ_Ｂ又はＣ_Ｌのいずれかと電気的に並列に接続され、これによってＣ_Ｂｅｆｆ及びＣ_Ｌｅｆｆに関連する値を変化させる。したがって、Ｖ_ＣＣの値は、Ｖ_{ＢＯＯＳＴ}をＶ_ＣＣのばらつきから無関係にするために、Ｃ_Ｂｅｆｆ及びＣ_Ｌｅｆｆを変化させる補償として用いられる。先に注記したように、Ａ／Ｄ変換器上にあるＶ_ＣＣ測定データは、ＬＡＴＣＨ＿ＥＮタイミング（図５ｂの３７５）の間にＡ／Ｄ変換器６３０の出力にラッチされ、デジタル・ワードを反映する補償回路６２０の１組の補償コンデンサ６２５の選択との同期を取る（一致させる）。 The system 600 of FIG. 10 operates as follows. A plurality of different voltages is a function of V _CC (the 661, 662 and 663) to enter each comparator circuit 630. Comparison circuit 630 also receives reference voltage FV _REF . Then, the comparator at its output _635, a digital word which reflects the value of _{V CC} (e.g., 00011111) to form a, in response to LATCH_EN signal FIG. 5b, the latch circuit 653 latches the digital word. This digital word serves as a _VCC level decision and each bit of this word drives a respective capacitor as shown in FIG. Thus, based on this digital word, a unique combination of capacitors 625 is electrically connected in parallel with either C _B or C _L , thereby changing the values associated with C _B eff and C _L eff. Let _Therefore, the value of _{V _CC,} in order to independently of _{V BOOST} from variations in _{V _CC,} is used as a compensation for changing the C B eff and _C L eff. As noted above, _{V CC} measurement data on the A / D converter is latched to the output of the A / D converter 630 during LATCH_EN timing (375 of FIG. 5b), reflects the digital word Synchronize (match) with the selection of a set of compensation capacitors 625 in the compensation circuit 620.

本発明の一態様によれば、図１０のラッチ回路６５３を、図１１に参照番号７００示す回路として用いることができる。ラッチ回路７００は、ＬＡＴＣＨ＿ＥＮ信号７２０によってイネーブルされると、データ値（例えば、ＡＤ０）を通過させ、昇圧信号７４０の遷移に基づいて、それぞれのコンデンサ端子７３０に伝達される。昇圧信号７４０を例えばラッチ回路毎に用いることによって、ＡＴＤタイミングの期間中、データ値はコンデンサに出力されない。ラッチ回路７００の一例を図１１に示したが、他のラッチ機構、回路及びシステムも、必要であれば用いることができ、このような代案も本発明の範囲に該当すると見なすことは言うまでもない。 According to one embodiment of the present invention, the latch circuit 653 in FIG. 10 can be used as the circuit denoted by reference numeral 700 in FIG. When enabled by the LATCH_EN signal 720, the latch circuit 700 passes a data value (eg, AD0) and is transmitted to each capacitor terminal 730 based on the transition of the boost signal 740. By using the boost signal 740 for each latch circuit, for example, no data value is output to the capacitor during the ATD timing period. Although an example of a latch circuit 700 is shown in FIG. 11, it will be appreciated that other latch mechanisms, circuits and systems may be used if necessary, and such alternatives are considered within the scope of the present invention.

図１２は、本発明にしたがう、供給電圧の補償のためにＡ／Ｄ回路８１０を用いた電圧調整昇圧システム８００の別の例の概略図である。この回路例では、スパンの選択的トリミング(trimming)を行う２組の任意の金属抵抗回路８６０及び８７０、並びに、Ａ／Ｄ８１０の補償回路８３０をバイアスする抵抗分圧チェーンのオフセットを追加したことを除いて、図１０の回路と同様である。金属抵抗回路は、バンドギャップ基準電圧回路及び予測出力ＦＶ_ＲＥＦ８５５のトリミング及びＡ／Ｄ８１０の比較回路８３０の所望の切換電圧との照合を行う。 FIG. 12 is a schematic diagram of another example of a voltage regulated boost system 800 that uses an A / D circuit 810 for supply voltage compensation in accordance with the present invention. In this example circuit, two optional metal resistor circuits 860 and 870 that perform selective trimming of the span, and the resistor divider chain offset that biases the compensation circuit 830 of the A / D 810 are added. Except for this, it is the same as the circuit of FIG. The metal resistance circuit performs trimming of the band gap reference voltage circuit and the predicted output FV _REF 855 and matching with the desired switching voltage of the comparison circuit 830 of the A / D 810.

本発明の別の態様によれば、図１０及び図１２のＶ_ＣＣ検出回路６１０及び８１０にそれぞれ用いられている抵抗ラダー回路網は、更に、Ｖ_ＣＣに対する基準電圧ＦＶ_ＲＥＦのばらつきを補償するように設計することもできる。先に論じたように、ＦＶ_ＲＥＦは基準電圧であり、例えば、バンドギャップ基準型の回路によって発生することができる。したがって、ＦＶ_ＲＥＦは絶対的に一定ではなく、逆に、供給電圧Ｖ_ＣＣのばらつきに対してわずかに変動する値である。例えば、一例のバンドギャップ基準回路において、Ｖ_ＣＣが２．６Ｖ〜３．５Ｖの間で変動すると、目標基準電圧の１．２Ｖは実際には約１．１５Ｖ及び約１．２５Ｖの間で変動することが発見されている。これからわかるように、ＦＶ_ＲＥＦがＶ_ＣＣに対して変動した場合、比較器出力（例えば、ＡＤ０〜ＡＤ７）に得られるデジタル値は、望ましいＶ_ＣＣの真の値を正確に反映することはできない。 According to another aspect of the present invention, the resistor ladder network being used respectively to _{V CC} detection circuit 610 and 810 of FIG. 10 and FIG. 12, _further, to compensate for the variations in the reference voltage _{FV REF} for _{V CC} It can also be designed. As discussed above, FV _REF is a reference voltage and can be generated, for example, by a bandgap reference type circuit. Therefore, FV _REF is not absolutely constant, and conversely is a value that slightly fluctuates with respect to variations in supply voltage _VCC . For example, in the bandgap reference circuit of an _{example, V CC} varies between 2.6V～3.5V, 1.2V target reference voltage actually varies between about 1.15V and about 1.25V Has been found to be. As can be _seen, if _{the FV REF} is varied with respect to _{V CC,} the comparator output (e.g., AD0 to AD7) digital values obtained, it is impossible to accurately reflect the true value of the desired _{V CC.}

したがって、本発明の一態様によれば、抵抗ラダーすなわち回路網の抵抗値を選択し、Ｖ_ＣＣのばらつきによるＦＶ_ＲＥＦのばらつきを補償して、実際のＶ_ＣＣの値を精度高く判定する。このような補償は、一例として、以下のように行われる。最初に、抵抗ラダー回路網において許容バイアス電流を、例えば、Ｖ_ＣＣ＝３Ｖにおいて３００μＡに選択する。したがって、Ｖ＝ＩＲを用いると、抵抗回路網の全抵抗値Ｒは、Ｒ＝（３Ｖ）／（３００μＶ）＝１０ＫΩと決定することができる。Ｖ_ＣＣの指定値（例えば、２．６５Ｖ）において、第１比較器が切り替わらなければならないことが確認されている。次いで、バンドギャップ基準回路（ＦＶ_ＲＥＦを発生するために用いられる）の特性を用いて、Ｖ_ＣＣ＝２．６５ＶにおけるＦＶ_ＲＥＦの値が１．１５Ｖであると判定する。したがって、前述の値を用いれば、前述の基準を満たすために抵抗ラダー回路網において必要でかつ適切な抵抗値を決定することができる。 Thus, according to one aspect of the present invention, to select the resistance value of the resistor ladder That circuitry to compensate for variations in the FV _REF caused by variations in V _CC, accurately determines the value of the actual on V _CC. Such compensation is performed as follows as an example. Initially, the allowable bias current in the resistor ladder network is selected to be 300 μA at V _CC = 3V, for example. Therefore, when V = IR is used, the total resistance value R of the resistor network can be determined as R = (3 V) / (300 μV) = 10 KΩ. Value specified V _CC (e.g., 2.65V) in, that the first comparator must switched has been confirmed. Then, using the characteristics of the band gap reference circuit (used to generate FV _REF ), it is determined that the value of FV _REF at V _CC = 2.65V is 1.15V. Therefore, if the above-described values are used, it is possible to determine a resistance value necessary and appropriate in the resistance ladder network to satisfy the above-described standard.

したがって、前述の比較器（例えば、ＡＤ０に対応する図１０の比較器６３０）では、例えば、Ｖ_ＣＣが２．６５Ｖのときにトリップ(trip)する必要があり、Ｖ_ＣＣが２．６５ＶのときＦＶ_ＲＥＦは１．１５Ｖとなることがわかり、分圧回路は、図１３に示すように評価される。ここで、Ｒ_０＋Ｒ_１は、抵抗回路網の全抵抗値であり、Ｒ_０は対象の比較器よりも上位にある抵抗値の総和を表し、Ｒ_１は、対象の比較器よりも下位の抵抗値の和である。分圧器の原理を用いると、
［Ｒ_１／（Ｒ_０＋Ｒ_１）］Ｖ_ＣＣ＝ＦＶ_ＲＥＦ］
であることがわかり、既知の値Ｒ_０＋Ｒ_１＝１０ＫΩ、Ｖ_ＣＣ＝２．６５Ｖ、及びＦＶ_ＲＥＦ＝１．１５Ｖ（この特定的な例では）を代入すると、Ｒ_１について解くことができ、次いでＲ_０について解くことができる。
［Ｒ_１／（１０ＫΩ）］（２．６５Ｖ）＝１．１５Ｖ、Ｒ_１≒４．３４ＫΩ
したがって、Ｒ_０＝５．６６ＫΩとなる。 Accordingly, the foregoing comparators (e.g., comparator 630 of FIG. 10 corresponding to AD0) in, for _{example, V CC} is have to trip (trip) at _2.65V, when _{V CC} is 2.65V It can be seen that FV _REF is 1.15 V, and the voltage divider circuit is evaluated as shown in FIG. Here, R ₀ + R ₁ is the total resistance value of the resistor network, R ₀ represents the sum of resistance values higher than the target comparator, and R ₁ is lower than the target comparator. It is the sum of resistance values. Using the voltage divider principle,
[R ₁ / (R ₀ + R ₁ )] V _CC = FV _REF ]
And substituting the known values R ₀ + R ₁ = 10 KΩ, V _CC = 2.65 V, and FV _REF = 1.15 V (in this particular example), we can solve for R ₁ , It can then be solved for _R0 .
_[R ₁ /(10KΩ)](2.65V)=1.15V,R 1 ≒ 4.34KΩ
Therefore, R ₀ = 5.66 KΩ.

同様に、例えば、次段の比較器は、Ｖ_ＣＣ＝２．８Ｖにおいて切り替わり、Ｖ_ＣＣ＝２．８Ｖでは、ＦＶ_ＲＥＦには一意の値が関連付けられる。このような値を用いて、該次段の比較器ノード、及び必要であれば、後続の比較器ノードについて、選択した比較器がトリップすべき値を決定し、ＦＶ_ＲＥＦがＶ_ＣＣに対してどのように変動するか知ることによって、前述の分析を繰り返すことができる。このように、分圧ネットワークにおける抵抗値の各々を特定し、Ｖ_ＣＣのばらつきによるＦＶ_ＲＥＦのばらつきにも拘わらず、比較器の出力が真のＶ_ＣＣ値を精度高く確実に反映することが可能となる。 Similarly, for example, the next stage of the _comparator switches at V CC = _2.8V, the V CC = _2.8V, the unique value associated with the _{FV REF.} Such values are used to determine the value to which the selected comparator should trip for the next stage comparator node and, if necessary, the subsequent comparator node, and FV _REF is relative to V _CC . Knowing how it fluctuates, the above analysis can be repeated. Thus, to identify each of the resistance values in the voltage divider network, despite variations in the FV _REF caused by variations in V _CC, can be output from the comparator reflect reliably high accuracy a true V _CC value It becomes.

本発明の別の態様では、メモリ・デバイスにおける昇圧動作を調整する方法を提供する。これは、本明細書において図示し説明したメモリ・デバイス、及び他のメモリ・デバイスと共に用いることができる。図１４を参照すると、メモリ・デバイスにおける昇圧動作を調整する方法９００の一例が示されている。例示の方法９００は、ここでは、一連の動作又はイベントとして図示し説明するが、本発明は、このような動作やイベントを図示の順序で行うことには限定されず、本発明によれば、ここに図示し記載する以外でも、一部のステップは異なる順序で行うこと、及び／又は他のステップと同時に行うことも可能である。加えて、本発明による方法を実施するためには、図示したステップの全てが必ずしも必要な訳ではない。更に、方法９００は、ここに図示し説明した装置及びシステムと共に、そして図示しない他のシステムと共に用いても実施可能である。 In another aspect of the invention, a method is provided for adjusting boost operation in a memory device. This can be used with the memory devices shown and described herein and other memory devices. Referring to FIG. 14, an example method 900 for adjusting boost operation in a memory device is shown. Although the exemplary method 900 is illustrated and described herein as a series of operations or events, the present invention is not limited to performing such operations or events in the order shown, and according to the present invention, Other than shown and described herein, some steps may be performed in a different order and / or concurrently with other steps. In addition, not all illustrated steps may be required to implement a methodology in accordance with the present invention. Further, the method 900 may be practiced with the apparatus and system shown and described herein, and with other systems not shown.

方法９００は、供給電圧を電圧レベル検出回路に印加し、基準電圧によって設定される目標値に対するレベル差を判定し、供給誤差に対応して、昇圧補償回路において用いられる１又は複数のコンデンサを制御し、そして昇圧回路の出力に反映される供給レベル誤差を補正する。調整昇圧動作方法はステップ９０２にて開始する。ステップ９０４において、供給電圧（例えば、Ｖ_ＣＣ）をサンプリングし、供給電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を用いて測定する。ステップ９０６において、供給電圧レベル検出回路は、基準電圧によって設定した目標値とＶ_ＣＣとの比較に応答して、１又は複数の供給電圧レベル検出信号（例えば、Ａ／Ｄ４１０を用いた図６に関しては４３５個）を発生し、昇圧電圧が供給電圧よりも高い場合、ステップ９０８において、供給電圧レベル検出信号を昇圧補償回路に印加する。 Method 900 applies a supply voltage to a voltage level detection circuit, determines a level difference with respect to a target value set by a reference voltage, and controls one or more capacitors used in the boost compensation circuit in response to the supply error. Then, the supply level error reflected in the output of the booster circuit is corrected. The regulated boost operation method starts at step 902. In step 904, the supply voltage (eg, V _CC ) is sampled and measured using a supply voltage detection circuit (eg, analog / digital converter, digital thermometer). In step 906, the supply voltage level detection circuit is responsive to a comparison between the target value set by the reference voltage and V _CC and one or more supply voltage level detection signals (eg, with respect to FIG. 6 using A / D 410). 435) and the boosted voltage is higher than the supply voltage, a supply voltage level detection signal is applied to the boost compensation circuit in step 908.

ステップ９１０において、昇圧補償回路は、１又は複数の昇圧補償信号（例えば、出力が４４０個の図６では４４５）を発生し、次いで、ステップ９１２において昇圧回路（例えば、図６の４５０、図１０のコンデンサ６２５の最後まで）に印加し、その後、適用した補償から得られた調整昇圧電圧Ｖ_{ＢＯＯＳＴ}をステップ９１４において生成し、メモリ・セルに格納されているデータ値を確認する。その後、ステップ９１６において調整昇圧動作は終了し、メモリ・デバイスの後続の昇圧及び読み出し動作のために、方法９００を繰り返す。このように、方法９００は、Ａ／Ｄ変換器を用いてＶ_ＣＣ電圧のばらつきを補償する昇圧回路において、素早くかつ正確な昇圧を可能とし、フラッシュ・メモリ・アレイの読み出し動作の間にコア・セルに印加することができる。したがって、方法９００は、Ｖ_ＣＣのばらつきとはほぼ無関係なＶ_{ＢＯＯＳＴ}電圧を発生することができる。本発明によれば、方法の他の変形も提供することができ、これによって昇圧電圧の補償又は調整が達成される。 In step 910, the boost compensation circuit generates one or more boost compensation signals (eg, 445 in FIG. 6 with 440 outputs), and then in step 912, the boost circuit (eg, 450 in FIG. 6, FIG. 10). And then the adjusted boost voltage V _BOOST obtained from the applied compensation is generated in step 914 to verify the data value stored in the memory cell. Thereafter, in step 916, the regulated boost operation ends and the method 900 is repeated for subsequent boost and read operations of the memory device. Thus, the method 900 allows for quick and accurate boosting in a boosting circuit that compensates for _VCC voltage variations using an A / D converter, and allows the core to be used during a flash memory array read operation. It can be applied to the cell. Accordingly, method ₉₀₀ can generate substantially independent _{V BOOST} voltage and variations on _{V CC.} According to the invention, other variants of the method can also be provided, whereby compensation or adjustment of the boost voltage is achieved.

本発明の１又は複数の実施態様に関して図示し説明したが、本明細書及び添付図面を熟読し理解すれば、同等の変形や修正も当業者には想起されよう。特に、前述の構成要素（アセンブリ、デバイス、回路等）によって行われる種々の機能、このような構成要素を説明するために用いた用語（「手段」に対する引用を含む）は、特に指示がない限り、開示した構造とは構造的に同等ではなくても、ここに図示した本発明の実施態様例における機能を実行する、記載した構成要素の指定した機能を行うあらゆる構成要素（即ち、機能的に同等）に対応することを意図している。加えて、本発明の特定的な特徴について、多数の実施態様の１つのみに関して開示したように思われるが、所与の又は特定の用途のいずれにおいても望ましい又は有利であると考えられるのであれば、このような特徴は、他の実施態様の１又は複数の他の特徴と組み合わせることもできる。更に、「含む」(includes)という用語を詳細な説明及び特許請求の範囲のいずれにも用いている範囲で、このような用語は、「備える」(comprising)という用語と同様に包括的であることを意図している。 Although illustrated and described with respect to one or more embodiments of the present invention, equivalent variations and modifications will occur to those skilled in the art upon reading and understanding this specification and the accompanying drawings. In particular, the various functions performed by the aforementioned components (assemblies, devices, circuits, etc.), and the terms used to describe such components (including citations for “means”), unless otherwise indicated. Any component that performs a specified function of the described component (i.e., functionally) that performs the function of the illustrated example embodiment of the invention, although not structurally equivalent to the disclosed structure. Equivalent)). In addition, certain features of the invention appear to have been disclosed with respect to only one of a number of embodiments, although they may be desirable or advantageous in any given or specific application. For example, such features can be combined with one or more other features of other embodiments. Further, to the extent that the term “includes” is used in both the detailed description and the claims, such terms are as comprehensive as the term “comprising”. Is intended.

回路及び共に用いる方法は、集積回路設計の分野で用いれば、補償を用いてＶ_ＣＣのばらつきにも拘わらず昇圧出力を調整する昇圧回路を提供することが可能となる。 The method of using the circuit and both are the use in the field of integrated circuit design, it is possible to provide a booster circuit for adjusting the boost output despite variations in V _CC using compensation.

メモリ・デバイスのレイアウトの一例を概略的に示す平面図である。It is a top view which shows roughly an example of the layout of a memory device. メモリ・デバイスのコア部分の一例を示す概略図である。It is the schematic which shows an example of the core part of a memory device. 従来の積層ゲート・メモリ・セルの部分的断面図である。FIG. 3 is a partial cross-sectional view of a conventional stacked gate memory cell. 従来技術のフラッシュ・メモリ・アレイの一例のある数のコア・セルの内、プログラムされたセル閾値電圧分布及びプログラムされていないセル閾値電圧分布、ならびに分布プロット間の典型的な読み出し余裕を示す分布グラフである。Among a number of core cells in an example of a prior art flash memory array, a programmed cell threshold voltage distribution and an unprogrammed cell threshold voltage distribution, and a distribution showing typical read margin between distribution plots It is a graph. メモリ・セルから読み出すための従来技術の昇圧回路の一例の簡略化した概略図である。FIG. 2 is a simplified schematic diagram of an example of a prior art boost circuit for reading from a memory cell. 読み出しモード・タイミング及び図５ａの昇圧器の出力を示す、簡略化したタイミング図である。Fig. 6 is a simplified timing diagram showing read mode timing and the output of the booster of Fig. 5a. 本発明の種々の態様を実施可能な、電圧調整昇圧システムの一例を示す、システム・レベルの機能ブロック図である。FIG. 2 is a system level functional block diagram illustrating an example voltage regulated boost system in which various aspects of the invention may be implemented. 本発明の一態様による、供給電圧レベル検出回路の一例の概略図である。FIG. 6 is a schematic diagram of an example of a supply voltage level detection circuit according to an aspect of the present invention. 本発明の別の態様による電圧昇圧補償回路の一例の概略図である。It is the schematic of an example of the voltage boost compensation circuit by another aspect of this invention. 本発明の一態様による昇圧回路の一例の透過回路の概略図である。FIG. 6 is a schematic diagram of a transmission circuit as an example of a booster circuit according to an aspect of the present invention. 本発明の一態様による、供給電圧の補償にＡ／Ｄ回路を用いた電圧調整昇圧システムの一例の簡略化した概略図である。1 is a simplified schematic diagram of an example of a voltage regulated boost system using an A / D circuit for supply voltage compensation according to an aspect of the present invention. FIG. 本発明によるラッチ回路の一例を示す概略図である。It is the schematic which shows an example of the latch circuit by this invention. 供給電圧補償のためのＡ／Ｄ回路を、ディバイダ・チェーンをトリミングするための２組の任意の金属抵抗の一例と共に用いた、本発明の一態様による電圧調整昇圧システムの一例の簡略化した概略図である。A simplified schematic of an example of a voltage regulated boost system according to one aspect of the present invention, where an A / D circuit for supply voltage compensation is used with an example of two sets of optional metal resistors for trimming the divider chain. FIG. 本発明による昇圧器の関係における、比較器の一例と総回路網抵抗を示す概略図である。FIG. 6 is a schematic diagram illustrating an example of a comparator and total network resistance in the context of a booster according to the invention. 本発明の一態様に関連する昇圧調整動作の方法の一例を示すフロー図である。It is a flowchart which shows an example of the method of the pressure | voltage rise adjustment operation | movement relevant to 1 aspect of this invention.

Claims

A system (400) for generating a regulated boost word line voltage for a read operation comprising:
A supply voltage detection circuit (410) configured to detect a supply voltage value (415) and generate one or more output signals (435) associated therewith;
A boost voltage circuit (450) operable to receive a supply voltage and generate the boost word line voltage (470) to have a value greater than the supply voltage;
Coupled to the supply voltage detection circuit (410) and the booster circuit (450), receives the one or more output signals (435) from the supply voltage detection circuit (410) and receives the one or more output signals (435). ) To make the boost word line voltage (470) independent of the supply voltage value (415) by changing the load associated with the boost circuit (450). The system characterized by comprising.

The system (400, 500) according to claim 1, wherein the supply voltage detection circuit (410, 575) receives the supply voltage value (415, 578) as an analog input and receives the supply voltage value (415, 578). A system comprising an analog-to-digital converter (410, 577) operable to generate a reflecting multi-bit word (435, 595).

The system (400) of claim 1, wherein the supply voltage detection circuit (575) comprises:
A voltage reference circuit (580);
A second input, each coupled to a first input (585) coupled to the voltage reference circuit (580) and one of a plurality of voltages (591, 592, 593) associated with the supply voltage (578). A plurality of comparison circuits (577) having inputs, each output of the comparison circuit (595) collectively representing a digital word (595, 435) reflecting the supply voltage value (578, 415). And a comparison circuit for forming an output signal to be formed.

The system (400) of claim 1, wherein the booster circuit (450, 505) further comprises:
A boost capacitor (525) having a first terminal selectively coupled to the supply voltage via a switch (514) and a second terminal coupled to a boost signal (527);
A load capacitor having a first terminal (510) coupled to the first terminal of the boost capacitor (525) forming the output of the boost circuit (510) and a second terminal coupled to the ground potential of the circuit. 540), and
When the switch is closed (514), the boost signal (527) is low, and the boost capacitor (525) and the load capacitor (540) are charged to a voltage value approximating the supply voltage value. When the switch (514) is open, the boost signal (510) is at a high level substantially equal to the supply voltage, and the boost capacitor and the load capacitor share their first terminal ( 510) is increased to a boost voltage value higher than the supply voltage value, and the boost voltage value is a function of the capacitance of each of the boost capacitor (525) and the load capacitor (540). .

The system (500) of claim 4, wherein the voltage boost compensation circuit (505) comprises:
Each has a first terminal (510) coupled to a first terminal of the boost capacitor (525) and the load capacitor (540), each having a voltage approximately equal to the ground potential of the circuit or the supply voltage. A plurality of compensation capacitors having a second terminal that can be selectively coupled (515) to a potential based on the one or more output signals (595) from the supply voltage detection circuit (575); By placing one or more of a plurality of compensation capacitors (520) in parallel with the boost capacitor (525) or the load capacitor (540), the load of the boost circuit (500) based on the supply voltage value (578) System characterized by adjusting.

The system (400, 600) according to claim 1, wherein the supply voltage detection circuit (410, 610) further generates one or more voltages (661, 662, 663) associated with the supply voltage value (415). A reference voltage circuit (430, 652) operable to supply a reference voltage (425, 655) for comparison, and comparing the reference voltage with one or more voltages associated with the supply voltage value To obtain the one or more output signals (435, 635) associated with the supply voltage value (415).

A method (900) for generating a word line read voltage independent of supply voltage variations in a flash memory device comprising:
Detecting the value of the supply voltage (904);
A step of changing the load state of the booster circuit (910, 912) according to the detected supply voltage value to generate the word line read voltage (904), and due to variations in the load state, And a step of making a word line read voltage independent of variations in said supply voltage.

The method (900) of claim 7, wherein detecting the value of the supply voltage (904) comprises:
Inputting the supply voltage value (904) to an analog / digital converter;
Generating a multi-bit digital word (906) related to the supply voltage value.

The method (900) of claim 7, wherein detecting the value of the supply voltage (904) comprises:
Generating a plurality of voltage values associated with the supply voltage value;
Comparing each of the plurality of voltage values with a reference voltage value;
Generating a multi-bit digital word by reflecting the supply voltage value by generating a digital output value associated with each of said comparators (906).

8. The method (900) of claim 7, wherein the boost circuit comprises a boost capacitor having a first terminal coupled to its output node and a second terminal coupled to a boost signal. Further comprises a load capacitor having a first terminal coupled to the ground potential of the circuit and a second terminal coupled to the output node, and changing the load state (910, 912) comprises:
Coupling first terminals of a plurality of compensation capacitors to an output node of the boost circuit (908);
Transitioning the boost signal to a level substantially equal to the supply voltage level;
One or more second terminals of the plurality of compensation capacitors (912) are coupled to the supply voltage level, and the remaining second terminal of the compensation capacitor is connected to ground of the circuit based on the detected supply voltage value. Changing the effective capacitance associated with the boost capacitor and the load capacitor based on the detected supply voltage value by coupling to a potential.