JP2005341565A - Dynamic programmable logic array containing enable device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a dynamic programmable logic array containing enable devices. <P>SOLUTION: The DPLA (Dynamic Programmable Logic Array) uses enable devices, each of which outputs the result of an OR operation to each output line eliminating the clock signal within the OR plane. The clock signal is used only in an AND plane for precharging the AND line. Such a DPLA appropriately operates even at high frequencies, without delay between the two clock signals of the AND plane and the OR plane. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は一般的な動的にプログラム可能なロジッグアレイ(DPLA's)に係り、さらに具体的には、ORプレーン(OR−plane)上にクロック信号を使用しない、イネーブル装置を含むDPLAに関する。   The present invention relates to general dynamically programmable logic arrays (DPLA's), and more particularly, to a DPLA including an enable device that does not use a clock signal on an OR-plane.

PLA(Programmable Logic Array)は入力信号の論理積の和(sum of products)を柔軟に提供する機能として、一般的に知られている。PLAは一般的に論理積の和を提供するためにANDプレーン(AND−plane)とORプレーンとを含む。また、DPLA(Dynamic Programmable Logic Array)はDPLA動作のコントロールタイミングのためのクロック信号を含む。   PLA (Programmable Logic Array) is generally known as a function that flexibly provides the sum of products of input signals (sum of products). PLA generally includes an AND plane and an OR plane to provide a logical sum. A DPLA (Dynamic Programmable Logic Array) includes a clock signal for control timing of DPLA operation.

図1はANDプレーンのための第1クロック信号CLK1とORプレーンのための第2クロック信号CLK2とを使用する従来のDPLA100を示す。ANDプレーンは論理積f1*とf2*を各々生成する第1と第2論理積ライン102、104で構成される。4個の入力a*、b*、c、d*は図1の4の入力ライン106に適用される。(ここで、“*”一般的に使用される補数を示す。)   FIG. 1 shows a conventional DPLA 100 that uses a first clock signal CLK1 for an AND plane and a second clock signal CLK2 for an OR plane. The AND plane is composed of first and second logical product lines 102 and 104 that generate logical products f1 * and f2 *, respectively. The four inputs a *, b *, c, d * are applied to the four input lines 106 in FIG. (Here, “*” indicates a commonly used complement.)

CLK1と第1PMOSトランジスタMP1と第1NMOSトランジスタMN1のゲートと連結され、各々のトランジスタはハイとロー電圧VDD、VSSと連結され、CLK1の論理状態に従って第1論理積ライン102はチャージング/ディスチャージングされる。また、CLK1は第2PMOSトランジスタMP2と第2NMOSトランジスタMN2のゲートと連結され、各々のトランジスタはハイとロー電圧VDD、VSSと連結され、CLK1の論理状態に従って第2論理積ライン104はチャージング/ディスチャージングされる。 CLK1, the first PMOS transistor MP1 and the gate of the first NMOS transistor MN1 are connected to each other, and each transistor is connected to the high and low voltages V DD and V SS, and the first AND line 102 is charged / discharged according to the logic state of CLK1. It is CLK1 is connected to the gates of the second PMOS transistor MP2 and the second NMOS transistor MN2, each transistor is connected to the high and low voltages V DD and V SS, and the second AND line 104 is charged according to the logic state of CLK1. / Discharged.

CLK1がプリチャージ時間の間論理ロー状態(すなわち、“0”)であれば、論理積ライン102、104は各々論理ハイ状態(すなわち、“1”)にプリチャージされる。図1のANDプレーンにNMOSトランジスタMN5、MN6、MN7、MN8の連結によって、CLK1がエバリュエーション時間の間、論理ハイ状態であれば、論理積ライン102、104上のf1*、f2*の各々の論理状態は下記のように入力a*、b*、c、d*の論理状態に依存するようになる。(ここで、“x”はAND演算を意味し、“+”はOR演算を示す。)
f1*=axb
f2*=c*xd
If CLK1 is in a logic low state (ie, “0”) for the precharge time, the AND lines 102, 104 are each precharged to a logic high state (ie, “1”). By connecting the NMOS transistors MN5, MN6, MN7, and MN8 to the AND plane of FIG. 1, if CLK1 is in a logic high state during the evaluation time, each of f1 * and f2 * on the AND lines 102 and 104 is displayed. The logic state depends on the logic states of the inputs a *, b *, c, d * as follows. (Here, “x” means an AND operation, and “+” indicates an OR operation.)
f1 * = axb
f2 * = c * xd

図1のCLK2は第3NMOSトランジスタMN3、第3PMOSトランジスタMP3、第4NMOSトランジスタMN4、第4PMOSトランジスタNP4のゲートと連結される。PMOSトランジスタMP3、MP4はVDDと連結され、NMOSトランジスタMN3、MN4はVSSと連結される。CLK2がプリチャージ時間の間、論理ロー状態であれば、プリ出力ライン108は論理ハイ状態にプリチャージされて生成された信号F*を有する。出力ライン110はプリ出力ライン108と連結されたインバータ112を介して信号Fを出力するようになる。 1 is connected to the gates of the third NMOS transistor MN3, the third PMOS transistor MP3, the fourth NMOS transistor MN4, and the fourth PMOS transistor NP4. PMOS transistor MP3, MP4 is connected to the V DD, NMOS transistor MN3, MN4 is connected to the V SS. If CLK2 is in a logic low state for the precharge time, the pre-output line 108 has a signal F * generated by being precharged to a logic high state. The output line 110 outputs a signal F through an inverter 112 connected to the pre-output line 108.

図1のORプレーン上のNMOSトランジスタMN9、MN10の連結によって、CLK2がエバリュエーション時間の間、論理ハイ状態であれば、Fの論理状態は下記のように f1*、f2*の論理状態と入力a*、b*、c、d*の論理状態とに依存するようになる。
F*=f1xf2
F=f1*+f2*=axb+c*xd
If the CLK2 is in a logic high state during the evaluation time due to the connection of the NMOS transistors MN9 and MN10 on the OR plane in FIG. 1, the logic state of F is as follows: f1 * and f2 * It depends on the logical states of a *, b *, c, d *.
F * = f1xf2
F = f1 * + f2 * = axb + c * xd

したがって、出力ライン110は論理積f1*、f2*のOR演算値になる。   Therefore, the output line 110 becomes an OR operation value of the logical products f1 * and f2 *.

図2はDPLA(Dynamic Programmable Logic Array)150を示し、図3は特許文献1に記載されている図2のDPLA150が動作する時タイミング図を示すことである。DPLA150のANDプレーンは入力ライン1010 上の入力A、A*、B、B*から論理積ライン1011上の論理積を生成するようになる。DPLA150のORプレーンは出力ライン1012に出力Y1、Y2を生成するようになる。   2 shows a DPLA (Dynamic Programmable Logic Array) 150, and FIG. 3 shows a timing diagram when the DPLA 150 of FIG. 2 described in Patent Document 1 operates. The AND plane of the DPLA 150 generates a logical product on the logical product line 1011 from the inputs A, A *, B, and B * on the input line 1010. The OR plane of DPLA 150 generates outputs Y1 and Y2 on output line 1012.

図2と図3とによれば、DPLA150はANDプレーンのための第1クロック信号φ1とORプレーンのための第2クロック信号φ2とを含む。PMOS トランジスタとNMOSトランジスタとで構成された第1グループ152はVDDとグラウンドとに連結され、φ1の論理状態に従って論理積ライン1011がチャージング/ディスチャージングされるためにクロック信号φ1が入力される。PMOSトランジスタとNMOSトランジスタとで構成された第2グループ154はVDDとグラウンドとに連結され、φ2の論理状態に従って論理積ライン1012がチャージジング/ディスチャージングされるためにクロック信号φ2が入力される。 2 and 3, DPLA 150 includes a first clock signal φ1 for the AND plane and a second clock signal φ2 for the OR plane. The first group 152 including PMOS transistors and NMOS transistors is connected to V DD and ground, and the clock signal φ1 is input to charge / discharge the AND line 1011 according to the logic state of φ1. . The second group 154 composed of PMOS transistors and NMOS transistors is connected to V DD and ground, and the clock signal φ2 is input to charge / discharge the AND line 1012 according to the logic state of φ2. .

NMOSトランジスタN1の連結で各入力セットのAND演算で論理積ライン1011の論理積値が決められる。NMOSトランジスタN2の連結で各論理積セットのOR演算で出力ライン1012の値が決められる。   The logical product value of the logical product line 1011 is determined by AND operation of each input set by connecting the NMOS transistor N1. The value of the output line 1012 is determined by OR operation of each logical product set by connecting the NMOS transistor N2.

図2と図3とによれば、ANDプレーンプリチャージ時間の間、φ1が論理ハイ状態であれば、論理積ライン1011の各々は論理ハイ状態にプリチャージされる。ORプレーンプリチャージ時間の間、φ2が論理ハイ状態であれば、出力ライン1012の各々は論理ハイ状態にプリチャージされる。ANDプレーンエバリュエーション時間にφ1が論理ロー状態に遷移されれば、論理積ライン1011の各々はφ1が論理ロー状態に遷移された時から伝達遅延時間tpが経過後に有効になる。   2 and 3, each AND line 1011 is precharged to a logic high state if φ1 is in a logic high state during the AND plane precharge time. If φ2 is in a logic high state during the OR plane precharge time, each of the output lines 1012 is precharged to a logic high state. If φ1 is transitioned to a logic low state during AND plane evaluation time, each of the AND lines 1011 becomes valid after the transmission delay time tp has elapsed since φ1 transitioned to a logic low state.

図3によれば、出力ライン1012に論理積のようなOR演算で値が生成される前に論理積値が有効なことを保障するためにORプレーンに対するφ2はANDプレーンに対するφ1に比べてΔtだけ遅延される。したがって、従来技術のDPLA150の適切な動作を保障するようにΔtはtpより大きくなければならない。   According to FIG. 3, φ2 for the OR plane is Δt compared to φ1 for the AND plane to ensure that the logical product value is valid before the value is generated by an OR operation such as logical product on the output line 1012. Only delayed. Therefore, Δt must be greater than tp to ensure proper operation of the prior art DPLA 150.

反対に、DPLA150は高い周波数を有するφ1、φ2とともに動作するために速い速度が要求される。φ1、φ2の高い周波数はΔtを制御し難しいので、Δt>tpの遅延関係を維持することはさらに難しくなる。さらに、ANDプレーンを介した伝達遅延によってtpを制御することは難しくなる。   Conversely, DPLA 150 requires a high speed in order to operate with φ1 and φ2 having high frequencies. Since high frequencies of φ1 and φ2 are difficult to control Δt, it becomes more difficult to maintain the delay relationship of Δt> tp. Furthermore, it becomes difficult to control tp due to the transmission delay through the AND plane.

φ1とφ2の間が遅延される制約によって、DPLA150は高い周波数のφ1、φ2と共に適当な動作をしない結果をもたらすようになる。したがって、DPLAが高い周波数で適切に動作するためにはANDプレーンとORプレーンの二つのクロック信号φ1、φ2の間に遅延がなくなるべきである。
米国特許5,083,047号
Due to the delay between φ1 and φ2, the DPLA 150 will not operate properly with high frequencies φ1 and φ2. Therefore, in order for DPLA to operate properly at a high frequency, there should be no delay between the two clock signals φ1 and φ2 of the AND plane and the OR plane.
US Patent 5,083,047

本発明の目的はANDプレーンとORプレーンの二つのクロック信号の間に遅延なしに高い周波数でも適切に動作するDPLAを提供することにある。   An object of the present invention is to provide a DPLA that operates properly even at a high frequency without delay between two clock signals of an AND plane and an OR plane.

本発明の一実施形態によれば、複数の入力で論理演算を実行して出力を生成する装置は、各々の前記入力が第1入力ロジッグク状態であるとき、前記入力の第1サブセットを入力として受け入れ、第1出力ロジック状態を出力する個別的なスイッチング素子と、第2サブセットのいずれかの入力が前記第1入力ロジック状態であるとき、前記入力の前記第2サブセットを受け入れ、前記第1出力ロジック状態を出力するイネーブル装置とを含むことを特徴とする。   According to an embodiment of the present invention, an apparatus for generating an output by performing a logical operation on a plurality of inputs has a first subset of the inputs as inputs when each of the inputs is in a first input logic state. An individual switching element for accepting and outputting a first output logic state, and when any input of a second subset is in the first input logic state, accepting the second subset of the inputs and the first output And an enable device for outputting a logic state.

本発明の一実施形態によれば、多数の入力で論理演算を実行して出力を生成する装置は、個別的な入力が第1入力論理状態であれば、前記入力の第1サブセットの各々を入力として受け入れ、第1プリ出力ライン上の第1プリ出力を第1出力論理状態として設定する個別的なスイッチング素子と、第2サブセットのいずれかの入力が前記第1入力論理状態であれば、前記入力の第2サブセットを入力として受け入れ、前記第1プリ出力を前記第1出力論理状態として設定する第1イネーブル装置と、個別的な入力が第1入力論理状態であれば、前記入力の第3サブセットの各々を入力として受け入れ、第2プリ出力ライン上の第2プリ出力を第1出力論理状態として設定する個別的なスイッチング素子と、第4サブセットのいずれかの入力が前記第1入力論理状態であれば、前記入力の第4サブセットを入力として受け入れ、前記第2プリ出力を前記第1出力論理状態として設定する第2イネーブル装置と、前記第1と第2プリ出力の組み合わせで前記出力を生成する論理装置とを含むことを特徴とする。   In accordance with one embodiment of the present invention, an apparatus for performing a logical operation on multiple inputs to generate an output, wherein each individual input is a first input logic state, each of the first subset of the inputs is An individual switching element that accepts as an input and sets the first pre-output on the first pre-output line as the first output logic state, and if any input of the second subset is the first input logic state, A first enable device that accepts a second subset of the inputs as an input and sets the first pre-output as the first output logic state; and if the individual input is a first input logic state, An individual switching element that accepts each of the three subsets as an input and sets the second pre-output on the second pre-output line as a first output logic state; A second enable device that accepts a fourth subset of the inputs as inputs and sets the second pre-output as the first output logic state if the first input logic state; and the first and second pre-outputs And a logic device that generates the output in combination.

本発明の一実施形態によれば、多数の論理積ラインに多数個の論理積を提供するANDプレーンと、論理積の各々のOR演算された結果を各々提供する少なくとも一つの出力ラインのORプレーンで構成される動的PLAは、前記論理積の各々が第1入力論理状態であれば、前記論理積の第1サブセットの各々を論理積として受け入れ、前記出力を第1出力論理状態として設定する個別的なスイッチング素子と、第2サブセットのどんな論理積が前記第1入力論理状態であれば、前記論理積の前記第2サブセットを受け入れ、前記出力を前記第1出力論理状態として設定する個別的なイネーブル装置とを含むことを特徴とする。   According to an embodiment of the present invention, an AND plane that provides multiple logical products to multiple logical product lines, and an OR plane of at least one output line that respectively provides an ORed result of each logical product. If each of the logical products is in the first input logical state, the dynamic PLA configured as follows accepts each of the first subset of the logical products as a logical product and sets the output as the first output logical state. An individual switching element and an individual that sets up the output as the first output logic state and accepts the second subset of the AND if any AND of the second subset is the first input logic state And an enabling device.

本発明の一実施形態によれば、動的PLAは多数の論理積ラインに多数個の論理積を提供するANDプレーンと、各々の出力ラインを含む少なくとも一つの出力ラインのORプレーンと、前記出力ラインのプリチャージングに対するORプレーンクロックがなしに個別的な論理積のOR演算を提供する装置とを含むことを特徴とする。   According to one embodiment of the present invention, the dynamic PLA provides an AND plane that provides multiple ANDs to multiple AND lines, an OR plane of at least one output line including each output line, and the output. And an apparatus for providing an individual OR operation without an OR plane clock for line precharging.

本発明のDPLA(Dynamic Programmable Logic Array)はORプレーン内のクロック信号を除去して各出力ラインにOR演算の結果を提供するイネーブル装置が使用される。クロック信号は論理積ラインのプリチャージングのためにANDプレーンでのみ使用される。このようなDPLAは、ANDプレーンとORプレーンの二つのクロック信号の間に遅延なしに高い周波数でも適切に動作するようになる。   The DPLA (Dynamic Programmable Logic Array) of the present invention uses an enable device that removes the clock signal in the OR plane and provides an OR operation result to each output line. The clock signal is used only in the AND plane for AND line precharging. Such a DPLA operates properly even at a high frequency without delay between the two clock signals of the AND plane and the OR plane.

図4によれば、本発明によるDPLA200はANDプレーン202とORプレーン204とで構成される。ANDプレーン202は入力ライン208、210、212、214上の入力セットIN1、IN1*、IN2、IN2*で論理積ライン2061、2062の各々の論理積P1、P2と“m”論理積ライン206mの論理積Pmとを生成する。   According to FIG. 4, the DPLA 200 according to the present invention includes an AND plane 202 and an OR plane 204. The AND plane 202 is an input set IN1, IN1 *, IN2, and IN2 * on the input lines 208, 210, 212, and 214. A logical product Pm is generated.

PMOSトランジスタとNMOSトランジスタの各対は各論理積ラインとハイとロー電圧ソースVDD、VSSとに連結されて、論理積ラインの各々をチャージ/ディスチャージする。第1PMOSトランジスタMP1と第1NMOSトランジスタMN1とは第1論理積ライン2061に連結され、第2PMOSトランジスタMP2と第2NMOSトランジスタMN2とは第2論理積ライン2062に連結され、第mPMOSトランジスタMPmと第mNMOSトランジスタMNmとは第m論理積ライン206mに連結される。 Each pair of PMOS and NMOS transistors is connected to each AND line and high and low voltage sources V DD and V SS to charge / discharge each of the AND lines. The first PMOS transistor MP1 and the first NMOS transistor MN1 are connected to the first AND line 2061, the second PMOS transistor MP2 and the second NMOS transistor MN2 are connected to the second AND line 2062, and the mth PMOS transistor MPm and the mth NMOS transistor. MNm is connected to the mth AND line 206m.

PMOSトランジスタMP1、MP2、…、MPmの各々はハイ電圧VDDに連結され、NMOSトランジスタMN1、MN2、…、MNmの各々はロー電圧VSSに連結される。PMOSトランジスタとNMOSトランジスタのゲートはANDプレーンのクロック信号CLKに連結される。 PMOS transistors MP1, MP2, ..., each of MPm is connected to the high voltage V DD, NMOS transistors MN1, MN2, ..., each of MNm is connected to the low voltage V SS. The gates of the PMOS transistor and the NMOS transistor are connected to the clock signal CLK of the AND plane.

CLKがプリチャージ時間の間、論理ロー状態であれば、論理積ライン2061、2062、…、206mの各々は論理ハイ状態にプリチャージされる。反対に、CLKがエバリュエーション時間の間、論理ハイ状態になれば、ANDプレーン202内のNMOSトランジスタMN4の連結で、入力IN1、IN1*、IN2、IN2*のセットを通じて論理積ライン2061、2062、…、206mの論理積値が提供される。エバリュエーション時間の間を例としてあげると、下記の通りである。
P1=IN1*xIN2*
P2=IN1
Pm=IN1*xIN2
If CLK is a logic low state during the precharge time, each of the AND lines 2061, 2062,..., 206m is precharged to a logic high state. Conversely, if CLK goes to a logic high state during the evaluation time, the connection of NMOS transistor MN4 in AND plane 202 connects the AND lines 2061, 2062, through the set of inputs IN1, IN1 *, IN2, IN2 *, ..., a logical product value of 206 m is provided. An example of the time between evaluation times is as follows.
P1 = IN1 * xIN2 *
P2 = IN1
Pm = IN1 * xIN2

ORプレーン204はインバータに各々連結されて出力ライン2201、2202、…、220n上の出力OUT1、OUT2、…、OUTnを生成する多数のプリ出力ライン2161、2162、…、216nを含む。さらに、プリ出力ライン2161、2162、…、216nの各々はイネーブルブロック218 内のイネーブル装置2181、2182、…、218nに連結される。   The OR plane 204 includes a number of pre-output lines 2161, 2162,..., 216n that are each coupled to an inverter to produce outputs OUT1, OUT2,..., OUTn on output lines 2201, 2202,. In addition, each of the pre-output lines 2161, 2162,..., 216n is coupled to enable devices 2181, 2182,.

また、プリ出力ライン2161、2162、…、216nの各々は少なくとも一つのNMOSトランジスタセットに連結される。したがって、第1NMOSトランジスタMN51は第1プリ出力ライン2161に連結され、第2NMOSトランジスタMN52は第2プリ出力ライン2162に連結され、第nNMOSトランジスタMN5nは第nプリ出力ライン216nに連結される。NMOSトランジスタMN51、MN52、…、MN5nが出力OUT1、OUT2、…、OUTnに連結されることによって、下記のように各論理積セットのOR演算によって各出力値が決められる。
OUT1=P1+P2+Pm
OUT2=P1+P2
OUT3=P2+Pm
In addition, each of the pre-output lines 2161, 2162, ..., 216n is connected to at least one NMOS transistor set. Accordingly, the first NMOS transistor MN51 is connected to the first pre-output line 2161, the second NMOS transistor MN52 is connected to the second pre-output line 2162, and the n-th NMOS transistor MN5n is connected to the n-th pre-output line 216n. By connecting the NMOS transistors MN51, MN52,..., MN5n to the outputs OUT1, OUT2,..., OUTn, each output value is determined by OR operation of each logical product set as follows.
OUT1 = P1 + P2 + Pm
OUT2 = P1 + P2
OUT3 = P2 + Pm

図5は出力ライン220上に出力OUTを生成するプリ出力ライン216に対するイネーブル装置218の一例を示す。これはプリ出力ライン2161、2162、…、216nのうちの一つに対するイネーブル装置2181、2182、…、218nのうちの一つに適用することもできる。   FIG. 5 shows an example of an enable device 218 for a pre-output line 216 that produces an output OUT on the output line 220. This can also be applied to one of the enable devices 2181, 2182,..., 218n for one of the pre-output lines 2161, 2162,.

図5によれば、下記のように出力ライン220上の出力OUTがANDプレーン202から論理積Pi、Px、Py、Pzのセットの各々のOR演算から得られる。
OUT=Pi+Px+Py+Pz
According to FIG. 5, the output OUT on the output line 220 is obtained from the OR operation of each set of logical products Pi, Px, Py, Pz from the AND plane 202 as follows.
OUT = Pi + Px + Py + Pz

本発明のイネーブル装置218に対する論理積のうちの一つ(図5でPi)は連結されたイネーブル装置218から受け入れられるようになる。残りの論理積Px、Py、PzはNMOSトランジスタMN5のうちの一つのゲートに各々連結され、NMOSトランジスタMN5のソースはグラウンドに連結され、ドレインはプリ出力ライン216に連結される。出力ライン220はインバータ222を介してプリ出力ライン216に連結される。さらに、論理積Pi、Px、Py、Pzの各々は論理積ライン2061、2062、…、206mに互いに異なる論理積Pi、Px、Py、Pz値のうちの一つが対応し互いに区別されるようになる。   One of the conjunctions (Pi in FIG. 5) for the enable device 218 of the present invention will be accepted from the concatenated enable device 218. The remaining logical products Px, Py, and Pz are each connected to one gate of the NMOS transistor MN5, the source of the NMOS transistor MN5 is connected to the ground, and the drain is connected to the pre-output line 216. The output line 220 is connected to the pre-output line 216 via the inverter 222. Further, each of the logical products Pi, Px, Py, and Pz corresponds to one of the logical products Pi, Px, Py, and Pz values different from the logical product lines 2061, 2062,. Become.

図5によれば、イネーブル装置218はPi入力を受けて、その出力がNANDゲート304の入力と第1PMOSトランジスタMP5のゲートとに連結される第1インバータ302を含む。PMOSトランジスタMP5のソースはハイ電圧ソースVDDに連結され、ドレインはNANDゲート304の入力と第1NMOSトランジスタMN6のソースとに連結される。 According to FIG. 5, enable device 218 includes a first inverter 302 that receives a Pi input and whose output is coupled to the input of NAND gate 304 and the gate of first PMOS transistor MP5. The source of the PMOS transistor MP5 is connected to the high voltage source V DD and the drain is connected to the input of the NAND gate 304 and the source of the first NMOS transistor MN6.

NANDゲート304の出力は第2PMOSトランジスタMP4のゲートと第2インバータ306の入力とに連結される。第2PMOSトランジスタMP4のソースはハイ電圧ソースVDDと連結され、ドレインは第2NMOSトランジスタMN7と第1NMOSトランジスタMN6のドレインとに連結される。第2インバータ306の出力は第1NMOSトランジスタMN6のゲートに連結される。また、Piは第2NMOSトランジスタMN7のゲートに連結される。 The output of the NAND gate 304 is connected to the gate of the second PMOS transistor MP4 and the input of the second inverter 306. The source of the second PMOS transistor MP4 is connected to the high voltage source VDD, and the drain is connected to the drains of the second NMOS transistor MN7 and the first NMOS transistor MN6. The output of the second inverter 306 is connected to the gate of the first NMOS transistor MN6. Pi is connected to the gate of the second NMOS transistor MN7.

図6は図5の出力ライン220とともにイネーブル装置218が動作する間の論理状態を示す図表310である。図6で“1”は論理ハイ状態を示し、“0”は論理ロー状態を示す。さらに、出力信号OUTは出力ロジッグク状態を有し、論理積Pi、Px、Py、Pzの各々は入力論理状態を有する。   FIG. 6 is a chart 310 illustrating the logical state during operation of enable device 218 with output line 220 of FIG. In FIG. 6, “1” indicates a logic high state, and “0” indicates a logic low state. Further, the output signal OUT has an output logic state, and each of the logical products Pi, Px, Py, and Pz has an input logic state.

図4、図5、図6によれば、クロック信号CLKがプリチャージ時間の間、論理ロー状態であれば、論理積Pi、Px、Py、Pzの各々はハイ入力論理状態を有する。そして、出力信号OUTはプリチャージ時間の間、ハイ出力論理状態を有する。   According to FIGS. 4, 5, and 6, each of the products Pi, Px, Py, Pz has a high input logic state if the clock signal CLK is in a logic low state during the precharge time. The output signal OUT has a high output logic state during the precharge time.

クロック信号CLKがエバリュエーション時間の間、論理ハイ状態であれば、図6の表のように、NMOSトランジスタMN5に連結された論理積入力Px、Py、Pzの8種の可能な組み合わせが示される。もし論理積Px、Py、Pzのうちのいずれか一つがハイ入力論理状態であれば、出力信号OUTはイネーブル装置218から入力される論理積Piの入力論理状態に関係なしに、ハイ出力論理状態になる。論理積Px、Py、Pzのうちのいずれか一つがハイ入力論理状態であれば、NMOSトランジスタMN5のうちの少なくとも一つがターンオンされて、論理積Piの入力論理状態に関係なしに、出力信号OUTがハイ出力論理状態になる。   If the clock signal CLK is in a logic high state during the evaluation time, eight possible combinations of AND inputs Px, Py, Pz connected to the NMOS transistor MN5 are shown as shown in the table of FIG. . If any one of the logical products Px, Py, Pz is a high input logical state, the output signal OUT is not related to the input logical state of the logical product Pi input from the enable device 218, but is a high output logical state. become. If any one of the logical products Px, Py, and Pz is in the high input logic state, at least one of the NMOS transistors MN5 is turned on, regardless of the input logical state of the logical product Pi. Becomes a high output logic state.

一方、もしNMOSトランジスタMN5に連結された論理積入力Px、Py、Pzの全部がロー入力論理状態を有すれば、出力信号OUTの出力論理状態はイネーブル装置218から入力される論理積Piの入力論理状態によって決められる。論理積入力Px、Py、Pzの全部がロー入力論理状態を有すれば、NMOSトランジスタMN5は全部ターンオフされて、出力信号OUTの出力論理状態はイネーブル装置218から出力される値によって決められる。   On the other hand, if all of the logical product inputs Px, Py, Pz connected to the NMOS transistor MN5 have a low input logical state, the output logical state of the output signal OUT is the input of the logical product Pi input from the enable device 218. Determined by logic state. If all of the AND inputs Px, Py, Pz have a low input logic state, the NMOS transistor MN5 is all turned off and the output logic state of the output signal OUT is determined by the value output from the enable device 218.

この場合、もしPiがハイ入力ロジッグ状態であれば、出力信号OUTはハイ出力ロジック状態を有し、プリ出力ライン216とグラウンドのロー電圧とに連結された第2NMOSトランジスタMN7はターンオンされる。反対に、もしPiがロー入力ロジック状態であれば、出力信号OUTはロー出力ロジック状態を有し、プリ出力ライン216とハイ電圧VDDに連結された第2PMOSトランジスタMP4はターンオンされる。 In this case, if Pi is in the high input logic state, the output signal OUT has a high output logic state, and the second NMOS transistor MN7 connected to the pre-output line 216 and the ground low voltage is turned on. Conversely, if Pi is in a low input logic state, the output signal OUT has a low output logic state, and the second PMOS transistor MP4 connected to the pre-output line 216 and the high voltage V DD is turned on.

したがって、論理積入力Px、Py、Pzの全部がロー入力論理状態であれば、出力信号OUTの出力論理状態はPiの入力論理状態になる。このように、論理積入力Px、Py、Pzの全部がロー入力論理状態であれば、論理ゲート302、304、306がスイッチング装置MN4、MN7を制御して決められるPiの入力論理状態によって出力信号OUTの出力論理状態は決められる。   Therefore, if all of the logical product inputs Px, Py, and Pz are in the low input logic state, the output logic state of the output signal OUT becomes the input logic state of Pi. As described above, if all of the logical product inputs Px, Py, and Pz are in the low input logic state, the output signal is determined by the input logic state of Pi determined by the logic gates 302, 304, and 306 controlling the switching devices MN4 and MN7. The output logic state of OUT is determined.

図4と図5とによれば、イネーブル装置2181、2182、…、218nは図5のイネーブル装置218と同様に適用されることができる。各々の出力OUT1、OUT2、…、OUTnは論理積の各セットのOR演算で求めるようになる。各イネーブル装置2181、2182、…、218nに対して論理積の各セットに対応する論理積はイネーブル装置に連結され、残りの論理積はNMOSトランジスタMN51、MN52、…、MN5nのセットのうちの一つに連結される。   4 and 5, enable devices 2181, 2182,..., 218n can be applied similarly to enable device 218 of FIG. Each output OUT1, OUT2,..., OUTn is obtained by OR operation of each set of logical products. For each enable device 2181, 2182,... 218n, the logical product corresponding to each set of logical products is connected to the enable device, and the remaining logical product is one of the set of NMOS transistors MN51, MN52,. Connected to one.

本発明の一実施形態において、各々の連結長さの最小化のために、論理積はイネーブル装置2181、2182、…、218nと連結が異なるようになる。しかし、本発明の各イネーブル装置2181、2182、…、218nと連結された論理積のセットのどんな論理積も一般的に利用可能である。   In one embodiment of the present invention, the conjunction is different from the enable devices 2181, 2182,..., 218 n due to the minimization of each connection length. However, any AND of the set of AND concatenated with each enabler 2181, 2182, ..., 218n of the present invention is generally available.

さらに、本発明のイネーブル装置に対する他の適用も可能であろう。図7は図5のイネーブル装置218と異なる対置されたイネーブル装置218aを示す。図7によれば、イネーブル装置218aは第3インバータ322とエクスクルーシブNORゲート324とをさらに含む。第3インバータ322の入力は第1PMOSトランジスタMP5のゲートに連結され、出力は第2NMOSトランジスタMN7に連結される。   Furthermore, other applications for the enabling device of the present invention would be possible. FIG. 7 shows an opposing enable device 218a that is different from the enable device 218 of FIG. According to FIG. 7, the enable device 218 a further includes a third inverter 322 and an exclusive NOR gate 324. The input of the third inverter 322 is connected to the gate of the first PMOS transistor MP5, and the output is connected to the second NMOS transistor MN7.

エクスクルーシブNORゲート324の入力は第1インバータ302の出力と出力ノード216とに連結され、出力は第1NMOSトランジスタMN6のドレインに連結される。図7のイネーブル装置218aとNMOSトランジスタMN5との動作状態は図5のイネーブル装置218とNMOSトランジスタMN5との動作状態を示す図6の表310と同一である。   The input of the exclusive NOR gate 324 is connected to the output of the first inverter 302 and the output node 216, and the output is connected to the drain of the first NMOS transistor MN6. The operation state of the enable device 218a and the NMOS transistor MN5 of FIG. 7 is the same as the table 310 of FIG. 6 showing the operation state of the enable device 218 and the NMOS transistor MN5 of FIG.

図8Aと図8Bとは本発明の他の実施形態を示し、図8Aでは一つのイネーブル装置218を、図8Bでは二つのイネーブル装置218b、218cを利用して出力信号OUTを生成することを示す。図8Aと図8Bとは下記のように論理積Pi、Pv、Pw、Px、Py、PzのOR演算で出力信号OUTを作り出す。
OUT=Pi+Pv+Pw+Px+Py+Pz
FIGS. 8A and 8B show another embodiment of the present invention, which shows that the output signal OUT is generated using one enable device 218 in FIG. 8A and two enable devices 218b and 218c in FIG. 8B. . 8A and 8B produce an output signal OUT by OR operation of logical products Pi, Pv, Pw, Px, Py, and Pz as follows.
OUT = Pi + Pv + Pw + Px + Py + Pz

図8Aは図5と同様に、イネーブル装置218に連結された一つの論理積PiとNMOSトランジスタMN5のうちのいずれか一つと各々連結された残りの論理積Pv、Pw、Px、Py、Pzを有する。図8Bによれば、第1イネーブル装置352は論理積Piと第1プリ出力ライン354に連結される。二つの残り出力Pw、Pxの各々は第1プリ出力ライン354に連結されたNMOSトランジスタMN5のゲートに連結される。   In FIG. 8A, similarly to FIG. 5, one logical product Pi connected to the enable device 218 and the remaining logical products Pv, Pw, Px, Py, and Pz respectively connected to any one of the NMOS transistors MN5 are obtained. Have. Referring to FIG. 8B, the first enable device 352 is connected to the logical product Pi and the first pre-output line 354. Each of the two remaining outputs Pw and Px is connected to the gate of the NMOS transistor MN5 connected to the first pre-output line 354.

図8Bによれば、第2イネーブル装置356は他の論理積Pvが入力され、第2プリ出力ライン358に連結される。二つの残りの出力Py、Pzの各々は第2プリ出力ライン358に連結されたNMOSトランジスタMN5のゲートと連結される。第1、第2プリ出力ライン354、358はNANDゲート360の入力になり、NANDゲート360は出力ライン220上の出力信号OUTを生成するようになる。   Referring to FIG. 8B, the second enable device 356 receives another logical product Pv and is connected to the second pre-output line 358. Each of the two remaining outputs Py and Pz is connected to the gate of the NMOS transistor MN5 connected to the second pre-output line 358. The first and second pre-output lines 354 and 358 are input to the NAND gate 360, and the NAND gate 360 generates the output signal OUT on the output line 220.

図8Aと図8Bとで同一に生成された出力信号OUTは下記のように論理積Pi、Pv、Pw、Px、Py、PzのOR演算で作られる。
OUT=Pi+Pv+Pw+Px+Py+Pz
図8Aと図8Bのイネーブル装置218、352、356の各々は図5または図7のイネーブル装置と同一に動作する。
The output signal OUT generated in the same manner in FIGS. 8A and 8B is generated by OR operation of logical products Pi, Pv, Pw, Px, Py, and Pz as follows.
OUT = Pi + Pv + Pw + Px + Py + Pz
Each of the enable devices 218, 352, 356 of FIGS. 8A and 8B operates in the same manner as the enable device of FIG. 5 or FIG.

このように、本発明のDPLA200はORプレーン204内にどんなクロック信号もなく、ANDプレーン202内にだけクロック信号CLKを含むようになる。クロック信号に代えて、各イネーブル装置2181、2182、…、218nはOR演算で出力OUT1、OUT2、…、OUTnの各々の出力論理状態を決める。ORプレーン204内にクロック信号がないDPLA200はANDプレーン202とORプレーン204クロック信号が遅延されるという制限なしに適切に動作するようになる。したがって、本発明のDPLA200は従来技術に比べて高い周波数でも適切に動作することができる。   Thus, the DPLA 200 of the present invention has no clock signal in the OR plane 204 and includes the clock signal CLK only in the AND plane 202. Instead of the clock signal, each of the enable devices 2181, 2182,..., 218 n determines the output logic state of each of the outputs OUT 1, OUT 2,. A DPLA 200 without a clock signal in the OR plane 204 will now operate properly without the limitation that the clock signals of the AND plane 202 and the OR plane 204 are delayed. Therefore, the DPLA 200 of the present invention can operate properly even at a higher frequency than the prior art.

上述の実施形態は本発明の範囲を制限しようとする目的ではない。例えば、図4、図5、図7、図8A、図8Bのトランジスタはスイッチング素子の一例であり、本発明は他の類型のスイッチング素子にも適用することができるであろう。また、ORプレーンの各出力ラインに対する論理積の番号は例をあげて説明したに過ぎない。   The embodiments described above are not intended to limit the scope of the present invention. For example, the transistors in FIGS. 4, 5, 7, 8A, and 8B are examples of switching elements, and the present invention may be applied to other types of switching elements. Further, the logical product numbers for the output lines of the OR plane are merely described by way of examples.

さらに、図5、図7、図8A、図8B内のイネーブル装置によって提供されるOR演算はDPLA200のORプレーンの例とは異なる他のアプリケーションとDPLA200のANDプレーンから論理積の例とは異なるの他の類型の入力でも適用されることができるであろう。また、本発明はイネーブル装置の入力のうちの少なくとも一つの第1サブセットとNMOSトランジスタMN5の入力のうちの少なくとも一つの第2サブセットとの連結で一般化することもできるであろう。   Furthermore, the OR operation provided by the enable device in FIGS. 5, 7, 8A, and 8B is different from the AND example of the DPLA 200 AND plane and other applications different from the DPLA 200 OR plane example. Other types of input could also be applied. The invention could also be generalized by concatenating at least one first subset of the inputs of the enable device with at least one second subset of the inputs of the NMOS transistor MN5.

以上では、本発明による回路の構成及び動作を上述の説明及び図にしたがって示したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。   In the above, the configuration and operation of the circuit according to the present invention have been described according to the above description and the drawings. However, this is merely described by way of example, and various modifications can be made without departing from the technical idea and scope of the present invention. Of course, various changes and modifications are possible.

従来技術によるDPLA(Dynamic Programmable Logic Array)の一実施形態を示す回路図である。FIG. 3 is a circuit diagram showing an embodiment of a DPLA (Dynamic Programmable Logic Array) according to the prior art. 従来技術によるDPLAの他の例を示す回路図である。It is a circuit diagram which shows the other example of DPLA by a prior art. 従来技術による図2のDPLAの動作のうち信号を示すタイミング図である。FIG. 3 is a timing diagram showing signals in the operation of the DPLA of FIG. 本発明の実施形態によるORプレーン上のクロック信号に代えてイネーブル装置を含むDPLAを示す回路図である。FIG. 5 is a circuit diagram illustrating a DPLA including an enable device instead of a clock signal on an OR plane according to an embodiment of the present invention. 本発明の実施形態による図4のDPLAの出力ラインの一例に対するイネーブル装置の一例を示す回路図である。FIG. 5 is a circuit diagram illustrating an example of an enable device for an example of the output line of the DPLA of FIG. 4 according to an embodiment of the present invention. 本発明の実施形態による図5の回路図の信号に対する論理状態を示す図表である。6 is a chart showing logic states for signals in the circuit diagram of FIG. 5 according to an embodiment of the present invention. 本発明の他の実施形態による図4のDPLAの出力ラインの一例に対するイネーブル装置の他の例を示す回路図である。FIG. 6 is a circuit diagram illustrating another example of an enable device for an example of the output line of the DPLA of FIG. 4 according to another embodiment of the present invention. 本発明の他の実施形態による同一の出力ラインに対して一つのイネーブル装置に代わる二つのイネーブル装置を使用した同一の構成を示す図である。FIG. 6 is a diagram illustrating the same configuration using two enable devices instead of one enable device for the same output line according to another embodiment of the present invention. 本発明の他の実施形態による同一の出力ラインに対して一つのイネーブル装置に代わる二つのイネーブル装置を使用した同一の構成を示す図である。FIG. 6 is a diagram illustrating the same configuration using two enable devices instead of one enable device for the same output line according to another embodiment of the present invention.

Claims (26)

複数の入力で論理演算を実行して出力を生成する装置において、
各々の前記入力が第1入力ロジック状態であるとき、前記入力の第1サブセットを入力として受け入れ、第1出力ロジック状態を出力する個別的なスイッチング素子と、
第2サブセットのいずれかの入力が前記第1入力ロジック状態であるとき、前記入力の前記第2サブセットを受け入れ、前記第1出力ロジック状態を出力するイネーブル装置とを含む装置。
In a device that performs a logical operation with multiple inputs and generates an output,
A discrete switching element that accepts a first subset of the inputs as inputs and outputs a first output logic state when each of the inputs is a first input logic state;
An enable device that accepts the second subset of inputs and outputs the first output logic state when any input of the second subset is in the first input logic state.
前記イネーブル装置は前記第1サブセットのすべての入力が第2入力論理状態であれば、入力の前記第2サブセットから前記出力の論理状態を決めることを特徴とする請求項1に記載の装置。   2. The apparatus of claim 1, wherein the enabling device determines a logic state of the output from the second subset of inputs if all inputs of the first subset are a second input logic state. イネーブル回路を含む前記イネーブル装置は、
出力ラインと第1電圧ソースとを連結するようターンオンされ、第1出力論理状態で前記出力を設定する第1スイッチング素子と、
前記出力ラインと第2電圧ソースとを連結するようターンオンされ、第2出力論理状態に前記出力を設定する第2スイッチング素子と、
前記入力の前記第2サブセットから前記第1、第2スイッチ素子のいずれをターンオンさせるかを決定する少なくとも一つの論理ゲートとを含むことを特徴とする請求項2に記載の装置。
The enable device including an enable circuit includes:
A first switching element that is turned on to connect the output line and the first voltage source and sets the output in a first output logic state;
A second switching element that is turned on to connect the output line and a second voltage source and sets the output to a second output logic state;
3. The apparatus of claim 2, comprising at least one logic gate that determines which of the first and second switch elements to turn on from the second subset of the inputs.
前記第1サブセットと前記第2サブセットとは前記入力の相互排他的であることを特徴とする請求項1に記載の装置。   The apparatus of claim 1, wherein the first subset and the second subset are mutually exclusive of the inputs. 前記第1サブセットと前記第2サブセットとは前記入力の全部を合わせたことを特徴とする請求項4に記載の装置。   The apparatus of claim 4, wherein the first subset and the second subset combine all of the inputs. 前記第2サブセットは前記第1サブセットの一部ではなく、前記入力のうちのただ一つで構成されることを特徴とする請求項5に記載の装置。   6. The apparatus of claim 5, wherein the second subset is comprised of only one of the inputs, not part of the first subset. 前記各々のスイッチング素子は前記各々の入力と連結されるゲートを含むトランジスタであることを特徴とする請求項1に記載の装置。   The apparatus of claim 1, wherein each of the switching elements is a transistor including a gate coupled to the respective input. 前記論理演算はOR演算であることを特徴とする請求項1に記載の装置。   The apparatus according to claim 1, wherein the logical operation is an OR operation. 前記出力は動的PLAの出力ラインで発生されることを特徴とする請求項8に記載の装置。   The apparatus of claim 8, wherein the output is generated on an output line of a dynamic PLA. 前記入力の各々は前記動的PLAの論理積ラインに対応する各々の論理積であることを特徴とする請求項9に記載の装置。   The apparatus of claim 9, wherein each of the inputs is a respective logical product corresponding to a logical product line of the dynamic PLA. 前記論理積ラインの各々はANDプレーンクロック信号のプリチャージ時間の間、前記第1出力論理状態で前記出力がプリチャージされることを特徴とする請求項10に記載の装置。   The apparatus of claim 10, wherein each of the AND lines is precharged with the output in the first output logic state during a precharge time of an AND plane clock signal. 前記イネーブル装置と前記個別的なスイッチング素子とは前記ANDプレーンクロック信号のエバリュエーション時間の間、前記入力から前記出力の論理状態を決めることを特徴とする請求項11に記載の装置。   12. The apparatus of claim 11, wherein the enable device and the individual switching element determine a logic state of the output from the input during an evaluation time of the AND plane clock signal. 前記出力ラインはORプレーンクロック信号でプリチャージされないことを特徴とする請求項9に記載の装置。   The apparatus of claim 9, wherein the output line is not precharged with an OR plane clock signal. 前記出力ラインはいずれのORプレーンクロック信号とも連結されないことを特徴とする請求項9に記載の装置。   The apparatus of claim 9, wherein the output line is not coupled to any OR plane clock signal. 多数の入力で論理演算を実行して出力を生成する装置において、
個別的な入力が第1入力論理状態であれば、前記入力の第1サブセットの各々を入力として受け入れ、第1プリ出力ライン上の第1プリ出力を第1出力論理状態として設定する個別的なスイッチング素子と、
第2サブセットのいずれかの入力が前記第1入力論理状態であれば、前記入力の第2サブセットを入力として受け入れ、前記第1プリ出力を前記第1出力論理状態として設定する第1イネーブル装置と、
個別的な入力が第1入力論理状態であれば、前記入力の第3サブセットの各々を入力として受け入れ、第2プリ出力ライン上の第2プリ出力を第1出力論理状態として設定する個別的なスイッチング素子と、
第4サブセットのいずれかの入力が前記第1入力論理状態であれば、前記入力の第4サブセットを入力として受け入れ、前記第2プリ出力を前記第1出力論理状態として設定する第2イネーブル装置と、
前記第1と第2プリ出力の組み合わせで前記出力を生成する論理装置とを含む装置。
In a device that performs a logical operation on a large number of inputs and generates an output,
If the individual input is a first input logic state, each of the first subsets of the inputs is accepted as an input and the first pre-output on the first pre-output line is set as the first output logic state. A switching element;
A first enable device that accepts a second subset of the inputs as an input if any input of a second subset is the first input logic state, and sets the first pre-output as the first output logic state; ,
If the individual input is a first input logic state, each of the third subset of inputs is accepted as an input and the second pre-output on the second pre-output line is set as the first output logic state. A switching element;
A second enabler that accepts a fourth subset of the inputs as an input if any input of the fourth subset is the first input logic state, and sets the second pre-output as the first output logic state; ,
An apparatus comprising: a logic device that generates the output in combination of the first and second pre-outputs.
第1イネーブル装置は前記第1サブセットのすべての入力が第2入力論理状態であれば、入力の前記第2サブセットから前記第1プリ出力の論理状態を決め、第2イネーブル装置は前記第3サブセットのすべての入力が前記第2入力論理状態であれば、入力の前記第4サブセットから前記第2プリ出力の論理状態を決めることを特徴とする請求項15に記載の装置。   The first enable device determines the logic state of the first pre-output from the second subset of inputs if all inputs of the first subset are in a second input logic state, and the second enable device is the third subset. 16. The apparatus of claim 15, wherein if all inputs of the second input logic state are the second input logic state, the logic state of the second pre-output is determined from the fourth subset of inputs. 前記第1、第2、第3、第4 サブセットは前記入力の相互排他的なセットであり、前記第1、第2、第3、第4サブセットは前記入力の全部を示し、
前記第2サブセットは前記第1、第3、第4サブセットの一部ではなく、前記入力のうちのただ一つだけで構成され、前記第4サブセットは前記第1、第2、第3サブセットの一部ではなく、前記入力のうちのただ一つだけで構成されることを特徴とする請求項15に記載の装置。
The first, second, third and fourth subsets are mutually exclusive sets of the inputs, the first, second, third and fourth subsets represent all of the inputs;
The second subset is not part of the first, third, and fourth subsets, but consists of only one of the inputs, and the fourth subset is the first, second, and third subsets. 16. The apparatus of claim 15, comprising only one of the inputs, not a part.
前記出力は動的PLAの出力ラインで生成され、前記入力の各々は前記動的PLAの論理積ラインに対応される各々の論理積であることを特徴とする請求項15に記載の装置。   The apparatus of claim 15, wherein the output is generated on an output line of a dynamic PLA, and each of the inputs is a respective logical product corresponding to a logical product line of the dynamic PLA. 多数の論理積ラインに多数個の論理積を提供するANDプレーンと、
論理積の各々のOR演算された結果を各々提供する少なくとも一つの出力ラインのORプレーンで構成される動的PLAにおいて、
前記論理積の各々が第1入力論理状態であれば、前記論理積の第1サブセットの各々を論理積として受け入れ、前記出力を第1出力論理状態として設定する個別的なスイッチング素子と、
第2サブセットのいずれかの論理積が前記第1入力論理状態であれば、前記論理積の前記第2サブセットを受け入れ、前記出力を前記第1出力論理状態として設定する個別的なイネーブル装置とを含むことを特徴とする動的PLA。
An AND plane that provides multiple ANDs to multiple AND lines;
In a dynamic PLA consisting of an OR plane of at least one output line each providing an ORed result of each of the ANDs,
If each of the logical products is a first input logical state, an individual switching element that accepts each of the first subset of logical products as a logical product and sets the output as a first output logical state;
A separate enable device that accepts the second subset of the AND and sets the output as the first output logic state if any of the AND of the second subset is the first input logic state; A dynamic PLA characterized by containing.
ANDプレーンは前記論理積ラインがクロック信号のプリチャージ時間の間、プリチャージされた後、クロック信号のエバリュエーション時間の間、前記論理積ラインに前記論理積を提供するためのクロック信号を受け入れることを特徴とする請求項19に記載の動的PLA。   The AND plane accepts a clock signal for providing the AND to the AND line during the clock signal evaluation time after the AND line is precharged during the clock signal precharge time. The dynamic PLA according to claim 19. 前記ORプレーンは前記出力ラインのプリチャージングなしに、前記エバリュエーションシの間、前記論理積のOR演算に提供されることを特徴とする請求項20に記載の動的PLA。   21. The dynamic PLA of claim 20, wherein the OR plane is provided for the logical OR operation during the evaluation without precharging the output line. 前記個別的なイネーブル装置は、前記第1サブセットのすべての論理積が第2入力論理状態であれば、論理積の前記第2サブセットから前記出力ラインの論理状態を決めることを特徴とする請求項19に記載の動的PLA。   The individual enabling device determines the logical state of the output line from the second subset of logical products if all the logical products of the first subset are second input logical states. 19. Dynamic PLA according to 19. 前記個別的なイネーブル装置はイネーブル回路を含み、
前記第1出力論理状態の前記出力を設定するために前記出力ラインと第1電圧ソースとが連結されるようターンオンされる第1スイッチング素子と、
前記第2出力論理状態の前記出力を設定するために前記出力ラインと第2電圧ソースとが連結されるようターンオンされる第2スイッチング素子と、
論理積の前記第2サブセットから前記第1と第2スイッチング素子がターンオンされることを決める少なくとも一つの論理ゲートとを含むことを特徴とする請求項22に記載の動的DPA。
The individual enable device includes an enable circuit;
A first switching element that is turned on to connect the output line and a first voltage source to set the output of the first output logic state;
A second switching element that is turned on to connect the output line and a second voltage source to set the output of the second output logic state;
23. The dynamic DPA of claim 22 including at least one logic gate that determines that the first and second switching elements are turned on from the second subset of logical products.
出力ラインの各々に対する前記個別的なイネーブル装置は前記論理積の互いに異なる値の一つずつを受け入れることを特徴とする請求項19に記載の動的DPA。   The dynamic DPA of claim 19, wherein the individual enabler for each of the output lines accepts one of the different values of the AND. 前記個別的なイネーブル装置によって受け入れられた前記論理積の個別的に選択された一値は前記出力ラインの各々に対する前記個別的なスイッチング素子と連結されないことを特徴とする請求項24に記載の動的DPA。   25. The behavior of claim 24, wherein individually selected ones of the ANDs accepted by the individual enable devices are not coupled to the individual switching elements for each of the output lines. DPA. 多数の論理積ラインに多数個の論理積を提供するANDプレーンと、
各々の出力ラインを含む少なくとも一つの出力ラインのORプレーンと、
前記出力ラインのプリチャージングに対するORプレーンクロックがなく、個別的な論理積のOR演算を提供する装置とを含むことを特徴とする動的PLA。
An AND plane that provides multiple ANDs to multiple AND lines;
An OR plane of at least one output line including each output line;
And a device for providing an OR operation of individual logical products without an OR plane clock for precharging the output line.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310215A (en) * 1987-06-12 1988-12-19 Fujitsu Ltd Programmable logic circuit
JPH0336817A (en) * 1989-07-03 1991-02-18 Oki Electric Ind Co Ltd Programmable logic array
JPH03101414A (en) * 1989-09-14 1991-04-26 Nec Ic Microcomput Syst Ltd Programmable logic array
JPH08293787A (en) * 1995-04-11 1996-11-05 Internatl Business Mach Corp <Ibm> Method of electric power reduction in pla

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310215A (en) * 1987-06-12 1988-12-19 Fujitsu Ltd Programmable logic circuit
JPH0336817A (en) * 1989-07-03 1991-02-18 Oki Electric Ind Co Ltd Programmable logic array
JPH03101414A (en) * 1989-09-14 1991-04-26 Nec Ic Microcomput Syst Ltd Programmable logic array
JPH08293787A (en) * 1995-04-11 1996-11-05 Internatl Business Mach Corp <Ibm> Method of electric power reduction in pla

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