JP2005317862A - Semiconductor element connecting structure - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element connecting structure in which a plurality of laminated semiconductor elements are accurately connected to a board, and which can make small the outer shape of the plurality of semiconductor elements and the outer shape of the board. <P>SOLUTION: A semiconductor element 51 and a semiconductor element 54 are laminated, an Au stud bump 57 is formed to an electrode pad 52, Au stud bumps 58-1 to 58-3 are formed to be stacked on an electrode pad 55, a distance H2 from a surface 54A of the semiconductor element 54 to an end 58-3C of the Au stud bump 58-3 is set to be equal to a distance H1 from the surface 54A of the semiconductor element 54 to the end 57C of the Au stud bump 57, and the laminated semiconductor elements 51, 54 are mounted on a multilayer wiring printed circuit board 60. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子の接続構造に係り、特に積層された複数の半導体素子のそれぞれを基板に接続する半導体素子の接続構造に関する。   The present invention relates to a semiconductor element connection structure, and more particularly to a semiconductor element connection structure in which each of a plurality of stacked semiconductor elements is connected to a substrate.

近年、複数の半導体素子と、複数の半導体素子が実装される基板とを備えた半導体装置には、高密度化の要求がされている。このような要求を満たすため、複数の半導体素子を積層（スタック）させて基板に実装した半導体装置がある。   In recent years, there has been a demand for higher density in semiconductor devices including a plurality of semiconductor elements and a substrate on which the plurality of semiconductor elements are mounted. In order to satisfy such requirements, there is a semiconductor device in which a plurality of semiconductor elements are stacked and mounted on a substrate.

図１は、従来の半導体装置の断面図である。なお、図１において、Ａはワイヤ１２を基板１８に対して接続する際、必要となる基板１８上の領域（以下、接続領域Ａ）を示している。図１に示すように、半導体装置１０は、大略すると複数の半導体素子１１，１３と、基板１８とを有した構成とされている。   FIG. 1 is a cross-sectional view of a conventional semiconductor device. In FIG. 1, A indicates a region on the substrate 18 (hereinafter referred to as a connection region A) that is necessary when the wire 12 is connected to the substrate 18. As shown in FIG. 1, the semiconductor device 10 generally includes a plurality of semiconductor elements 11 and 13 and a substrate 18.

半導体素子１３は、半導体素子１１よりも外形の大きい半導体素子であり、半導体素子１１は、半導体素子１３上に積層されている。半導体素子１１は、基板１８の接続領域Ａに設けられた接続パッド１９に接続されたワイヤ１２を介して、基板１８と電気的に接続されている。   The semiconductor element 13 is a semiconductor element having a larger outer shape than the semiconductor element 11, and the semiconductor element 11 is stacked on the semiconductor element 13. The semiconductor element 11 is electrically connected to the substrate 18 via wires 12 connected to connection pads 19 provided in the connection region A of the substrate 18.

半導体素子１３は、電極パッド１４を有しており、フリップチップ実装により基板１８に実装されている。基板１８の接続パッド２１と半導体素子１３の電極パッド１４との間は、はんだボール１５により接続されている。また、半導体素子１３と基板１８との間には、半導体素子１３と基板１８との熱膨張率のミスマッチを防ぐためのアンダーフィル樹脂１６が設けられている。   The semiconductor element 13 has an electrode pad 14 and is mounted on a substrate 18 by flip chip mounting. The connection pads 21 of the substrate 18 and the electrode pads 14 of the semiconductor element 13 are connected by solder balls 15. In addition, an underfill resin 16 is provided between the semiconductor element 13 and the substrate 18 to prevent mismatch in thermal expansion coefficient between the semiconductor element 13 and the substrate 18.

図２は、他の従来の半導体装置の平面図であり、図３は、図２に示した半導体装置のＢ−Ｂ線方向の断面図である。図２に示すように、半導体装置２５は、外形の大きさが異なる３つの半導体素子２７，２９，３２と、基板２６と、大きさの異なる３つのはんだボール２８，３１，３３とを有した構成とされている。   2 is a plan view of another conventional semiconductor device, and FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. As shown in FIG. 2, the semiconductor device 25 has three semiconductor elements 27, 29, and 32 having different outer sizes, a substrate 26, and three solder balls 28, 31, and 33 having different sizes. It is configured.

半導体素子２７の外形は、半導体素子２９，３２の外形よりも大きく、半導体素子２９の外形は半導体素子３２よりも大きくなるよう構成されている。また、はんだボール２８は、はんだボール３１，３３よりも大きく、はんだボール３１は、はんだボール３３よりも大きくなるよう構成されている。はんだボール２８，３１，３３は、半導体素子２７，３１，３２に設けられた電極パッド（図示せず）と基板２６に設けられた接続パッド（図示せず）との間を接続するよう設けられている。   The outer shape of the semiconductor element 27 is larger than the outer shapes of the semiconductor elements 29 and 32, and the outer shape of the semiconductor element 29 is configured to be larger than the semiconductor element 32. The solder ball 28 is larger than the solder balls 31 and 33, and the solder ball 31 is configured to be larger than the solder ball 33. The solder balls 28, 31, 33 are provided so as to connect between electrode pads (not shown) provided on the semiconductor elements 27, 31, 32 and connection pads (not shown) provided on the substrate 26. ing.

図３に示すように、半導体素子２７の下面には、半導体素子２９、半導体素子３２が順次積層され、積層された半導体素子２７，２９，３２は、それぞれはんだボールによりフリップチップ実装されている。   As shown in FIG. 3, a semiconductor element 29 and a semiconductor element 32 are sequentially stacked on the lower surface of the semiconductor element 27, and the stacked semiconductor elements 27, 29, and 32 are each flip-chip mounted with solder balls.

具体的には、半導体素子２７と基板２６とは、はんだボール２８により接続され、半導体素子２９と基板２６とは、はんだボール３１により接続され、半導体素子３２と基板２６とは、はんだボール３３により接続されている（例えば、特許文献１参照。）。   Specifically, the semiconductor element 27 and the substrate 26 are connected by a solder ball 28, the semiconductor element 29 and the substrate 26 are connected by a solder ball 31, and the semiconductor element 32 and the substrate 26 are connected by a solder ball 33. They are connected (for example, refer to Patent Document 1).

このように、大きさの異なる３つのはんだボール２８，３１，３３を用いることで、積層された３つの半導体素子２７，２９，３２を基板２６に対して電気的に接続することができる。また、半導体装置２５は、図１に示したワイヤ１２を用いた半導体装置１０のように接続領域Ａを設ける必要がないので、半導体素子２７，２９，３２を実装する際に必要な接続領域を小さくすることができる。
特開２００２−３５３２７２号公報 As described above, by using the three solder balls 28, 31 and 33 having different sizes, the three stacked semiconductor elements 27, 29 and 32 can be electrically connected to the substrate 26. Further, the semiconductor device 25 does not need to provide the connection region A unlike the semiconductor device 10 using the wire 12 shown in FIG. Can be small.
JP 2002-353272 A

しかしながら、一般的に、はんだボールの径の大きさを１００μｍ以下の大きさに形成することは困難であり、はんだボール２８，３１，３３により半導体素子２７，２９，３２と基板との間を接続する場合には、最低でも１００μｍ〜２００μｍ程度のピッチではんだボール２８，３１，３３を配設しなければならないという問題があった。また、上記ピッチに対応するように、半導体素子２７，２９，３２の電極パッド及び基板２６の接続パッドを設けなければならず、半導体素子２７，２９，３２及び基板２６の外形を小さくすることができないという問題があった。   However, in general, it is difficult to form a solder ball with a diameter of 100 μm or less, and the solder balls 28, 31, 33 connect the semiconductor elements 27, 29, 32 and the substrate. In this case, there is a problem that the solder balls 28, 31, 33 must be arranged at a pitch of at least about 100 μm to 200 μm. In addition, the electrode pads of the semiconductor elements 27, 29, and 32 and the connection pads of the substrate 26 must be provided so as to correspond to the pitch, and the external dimensions of the semiconductor elements 27, 29, 32, and the substrate 26 can be reduced. There was a problem that I could not.

また、はんだボール２８，３１，３３を加熱し、溶解することで、積層された半導体素子２７，２９，３２と基板２６とを実装するため、実装した際、基板２６の接続面２６Ａに対する（基板２６を基準とした際の）半導体素子２７，２９，３２の高さばらつきが生じてしまうという問題があった。   In addition, the solder balls 28, 31, 33 are heated and melted to mount the stacked semiconductor elements 27, 29, 32 and the substrate 26. When the solder balls 28, 31, 33 are mounted, There has been a problem that the height variation of the semiconductor elements 27, 29, and 32 (with reference to 26) occurs.

そこで本発明は、上述した問題点に鑑みなされたものであり、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。   Accordingly, the present invention has been made in view of the above-described problems, and each of a plurality of stacked semiconductor elements can be accurately connected to a substrate, and the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. An object of the present invention is to provide a semiconductor element connection structure that can reduce the size of the semiconductor device.

上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。   In order to solve the above-mentioned problems, the present invention is characterized by the following measures.

請求項１記載の発明では、複数の半導体素子が各半導体素子に形成された電極パッドが露出するように積層され、前記複数の半導体素子のそれぞれが前記電極パッドに形成された接続部を介して基板にフリップチップ実装される半導体素子の接続構造において、前記接続部は、複数のスタッドバンプを有し、前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造により、解決できる。   According to the first aspect of the present invention, a plurality of semiconductor elements are stacked so that electrode pads formed on each semiconductor element are exposed, and each of the plurality of semiconductor elements is connected via a connection portion formed on the electrode pad. In a connection structure of a semiconductor element flip-chip mounted on a substrate, the connection portion has a plurality of stud bumps, and the plurality of stud bumps are stacked according to the distance between each of the plurality of semiconductor elements and the substrate. This can be solved by the connection structure of the semiconductor element.

上記発明によれば、複数の半導体素子のそれぞれと基板との距離に応じて複数のスタッドバンプを積層させて、複数の半導体素子のそれぞれと基板とをフリップチップ実装することにより、はんだボールにより実装する場合と比較して、積層された複数の半導体素子の外形及び基板の外形を小さくすることができる。   According to the above invention, a plurality of stud bumps are stacked in accordance with the distance between each of the plurality of semiconductor elements and the substrate, and each of the plurality of semiconductor elements and the substrate are flip-chip mounted, thereby mounting with solder balls. Compared with the case where it does, the external shape of the several laminated | stacked semiconductor element and the external shape of a board | substrate can be made small.

請求項２記載の発明では、前記基板には、接続パッドが設けられており、前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項１に記載の半導体素子の接続構造により、解決できる。   2. The semiconductor element connection structure according to claim 1, wherein the substrate is provided with a connection pad, and the stud bump and the connection pad are connected by solder. Can be solved.

上記発明によれば、基板に設けられた接続パッドとスタッドバンプとをはんだにより接続することで、スタッドバンプを溶融することなく、複数の半導体素子のそれぞれと基板とを接続することができる。これにより、基板に接続する前に、基板を基準とした際の積層されたスタッドバンプの高さをそれぞれの半導体素子で略等しくし、基板を基準とした複数の半導体素子の高さばらつきを小さくして、積層された複数の半導体素子と基板とを精度良く接続することができる。   According to the above invention, the connection pads provided on the substrate and the stud bumps are connected by solder, whereby each of the plurality of semiconductor elements can be connected to the substrate without melting the stud bumps. Thereby, before connecting to the substrate, the heights of the stacked stud bumps with respect to the substrate as a reference are substantially equal for each semiconductor element, and the height variation of the plurality of semiconductor elements with respect to the substrate is reduced. Thus, the stacked semiconductor elements and the substrate can be accurately connected.

請求項３記載の発明では、前記複数のスタッドバンプのぞれぞれは、略同じ大きさであることを特徴とする請求項１または２に記載の半導体素子の接続構造により、解決できる。   According to a third aspect of the present invention, each of the plurality of stud bumps has substantially the same size, which can be solved by the semiconductor element connection structure according to the first or second aspect.

上記発明によれば、複数のスタッドバンプのぞれぞれを略同じ大きさとすることにより、複数のスタッドバンプを積層形成する際、積層されたスタッドバンプの高さの制御を容易に行うことができる。   According to the above invention, by making each of the plurality of stud bumps substantially the same size, it is possible to easily control the height of the stacked stud bumps when stacking the plurality of stud bumps. it can.

本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続（実装）することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。   The present invention is capable of accurately connecting (mounting) each of a plurality of stacked semiconductor elements to a substrate, and connecting the semiconductor elements capable of reducing the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. The purpose is to provide a structure.

次に、図面に基づいて本発明の実施例を説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

（実施例）
始めに、図４及び図５を参照して、本発明の実施例による半導体装置５０について説明する。図４は、本発明の本実施例による半導体装置の断面図であり、図５は、図４に示した半導体装置の領域Ｃに対応した部分の拡大図である。なお、図４及び図５において、Ｈ１は、半導体素子５４の面５４ＡからＡｕスタッドバンプ５７の端部５７Ｃまでの距離（以下、距離Ｈ１）、Ｈ２は、半導体素子５４の面５４ＡからＡｕスタッドバンプ５８−３の端部５８−３Ｃまでの距離（以下、距離Ｈ２）をそれぞれ示している。これら距離Ｈ１，Ｈ２は、請求項に記載の「複数の半導体素子のそれぞれと基板との距離」である。 (Example)
First, a semiconductor device 50 according to an embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a cross-sectional view of the semiconductor device according to this embodiment of the present invention, and FIG. 5 is an enlarged view of a portion corresponding to the region C of the semiconductor device shown in FIG. 4 and 5, H1 is a distance from the surface 54A of the semiconductor element 54 to the end 57C of the Au stud bump 57 (hereinafter, distance H1), and H2 is an Au stud bump from the surface 54A of the semiconductor element 54. The distance to the end 58-3C of 58-3 (hereinafter, distance H2) is shown. These distances H1 and H2 are “the distance between each of the plurality of semiconductor elements and the substrate” described in the claims.

半導体装置５０は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージであり、大略すると半導体素子５１，５４と、基板である多層配線プリント基板６０とを有した構成とされている。   The semiconductor device 50 is a BGA (Ball Grid Array) type package, and roughly includes semiconductor elements 51 and 54 and a multilayer wiring printed board 60 as a substrate.

半導体素子５１は、材料にＡｌを用いた電極パッド５２を有した構成とされている。電極パッド５２は、後述するＡｕスタッドバンプ５７を配設するためのものである。半導体素子５４は、材料にＡｌを用いた電極パッド５５を有しており、半導体素子５１よりも外形の大きい半導体素子である。電極パッド５５は、後述する積層されたＡｕスタッドバンプ５８−１〜５８−３を配設するためのものである。   The semiconductor element 51 has an electrode pad 52 using Al as a material. The electrode pad 52 is for arranging an Au stud bump 57 described later. The semiconductor element 54 has an electrode pad 55 using Al as a material, and is a semiconductor element having a larger outer shape than the semiconductor element 51. The electrode pad 55 is for arranging stacked Au stud bumps 58-1 to 58-3 which will be described later.

電極パッド５２が設けられていない側の半導体素子５１の面５１Ａと、半導体素子５４の電極パッド５５が設けられた側の面５４Ａとの間には、ダイボンド樹脂５６が設けられており、このダイボンド樹脂５６により半導体素子５１と半導体素子５４とは接着固定されている。これにより、半導体素子５１と半導体素子５４とは積層された構成とされている。   A die bond resin 56 is provided between the surface 51A of the semiconductor element 51 on the side where the electrode pad 52 is not provided and the surface 54A on the side where the electrode pad 55 of the semiconductor element 54 is provided. The semiconductor element 51 and the semiconductor element 54 are bonded and fixed by a resin 56. Thus, the semiconductor element 51 and the semiconductor element 54 are stacked.

多層配線プリント基板６０は、大略するとコア基板７０と、ビルドアップ層７３，７４と、はんだボール６８とを有した構成とされている。多層配線プリント基板６０は、例えばマザーボード等に実装される基板である。コア基板７０は、複数の内層配線７１やビア７２（スルーホールを含む）が設けられた多層配線構造とされている。コア基板７０の上面には、ビルドアップ層７３が形成されており、コア基板７０の下面には、ビルドアップ層７４が形成されている。   In general, the multilayer wiring printed board 60 has a core board 70, build-up layers 73 and 74, and solder balls 68. The multilayer wiring printed board 60 is a board mounted on, for example, a mother board. The core substrate 70 has a multilayer wiring structure in which a plurality of inner layer wirings 71 and vias 72 (including through holes) are provided. A buildup layer 73 is formed on the upper surface of the core substrate 70, and a buildup layer 74 is formed on the lower surface of the core substrate 70.

ビルドアップ層７３には、Ｃｕ配線６３と、ソルダーレジスト６４と、Ｃｕからなる接続パッド６１，６２とが形成されている。ソルダーレジスト６４は、接続パッド６１，６２を露出させ、かつＣｕ配線６３を覆うように形成されている。接続パッド６１は、後述するＡｕスタッドバンプ５７を接続するためのものであり、接続パッド６２は、後述する積層されたＡｕスタッドバンプ５８−１〜５８−３を接続するためのものである。また、接続パッド６１，６２の表面には、Ａｕめっき等が施されている。   In the buildup layer 73, a Cu wiring 63, a solder resist 64, and connection pads 61 and 62 made of Cu are formed. The solder resist 64 is formed so as to expose the connection pads 61 and 62 and cover the Cu wiring 63. The connection pad 61 is for connecting an Au stud bump 57 described later, and the connection pad 62 is for connecting stacked Au stud bumps 58-1 to 58-3 described later. In addition, Au plating or the like is applied to the surfaces of the connection pads 61 and 62.

図５において、ビルドアップ層７４には、はんだボール６８を接続するための接続パッド６６と、Ｃｕ配線６９と、ソルダーレジスト６７と、拡散防止膜７５とが設けられている。ソルダーレジスト６７は、接続パッド６６を露出させ、かつＣｕ配線６９を覆うように形成されている。はんだボール６８と接続パッド６６との間には、接続パッド６６を構成するＣｕの拡散を防止するための拡散防止膜７５が形成されている。拡散防止膜７５には、例えば、Ｎｉ層／Ａｕ層の２層構造の積層膜を用いることができる。   In FIG. 5, the build-up layer 74 is provided with connection pads 66 for connecting solder balls 68, Cu wirings 69, solder resists 67, and a diffusion prevention film 75. The solder resist 67 is formed so as to expose the connection pads 66 and cover the Cu wiring 69. Between the solder ball 68 and the connection pad 66, a diffusion preventing film 75 for preventing diffusion of Cu constituting the connection pad 66 is formed. For the diffusion prevention film 75, for example, a multilayer film having a two-layer structure of Ni layer / Au layer can be used.

半導体素子５１は、多層配線プリント基板６０に設けられた接続パッド６２と電極パッド５２とが対向するよう配置されている。電極パッド５２には、接続部であるＡｕスタッドバンプ５７が形成されている。接続パッド６２上には、Ｓｎ／Ａｇからなるはんだ７７が形成されており、接続パッド６２に当接されたＡｕスタッドバンプ５７は、溶融されたはんだ７７が固まることで、接続パッド６２に接続されている。   The semiconductor element 51 is disposed so that the connection pads 62 and the electrode pads 52 provided on the multilayer wiring printed board 60 face each other. Au stud bumps 57 as connection portions are formed on the electrode pads 52. A solder 77 made of Sn / Ag is formed on the connection pad 62, and the Au stud bump 57 abutted on the connection pad 62 is connected to the connection pad 62 when the molten solder 77 is hardened. ing.

これにより、半導体素子５１と多層配線プリント基板６０とは、Ａｕスタッドバンプ５７を介して電気的に接続されている。なお、Ａｕスタッドバンプ５７の端部５７Ｃから半導体素子５４の面５４Ａまでの距離Ｈ１は、所望の値に設定されている。   Thus, the semiconductor element 51 and the multilayer wiring printed board 60 are electrically connected via the Au stud bump 57. The distance H1 from the end portion 57C of the Au stud bump 57 to the surface 54A of the semiconductor element 54 is set to a desired value.

半導体素子５４は、多層配線プリント基板６０に設けられた接続パッド６１と電極パッド５５とが対向するよう配置されている。電極パッド５５には、Ａｕスタッドバンプ５８−１と、Ａｕスタッドバンプ５８−２と、Ａｕスタッドバンプ５８−３とが順次積層されている。Ａｕスタッドバンプ５８−１〜５８−３は、接続部である。   The semiconductor element 54 is arranged so that the connection pad 61 and the electrode pad 55 provided on the multilayer wiring printed board 60 face each other. An Au stud bump 58-1, an Au stud bump 58-2, and an Au stud bump 58-3 are sequentially stacked on the electrode pad 55. The Au stud bumps 58-1 to 58-3 are connection portions.

接続パッド６１上には、Ｓｎ／Ａｇからなるはんだ７７が形成されており、接続パッド６１に接触されたＡｕスタッドバンプ５８−３は、溶融されたはんだ７７が固化することで、接続パッド６１に接続されている。   A solder 77 made of Sn / Ag is formed on the connection pad 61, and the Au stud bump 58-3 in contact with the connection pad 61 is solidified on the connection pad 61 by the molten solder 77 solidifying. It is connected.

これにより、半導体素子５４と多層配線プリント基板６０とは、Ａｕスタッドバンプ５８−１〜５８−３を介して電気的に接続されている。Ａｕスタッドバンプ５８−１〜５８−３は、Ａｕスタッドバンプ５８−３の端部５８−３Ｃから半導体装置５４の面５４Ａまでの距離Ｈ２が、距離Ｈ１と略等しくなるように構成されている。   Thus, the semiconductor element 54 and the multilayer wiring printed board 60 are electrically connected via the Au stud bumps 58-1 to 58-3. The Au stud bumps 58-1 to 58-3 are configured such that the distance H2 from the end 58-3C of the Au stud bump 58-3 to the surface 54A of the semiconductor device 54 is substantially equal to the distance H1.

このように、距離Ｈ１と距離Ｈ２とを略等しく構成することで、積層された半導体素子５１，５４が多層配線プリント基板６０の接続パッド６１，６２に接続させた際、多層配線プリント基板６０に対する半導体素子５１，５４の高さのばらつきを小さくすることができる。   In this way, by configuring the distance H1 and the distance H2 to be substantially equal, when the stacked semiconductor elements 51 and 54 are connected to the connection pads 61 and 62 of the multilayer wiring printed board 60, the distance H1 and the distance H2 can be reduced. Variations in the height of the semiconductor elements 51 and 54 can be reduced.

また、Ａｕスタッドバンプ５８−１〜５８−３の各々は、Ａｕスタッドバンプ５７と略同じ大きさ（外形）に形成されている。このように、Ａｕスタッドバンプ５７，５８−１〜５８−３の大きさを略等しくすることにより、距離Ｈ２に応じて積層形成されるＡｕスタッドバンプ５８−１〜５８−３の高さの制御を容易に行うことができる。   Further, each of the Au stud bumps 58-1 to 58-3 is formed to have substantially the same size (outer shape) as the Au stud bump 57. As described above, by making the sizes of the Au stud bumps 57 and 58-1 to 58-3 substantially equal, control of the height of the Au stud bumps 58-1 to 58-3 formed according to the distance H 2 is performed. Can be easily performed.

積層された半導体素子５１，５４と多層配線プリント基板６０との間には、アンダーフィル樹脂７８が設けられている。アンダーフィル樹脂７８は、積層された半導体素子５１，５４と多層配線プリント基板６０との間の熱膨張率のミスマッチを防ぐためのものである。   An underfill resin 78 is provided between the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60. The underfill resin 78 is for preventing a mismatch in thermal expansion coefficient between the stacked semiconductor elements 51 and 54 and the multilayer printed circuit board 60.

上記Ａｕスタッドバンプ５７，５８−１〜５８−３は、例えば、電子情報通信学会技術研究報告（ＣＰＭ８９−４５，ｐｐ７−１２）“スタッドバンプ方式によるＣＯＧ実装方式”に開示されるようなボンディングにより形成することができ、スタッドバンプ方式により形成されたスタッドバンプは、はんだボールと比較して微細なピッチで配設することが可能である。本実施例では、Ａｕスタッドバンプ５７，５８−１〜５８−３の径を４０μｍ程度に形成し、電極パッド５２，５５及び接続パッド６１，６２を５０μｍ×５０μｍ程度の大きさに形成した。   The Au stud bumps 57, 58-1 to 58-3 are formed by bonding as disclosed in, for example, the technical report of the Institute of Electronics, Information and Communication Engineers (CPM89-45, pp7-12) “COG mounting method by stud bump method”. The stud bumps formed by the stud bump method can be arranged at a fine pitch as compared with the solder balls. In the present embodiment, the diameters of the Au stud bumps 57, 58-1 to 58-3 are formed to about 40 μm, and the electrode pads 52, 55 and the connection pads 61, 62 are formed to a size of about 50 μm × 50 μm.

このような大きさのＡｕスタッドバンプ５７，５８−１〜５８−３を用いて、積層された半導体素子５１，５４と多層配線プリント基板６０との間を接続することにより、従来のはんだボールにより接続した場合と比較して、Ａｕスタッドバンプ５７，５８−１〜５８−３が配設される電極パッド５２，５５の大きさや配設ピッチを小さくして、半導体素子５１及び半導体素子５４の外形を小さくすることができる。これにより、半導体素子５１，５４に設けられた電極パッド５２，５５に対応するよう接続パッド６１，６２の大きさや配設ピッチを小さくして、多層配線プリント基板６０の外形も小さくすることができる。   By using the Au stud bumps 57 and 58-1 to 58-3 having such a size, the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60 are connected to each other by a conventional solder ball. Compared to the case of connection, the size and arrangement pitch of the electrode pads 52 and 55 on which the Au stud bumps 57 and 58-1 to 58-3 are arranged are reduced, so that the outer shape of the semiconductor element 51 and the semiconductor element 54. Can be reduced. Thereby, the size and arrangement pitch of the connection pads 61 and 62 can be reduced so as to correspond to the electrode pads 52 and 55 provided on the semiconductor elements 51 and 54, and the outer shape of the multilayer wiring printed board 60 can also be reduced. .

また、接続パッド６１，６２上に設けたはんだ７７を溶融して、Ａｕスタッドバンプ５７，５８−３と接続パッド６１，６２とを接続するため、多層配線プリント基板６０に実装する前に、半導体素子５４の面５４Ａからスタッドバンプ５７の端部５７Ｃまでの距離Ｈ１と、半導体素子５４の面５４Ａからスタッドバンプ５８の端部５８−３Ｃまでの距離Ｈ２とを等しくなるようにレべリング（高さ調整）することで、従来のはんだボールにより接続した場合と比較して、多層配線プリント基板６０に対する半導体素子５１及び半導体素子５４の高さばらつきを小さくすることができる。   In addition, the solder 77 provided on the connection pads 61 and 62 is melted to connect the Au stud bumps 57 and 58-3 to the connection pads 61 and 62. The distance H1 from the surface 54A of the element 54 to the end 57C of the stud bump 57 and the distance H2 from the surface 54A of the semiconductor element 54 to the end 58-3C of the stud bump 58 are leveled (high The height variation of the semiconductor element 51 and the semiconductor element 54 with respect to the multilayer wiring printed board 60 can be reduced as compared with the case where the connection is made by a conventional solder ball.

次に、図６乃至図１１を参照して、積層された半導体素子５１，５４と多層配線プリント基板６０とを接続する際の接続方法について説明する。図６乃至図１１は、半導体装置の製造工程を示した図である。なお、図６乃至図１１において、図４に示した半導体装置５０と同一構成部分には同一の符号を付す。   Next, a connection method for connecting the stacked semiconductor elements 51 and 54 to the multilayer wiring printed board 60 will be described with reference to FIGS. 6 to 11 are views showing a manufacturing process of the semiconductor device. 6 to 11, the same components as those of the semiconductor device 50 shown in FIG. 4 are denoted by the same reference numerals.

図６に示すように、半導体素子５１の電極パッド５２が設けられていない面５１Ａと、半導体素子５４の周縁に設けられた電極パッド５５により囲まれた面５４Ａとをダイボンド樹脂５６により接着固定する。   As shown in FIG. 6, the surface 51 </ b> A of the semiconductor element 51 where the electrode pad 52 is not provided and the surface 54 </ b> A surrounded by the electrode pad 55 provided on the peripheral edge of the semiconductor element 54 are bonded and fixed with a die bond resin 56. .

続いて、図７に示すように、電極パッド５２上にＡｕスタッドバンプ５７を形成する。次に、同図に示すように、電極パッド５５上に、複数のＡｕスタッドバンプ５８−１〜５８−３を積層形成する。この際、電極パッド５５上には、多層配線プリント基板６０の面５４ＡからＡｕスタッドバンプ５７の端部５７Ｃまでの距離Ｈ１と略等しくなるよう複数のＡｕスタッドバンプ５８−１〜５８−３を積層形成する。図７において、距離Ｈ２は、Ａｕスタッドバンプ５８−３の端部５８−３Ｃから多層配線プリント基板６０の面５４Ａまでの距離を示している。なお、本実施例（図４及び図５も含む）では、電極パッド５５上に３つのＡｕスタッドバンプ５８−１〜５８−３を設けた場合を例に挙げている。   Subsequently, as shown in FIG. 7, Au stud bumps 57 are formed on the electrode pads 52. Next, as shown in the figure, a plurality of Au stud bumps 58-1 to 58-3 are stacked on the electrode pad 55. At this time, a plurality of Au stud bumps 58-1 to 58-3 are laminated on the electrode pad 55 so as to be substantially equal to the distance H1 from the surface 54A of the multilayer wiring printed board 60 to the end portion 57C of the Au stud bump 57. Form. In FIG. 7, the distance H2 indicates the distance from the end portion 58-3C of the Au stud bump 58-3 to the surface 54A of the multilayer wiring printed board 60. In this embodiment (including FIGS. 4 and 5), the case where three Au stud bumps 58-1 to 58-3 are provided on the electrode pad 55 is taken as an example.

Ａｕスタッドバンプ５７は、金属ワイヤ（本実施例では、Ａｕワイヤを使用した。）の一方の端部を電気放電等により球状に形成し、この球状に形成された端部を電極パッド５２に押し付け、超音波併用の熱圧着により接続し、金属ワイヤを切断することで形成される。また、積層されたＡｕスタッドバンプ５８−１〜５８−３は、Ａｕスタッドバンプ５７を形成する際の形成方法を繰り返し行うことにより形成される。この際、最上段のＡｕスタッドバンプ５８−３には、図７に示すような突出部が存在するが、他のＡｕスタッドバンプ５８−１，５８−２の突出部はそれぞれ上段に形成されたＡｕスタッドバンプにより押しつぶされている。   The Au stud bump 57 is formed by forming one end of a metal wire (Au wire is used in this embodiment) into a spherical shape by electric discharge or the like, and pressing the formed end against the electrode pad 52. It is formed by connecting by ultrasonic thermocompression bonding and cutting the metal wire. Further, the stacked Au stud bumps 58-1 to 58-3 are formed by repeatedly performing a forming method when forming the Au stud bump 57. At this time, the uppermost Au stud bump 58-3 has a protruding portion as shown in FIG. 7, but the protruding portions of the other Au stud bumps 58-1 and 58-2 are respectively formed on the upper stage. It is crushed by the Au stud bump.

なお、本実施例では、電極パッド５５上に３つのＡｕスタッドバンプ５８−１〜５８−３を設けた場合を例に挙げたが、電極パッド５５上に設けるＡｕスタッドバンプの数は、半導体素子５１の厚さＥや、Ａｕスタッドバンプの大きさや、電極パッド５２上に設けるＡｕスタッドバンプ５７の数等により適宜選択される。   In the present embodiment, the case where three Au stud bumps 58-1 to 58-3 are provided on the electrode pad 55 is described as an example. However, the number of Au stud bumps provided on the electrode pad 55 is the number of semiconductor elements. The thickness E is selected as appropriate according to the thickness E of 51, the size of the Au stud bump, the number of Au stud bumps 57 provided on the electrode pad 52, and the like.

次に、図８に示すように、平板状の金属板８０に荷重をかけて、最上段のＡｕスタッドバンプ５８−３に対してレべリング（平坦化）を行い、距離Ｈ１と距離Ｈ２とが等しくなるようにする。   Next, as shown in FIG. 8, a load is applied to the flat metal plate 80 and leveling (flattening) is performed on the uppermost Au stud bump 58-3, and the distance H1 and the distance H2 are set. To be equal.

図９は、多層配線プリント基板６０の断面図を示しており、同図に示すように、多層配線プリント基板６０の上面側には、ソルダーレジスト６４に形成された開口部８５に露出された接続パッド６１と、ソルダーレジスト６４に形成された開口部８６に露出された接続パッド６２とが形成されている。多層配線プリント基板６０の下面側には、ソルダーレジスト６７と、接続パッド６６と、拡散防止膜７５と、はんだボール６８とが形成されている。なお、はんだボール６８の多層配線プリント基板６０への搭載は、積層された半導体素子５１，５４と多層配線プリント基板６０との接続（実装）後に行っても良い。   FIG. 9 shows a cross-sectional view of the multilayer wiring printed board 60. As shown in FIG. 9, on the upper surface side of the multilayer wiring printed board 60, the connection exposed in the opening 85 formed in the solder resist 64 is shown. Pads 61 and connection pads 62 exposed in openings 86 formed in the solder resist 64 are formed. A solder resist 67, connection pads 66, a diffusion prevention film 75, and solder balls 68 are formed on the lower surface side of the multilayer wiring printed board 60. The mounting of the solder balls 68 on the multilayer wiring printed board 60 may be performed after the connection between the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60 (mounting).

図１２は、図９に示した多層配線プリント基板を平面視した図である。図１２において、一点鎖線は半導体素子５１の外形位置を示しており、２点鎖線は半導体素子５４の外形位置を示している。   FIG. 12 is a plan view of the multilayer wiring printed board shown in FIG. In FIG. 12, the alternate long and short dash line indicates the outline position of the semiconductor element 51, and the alternate long and two short dashes line indicates the outline position of the semiconductor element 54.

次に、図１０に示すように、図９に示した構成とされた多層配線プリント基板６０の接続パッド６１，６２にはんだ７７を形成し、その後、多層配線プリント基板６０の上面の半導体素子５１，５４が実装される領域内にアンダーフィル樹脂７８を塗布する。   Next, as shown in FIG. 10, solder 77 is formed on the connection pads 61 and 62 of the multilayer wiring printed board 60 configured as shown in FIG. 9, and then the semiconductor element 51 on the upper surface of the multilayer wiring printed board 60. , 54 is applied to the area where the underfill resin 78 is applied.

続いて、図１１に示すように、積層した半導体素子５１，５４を多層配線プリント基板６０の搭載位置に対して位置合わせを行う。その後、接続パッド６１，６２上に設けられたはんだ７７にＡｕスタッドバンプ５７，５８−３を接触させると共に、積層された半導体素子５１，５４を多層配線プリント基板６０に対して加熱圧着する。これにより、溶融されたはんだ７７が固化して、積層された半導体素子５１，５４と多層配線プリント基板６０とが接続（実装）される。また、この際、アンダーフィル樹脂７８も同時に硬化させることで、半導体素子５１，５４と多層配線プリント基板６０との間隙がアンダーフィル樹脂７８により充填及び封止される。   Subsequently, as shown in FIG. 11, the stacked semiconductor elements 51 and 54 are aligned with the mounting position of the multilayer wiring printed board 60. Thereafter, the Au stud bumps 57 and 58-3 are brought into contact with the solder 77 provided on the connection pads 61 and 62, and the stacked semiconductor elements 51 and 54 are thermocompression bonded to the multilayer wiring printed board 60. Thereby, the melted solder 77 is solidified, and the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60 are connected (mounted). At this time, the underfill resin 78 is also cured at the same time, so that the gap between the semiconductor elements 51 and 54 and the multilayer printed circuit board 60 is filled and sealed with the underfill resin 78.

このように、はんだ７７を溶融して、Ａｕスタッドバンプ５７，５８−１〜５８−３と接続パッド６１，６２とを接続することで、レべリング時の距離Ｈ１（距離Ｈ１＝距離Ｈ２）が保たれ、積層された半導体素子５１，５４の多層配線プリント基板６０に対する高さばらつきを小さくして、積層された半導体素子５１，５４を多層配線プリント基板６０に精度良く実装することができる。   Thus, by melting the solder 77 and connecting the Au stud bumps 57, 58-1 to 58-3 and the connection pads 61, 62, the distance H1 at the time of leveling (distance H1 = distance H2). Therefore, the height variation of the stacked semiconductor elements 51 and 54 with respect to the multilayer wiring printed board 60 can be reduced, and the stacked semiconductor elements 51 and 54 can be mounted on the multilayer wiring printed board 60 with high accuracy.

なお、上記実施例では、ウエハーからダイシング後の半導体素子５４に半導体素子５１を積層させたが、ダイシング前の半導体素子５４に半導体素子５１を積層させ、その後、半導体素子５４のダイシングを行い、積層された半導体素子５１，５４を多層配線プリント基板６０に実装しても良い。   In the above embodiment, the semiconductor element 51 is laminated on the semiconductor element 54 after dicing from the wafer. However, the semiconductor element 51 is laminated on the semiconductor element 54 before dicing, and then the semiconductor element 54 is diced and laminated. The semiconductor elements 51 and 54 may be mounted on the multilayer wiring printed board 60.

上記説明したように、積層された半導体素子５１，５４と、多層配線プリント基板６０とを有した半導体装置５０において、積層された半導体素子５１，５４と多層配線プリント基板６０との間をＡｕスタッドバンプ５７，５８−１〜５８−３を介して接続することで、積層された半導体素子５１，５４を多層配線プリント基板６０に対して精度良く接続できると共に、半導体素子５１，５４の外形及び多層配線プリント基板６０の外形の大きさを小さくすることができる。   As described above, in the semiconductor device 50 having the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60, the Au stud is provided between the stacked semiconductor elements 51 and 54 and the multilayer wiring printed board 60. By connecting via the bumps 57 and 58-1 to 58-3, the stacked semiconductor elements 51 and 54 can be accurately connected to the multilayer wiring printed board 60, and the outer shape and multilayers of the semiconductor elements 51 and 54 are obtained. The size of the outer shape of the printed wiring board 60 can be reduced.

以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims. Deformation / change is possible.

なお、上記実施例では、外形の大きさの異なる半導体素子が２つ積層された場合を例に挙げて説明したが、外形の大きさの異なる半導体素子が２つ以上積層された場合についても、同様な手法により、積層された半導体素子と多層配線プリント基板との間を接続することができる。   In the above embodiment, the case where two semiconductor elements having different outer dimensions are stacked has been described as an example. However, when two or more semiconductor elements having different outer dimensions are stacked, By a similar method, it is possible to connect the stacked semiconductor elements and the multilayer wiring printed board.

本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造に適用できる。   INDUSTRIAL APPLICABILITY The present invention can be applied to a semiconductor element connection structure capable of accurately connecting each of a plurality of stacked semiconductor elements to a substrate and reducing the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. it can.

従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. 他の従来の半導体装置の平面図である。It is a top view of another conventional semiconductor device. 図２に示した半導体装置のＢ−Ｂ線方向の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. 2 in the BB line direction. 本発明の本実施例による半導体装置の断面図である。It is sectional drawing of the semiconductor device by this Example of this invention. 図４に示した半導体装置の領域Ｃに対応した部分の拡大図である。FIG. 5 is an enlarged view of a portion corresponding to a region C of the semiconductor device shown in FIG. 4. 半導体装置の製造工程を示した図（その１）である。It is FIG. (1) which showed the manufacturing process of the semiconductor device. 半導体装置の製造工程を示した図（その２）である。It is FIG. (The 2) which showed the manufacturing process of the semiconductor device. 半導体装置の製造工程を示した図（その３）である。FIG. 3 is a diagram (part 3) illustrating a manufacturing process of a semiconductor device; 半導体装置の製造工程を示した図（その４）である。FIG. 4 is a diagram (part 4) illustrating a manufacturing process of a semiconductor device; 半導体装置の製造工程を示した図（その５）である。FIG. 5 is a diagram (No. 5) illustrating a manufacturing step of a semiconductor device; 半導体装置の製造工程を示した図（その６）である。It is FIG. (6) which showed the manufacturing process of the semiconductor device. 図９に示した多層配線プリント基板を平面視した図である。FIG. 10 is a plan view of the multilayer wiring printed board shown in FIG. 9.

符号の説明Explanation of symbols

１０，２５，５０ 半導体装置
１１，１３，２７，２９，３２，５１，５４ 半導体素子
１８，２６ 基板
１２ ワイヤ
１４，１９，２１ 電極パッド
１５，２８，３１，３３，６８ はんだボール
１６，７８ アンダーフィル樹脂
２６Ａ 接続面
５２，５５ 電極パッド
５１Ａ，５４Ａ 面
５６ ダイボンド樹脂
５７，５８−１〜５８−３ Ａｕスタッドバンプ
５７Ｃ，５８−３Ｃ 端部
６０ 多層配線プリント基板
６１，６２，６６ 接続パッド
６３，６９ Ｃｕ配線
６４，６７ ソルダーレジスト
７０ コア基板
７１ 内層配線
７２ ビア
７３，７４ ビルドアップ層
７７ はんだ
８０ 金属板
８５，８６ 開口部
Ａ 接続領域
Ｃ 領域
Ｅ 厚さ
Ｈ１，Ｈ２ 距離 10, 25, 50 Semiconductor device 11, 13, 27, 29, 32, 51, 54 Semiconductor element 18, 26 Substrate 12 Wire 14, 19, 21 Electrode pad 15, 28, 31, 33, 68 Solder ball 16, 78 Under Fill resin 26A Connection surface 52, 55 Electrode pad 51A, 54A surface 56 Die bond resin 57, 58-1 to 58-3 Au stud bump 57C, 58-3C End 60 Multilayer printed circuit board 61, 62, 66 Connection pad 63, 69 Cu wiring 64, 67 Solder resist 70 Core substrate 71 Inner layer wiring 72 Via 73, 74 Build-up layer 77 Solder 80 Metal plate 85, 86 Opening A Connection area C Area E Thickness H1, H2 Distance

Claims (3)

複数の半導体素子が各半導体素子に形成された電極パッドが露出するように積層され、前記複数の半導体素子のそれぞれが前記電極パッドに形成された接続部を介して基板にフリップチップ実装される半導体素子の接続構造において、
前記接続部は、複数のスタッドバンプを有し、
前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造。 A semiconductor in which a plurality of semiconductor elements are stacked so that electrode pads formed on each semiconductor element are exposed, and each of the plurality of semiconductor elements is flip-chip mounted on a substrate via a connection portion formed on the electrode pad In the element connection structure,
The connecting portion has a plurality of stud bumps,
The semiconductor element connection structure, wherein the plurality of stud bumps are stacked according to a distance between each of the plurality of semiconductor elements and the substrate. 前記基板には、接続パッドが設けられており、
前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項１に記載の半導体素子の接続構造。 The substrate is provided with connection pads,
The semiconductor element connection structure according to claim 1, wherein the stud bump and the connection pad are connected by solder. 前記複数のスタッドバンプのぞれぞれは、略同じ大きさであることを特徴とする請求項１または２に記載の半導体素子の接続構造。
The semiconductor element connection structure according to claim 1, wherein each of the plurality of stud bumps has substantially the same size.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353908A (en) * 2004-06-11 2005-12-22 Fujitsu Ltd Stacked mounting structure
JP2008147670A (en) * 2006-12-09 2008-06-26 Stats Chippac Ltd Stacked integrated circuit package-in-package system
JP2012235170A (en) * 2006-12-07 2012-11-29 Stats Chippac Inc Multilayer semiconductor package
JP2013219170A (en) * 2012-04-09 2013-10-24 Yokogawa Electric Corp Substrate device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353908A (en) * 2004-06-11 2005-12-22 Fujitsu Ltd Stacked mounting structure
JP2012235170A (en) * 2006-12-07 2012-11-29 Stats Chippac Inc Multilayer semiconductor package
JP2008147670A (en) * 2006-12-09 2008-06-26 Stats Chippac Ltd Stacked integrated circuit package-in-package system
US8617924B2 (en) 2006-12-09 2013-12-31 Stats Chippac Ltd. Stacked integrated circuit package-in-package system and method of manufacture thereof
JP2013219170A (en) * 2012-04-09 2013-10-24 Yokogawa Electric Corp Substrate device
KR101488733B1 (en) * 2012-04-09 2015-02-03 요코가와 덴키 가부시키가이샤 Substrate device

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