JP2005317862A - Semiconductor element connecting structure - Google Patents
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Abstract
Description
本発明は、半導体素子の接続構造に係り、特に積層された複数の半導体素子のそれぞれを基板に接続する半導体素子の接続構造に関する。 The present invention relates to a semiconductor element connection structure, and more particularly to a semiconductor element connection structure in which each of a plurality of stacked semiconductor elements is connected to a substrate.
近年、複数の半導体素子と、複数の半導体素子が実装される基板とを備えた半導体装置には、高密度化の要求がされている。このような要求を満たすため、複数の半導体素子を積層(スタック)させて基板に実装した半導体装置がある。 In recent years, there has been a demand for higher density in semiconductor devices including a plurality of semiconductor elements and a substrate on which the plurality of semiconductor elements are mounted. In order to satisfy such requirements, there is a semiconductor device in which a plurality of semiconductor elements are stacked and mounted on a substrate.
図1は、従来の半導体装置の断面図である。なお、図1において、Aはワイヤ12を基板18に対して接続する際、必要となる基板18上の領域(以下、接続領域A)を示している。図1に示すように、半導体装置10は、大略すると複数の半導体素子11,13と、基板18とを有した構成とされている。
FIG. 1 is a cross-sectional view of a conventional semiconductor device. In FIG. 1, A indicates a region on the substrate 18 (hereinafter referred to as a connection region A) that is necessary when the
半導体素子13は、半導体素子11よりも外形の大きい半導体素子であり、半導体素子11は、半導体素子13上に積層されている。半導体素子11は、基板18の接続領域Aに設けられた接続パッド19に接続されたワイヤ12を介して、基板18と電気的に接続されている。
The
半導体素子13は、電極パッド14を有しており、フリップチップ実装により基板18に実装されている。基板18の接続パッド21と半導体素子13の電極パッド14との間は、はんだボール15により接続されている。また、半導体素子13と基板18との間には、半導体素子13と基板18との熱膨張率のミスマッチを防ぐためのアンダーフィル樹脂16が設けられている。
The
図2は、他の従来の半導体装置の平面図であり、図3は、図2に示した半導体装置のB−B線方向の断面図である。図2に示すように、半導体装置25は、外形の大きさが異なる3つの半導体素子27,29,32と、基板26と、大きさの異なる3つのはんだボール28,31,33とを有した構成とされている。
2 is a plan view of another conventional semiconductor device, and FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. As shown in FIG. 2, the
半導体素子27の外形は、半導体素子29,32の外形よりも大きく、半導体素子29の外形は半導体素子32よりも大きくなるよう構成されている。また、はんだボール28は、はんだボール31,33よりも大きく、はんだボール31は、はんだボール33よりも大きくなるよう構成されている。はんだボール28,31,33は、半導体素子27,31,32に設けられた電極パッド(図示せず)と基板26に設けられた接続パッド(図示せず)との間を接続するよう設けられている。
The outer shape of the
図3に示すように、半導体素子27の下面には、半導体素子29、半導体素子32が順次積層され、積層された半導体素子27,29,32は、それぞれはんだボールによりフリップチップ実装されている。
As shown in FIG. 3, a
具体的には、半導体素子27と基板26とは、はんだボール28により接続され、半導体素子29と基板26とは、はんだボール31により接続され、半導体素子32と基板26とは、はんだボール33により接続されている(例えば、特許文献1参照。)。
Specifically, the
このように、大きさの異なる3つのはんだボール28,31,33を用いることで、積層された3つの半導体素子27,29,32を基板26に対して電気的に接続することができる。また、半導体装置25は、図1に示したワイヤ12を用いた半導体装置10のように接続領域Aを設ける必要がないので、半導体素子27,29,32を実装する際に必要な接続領域を小さくすることができる。
しかしながら、一般的に、はんだボールの径の大きさを100μm以下の大きさに形成することは困難であり、はんだボール28,31,33により半導体素子27,29,32と基板との間を接続する場合には、最低でも100μm〜200μm程度のピッチではんだボール28,31,33を配設しなければならないという問題があった。また、上記ピッチに対応するように、半導体素子27,29,32の電極パッド及び基板26の接続パッドを設けなければならず、半導体素子27,29,32及び基板26の外形を小さくすることができないという問題があった。
However, in general, it is difficult to form a solder ball with a diameter of 100 μm or less, and the
また、はんだボール28,31,33を加熱し、溶解することで、積層された半導体素子27,29,32と基板26とを実装するため、実装した際、基板26の接続面26Aに対する(基板26を基準とした際の)半導体素子27,29,32の高さばらつきが生じてしまうという問題があった。
In addition, the
そこで本発明は、上述した問題点に鑑みなされたものであり、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。 Accordingly, the present invention has been made in view of the above-described problems, and each of a plurality of stacked semiconductor elements can be accurately connected to a substrate, and the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. An object of the present invention is to provide a semiconductor element connection structure that can reduce the size of the semiconductor device.
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。 In order to solve the above-mentioned problems, the present invention is characterized by the following measures.
請求項1記載の発明では、複数の半導体素子が各半導体素子に形成された電極パッドが露出するように積層され、前記複数の半導体素子のそれぞれが前記電極パッドに形成された接続部を介して基板にフリップチップ実装される半導体素子の接続構造において、前記接続部は、複数のスタッドバンプを有し、前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造により、解決できる。 According to the first aspect of the present invention, a plurality of semiconductor elements are stacked so that electrode pads formed on each semiconductor element are exposed, and each of the plurality of semiconductor elements is connected via a connection portion formed on the electrode pad. In a connection structure of a semiconductor element flip-chip mounted on a substrate, the connection portion has a plurality of stud bumps, and the plurality of stud bumps are stacked according to the distance between each of the plurality of semiconductor elements and the substrate. This can be solved by the connection structure of the semiconductor element.
上記発明によれば、複数の半導体素子のそれぞれと基板との距離に応じて複数のスタッドバンプを積層させて、複数の半導体素子のそれぞれと基板とをフリップチップ実装することにより、はんだボールにより実装する場合と比較して、積層された複数の半導体素子の外形及び基板の外形を小さくすることができる。 According to the above invention, a plurality of stud bumps are stacked in accordance with the distance between each of the plurality of semiconductor elements and the substrate, and each of the plurality of semiconductor elements and the substrate are flip-chip mounted, thereby mounting with solder balls. Compared with the case where it does, the external shape of the several laminated | stacked semiconductor element and the external shape of a board | substrate can be made small.
請求項2記載の発明では、前記基板には、接続パッドが設けられており、前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項1に記載の半導体素子の接続構造により、解決できる。 2. The semiconductor element connection structure according to claim 1, wherein the substrate is provided with a connection pad, and the stud bump and the connection pad are connected by solder. Can be solved.
上記発明によれば、基板に設けられた接続パッドとスタッドバンプとをはんだにより接続することで、スタッドバンプを溶融することなく、複数の半導体素子のそれぞれと基板とを接続することができる。これにより、基板に接続する前に、基板を基準とした際の積層されたスタッドバンプの高さをそれぞれの半導体素子で略等しくし、基板を基準とした複数の半導体素子の高さばらつきを小さくして、積層された複数の半導体素子と基板とを精度良く接続することができる。 According to the above invention, the connection pads provided on the substrate and the stud bumps are connected by solder, whereby each of the plurality of semiconductor elements can be connected to the substrate without melting the stud bumps. Thereby, before connecting to the substrate, the heights of the stacked stud bumps with respect to the substrate as a reference are substantially equal for each semiconductor element, and the height variation of the plurality of semiconductor elements with respect to the substrate is reduced. Thus, the stacked semiconductor elements and the substrate can be accurately connected.
請求項3記載の発明では、前記複数のスタッドバンプのぞれぞれは、略同じ大きさであることを特徴とする請求項1または2に記載の半導体素子の接続構造により、解決できる。 According to a third aspect of the present invention, each of the plurality of stud bumps has substantially the same size, which can be solved by the semiconductor element connection structure according to the first or second aspect.
上記発明によれば、複数のスタッドバンプのぞれぞれを略同じ大きさとすることにより、複数のスタッドバンプを積層形成する際、積層されたスタッドバンプの高さの制御を容易に行うことができる。 According to the above invention, by making each of the plurality of stud bumps substantially the same size, it is possible to easily control the height of the stacked stud bumps when stacking the plurality of stud bumps. it can.
本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続(実装)することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。 The present invention is capable of accurately connecting (mounting) each of a plurality of stacked semiconductor elements to a substrate, and connecting the semiconductor elements capable of reducing the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. The purpose is to provide a structure.
次に、図面に基づいて本発明の実施例を説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
(実施例)
始めに、図4及び図5を参照して、本発明の実施例による半導体装置50について説明する。図4は、本発明の本実施例による半導体装置の断面図であり、図5は、図4に示した半導体装置の領域Cに対応した部分の拡大図である。なお、図4及び図5において、H1は、半導体素子54の面54AからAuスタッドバンプ57の端部57Cまでの距離(以下、距離H1)、H2は、半導体素子54の面54AからAuスタッドバンプ58−3の端部58−3Cまでの距離(以下、距離H2)をそれぞれ示している。これら距離H1,H2は、請求項に記載の「複数の半導体素子のそれぞれと基板との距離」である。
(Example)
First, a
半導体装置50は、BGA(Ball Grid Array)型パッケージであり、大略すると半導体素子51,54と、基板である多層配線プリント基板60とを有した構成とされている。
The
半導体素子51は、材料にAlを用いた電極パッド52を有した構成とされている。電極パッド52は、後述するAuスタッドバンプ57を配設するためのものである。半導体素子54は、材料にAlを用いた電極パッド55を有しており、半導体素子51よりも外形の大きい半導体素子である。電極パッド55は、後述する積層されたAuスタッドバンプ58−1〜58−3を配設するためのものである。
The
電極パッド52が設けられていない側の半導体素子51の面51Aと、半導体素子54の電極パッド55が設けられた側の面54Aとの間には、ダイボンド樹脂56が設けられており、このダイボンド樹脂56により半導体素子51と半導体素子54とは接着固定されている。これにより、半導体素子51と半導体素子54とは積層された構成とされている。
A die
多層配線プリント基板60は、大略するとコア基板70と、ビルドアップ層73,74と、はんだボール68とを有した構成とされている。多層配線プリント基板60は、例えばマザーボード等に実装される基板である。コア基板70は、複数の内層配線71やビア72(スルーホールを含む)が設けられた多層配線構造とされている。コア基板70の上面には、ビルドアップ層73が形成されており、コア基板70の下面には、ビルドアップ層74が形成されている。
In general, the multilayer wiring printed
ビルドアップ層73には、Cu配線63と、ソルダーレジスト64と、Cuからなる接続パッド61,62とが形成されている。ソルダーレジスト64は、接続パッド61,62を露出させ、かつCu配線63を覆うように形成されている。接続パッド61は、後述するAuスタッドバンプ57を接続するためのものであり、接続パッド62は、後述する積層されたAuスタッドバンプ58−1〜58−3を接続するためのものである。また、接続パッド61,62の表面には、Auめっき等が施されている。
In the
図5において、ビルドアップ層74には、はんだボール68を接続するための接続パッド66と、Cu配線69と、ソルダーレジスト67と、拡散防止膜75とが設けられている。ソルダーレジスト67は、接続パッド66を露出させ、かつCu配線69を覆うように形成されている。はんだボール68と接続パッド66との間には、接続パッド66を構成するCuの拡散を防止するための拡散防止膜75が形成されている。拡散防止膜75には、例えば、Ni層/Au層の2層構造の積層膜を用いることができる。
In FIG. 5, the build-
半導体素子51は、多層配線プリント基板60に設けられた接続パッド62と電極パッド52とが対向するよう配置されている。電極パッド52には、接続部であるAuスタッドバンプ57が形成されている。接続パッド62上には、Sn/Agからなるはんだ77が形成されており、接続パッド62に当接されたAuスタッドバンプ57は、溶融されたはんだ77が固まることで、接続パッド62に接続されている。
The
これにより、半導体素子51と多層配線プリント基板60とは、Auスタッドバンプ57を介して電気的に接続されている。なお、Auスタッドバンプ57の端部57Cから半導体素子54の面54Aまでの距離H1は、所望の値に設定されている。
Thus, the
半導体素子54は、多層配線プリント基板60に設けられた接続パッド61と電極パッド55とが対向するよう配置されている。電極パッド55には、Auスタッドバンプ58−1と、Auスタッドバンプ58−2と、Auスタッドバンプ58−3とが順次積層されている。Auスタッドバンプ58−1〜58−3は、接続部である。
The
接続パッド61上には、Sn/Agからなるはんだ77が形成されており、接続パッド61に接触されたAuスタッドバンプ58−3は、溶融されたはんだ77が固化することで、接続パッド61に接続されている。
A
これにより、半導体素子54と多層配線プリント基板60とは、Auスタッドバンプ58−1〜58−3を介して電気的に接続されている。Auスタッドバンプ58−1〜58−3は、Auスタッドバンプ58−3の端部58−3Cから半導体装置54の面54Aまでの距離H2が、距離H1と略等しくなるように構成されている。
Thus, the
このように、距離H1と距離H2とを略等しく構成することで、積層された半導体素子51,54が多層配線プリント基板60の接続パッド61,62に接続させた際、多層配線プリント基板60に対する半導体素子51,54の高さのばらつきを小さくすることができる。
In this way, by configuring the distance H1 and the distance H2 to be substantially equal, when the stacked
また、Auスタッドバンプ58−1〜58−3の各々は、Auスタッドバンプ57と略同じ大きさ(外形)に形成されている。このように、Auスタッドバンプ57,58−1〜58−3の大きさを略等しくすることにより、距離H2に応じて積層形成されるAuスタッドバンプ58−1〜58−3の高さの制御を容易に行うことができる。
Further, each of the Au stud bumps 58-1 to 58-3 is formed to have substantially the same size (outer shape) as the
積層された半導体素子51,54と多層配線プリント基板60との間には、アンダーフィル樹脂78が設けられている。アンダーフィル樹脂78は、積層された半導体素子51,54と多層配線プリント基板60との間の熱膨張率のミスマッチを防ぐためのものである。
An
上記Auスタッドバンプ57,58−1〜58−3は、例えば、電子情報通信学会技術研究報告(CPM89−45,pp7−12)“スタッドバンプ方式によるCOG実装方式”に開示されるようなボンディングにより形成することができ、スタッドバンプ方式により形成されたスタッドバンプは、はんだボールと比較して微細なピッチで配設することが可能である。本実施例では、Auスタッドバンプ57,58−1〜58−3の径を40μm程度に形成し、電極パッド52,55及び接続パッド61,62を50μm×50μm程度の大きさに形成した。
The Au stud bumps 57, 58-1 to 58-3 are formed by bonding as disclosed in, for example, the technical report of the Institute of Electronics, Information and Communication Engineers (CPM89-45, pp7-12) “COG mounting method by stud bump method”. The stud bumps formed by the stud bump method can be arranged at a fine pitch as compared with the solder balls. In the present embodiment, the diameters of the Au stud bumps 57, 58-1 to 58-3 are formed to about 40 μm, and the
このような大きさのAuスタッドバンプ57,58−1〜58−3を用いて、積層された半導体素子51,54と多層配線プリント基板60との間を接続することにより、従来のはんだボールにより接続した場合と比較して、Auスタッドバンプ57,58−1〜58−3が配設される電極パッド52,55の大きさや配設ピッチを小さくして、半導体素子51及び半導体素子54の外形を小さくすることができる。これにより、半導体素子51,54に設けられた電極パッド52,55に対応するよう接続パッド61,62の大きさや配設ピッチを小さくして、多層配線プリント基板60の外形も小さくすることができる。
By using the Au stud bumps 57 and 58-1 to 58-3 having such a size, the stacked
また、接続パッド61,62上に設けたはんだ77を溶融して、Auスタッドバンプ57,58−3と接続パッド61,62とを接続するため、多層配線プリント基板60に実装する前に、半導体素子54の面54Aからスタッドバンプ57の端部57Cまでの距離H1と、半導体素子54の面54Aからスタッドバンプ58の端部58−3Cまでの距離H2とを等しくなるようにレべリング(高さ調整)することで、従来のはんだボールにより接続した場合と比較して、多層配線プリント基板60に対する半導体素子51及び半導体素子54の高さばらつきを小さくすることができる。
In addition, the
次に、図6乃至図11を参照して、積層された半導体素子51,54と多層配線プリント基板60とを接続する際の接続方法について説明する。図6乃至図11は、半導体装置の製造工程を示した図である。なお、図6乃至図11において、図4に示した半導体装置50と同一構成部分には同一の符号を付す。
Next, a connection method for connecting the stacked
図6に示すように、半導体素子51の電極パッド52が設けられていない面51Aと、半導体素子54の周縁に設けられた電極パッド55により囲まれた面54Aとをダイボンド樹脂56により接着固定する。
As shown in FIG. 6, the
続いて、図7に示すように、電極パッド52上にAuスタッドバンプ57を形成する。次に、同図に示すように、電極パッド55上に、複数のAuスタッドバンプ58−1〜58−3を積層形成する。この際、電極パッド55上には、多層配線プリント基板60の面54AからAuスタッドバンプ57の端部57Cまでの距離H1と略等しくなるよう複数のAuスタッドバンプ58−1〜58−3を積層形成する。図7において、距離H2は、Auスタッドバンプ58−3の端部58−3Cから多層配線プリント基板60の面54Aまでの距離を示している。なお、本実施例(図4及び図5も含む)では、電極パッド55上に3つのAuスタッドバンプ58−1〜58−3を設けた場合を例に挙げている。
Subsequently, as shown in FIG. 7, Au stud bumps 57 are formed on the
Auスタッドバンプ57は、金属ワイヤ(本実施例では、Auワイヤを使用した。)の一方の端部を電気放電等により球状に形成し、この球状に形成された端部を電極パッド52に押し付け、超音波併用の熱圧着により接続し、金属ワイヤを切断することで形成される。また、積層されたAuスタッドバンプ58−1〜58−3は、Auスタッドバンプ57を形成する際の形成方法を繰り返し行うことにより形成される。この際、最上段のAuスタッドバンプ58−3には、図7に示すような突出部が存在するが、他のAuスタッドバンプ58−1,58−2の突出部はそれぞれ上段に形成されたAuスタッドバンプにより押しつぶされている。
The
なお、本実施例では、電極パッド55上に3つのAuスタッドバンプ58−1〜58−3を設けた場合を例に挙げたが、電極パッド55上に設けるAuスタッドバンプの数は、半導体素子51の厚さEや、Auスタッドバンプの大きさや、電極パッド52上に設けるAuスタッドバンプ57の数等により適宜選択される。
In the present embodiment, the case where three Au stud bumps 58-1 to 58-3 are provided on the
次に、図8に示すように、平板状の金属板80に荷重をかけて、最上段のAuスタッドバンプ58−3に対してレべリング(平坦化)を行い、距離H1と距離H2とが等しくなるようにする。
Next, as shown in FIG. 8, a load is applied to the
図9は、多層配線プリント基板60の断面図を示しており、同図に示すように、多層配線プリント基板60の上面側には、ソルダーレジスト64に形成された開口部85に露出された接続パッド61と、ソルダーレジスト64に形成された開口部86に露出された接続パッド62とが形成されている。多層配線プリント基板60の下面側には、ソルダーレジスト67と、接続パッド66と、拡散防止膜75と、はんだボール68とが形成されている。なお、はんだボール68の多層配線プリント基板60への搭載は、積層された半導体素子51,54と多層配線プリント基板60との接続(実装)後に行っても良い。
FIG. 9 shows a cross-sectional view of the multilayer wiring printed
図12は、図9に示した多層配線プリント基板を平面視した図である。図12において、一点鎖線は半導体素子51の外形位置を示しており、2点鎖線は半導体素子54の外形位置を示している。
FIG. 12 is a plan view of the multilayer wiring printed board shown in FIG. In FIG. 12, the alternate long and short dash line indicates the outline position of the
次に、図10に示すように、図9に示した構成とされた多層配線プリント基板60の接続パッド61,62にはんだ77を形成し、その後、多層配線プリント基板60の上面の半導体素子51,54が実装される領域内にアンダーフィル樹脂78を塗布する。
Next, as shown in FIG. 10,
続いて、図11に示すように、積層した半導体素子51,54を多層配線プリント基板60の搭載位置に対して位置合わせを行う。その後、接続パッド61,62上に設けられたはんだ77にAuスタッドバンプ57,58−3を接触させると共に、積層された半導体素子51,54を多層配線プリント基板60に対して加熱圧着する。これにより、溶融されたはんだ77が固化して、積層された半導体素子51,54と多層配線プリント基板60とが接続(実装)される。また、この際、アンダーフィル樹脂78も同時に硬化させることで、半導体素子51,54と多層配線プリント基板60との間隙がアンダーフィル樹脂78により充填及び封止される。
Subsequently, as shown in FIG. 11, the stacked
このように、はんだ77を溶融して、Auスタッドバンプ57,58−1〜58−3と接続パッド61,62とを接続することで、レべリング時の距離H1(距離H1=距離H2)が保たれ、積層された半導体素子51,54の多層配線プリント基板60に対する高さばらつきを小さくして、積層された半導体素子51,54を多層配線プリント基板60に精度良く実装することができる。
Thus, by melting the
なお、上記実施例では、ウエハーからダイシング後の半導体素子54に半導体素子51を積層させたが、ダイシング前の半導体素子54に半導体素子51を積層させ、その後、半導体素子54のダイシングを行い、積層された半導体素子51,54を多層配線プリント基板60に実装しても良い。
In the above embodiment, the
上記説明したように、積層された半導体素子51,54と、多層配線プリント基板60とを有した半導体装置50において、積層された半導体素子51,54と多層配線プリント基板60との間をAuスタッドバンプ57,58−1〜58−3を介して接続することで、積層された半導体素子51,54を多層配線プリント基板60に対して精度良く接続できると共に、半導体素子51,54の外形及び多層配線プリント基板60の外形の大きさを小さくすることができる。
As described above, in the
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims. Deformation / change is possible.
なお、上記実施例では、外形の大きさの異なる半導体素子が2つ積層された場合を例に挙げて説明したが、外形の大きさの異なる半導体素子が2つ以上積層された場合についても、同様な手法により、積層された半導体素子と多層配線プリント基板との間を接続することができる。 In the above embodiment, the case where two semiconductor elements having different outer dimensions are stacked has been described as an example. However, when two or more semiconductor elements having different outer dimensions are stacked, By a similar method, it is possible to connect the stacked semiconductor elements and the multilayer wiring printed board.
本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造に適用できる。 INDUSTRIAL APPLICABILITY The present invention can be applied to a semiconductor element connection structure capable of accurately connecting each of a plurality of stacked semiconductor elements to a substrate and reducing the outer shape of the plurality of semiconductor elements and the outer shape of the substrate. it can.
10,25,50 半導体装置
11,13,27,29,32,51,54 半導体素子
18,26 基板
12 ワイヤ
14,19,21 電極パッド
15,28,31,33,68 はんだボール
16,78 アンダーフィル樹脂
26A 接続面
52,55 電極パッド
51A,54A 面
56 ダイボンド樹脂
57,58−1〜58−3 Auスタッドバンプ
57C,58−3C 端部
60 多層配線プリント基板
61,62,66 接続パッド
63,69 Cu配線
64,67 ソルダーレジスト
70 コア基板
71 内層配線
72 ビア
73,74 ビルドアップ層
77 はんだ
80 金属板
85,86 開口部
A 接続領域
C 領域
E 厚さ
H1,H2 距離
10, 25, 50
Claims (3)
前記接続部は、複数のスタッドバンプを有し、
前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造。 A semiconductor in which a plurality of semiconductor elements are stacked so that electrode pads formed on each semiconductor element are exposed, and each of the plurality of semiconductor elements is flip-chip mounted on a substrate via a connection portion formed on the electrode pad In the element connection structure,
The connecting portion has a plurality of stud bumps,
The semiconductor element connection structure, wherein the plurality of stud bumps are stacked according to a distance between each of the plurality of semiconductor elements and the substrate.
前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項1に記載の半導体素子の接続構造。 The substrate is provided with connection pads,
The semiconductor element connection structure according to claim 1, wherein the stud bump and the connection pad are connected by solder.
The semiconductor element connection structure according to claim 1, wherein each of the plurality of stud bumps has substantially the same size.
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