JP2005311726A - Differential amplifier, two-stage amplifier and analog/digital converter - Google Patents
Differential amplifier, two-stage amplifier and analog/digital converter Download PDFInfo
- Publication number
- JP2005311726A JP2005311726A JP2004126073A JP2004126073A JP2005311726A JP 2005311726 A JP2005311726 A JP 2005311726A JP 2004126073 A JP2004126073 A JP 2004126073A JP 2004126073 A JP2004126073 A JP 2004126073A JP 2005311726 A JP2005311726 A JP 2005311726A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- load
- circuit
- amplifier circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、差動増幅器、２段増幅器、及びアナログ／ディジタル変換器に関するものである。 The present invention relates to a differential amplifier, a two-stage amplifier, and an analog / digital converter.
従来より、ディジタル機器の普及に伴ってアナログ信号をディジタル信号に変換するアナログ／ディジタル変換器が広範に使用されてきている。 Conventionally, with the widespread use of digital equipment, analog / digital converters that convert analog signals into digital signals have been widely used.
このアナログ／ディジタル変換器では、入力されたアナログ信号を複数段階の参照電圧と比較することによってアナログ信号をディジタル信号に変換しているために、複数個の増幅器が使用されている。 In this analog / digital converter, an analog signal is converted into a digital signal by comparing an input analog signal with a plurality of stages of reference voltages, and thus a plurality of amplifiers are used.
そのため、アナログ／ディジタル変換器では、特性の良好な増幅器を使用するようにしており、特に増幅器の特性として重要となるオフセット電圧を低減させるために、オフセット圧縮機能を有する２段増幅器が使用されている。 For this reason, an analog / digital converter uses an amplifier having good characteristics, and in particular, a two-stage amplifier having an offset compression function is used in order to reduce an offset voltage which is important as an amplifier characteristic. Yes.
この２段増幅器は、一定利得の差動増幅器に可変利得の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによって前段の差動増幅器のオフセット電圧を見かけ上圧縮するようにしている。 In this two-stage amplifier, a variable gain differential amplifier is connected in series to a constant gain differential amplifier, and the offset voltage of the previous differential amplifier is apparently compressed by increasing or decreasing the gain of the subsequent differential amplifier. I have to.
この後段に使用される差動増幅器101としては、図11に示すように、差動増幅回路102に負荷回路103を接続するとともに、この負荷回路103に切換スイッチ104を接続し、この切換スイッチ104によって、負荷回路103の全体を差動増幅回路102の負荷とする全体負荷と、負荷回路103の一部分を差動増幅回路102の負荷とする部分負荷とに切換えることで差動増幅回路102の利得を増減できるように構成したものが知られている。
As the
この差動増幅器101は、Ｐチャンネル型のトランジスタT101にＰチャンネル型のトランジスタT102,T103を差動接続して差動増幅回路102を構成するとともに、この差動増幅回路102に接続したＮチャンネル型のトランジスタT104,T105で負荷回路103を構成しており、この負荷回路103を構成するトランジスタT104,T105のドレイン端子とゲート端子との間に切換スイッチ104としてのスイッチングトランジスタT106,T107を接続している。
The
この差動増幅器101では、スイッチングトランジスタT106,T107を切断状態とした場合には、負荷回路103の全体が負荷（全体負荷）となり、その場合には、トランジスタT104,T105による電流源負荷となって出力インピーダンスが増大して、差動増幅器101の利得が増大し、一方、スイッチングトランジスタT106,T107を接続状態とした場合には、負荷回路103の一部分が負荷（部分負荷）となり、その場合には、トランジスタT104,T105によるダイオード負荷となって出力インピーダンスが低減して、差動増幅器101の利得が低減する。
In the
そして、この差動増幅器101の前段側に接続した増幅器のオフセット電圧をＶos、部分負荷時の利得をＧr、全体負荷時の利得をＧc、入力電圧をＶinとすると、部分負荷時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、全体負荷時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、部分負荷から全体負荷に切換えたときには、
Ｇr・Ｖos＝Ｇc・Ｖin
と表せ、したがって、入力電圧Ｖinは、
Ｖin＝Ｖos・Ｇr／Ｇc
と表せることになる。
When the offset voltage of the amplifier connected to the front side of the
Vout = Gr ・ Vos
The output voltage Vout at the time of the entire load is
Vout = Gc ・ Vin
Therefore, when switching from partial load to full load,
Gr ・ Vos = Gc ・ Vin
Therefore, the input voltage Vin is
Vin = Vos · Gr / Gc
It can be expressed as
すなわち、上記構成の差動増幅器101を用いた２段増幅器では、オフセット電圧がＧr／Ｇc倍に圧縮されており、入力換算オフセットがＶos・Ｇr／Ｇcと表せることになる。
That is, in the two-stage amplifier using the
そして、差動増幅回路102を構成するトランジスタT102,T103のトランスコンダクタンスをgm1、負荷回路103を構成するトランジスタT104,T105のトランスコンダクタンスをgm2、負荷容量をＣ、作動時間をｔとすると、部分負荷時の利得Ｇrは、
Ｇr＝gm1／gm2
と表せ、全体負荷時の利得Ｇcは、
Ｇc＝gm1／Ｃ・ｔ
と表せることから、入力換算オフセットは、
Ｖin＝Ｖos・Ｃ／（gm2・ｔ）
と表せることになる。
When the transconductance of the transistors T102 and T103 constituting the
Gr = gm1 / gm2
The gain Gc at the total load is
Gc = gm1 / Ct
Therefore, the input conversion offset is
Vin = Vos · C / (gm2 · t)
It can be expressed as
したがって、上記構成の差動増幅回路102では、入力換算オフセットをさらに低減するためには、負荷容量Ｃを小さくするか、トランジスタT104,T105のトランスコンダクタンスgm2や作動時間ｔを大きくすればよいことになる。
上記構成の差動増幅回路102では、負荷容量Ｃと作動時間ｔとが回路構成や仕様などで決まってしまうため、差動増幅回路102の入力換算オフセットをさらに低減させるためには、トランジスタT104,T105のトランスコンダクタンスgm2を大きくする必要があった。
In the
しかしながら、トランジスタT104,T105のトランスコンダクタンスgm2を大きくするには、トランジスタT104,T105のサイズを大きくするか、トランジスタT104,T105に大電流を通電しなければならず、トランジスタT104,T105のサイズを大きくした場合には、トランジスタT104,T105の寄生容量が増大してしまい、差動増幅回路102の動作速度が低減するおそれがあり、一方、トランジスタT104,T105に大電流を通電した場合には、差動増幅回路102の消費電力が増大するおそれがあった。
However, in order to increase the transconductance gm2 of the transistors T104 and T105, the size of the transistors T104 and T105 must be increased, or a large current must be passed through the transistors T104 and T105, and the size of the transistors T104 and T105 must be increased. In this case, the parasitic capacitances of the transistors T104 and T105 may increase, which may reduce the operation speed of the
そこで、請求項１に係る本発明では、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。 Therefore, according to the first aspect of the present invention, a load circuit is connected to the differential amplifier circuit, and a changeover switch is connected to the load circuit, and the entire load circuit is connected to the load of the differential amplifier circuit by the changeover switch. In the differential amplifier circuit configured to change the gain of the differential amplifier circuit by switching the entire load to a partial load that uses a part of the load circuit as a load of the differential amplifier circuit, the load circuit Is configured to amplify the input signal of the differential amplifier circuit when the entire load is applied.
また、請求項２に係る本発明では、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによってオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
Further, in the present invention according to
また、請求項３に係る本発明では、アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、この差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。 According to a third aspect of the present invention, there is provided an analog / digital converter configured to amplify the difference between the voltage of the analog signal and a plurality of different reference voltages by a plurality of amplifying means and convert the difference into a digital signal. The means is a differential amplifier having an offset compression function for compressing an offset voltage. The differential amplifier has a load circuit connected to the differential amplifier circuit and a changeover switch connected to the load circuit. The gain of the differential amplifier circuit is changed by switching between an overall load that uses the entire load circuit as a load of the differential amplifier circuit and a partial load that uses a part of the load circuit as a load of the differential amplifier circuit. In addition, the load circuit is configured to amplify the input signal of the differential amplifier circuit when the entire load is applied.
そして、本発明では、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路を、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成しているために、全体負荷時の差動増幅回路の利得を増大させることができる。 In the present invention, a load circuit is connected to the differential amplifier circuit, a change-over switch is connected to the load circuit, and the load switch is used as a load of the differential amplifier circuit. In the differential amplifier circuit configured to change the gain of the differential amplifier circuit by switching a part of the load circuit to a partial load serving as a load of the differential amplifier circuit, Since it is configured to amplify the input signal of the differential amplifier circuit, the gain of the differential amplifier circuit at the time of full load can be increased.
したがって、本発明に係る差動増幅回路では、動作速度を低減させることなく、しかも、消費電力を増大させることなく、差動増幅回路の利得比を増大させることができる。 Therefore, in the differential amplifier circuit according to the present invention, the gain ratio of the differential amplifier circuit can be increased without reducing the operation speed and without increasing the power consumption.
そのため、この差動増幅回路を用いてオフセット圧縮機能を有する２段増幅器を構成した場合には、入力換算オフセットを低減したオフセット圧縮機能に優れた２段増幅器とすることができ
る。
Therefore, when a two-stage amplifier having an offset compression function is configured using this differential amplifier circuit, a two-stage amplifier excellent in an offset compression function with reduced input conversion offset can be obtained.
また、差動増幅回路を用いてアナログ／ディジタル変換器を構成した場合には、アナログ／ディジタル変換器の特性を向上させることができる。 Further, when the analog / digital converter is configured using the differential amplifier circuit, the characteristics of the analog / digital converter can be improved.
以下に、本発明に係るアナログ／ディジタル変換器について図面を参照しながら説明する。以下の説明では、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。 The analog / digital converter according to the present invention will be described below with reference to the drawings. In the following description, an analog signal is converted into the upper 2 bits of the digital signal, and then the lower 2 bits of the digital signal are converted, taking a total of 4 bits as a subranging type analog / digital converter. The specific embodiment of the invention is not limited to this.
本発明に係るアナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプリング及びホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、この比較手段４の出力を論理処理することによってアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
As shown in FIG. 1, the analog / digital converter 1 according to the present invention includes a sample hold means 2 for sampling and holding an analog signal, a reference voltage generation means 3 for generating a plurality of different reference voltages, an analog signal Comparing means 4 for comparing the voltage with a plurality of different reference voltages, and logic processing means 5 for outputting a digital signal corresponding to the analog signal by logically processing the output of the comparing
サンプルホールド手段２は、入力端子Ｔinに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
The sample hold means 2 holds the voltage of the analog signal applied to the input terminal T in for a predetermined period at a predetermined timing and outputs it to the
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔrtと低電位側の基準電位となる低電位側基準電源端子Ｔrbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。
The reference voltage generating means 3 has 16 identical resistance values between a high potential side reference power supply terminal T rt that becomes a high potential side reference potential and a low potential side reference power supply terminal T rb that becomes a low potential side reference potential. Are connected in series, and a plurality of reference voltages are generated by dividing the voltage between the reference potential on the high potential side and the reference potential on the low potential side by the 16 resistors R1 to R16, A predetermined reference voltage is output from the upper bit side reference
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔrtから４個目の抵抗R4と５個目の抵抗R5との間、及び低電位側基準電源端子Ｔrbから４個目の抵抗R13と５個目の抵抗R12との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線7,8をそれぞれ接続する一方、高電位側基準電源端子Ｔrtから１個目の抵抗R1と２個目の抵抗R2との間、及び高電位側基準電源端子Ｔrtから３個目の抵抗R3と４個目の抵抗R4との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線9,10を連動連結したスイッチSW1,SW2を介してそれぞれ接続しており、この下位ビット側参照電圧信号線9,10は、高電位側基準電源端子Ｔrtから７個目の抵抗R7と８個目の抵抗R8との間、及び高電位側基準電源端子Ｔrtから５個目の抵抗R5と６個目の抵抗R6との間に連動連結したスイッチSW3,SW4を介して接続されるとともに、高電位側基準電源端子Ｔrtから９個目の抵抗R9と10個目の抵抗R10との間、及び高電位側基準電源端子Ｔrtから11個目の抵抗R11と12個目の抵抗R12との間に連動連結したスイッチSW5,SW6を介して接続され、さらには、高電位側基準電源端子Ｔrtから15個目の抵抗R15と16個目の抵抗R16との間、及び高電位側基準電源端子Ｔrtから13個目の抵抗R13と14個目の抵抗R14との間に連動連結したスイッチSW7,SW8を介して接続されている。
Specifically, the reference voltage generating means 3, 4 between the high potential side reference power supply terminal T rt and 4 th resistor R4 and 5 th resistor R5, and the low-potential reference power source terminal T rb The upper bit side reference
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。
When converting the analog signal into the higher bit side digital signal, the reference voltage generation means 3 disconnects all the switches SW1 to SW8 and applies the reference voltage from the higher bit side reference
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とから構成している。ここで、上位ビット側比較手段11と下位ビット側比較手段12とは同様の構成となっているため、以下では上位ビット側比較手段11について説明する。 The comparison means 4 includes an upper bit side comparison means 11 that compares the voltage of the analog signal and the reference voltage on the upper bit side, and a lower bit side comparison means 12 that compares the voltage of the analog signal and the reference voltage on the lower bit side. It is composed. Here, since the upper bit side comparison means 11 and the lower bit side comparison means 12 have the same configuration, the upper bit side comparison means 11 will be described below.
上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、この増幅手段13の出力を比較・保持する比較保持手段14とから構成している。 The upper bit side comparison means 11 comprises amplification means 13 for amplifying the difference between the voltage of the analog signal and the reference voltage, and comparison holding means 14 for comparing and holding the output of the amplification means 13.
ここで、増幅手段13は、２個の差動増幅器15,16を直列接続した２個の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、２段増幅器17は、２個の差動増幅器15,16を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
The amplification means 13 is connected to two two-
各２段増幅器17は、図２及び図３に模式的に示すように、一定利得の差動増幅器15の後段に可変利得の差動増幅器16を直列接続している。
Each of the two-
前段の差動増幅器15は、非反転入力端子19にホールド信号線６を接続するとともに、反転入力端子20に上位ビット側参照電圧信号線7(8)をスイッチSW9を介して接続し、これらの非反転入力端子19と反転入力端子20とをスイッチSW10を介して短絡している。ここで、スイッチSW9,SW10は、クロック信号CLKによって断続制御されている。
The
後段の差動増幅器16は、差動増幅回路21に負荷回路22を接続するとともに、この負荷回路22に負荷切換手段23を接続し、この負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
The
そして、各２段増幅器17は、負荷切換手段23を用いて後段の差動増幅器16の利得を増減させることによって前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するオフセット圧縮機能を有している。
Each of the two-
以下に、各２段増幅器17の具体的な構造について、図４に基づいて説明する。
Hereinafter, a specific structure of each two-
前段の差動増幅器15は、一対のＮチャンネル型のトランジスタT11,T12を差動接続しており、同トランジスタT11,T12は、ゲート端子に非反転入力端子19と反転入力端子20とを接続し、ドレイン端子と電源VCCとの間に電流源I1,I2を接続し、ソース端子とグランドGNDとの間に電流源I3を接続している。
The
また、前段の差動増幅器15は、トランジスタT11,T12のドレイン端子にＰチャンネル型のトランジスタT21,T22のドレイン端子を接続し、このトランジスタT21,T22のゲート端子に所定のバイアス電圧Ｖb1を印加しており、このトランジスタT21,T22のソース端子から前段の差動増幅器15の出力を取り出している。
The
前段の差動増幅器15と後段の差動増幅器16との間には、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けている。
Between the
この振幅制限手段24は、トランジスタT21,T22のソース端子に負荷抵抗R21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のＤＣ動作点を最適な電圧に調整している。
The
後段の差動増幅器16は、図４及び図５に示すように、電源VCCに電流源となるＮチャンネル型のトランジスタT31のドレイン端子を接続し、このトランジスタT31のソース端子に差動対をなすＮチャンネル型のトランジスタT32,T33を接続して差動増幅回路21を構成し、この差動増幅回路21のトランジスタT32,T33のゲート端子に前段の差動増幅器15の出力となるトランジスタT21,T22のソース端子を接続する一方、トランジスタT32,T33のソース端子に非反転出力端子25と正転出力端子26とを接続して出力を取り出している。
As shown in FIGS. 4 and 5, the
なお、トランジスタT32,T33のゲート端子とトランジスタT21,T22のソース端子との間にコンデンサーを接続して容量カットを行うようにすることもできる。この場合には、トランジスタT32,T33のゲート端子に所定のＤＣ動作点となる電圧を所定のタイミングで印加する必要がある。 Capacitance cutting may be performed by connecting a capacitor between the gate terminals of the transistors T32 and T33 and the source terminals of the transistors T21 and T22. In this case, it is necessary to apply a voltage at a predetermined DC operating point to the gate terminals of the transistors T32 and T33 at a predetermined timing.
また、後段の差動増幅器16は、差動増幅回路21のトランジスタT32,T33のソース端子に負荷回路22としてのトランジスタT34,T35のドレイン端子を接続し、このトランジスタT34,T35のソース端子にグランドGNDを接続している。
The
また、後段の差動増幅器16は、負荷回路22のトランジスタT34,T35のドレイン端子とゲート端子との間に負荷切換手段23としてのスイッチングトランジスタT36,T37を接続しており、このスイッチングトランジスタT36,T37のゲート端子には、クロック信号CLKを印加している。
Further, the
さらに、後段の差動増幅器16は、負荷回路22のトランジスタT34,T35のゲート端子に差動増幅回路21の入力信号の電圧を保持する電圧保持手段27としてのコンデンサC1,C2を接続し、このコンデンサC1,C2に差動増幅回路21の入力端子となるトランジスタT32,T33のゲート端子を接続している。
Further, the
そして、後段の差動増幅器16は、スイッチングトランジスタT36,T37を切断状態とした場合には、負荷回路22の全体が負荷（全体負荷）となり、その場合には、トランジスタT34,T35による電流源負荷となって出力インピーダンスが増大し、これにより、後段の差動増幅器16の利得が増大し、一方、スイッチングトランジスタT36,T37を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合にはトランジスタT34,T35によるダイオード負荷となって出力インピーダンスが低減し、これにより、後段の差動増幅器16の利得は低減する。なお、トランジスタT34,T35のゲート端子に接続したコンデンサC1,C2に電圧が保持されているために、直流的な電位は保持されている。
In the
しかも、負荷回路22のトランジスタT34,T35のゲート端子にコンデンサC1,C2を介して差動増幅器16（差動増幅回路21）の入力信号が印加されているために、負荷回路22は、トランジスタT34,T35を電流源負荷とする全体負荷時に差動増幅回路22の入力信号をトランジスタT34,T35で増幅するようになっている。
In addition, since the input signal of the differential amplifier 16 (differential amplifier circuit 21) is applied to the gate terminals of the transistors T34 and T35 of the
そのため、後段の差動増幅器16は、スイッチングトランジスタT36,T37を切断状態とした場合の全体負荷時の利得を従来回路に比べてさらに増大させることができ、それに伴って、全体負荷時の差動増幅回路21の利得を増大させることができる。
Therefore, the
次に、上記２段増幅器17の動作について説明する。
Next, the operation of the two-
２段増幅器17は、クロック信号CLKによってスイッチSW9を切断状態にするとともにスイッチSW10を接続状態にして、前段の差動増幅器15の非反転入力端子19及び反転入力端子20にアナログ信号の電圧を印加するリセットモードと、クロック信号CLKによってスイッチSW9を接続状態にするとともにスイッチSW10を切断状態にして、前段の差動増幅器15の非反転入力端子19にアナログ信号の電圧を印加する一方、反転入力端子20に参照電圧を印加する比較モードとを交互に繰返す。
The two-
そして、リセットモード時には、負荷切換手段23（スイッチングトランジスタT36,T37）を接続状態にして、後段の差動増幅器16の負荷をダイオード負荷とし、後段の差動増幅器16の利得を低減させ、一方、比較モード時には、負荷切換手段23（スイッチングトランジスタT36,T37）を切断状態にして、後段の差動増幅器16の負荷を電流源負荷とし、後段の差動増幅器16の利得を増大させるようにしている。すなわち、２段増幅器17は、後段の差動増幅器16の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
In the reset mode, the load switching means 23 (switching transistors T36 and T37) are connected, the load of the
このように、後段の差動増幅器16の利得を増減させることによって、２段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するようにしている。
In this way, by increasing or decreasing the gain of the
すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（電流源負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。
That is, the offset voltage of the
Vout = Gr ・ Vos
On the other hand, the output voltage Vout at the time of comparison is
Vout = Gc ・ Vin
Because
Gr ・ Vos = Gc ・ Vin
And
Vin = Vos · Gr / Gc
It becomes.
すなわち、上記構成の差動増幅器16を用いた２段増幅器17では、オフセット電圧がＧr／Ｇc倍に圧縮されており、入力換算オフセットがＶos・Ｇr／Ｇcと表せることになる。
That is, in the two-
そして、差動増幅回路16を構成するトランジスタT32,T33のトランスコンダクタンスをgm1、負荷回路22を構成するトランジスタT34,T35のトランスコンダクタンスをgm2、負荷容量をＣ、比較時間をｔとすると、リセットモード時の利得Ｇrは、従来回路と同様に、
Ｇr＝gm1／gm2
と表せるが、全体負荷時の利得Ｇcは、従来回路とは異なり、比較時間ｔが短い間では、
Ｇc＝（gm1＋gm2）／Ｃ・ｔ
と表せることから、入力換算オフセットは、
Ｖin＝Ｖos・Ｃ／（（gm2＋gm2／gm1）・ｔ）
と表せることになる。
When the transconductance of the transistors T32 and T33 constituting the
Gr = gm1 / gm2
However, the gain Gc at the total load is different from that in the conventional circuit, while the comparison time t is short,
Gc = (gm1 + gm2) / Ct
Therefore, the input conversion offset is
Vin = Vos · C / ((gm2 + gm2 / gm1) · t)
It can be expressed as
従来回路では、入力換算オフセットが、
Ｖin＝Ｖos・Ｃ／（gm2・ｔ）
となっていたことから、上記構成の差動増幅器16とすることで、分母のgm2／gm1の分オフセット圧縮の効果が増大したことになる。
In the conventional circuit, the input conversion offset is
Vin = Vos · C / (gm2 · t)
Therefore, the
次に、上記アナログ／ディジタル変換器１の動作について図５に基づいて説明する。 Next, the operation of the analog / digital converter 1 will be described with reference to FIG.
アナログ／ディジタル変換器１は、クロック信号CLKに同期して動作するようにしている。 The analog / digital converter 1 operates in synchronization with the clock signal CLK.
そして、サンプルホールド手段２は、クロック信号CLKの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号CLKが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。 The sample hold means 2 tracks (samples) the analog signal for a predetermined period (T) in synchronization with the rise of the clock signal CLK, and then only for a predetermined period (H) until the next rise of the clock signal CLK. Hold the analog signal.
上位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立下がりに同期して比較モードからリセットモードに再び切換わる。 The amplifying means 13 on the upper bit side switches from the reset mode to the comparison mode after a predetermined time (t1) from the rise of the clock signal CLK, and amplifies the voltage difference between the analog signal voltage held by the sample hold means 2 and the reference voltage. Then, the comparison mode is switched to the reset mode again in synchronization with the falling edge of the clock signal CLK.
また、上位ビット側の比較保持手段14は、クロック信号CLKの立上がりに同期してリセットされ、クロック信号CLKの立下がりに同期して増幅手段13の出力を保持する。 The upper bit side comparison and holding means 14 is reset in synchronization with the rising edge of the clock signal CLK, and holds the output of the amplifying means 13 in synchronization with the falling edge of the clock signal CLK.
そして、上位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。 The output held by the upper bit side comparison and holding means 14 is logically processed by the logic processing means 5 to generate the upper bit side digital signal and the reference voltage generating means 3 generates the lower bit side reference voltage. To do.
一方、下位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立上がりに同期して比較モードからリセットモードに再び切換わる。 On the other hand, the amplifying means 13 on the lower bit side switches from the reset mode to the comparison mode after a predetermined time (t2) from the rise of the clock signal CLK, and the voltage difference between the analog signal voltage held by the sample hold means 2 and the reference voltage. Is switched again from the comparison mode to the reset mode in synchronization with the rise of the clock signal CLK.
また、下位ビット側の比較保持手段14は、クロック信号CLKの立下がりに同期してリセットされ、クロック信号CLKの立上がりに同期して増幅手段13の出力を保持する。 Further, the comparison holding means 14 on the lower bit side is reset in synchronization with the fall of the clock signal CLK, and holds the output of the amplification means 13 in synchronization with the rise of the clock signal CLK.
そして、下位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号CLKの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。 The output held by the lower bit side comparison holding means 14 is logically processed by the logic processing means 5 to generate a lower bit side digital signal, and a digital signal corresponding to the analog signal is generated one clock after the clock signal CLK. Output from the logic processing means 5.
なお、上記アナログ／ディジタル変換器１では、２段増幅器17の後段の差動増幅器16として図５に示した回路を用いているが、これに限られるものではなく、図６〜図９に示す回路を用いてもよい。なお、図６〜図９では、図５に示す回路と同一の機能を有するものには同一の符号を付している。
In the analog / digital converter 1, the circuit shown in FIG. 5 is used as the
図６に示す差動増幅回路16aは、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いた場合の回路である。このトランジスタT38,T39のゲート端子には所定のバイアス電圧が印加される。
The
図７に示す差動増幅回路16bは、差動増幅回路21としてカスコード接続したトランジスタT32,T40,T33,T41を用いるとともに、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いた場合の回路である。このトランジスタT38,T39,T40,T41のゲート端子には所定のバイアス電圧が印加される。
The
図８に示す差動増幅回路16cは、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いるとともに、トランジスタT34,T35のゲート端子とグランドGNDとの間に電圧保持用のコンデンサC3,C4を接続した場合の回路である。このトランジスタT38,T39のゲート端子には所定のバイアス電圧が印加される。
The
図９に示す差動増幅回路16dは、差動増幅回路21としてカスコード接続したトランジスタT32,T40,T33,T41を用いるとともに、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用い、さらに、コンデンサC1,C2と入力端子との間に入力信号を増幅する増幅器AMP1,AMP2を接続した場合の回路である。このトランジスタT38,T39,T40,T41のゲート端子には所定のバイアス電圧が印加される。なお、増幅器AMP1,AMP2に換えてバッファを用いることもできる。
The
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。 In the above embodiment, a 4-bit sub-ranging type analog / digital converter that performs conversion by dividing into 2 bits every 2 bits has been described as an example. However, the present invention is not limited to this, and conversion is performed in multiple stages. It is also possible to use a configuration that performs the above-mentioned, and it is not limited to a single input type, and may be a differential input type. Also, the specific circuit is not limited to the one with only the positive power supply, and may use a positive / negative power supply or only a negative power supply, and the specific elements constituting the circuit are appropriately selected. It's okay.
１ アナログ／ディジタル変換器
２ サンプルホールド手段
３ 参照電圧生成手段
４ 比較手段
５ 論理処理手段
６ ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持手段
15,16 差動増幅器
17 ２段増幅器
18 補完増幅器
21 差動増幅回路
22 負荷回路
23 負荷切換手段
24 振幅制限手段
27 電圧保持手段
DESCRIPTION OF SYMBOLS 1 Analog /
7,8 Upper bit side reference voltage signal line
9,10 Lower bit reference voltage signal line
11 Upper bit side comparison means
12 Lower bit side comparison means
13 Amplification means
14 Comparison holding means
15,16 differential amplifier
17 Two-stage amplifier
18 Complementary amplifier
21 Differential amplifier circuit
22 Load circuit
23 Load switching means
24 Amplitude limiting means
27 Voltage holding means
Claims (3)
前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とする差動増幅器。 A load circuit is connected to the differential amplifier circuit, and a changeover switch is connected to the load circuit, and the changeover switch allows the entire load circuit to be a load of the differential amplifier circuit and a part of the load circuit. In the differential amplifier configured to change the gain of the differential amplifier circuit by switching to a partial load as a load of the differential amplifier circuit,
The differential amplifier, wherein the load circuit is configured to amplify an input signal of the differential amplifier circuit when an entire load is applied.
後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とする２段増幅器。 In a two-stage amplifier having an offset compression function of compressing an offset voltage by connecting at least two differential amplifiers in series and increasing or decreasing the gain of the subsequent differential amplifier,
The differential amplifier at the subsequent stage has a load circuit connected to the differential amplifier circuit, and a changeover switch is connected to the load circuit, and the entire load circuit uses the entire load circuit as a load of the differential amplifier circuit by the changeover switch. And changing the gain of the differential amplifier circuit by switching a part of the load circuit to a partial load as a load of the differential amplifier circuit,
Moreover, the load circuit is configured to amplify the input signal of the differential amplifier circuit when the entire load is applied.
各増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、
この差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とするアナログ／ディジタル変換器。
In an analog / digital converter configured to amplify a difference between a voltage of an analog signal and a plurality of different reference voltages by a plurality of amplifying means and convert the difference into a digital signal,
Each amplifying means is a differential amplifier having an offset compression function for compressing an offset voltage,
In this differential amplifier, a load circuit is connected to the differential amplifier circuit, and a changeover switch is connected to the load circuit. It is configured to change the gain of the differential amplifier circuit by switching a part of the load circuit to a partial load as a load of the differential amplifier circuit,
Moreover, the analog / digital converter is characterized in that the load circuit is configured to amplify the input signal of the differential amplifier circuit when the entire load is applied.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004126073A JP3968529B2 (en) | 2004-04-21 | 2004-04-21 | Differential amplifier, two-stage amplifier, and analog / digital converter |
| TW094111713A TWI316332B (en) | 2004-04-21 | 2005-04-13 | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device |
| US11/106,958 US7042384B2 (en) | 2004-04-21 | 2005-04-15 | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device |
| CNB2005100672442A CN100483926C (en) | 2004-04-21 | 2005-04-20 | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device |
| EP05008684A EP1589658B1 (en) | 2004-04-21 | 2005-04-20 | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device |
| KR1020050032717A KR101106424B1 (en) | 2004-04-21 | 2005-04-20 | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device |
| DE602005006653T DE602005006653D1 (en) | 2004-04-21 | 2005-04-20 | Differential amplifier, two-stage differential amplifier and analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004126073A JP3968529B2 (en) | 2004-04-21 | 2004-04-21 | Differential amplifier, two-stage amplifier, and analog / digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005311726A true JP2005311726A (en) | 2005-11-04 |
| JP3968529B2 JP3968529B2 (en) | 2007-08-29 |
Family
ID=35346689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004126073A Expired - Fee Related JP3968529B2 (en) | 2004-04-21 | 2004-04-21 | Differential amplifier, two-stage amplifier, and analog / digital converter |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3968529B2 (en) |
| CN (1) | CN100483926C (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109660A (en) * | 2008-10-30 | 2010-05-13 | Mitsumi Electric Co Ltd | Successive approximation type ad converter circuit |
| JP2012205043A (en) * | 2011-03-25 | 2012-10-22 | Sony Corp | Differential amplifier and analog/digital converter |
| US8330633B2 (en) * | 2011-04-28 | 2012-12-11 | Linear Technology Corporation | Current steering circuit with feedback |
| US20170230034A1 (en) * | 2016-02-04 | 2017-08-10 | Mediatek Inc. | Comparator circuits |
| CN116667795B (en) * | 2023-08-01 | 2023-10-03 | 杭州万高科技股份有限公司 | Low-voltage floating inverting amplifier and switched capacitor analog-to-digital converter |
-
2004
- 2004-04-21 JP JP2004126073A patent/JP3968529B2/en not_active Expired - Fee Related
-
2005
- 2005-04-20 CN CNB2005100672442A patent/CN100483926C/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN100483926C (en) | 2009-04-29 |
| CN1691495A (en) | 2005-11-02 |
| JP3968529B2 (en) | 2007-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4178702B2 (en) | Differential amplifier, comparator, and A / D converter | |
| US8120388B2 (en) | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter | |
| JP2006115003A (en) | Sample-hold circuit and pipeline a-d converter using the same | |
| JP3839027B2 (en) | AD converter | |
| JP2002074976A (en) | Sample-and-hold amplifier circuit, pipeline type ad converter and pipeline type da converter both using the circuit | |
| KR101106424B1 (en) | Differential amplifier device, 2-stage amplifier device, and analog/digital converter device | |
| US20030169196A1 (en) | Parallel AD converter | |
| US7598896B2 (en) | A/D converter with noise cancel function | |
| US6756928B2 (en) | Pseudo-differential amplifier and analog-to-digital converter using the same | |
| JP3968529B2 (en) | Differential amplifier, two-stage amplifier, and analog / digital converter | |
| JP3932983B2 (en) | DIFFERENTIAL AMPLIFIER, TWO-STAGE AMPLIFIER HAVING THE DIFFERENTIAL AMPLIFIER, AND ANALOG / DIGITAL CONVERTER HAVING THE TWO-STAGE AMPLIFIER | |
| JP2006254419A (en) | Differential amplifier, two-step amplifier, and analog/digital convertor | |
| US20120286986A1 (en) | A/d conversion circuit | |
| JPH0845298A (en) | Differential sample-and-hold circuit | |
| JP4391502B2 (en) | Differential amplifier, two-stage amplifier and analog / digital converter | |
| US8471753B1 (en) | Pipelined analog-to-digital converter and method for converting analog signal to digital signal | |
| JP2011166278A (en) | Differential amplifying circuit, two-stage amplifying circuit and a/d conversion circuit using them | |
| JP2004312556A (en) | Differential amplifier, dual stage amplifier equipped with differential amplifier, and analog and digital converter equipped with dual stage amplifier | |
| JP3113031B2 (en) | Parallel A / D converter | |
| Yasser et al. | A comparative analysis of optimized low-power comparators for biomedical-adcs | |
| JP4569027B2 (en) | Sample hold circuit and AD converter using the circuit | |
| JP4569286B2 (en) | Bias generation circuit, cascode differential amplifier having the same, and analog / digital converter having the same | |
| JPH0983316A (en) | Comparator and analog-digital converter | |
| JP4545116B2 (en) | Voltage comparison circuit | |
| US8525718B2 (en) | Differential amplifier and analog/digital converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070508 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070521 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3968529 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |