JP2005294766A

JP2005294766A - Power supply wiring design method for semiconductor integrated circuit

Info

Publication number: JP2005294766A
Application number: JP2004111622A
Authority: JP
Inventors: Kohei Shimizu; 光平清水
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-05
Filing date: 2004-04-05
Publication date: 2005-10-20

Abstract

<P>PROBLEM TO BE SOLVED: To design a semiconductor chip capable of supplying a sufficient power supply to a circuit part without wastefully consuming power supply resources in a method for designing the layout of a power supply wiring for the semiconductor chip having a plurality of functional blocks by using an automatic layout tool. <P>SOLUTION: When chip side power supply wirings 111-114 positioned to the semiconductor chip and a mesh type power supply wiring positioned to the functional block 10a are connected on the automatic layout tool, linear parts 5a, 5b extended along the outermost periphery of the functional block are extracted as a VSS pin and a VDD pin from the mesh type power supply wiring in the functional block. The chip side power supply wirings 111-114 are connected to the extracted VSS pin 5a and VDD pin 6a. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路の電源配線設計方法に関し、特に、複数の機能ブロックを有する半導体集積回路の電源配線のレイアウトを、ＥＤＡ（Electronic Design Automation）自動レイアウトツールを用いて設計する方法に関するものである。 The present invention relates to a power supply wiring design method for a semiconductor integrated circuit, and more particularly to a method for designing a power supply wiring layout of a semiconductor integrated circuit having a plurality of functional blocks using an EDA (Electronic Design Automation) automatic layout tool. is there.

近年、半導体回路の微細化、ＳＯＣ（System On Chip）化に伴い、ますます大規模な回路を有する半導体回路の設計が増加しており、一方では、省エネ化によって、半導体回路の低電圧化が進んでいる。 In recent years, with the miniaturization of semiconductor circuits and the development of SOC (System On Chip), the design of semiconductor circuits having larger and larger circuits has been increasing. On the other hand, energy savings have reduced the voltage of semiconductor circuits. Progressing.

そこで、半導体集積回路（以下半導体チップともいう。）においては、電源資源を無駄に圧迫することなく、個々の機能を有する回路部である機能ブロック（以下マクロともいう。）に十分な電源を供給する必要があり、電源配線を全面メッシュ構造とした半導体チップがある（特許文献１参照）。 Therefore, in a semiconductor integrated circuit (hereinafter also referred to as a semiconductor chip), sufficient power is supplied to a function block (hereinafter also referred to as a macro) that is a circuit unit having individual functions without wastefully pressing power source resources. There is a semiconductor chip in which the power supply wiring has an entire mesh structure (see Patent Document 1).

次に、このようなメッシュ構造の電源配線を有する半導体チップのレイアウトを、オペレータの入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて設計する方法について、図７〜図１２を用いて説明する。 Next, a method for designing a layout of a semiconductor chip having such a mesh-structured power supply wiring by using an automatic layout tool that displays the layout according to operator input information will be described with reference to FIGS. explain.

自動レイアウトツールを用いて半導体チップのレイアウトを設計する方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計などが行われる。 In the method of designing the layout of the semiconductor chip using the automatic layout tool, the layout design of the functional block in the semiconductor chip, the layout design of the mesh power supply wiring in the semiconductor chip, and the layout of the mesh power supply wiring in each functional block Design is done.

上記機能ブロックのレイアウトの設計では、自動レイアウトツールを用いて、各機能ブロックが所定の位置に位置するよう設計される。 In designing the functional block layout, each functional block is designed to be located at a predetermined position by using an automatic layout tool.

図７は、設計された半導体チップ内の機能ブロックのレイアウトを示す図である。
例えば、半導体チップ１００が５つの機能ブロックを有する場合、自動レイアウトツールの表示部Ｌには、図７に示すように、半導体チップ１００の基準位置に対して位置決めされた、半導体チップ１００を構成する各機能ブロック１０，２０，３０，４０，５０が表示される。 FIG. 7 is a diagram showing a layout of functional blocks in the designed semiconductor chip.
For example, when the semiconductor chip 100 has five functional blocks, the display unit L of the automatic layout tool configures the semiconductor chip 100 positioned with respect to the reference position of the semiconductor chip 100 as shown in FIG. Each function block 10, 20, 30, 40, 50 is displayed.

また、半導体チップにおけるメッシュ状電源配線のレイアウトの設計では、自動レイアウトツールを用いて、複数の電源配線がメッシュ状構造をなすよう設計される。 In designing the layout of the mesh power supply wiring in the semiconductor chip, an automatic layout tool is used to design a plurality of power supply wirings to have a mesh structure.

図８は、設計された半導体チップ１００におけるメッシュ状電源配線のレイアウトを示す図である。
例えば、半導体チップ１００が、縦方向Ｄ１に平行な複数の縦電源配線１１０と、横方向Ｄ２に平行な複数の横電源配線１２０とを有する場合は、自動レイアウトツールの表示部Ｌには、図８に示すように、半導体チップの基準位置に対して位置決めされた、直交する複数の縦電源配線１１０及び複数の横電源配線１２０が表示される。ここで、複数の縦電源配線１１０は、半導体チップにおける基板側から第６番目のレイヤ内に位置するもの、また、複数の横電源配線１２０は、半導体チップにおける、第６番目のレイヤの下側の第５番目のレイヤー内に位置するものである。また、これらの複数の縦電源配線１１０と複数の横電源配線１２０とは、半導体チップ内で立体的に交差し、これらの交差部が必要に応じてバイアホールにより接続される。 FIG. 8 is a diagram showing a layout of mesh power supply wiring in the designed semiconductor chip 100.
For example, when the semiconductor chip 100 has a plurality of vertical power supply wires 110 parallel to the vertical direction D1 and a plurality of horizontal power supply wires 120 parallel to the horizontal direction D2, the display unit L of the automatic layout tool includes As shown in FIG. 8, a plurality of vertical power supply wirings 110 and a plurality of horizontal power supply wirings 120 which are positioned with respect to the reference position of the semiconductor chip are displayed. Here, the plurality of vertical power supply wirings 110 are located in the sixth layer from the substrate side in the semiconductor chip, and the plurality of horizontal power supply wirings 120 are below the sixth layer in the semiconductor chip. Is located in the fifth layer. Further, the plurality of vertical power supply wires 110 and the plurality of horizontal power supply wires 120 intersect three-dimensionally in the semiconductor chip, and these intersecting portions are connected by via holes as necessary.

さらに、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計では、自動レイアウトツールを用いて、各機能ブロックにおける複数の電源配線がメッシュ状構造をなすよう設計される。 Furthermore, in designing the layout of mesh power supply lines in each functional block, an automatic layout tool is used to design a plurality of power supply wirings in each functional block to have a mesh structure.

図９は、設計された機能ブロック１０におけるメッシュ状電源配線のレイアウトを示す図である。
例えば、1つの機能ブロック１０に対して、縦方向Ｄ１に平行な４つの縦電源配線と、横方向Ｄ２に平行な３つの横電源配線とがこれを横切って走る場合には、自動レイアウトツールの表示部Ｌには、図９に示すように、該機能ブロック１０の基準位置に対して位置決めされた、４つの縦電源配線１１〜１４及び３つの横電源配線１５〜１７が表示される。ここで、４つの縦電源配線１１〜１４は、半導体チップにおける第６番目のレイヤー内に位置するもの、また、３つの横電源配線１５〜１７は、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものであり、該縦電源配線１１〜１４及び横電源配線１５〜１７は、ブロック内メッシュ電源配線１０１を構成している。また、これら４つの縦電源配線１１〜１４と３つの横電源配線１５〜１７とは、半導体チップ内で立体的に交差し、これらの交差部にて必要に応じてバイアホールで接続される。 FIG. 9 is a diagram showing a layout of mesh power supply wiring in the designed functional block 10.
For example, when four vertical power supply wires parallel to the vertical direction D1 and three horizontal power supply wires parallel to the horizontal direction D2 run across one functional block 10, the automatic layout tool As shown in FIG. 9, four vertical power supply wires 11 to 14 and three horizontal power supply wires 15 to 17 that are positioned with respect to the reference position of the functional block 10 are displayed on the display unit L. Here, the four vertical power supply wires 11 to 14 are located in the sixth layer in the semiconductor chip, and the three horizontal power supply wires 15 to 17 are further layered than the sixth layer in the semiconductor chip. The vertical power supply wirings 11 to 14 and the horizontal power supply wirings 15 to 17 constitute the in-block mesh power supply wiring 101, which is located in the lower fifth layer. The four vertical power supply wires 11 to 14 and the three horizontal power supply wires 15 to 17 intersect three-dimensionally in the semiconductor chip, and are connected by via holes at these intersections as necessary.

なお、以下の説明では、チップに対して位置決めされた縦電源配線及び横電源配線は、チップ側縦電源配線及びチップ側横電源配線といい、また、機能ブロックに対して位置決めされた縦電源配線及び横電源配線は、ブロック内縦電源配線及びブロック内横電源配線という。
そして、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。 In the following description, the vertical power supply wiring and the horizontal power supply wiring positioned with respect to the chip are referred to as the chip side vertical power supply wiring and the chip side horizontal power supply wiring, and the vertical power supply wiring positioned with respect to the functional block. The horizontal power supply wiring is referred to as an intra-block vertical power supply wiring and an intra-block horizontal power supply wiring.
Then, connection of the power supply wiring from the top side to the functional block side, that is, connection from the chip-side power supply wiring to the power supply wiring in the block is performed.

図１０は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図１０では、説明の簡略化のため、チップ側横電源配線は図示していない。 FIG. 10 is a diagram showing the layout of the chip-side power supply wiring in and around the functional block 10 displayed on the display unit L of the automatic layout tool. However, in FIG. 10, the chip-side lateral power supply wiring is not shown for simplification of description.

図１０に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側縦電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、ブロック内電源配線の端部を接続ピンとして抽出して、チップ側縦電源配線１１０とともに表示する。 As shown in FIG. 10, in the automatic layout tool, when the chip-side vertical power supply wires 110 to 114 are displayed on the display portion L, the intra-block power supply wires are not displayed. Therefore, the end of the power supply wiring in the block is extracted as a connection pin and displayed together with the chip-side vertical power supply wiring 110.

図１１は、ブロック内電源配線の端部を接続ピンとして抽出した状態を説明する図である。
例えば、機能ブロック１０では、ブロック内縦電源配線１１〜１４の端部が接続ピン１１ａ〜１４ａとして抽出され、表示されている（但し、図１１では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない）。従って、ブロック内縦電源配線１１〜１４の端部を、接続ピン１１ａ〜１４ａとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図１０に示すチップ側縦電源配線１１０〜１１４のレイアウトに、図１１に示すブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａのレイアウトを、半導体チップ１０の領域が一致するよう重ね合わせたレイアウトが表示される。 FIG. 11 is a diagram for explaining a state where the end of the power supply wiring in the block is extracted as a connection pin.
For example, in the functional block 10, the end portions of the in-block vertical power supply wires 11 to 14 are extracted and displayed as connection pins 11 a to 14 a (however, in FIG. 11, they are displayed on the display portion L of the automatic layout tool. Chip side power supply wirings 110 to 114 are not shown). Therefore, by extracting the end portions of the vertical power supply wires 11 to 14 in the block as connection pins 11a to 14a, the chip side vertical power supply wires 110 to 114 shown in FIG. 11 is displayed in such a manner that the layouts of the end portions 11a to 14a of the intra-block vertical power supply wires 11 to 14 shown in FIG.

このように、自動レイアウトツールの表示部Ｌに、チップ側縦電源配線１１０〜１１４のレイアウトと、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａのレイアウトとが表示されている状態で、チップ側縦電源配線とブロック内電源配線との接続が行われる。
特開昭６３−３１８１４４号公報 Thus, in the state where the layout of the chip-side vertical power supply wires 110 to 114 and the layout of the end portions 11a to 14a of the in-block vertical power supply wires 11 to 14 are displayed on the display portion L of the automatic layout tool, The chip side vertical power supply wiring and the in-block power supply wiring are connected.
JP-A-63-3318144

ところが、従来の自動レイアウトツールを用いた半導体チップのレイアウト方法では、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であるため、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合には、トップ、つまりチップ側から機能ブロックへの電源配線部分で配線の折曲がりが発生する。 However, in the conventional semiconductor chip layout method using the automatic layout tool, since the design of one chip and the design of the functional block in the chip are simultaneously developed, the matching between the chip and the macro which is the functional block is performed. In the case where it is not possible or the floor plan is corrected, that is, the layout of the functional block is changed, the wiring is bent at the power wiring portion from the top, that is, the chip side to the functional block.

図１２は、チップ側から機能ブロックへの電源配線部分での配線の折曲がりを説明する図であり、チップ側電源配線１１０〜１１４と、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａとが接続された状態を示している。但し、図１２では、説明の簡略化のため、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線のうちの、ブロック内縦電源配線１１〜１４の端部１１ａ〜１４ａに接続されたチップ側電源配線のみを示している。 FIG. 12 is a diagram illustrating the bending of the wiring in the power supply wiring portion from the chip side to the functional block. The chip side power supply wirings 110 to 114 and the end portions 11a to 14a of the in-block vertical power supply wirings 11 to 14 are illustrated. And are connected. However, in FIG. 12, for simplification of description, the chip side power supply wires displayed on the display portion L of the automatic layout tool are connected to the end portions 11a to 14a of the in-block vertical power supply wires 11 to 14. Only the chip side power supply wiring is shown.

図１２に示すように、ブロック内縦電源配線１１の端部１１ａである接続ピンは、折れ曲がり配線部２０１によりチップ側縦電源配線１１１に接続され、ブロック内縦電源配線１２の端部１２ａである接続ピンは、折れ曲がり配線部２０２によりチップ側縦電源配線１１２に接続されている。同様に、ブロック内縦電源配線１３、１４の端部１３ａ、１４ａである接続ピンは、折れ曲がり配線部２０３、２０４によりチップ側縦電源配線１１３、１１４に接続されている。 As shown in FIG. 12, the connection pin that is the end portion 11 a of the in-block vertical power supply wire 11 is connected to the chip-side vertical power supply wire 111 by the bent wiring portion 201 and is the end portion 12 a of the in-block vertical power supply wire 12. The connection pins are connected to the chip-side vertical power supply wiring 112 by the bent wiring portion 202. Similarly, the connection pins which are the end portions 13a and 14a of the in-block vertical power supply wires 13 and 14 are connected to the chip side vertical power supply wires 113 and 114 by the bent wiring portions 203 and 204, respectively.

このようにチップとマクロとの整合がとれない場合などには、チップ側から機能ブロックへの電源配線部分２００で配線の折曲がりが発生し、その結果、チップ上での電源配線の占める割合は大きくなり、無駄な配線領域が発生してしまう。 When the chip and the macro cannot be matched in this way, the wiring is bent in the power supply wiring portion 200 from the chip side to the functional block, and as a result, the ratio of the power supply wiring on the chip is as follows. This increases the size of the wiring area.

また、現状の自動レイアウトツールでの電源配線のレイアウトはマニュアルでしか設計できないため、上記のような配線の折曲がりが発生してしまうと、多大な作業工数が発生してしまう。 In addition, since the layout of the power supply wiring with the current automatic layout tool can only be designed manually, if the above-described wiring bending occurs, a large amount of work is required.

本発明は、上記のような課題を解決するためになされたものであり、チップ側からマクロ側への電源配線のレイアウトを、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減できるとともに、マニュアルでの電源配線設計における工数をも削減することができる半導体集積回路の電源配線設計方法を得ることを目的とする。 The present invention has been made to solve the above-described problems. The layout of the power supply wiring from the chip side to the macro side is related to the consistency of the layout of the power supply wiring between the chip and the macro. A semiconductor that can reduce the wasteful wiring area of the power supply wiring between the chip and the macro and reduce the man-hours in the manual power supply wiring design. An object of the present invention is to obtain a power supply wiring design method for an integrated circuit.

本願請求項１に係る発明は、複数の機能ブロックを有する半導体チップの電源配線のレイアウトを、入力情報に応じて該レイアウトを表示するレイアウトツールを用いて設計する方法であって、上記レイアウトツール上で、上記機能ブロックに対して位置決めされた、該機能ブロック内のメッシュ状電源配線から接続ピンを抽出して、上記半導体チップに対して位置決めされたチップ側電源配線を、上記抽出された接続ピンに接続するステップを含み、上記機能ブロック内のメッシュ状電源配線から抽出する接続ピンは、該機能ブロック最外周に沿って延びる直線状部である、ことを特徴とするものである。 The invention according to claim 1 of the present application is a method of designing a layout of a power supply wiring of a semiconductor chip having a plurality of functional blocks by using a layout tool for displaying the layout according to input information. Then, a connection pin is extracted from the mesh-like power supply wiring in the functional block positioned with respect to the functional block, and the chip-side power supply wiring positioned with respect to the semiconductor chip is extracted with the extracted connection pin. The connection pin extracted from the mesh-shaped power supply wiring in the functional block is a linear portion extending along the outermost periphery of the functional block.

本願請求項２に係る発明は、請求項１記載の半導体集積回路の電源配線設計手法において、上記接続ピンとして抽出し、チップ側高電位電源配線に接続する直線状部と、上記接続ピンとして抽出し、チップ側低電位電源配線に接続する直線状部とは、半導体チップ内の異なるレイヤに位置する、ことを特徴とするものである。 According to a second aspect of the present invention, in the power supply wiring design method for a semiconductor integrated circuit according to the first aspect, the connection pins are extracted as the connection pins, and the linear portions connected to the chip-side high-potential power supply wires are extracted as the connection pins. However, the linear portion connected to the chip-side low potential power supply wiring is located in a different layer in the semiconductor chip.

本願請求項１の発明によれば、入力情報に応じて半導体チップのレイアウトを表示するレイアウトツール上で、半導体チップに対して位置決めされたチップ側電源配線と、機能ブロックに対して位置決めされたメッシュ状電源配線とを接続する際、該機能ブロック内のメッシュ状電源配線から、該機能ブロック最外周に沿って延びる直線状部を接続ピンとして抽出し、チップ側電源配線を該抽出した接続ピンに接続するので、チップ側からマクロとしての機能ブロック側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができる。これによりチップとマクロとの間での電源配線の無駄な配線領域を削減できるとともに、マニュアルでの電源配線設計における工数をも削減することができる。 According to the first aspect of the present invention, on the layout tool for displaying the layout of the semiconductor chip in accordance with the input information, the chip-side power supply wiring positioned with respect to the semiconductor chip and the mesh positioned with respect to the functional block When connecting to the power supply wiring, the straight portion extending along the outermost periphery of the functional block is extracted as a connection pin from the mesh power supply wiring in the functional block, and the chip-side power supply wiring is extracted to the extracted connection pin. Since the connection is made, the power supply wiring portion from the chip side to the function block side as a macro can have a linear layout irrespective of the consistency of the layout of the power supply wiring between the chip and the macro. As a result, it is possible to reduce a useless wiring area of the power supply wiring between the chip and the macro, and it is possible to reduce man-hours in the manual power supply wiring design.

本願請求項２の発明によれば、請求項１記載の半導体集積回路の電源配線設計方法において、上記接続ピンとして抽出し、チップ側高電位電源配線に接続する直線状部と、上記接続ピンとして抽出し、チップ側低電位電源配線に接続する直線状部とを、半導体チップ内の異なるレイヤに位置するものとしたので、機能ブロック内での低電位電源配線と高電位電源配線のレイアウトの自由度を高めることができる。 According to a second aspect of the present invention, in the power supply wiring design method for a semiconductor integrated circuit according to the first aspect, the linear portion extracted as the connection pin and connected to the chip-side high-potential power supply wiring, and the connection pin Since the straight line portions extracted and connected to the chip-side low-potential power supply wiring are located in different layers in the semiconductor chip, the layout of the low-potential power supply wiring and the high-potential power supply wiring in the functional block is free. The degree can be increased.

（実施の形態１）
本発明の実施の形態１による半導体集積回路（以下半導体チップという。）の電源配線設計方法について説明する。 (Embodiment 1)
A power supply wiring design method for a semiconductor integrated circuit (hereinafter referred to as a semiconductor chip) according to the first embodiment of the present invention will be described.

この実施の形態１の電源配線設計方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来の方法と同様に、入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて行われる。 In the power supply wiring design method of the first embodiment, the layout design of the functional block in the semiconductor chip, the layout design of the mesh power supply wiring in the semiconductor chip, and the layout design of the mesh power supply wiring in each functional block are conventionally performed. Similar to the above method, the automatic layout tool for displaying the layout in accordance with the input information is used.

この実施の形態１では、半導体チップにおける機能ブロックのレイアウトは、図７に示すもの、半導体チップにおけるメッシュ状電源配線は図８に示すものと同一である。但し、本実施の形態１では、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来のものとは若干異なっている。 In the first embodiment, the layout of the functional blocks in the semiconductor chip is the same as that shown in FIG. 7, and the mesh power supply wiring in the semiconductor chip is the same as that shown in FIG. However, in the first embodiment, the layout design of the mesh power supply wiring in each functional block is slightly different from the conventional one.

図１は、この実施の形態１で設計された、機能ブロック１０ａにおけるメッシュ状電源配線のレイアウトを示す図である。この機能ブロック１０ａは、従来の方法で設計された機能ブロック１０に対応するものである。 FIG. 1 is a diagram showing a layout of mesh power supply wiring in the functional block 10a designed in the first embodiment. This functional block 10a corresponds to the functional block 10 designed by the conventional method.

上記自動レイアウトツールにより設計された機能ブロック１０ａは、縦方向Ｄ１に平行な複数の縦電源配線と、横方向Ｄ２に平行な複数の横電源配線を有しており、自動レイアウトツールの表示部Ｌには、図１に示すように、該機能ブロック１０ａの基準位置に対して位置決めされた、４つの縦電源配線１ａ〜４ａと、機能ブロックの最外周に沿って延びる横電源配線５ａ及び６ａとが表示される。なお、上記機能ブロック１０ａは、機能ブロックの最外周に沿って延びる横電源配線５ａ及び６ａ以外にも横電源配線を有しているが、ここでは説明の都合上省略する。 The functional block 10a designed by the automatic layout tool has a plurality of vertical power supply wires parallel to the vertical direction D1 and a plurality of horizontal power supply wires parallel to the horizontal direction D2, and the display unit L of the automatic layout tool. As shown in FIG. 1, there are four vertical power supply wires 1a to 4a positioned with respect to the reference position of the functional block 10a, and horizontal power supply wires 5a and 6a extending along the outermost periphery of the functional block. Is displayed. The functional block 10a has a horizontal power supply wiring in addition to the horizontal power supply wirings 5a and 6a extending along the outermost periphery of the functional block, but is omitted here for convenience of description.

ここで、４つの縦電源配線１ａ〜４ａは、半導体チップにおけるチップ基板側から第６番目のレイヤ内に位置するもの、また、２つの横電源配線５ａ及び６ａは、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものである。また、これら４つの縦電源配線１ａ〜４ａと２つの横電源配線５ａ及び６ａとは、半導体チップ内で立体的に交差し、これらの交差部にて必要に応じてバイアホールＨｖで接続される。 Here, the four vertical power supply lines 1a to 4a are located in the sixth layer from the chip substrate side in the semiconductor chip, and the two horizontal power supply lines 5a and 6a are the sixth in the semiconductor chip. It is located in the fifth layer, which is lower than the first layer. The four vertical power supply wires 1a to 4a and the two horizontal power supply wires 5a and 6a intersect three-dimensionally in the semiconductor chip, and are connected by via holes Hv as necessary at these intersections. .

具体的には、横電源配線５ａと縦電源配線２ａ及び４ａとは、バイアホールＨｖにより接続され、これらは、低電位電源配線（ＶＳＳ電源配線）として用いられるものである。横電源配線６ａと、縦電源配線１ａ及び３ａとは、バイアホールＨｖにより接続され、これらは、高電位電源配線（ＶＤＤ電源配線）として用いられるものである。 Specifically, the horizontal power supply wiring 5a and the vertical power supply wirings 2a and 4a are connected by a via hole Hv, and these are used as a low potential power supply wiring (VSS power supply wiring). The horizontal power supply wiring 6a and the vertical power supply wirings 1a and 3a are connected by a via hole Hv, and these are used as high potential power supply wiring (VDD power supply wiring).

そして、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。 Then, connection of the power supply wiring from the top side to the functional block side, that is, connection from the chip-side power supply wiring to the power supply wiring in the block is performed.

図２（ａ）は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０ａ内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図２（ａ）では、説明の簡略化のため、チップ側横電源配線は図示せずに、チップ側縦電源配線のみ示している。 FIG. 2A is a diagram showing a layout of chip-side power supply wiring in and around the functional block 10a displayed on the display unit L of the automatic layout tool. However, in FIG. 2A, for simplification of explanation, only the chip side vertical power supply wiring is shown without showing the chip side horizontal power supply wiring.

図２（ａ）に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、機能ブロック１０ａにおけるメッシュ状電源配線の、機能ブロック１０ａの最外周に沿って延びる直線状部である横電源配線５ａ及び６ａを、接続用のＶＳＳピン及びＶＤＤピンとして抽出して、チップ側縦電源配線１１０とともに表示する。 As shown in FIG. 2A, in the automatic layout tool, the power supply wiring in the block is not displayed when the chip-side power supply wirings 110 to 114 are displayed on the display portion L. Therefore, the horizontal power supply wires 5a and 6a, which are linear portions extending along the outermost periphery of the function block 10a, of the mesh-like power supply wires in the function block 10a are extracted as the VSS pins and the VDD pins for connection, and the chip side Displayed along with the vertical power supply wiring 110.

図２（ｂ）は、ブロック内電源配線の最外周に位置する直線状部を接続ピンとして抽出した状態を説明する図である。但し、図２（ｂ）では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない。従って、ブロック内電源配線の横電源配線５ａ及び６ａを接続ピンとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図２（ａ）に示すチップ側電源配線１１０〜１１４のレイアウトに、図２（ｂ）に示すブロック内電源配線の横電源配線５ａ及び６ａのレイアウトを、半導体チップ１０ａの領域が一致するよう重ね合わせたレイアウトが表示される。 FIG. 2B is a diagram for explaining a state where a linear portion located on the outermost periphery of the power supply wiring in the block is extracted as a connection pin. However, FIG. 2B does not show the chip-side power supply wires 110 to 114 displayed on the display portion L of the automatic layout tool. Therefore, by extracting the horizontal power supply wires 5a and 6a of the power supply wires in the block as connection pins, the layout of the chip-side power supply wires 110 to 114 shown in FIG. In addition, a layout in which the layout of the horizontal power supply wires 5a and 6a of the power supply wires in the block shown in FIG.

このように、自動レイアウトツールの表示部Ｌに、チップ側電源配線１１０〜１１４のレイアウトとブロック内電源配線の横電源配線５ａ及び６ａのレイアウトとが表示されている状態で、トップ側電源配線とブロック内電源配線との接続が行われる。 As described above, in the state where the layout of the chip-side power supply wires 110 to 114 and the layout of the horizontal power supply wires 5a and 6a of the in-block power supply wires are displayed on the display portion L of the automatic layout tool, Connection to the power supply wiring in the block is performed.

次に作用効果について説明する。
本実施の形態１では、機能ブロック１０ａにおけるメッシュ状電源配線の、機能ブロック１０ａの最外周に沿って延びる直線状部である横電源配線５ａ及び６ａを接続ピンとして抽出しているので、トップ側電源配線とブロック内電源配線との接続は、チップ側から機能ブロックへの電源配線部分で電源配線の折曲がりを発生させることなく行うことができる。 Next, the function and effect will be described.
In the first embodiment, the horizontal power supply wires 5a and 6a that are linear portions extending along the outermost periphery of the functional block 10a of the mesh-like power supply wires in the functional block 10a are extracted as connection pins. The connection between the power supply wiring and the power supply wiring in the block can be performed without causing the power supply wiring to be bent in the power supply wiring portion from the chip side to the functional block.

つまり、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であることから、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合でも、ブロック内電源配線の、接続ピンとして抽出した部分は、機能ブロック１０ａの最外周に沿って延びる直線状の横電源配線５ａ及び６ａであるので、チップ側縦電源配線と、機能ブロック内の横電源配線５ａ及び６ａとは、これらの交差部でバイアホールにより接続することができる。 In other words, since the design of one chip and the design of the functional block in the chip are simultaneously developed, if the chip and the macro that is the functional block cannot be matched, the floor plan is corrected, that is, the functional block Even when the layout is changed, the portion extracted as the connection pin of the power supply wiring in the block is the linear horizontal power supply wirings 5a and 6a extending along the outermost periphery of the functional block 10a. The power supply wiring and the horizontal power supply wirings 5a and 6a in the functional block can be connected by a via hole at these intersections.

図３は、本実施の形態１の方法により設計された、チップ側から機能ブロックへの電源配線部分のレイアウトを説明する図である。 FIG. 3 is a diagram for explaining the layout of the power supply wiring portion from the chip side to the functional block designed by the method of the first embodiment.

図３に示すように、チップ側電源配線１１１及び１１３は、ＶＤＤピンとして抽出されたブロック内横電源配線６ａにバイアホールＨｖを介して接続され、チップ側電源配線１１２及び１１４は、ＶＳＳピンとして抽出されたブロック内横電源配線５ａにバイアホールＨｖを介して接続されている。 As shown in FIG. 3, the chip-side power supply wirings 111 and 113 are connected to the in-block horizontal power supply wiring 6a extracted as the VDD pin via the via hole Hv, and the chip-side power supply wirings 112 and 114 are used as the VSS pin. The extracted in-block lateral power supply wiring 5a is connected via a via hole Hv.

このように本実施の形態１の電源配線設計方法では、チップとマクロとの整合がとれない場合などでも、チップ側電源配線１１１〜１１４と、機能ブロック内の接続ピンとは交差することとなり、これらの配線をバイアホールにより簡単に接続することができる。この結果、チップ側からマクロ側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減するとともに、マニュアルでの電源配線設計における工数も削減することができる。 As described above, in the power supply wiring design method according to the first embodiment, even when the chip and the macro cannot be matched, the chip-side power supply wirings 111 to 114 and the connection pins in the functional block cross each other. Can be easily connected by via holes. As a result, the power supply wiring portion from the chip side to the macro side can be a linear layout regardless of the consistency of the power supply wiring layout between the chip and the macro. As a result, it is possible to reduce a wasteful wiring area of the power supply wiring between them and to reduce man-hours in the manual power supply wiring design.

（実施の形態２）
次に本発明の実施の形態２による半導体集積回路（以下半導体チップという。）の電源配線設計方法について説明する。 (Embodiment 2)
Next, a power supply wiring design method for a semiconductor integrated circuit (hereinafter referred to as a semiconductor chip) according to the second embodiment of the present invention will be described.

この実施の形態２の電源配線設計方法では、半導体チップにおける機能ブロックのレイアウトの設計、半導体チップにおけるメッシュ状電源配線のレイアウトの設計、及び各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、従来の方法と同様に、入力情報に応じて該レイアウトを表示する自動レイアウトツールを用いて行われる。 In the power supply wiring design method according to the second embodiment, the layout design of the functional block in the semiconductor chip, the layout design of the mesh power supply wiring in the semiconductor chip, and the layout design of the mesh power supply wiring in each functional block are conventionally performed. Similar to the above method, the automatic layout tool for displaying the layout in accordance with the input information is used.

この実施の形態２では、半導体チップにおける機能ブロックのレイアウト、及び半導体チップにおけるメッシュ状電源配線のレイアウトは、実施の形態１と同様に行われる。但し、本実施の形態２では、各機能ブロックにおけるメッシュ状電源配線のレイアウトの設計は、実施の形態１のものとは若干異なっている。 In the second embodiment, the layout of the functional blocks in the semiconductor chip and the layout of the mesh power supply wiring in the semiconductor chip are performed in the same manner as in the first embodiment. However, in the second embodiment, the design of the mesh power supply wiring layout in each functional block is slightly different from that in the first embodiment.

図４は、この実施の形態２で設計された、機能ブロック１０ｂにおけるメッシュ状電源配線のレイアウトを示す図である。この機能ブロック１０ｂは、実施の形態１の方法で設計された機能ブロック１０ａに対応するものである。 FIG. 4 is a diagram showing a layout of mesh power supply wiring in the functional block 10b designed in the second embodiment. This functional block 10b corresponds to the functional block 10a designed by the method of the first embodiment.

上記自動レイアウトツールにより設計された機能ブロック１０ｂは、縦方向Ｄ１に平行な複数の縦電源配線と、横方向Ｄ２に平行な複数の横電源配線とを有しており、自動レイアウトツールの表示部Ｌには、図４に示すように、該機能ブロック１０ｂの基準位置に対して位置決めされた、４つの縦電源配線１ｂ，２ｂ，３ｂ，５ｂと、機能ブロックの最外周に沿って延びる横方電源配線４１ｂ及び５１ｂとが表示される。なお、上記機能ブロック１０ｂは、機能ブロックの最外周に沿って延びる横電源配線４１ｂ及び５１ｂ以外にも横電源配線を有しているが、ここでは説明の都合上省略する。 The functional block 10b designed by the automatic layout tool has a plurality of vertical power supply wires parallel to the vertical direction D1 and a plurality of horizontal power supply wires parallel to the horizontal direction D2, and the display unit of the automatic layout tool As shown in FIG. 4, L includes four vertical power supply wires 1b, 2b, 3b, 5b positioned with respect to the reference position of the functional block 10b, and a lateral direction extending along the outermost periphery of the functional block. The power supply lines 41b and 51b are displayed. The functional block 10b has a horizontal power supply wiring in addition to the horizontal power supply wirings 41b and 51b extending along the outermost periphery of the functional block, but is omitted here for convenience of explanation.

ここで、縦電源配線１ｂ、３ｂ、５ｂ及び横電源配線５１ｂは、半導体チップにおけるチップ基板側から第６番目のレイヤ内に位置するもの、また、縦電源配線２ｂ、４ｂ及び横電源配線４１ｂは、半導体チップにおける、第６番目のレイヤより一層下側の第５番目のレイヤー内に位置するものである。 Here, the vertical power supply wires 1b, 3b, 5b and the horizontal power supply wire 51b are located in the sixth layer from the chip substrate side in the semiconductor chip, and the vertical power supply wires 2b, 4b and the horizontal power supply wire 41b are In the semiconductor chip, the semiconductor chip is located in the fifth layer that is lower than the sixth layer.

ここで、上記縦電源配線１ｂと横電源配線４１ｂとはバイアホールＨｖにより、上記縦電源配線４ｂと横電源配線４１ｂとは直接接続されており、さらに、縦電源配線３ｂと横電源配線４ｂとはバイアホールＨｖにより接続されている。これらの電源配線は、高電位電源配線（ＶＤＤ電源配線）として用いられるものである。また、上記縦電源配線２ｂと横電源配線５１ｂとはバイアホールＨｖにより接続され、上記縦電源配線５ｂと横電源配線５１ｂとは直接接続されている。これらの電源配線は、低電位電源配線（ＶＳＳ電源配線）として用いられるものである。 Here, the vertical power supply wiring 1b and the horizontal power supply wiring 41b are directly connected to the vertical power supply wiring 4b and the horizontal power supply wiring 41b by a via hole Hv. Are connected by a via hole Hv. These power supply wirings are used as high potential power supply wirings (VDD power supply wirings). The vertical power supply wiring 2b and the horizontal power supply wiring 51b are connected by a via hole Hv, and the vertical power supply wiring 5b and the horizontal power supply wiring 51b are directly connected. These power supply wirings are used as low potential power supply wirings (VSS power supply wirings).

そして、この実施の形態２においても、実施の形態１と同様、トップ側から機能ブロック側への電源配線の接続、つまりチップ側電源配線からブロック内電源配線への接続が行われる。 In the second embodiment, as in the first embodiment, the power supply wiring is connected from the top side to the functional block side, that is, the chip-side power supply wiring is connected to the intra-block power supply wiring.

図５（ａ）は、自動レイアウトツールの表示部Ｌに表示された、機能ブロック１０ｂ内及びその周辺におけるチップ側電源配線のレイアウトを示す図である。但し、図５（ａ）では、説明の簡略化のため、チップ側横電源配線は図示せずに、チップ側縦電源配線のみ示している。 FIG. 5A is a diagram showing a layout of chip-side power supply wiring in and around the functional block 10b displayed on the display unit L of the automatic layout tool. However, in FIG. 5A, for simplification of description, the chip-side horizontal power supply wiring is not shown, and only the chip-side vertical power supply wiring is shown.

図５（ａ）に示すように、自動レイアウトツールでは、その表示部Ｌにチップ側電源配線１１０〜１１４が表示されている状態では、ブロック内電源配線は表示されない。そこで、図５（ｂ）に示すように、機能ブロック１０ｂにおけるメッシュ状電源配線の、機能ブロック１０ｂの最外周に沿って延びる直線状部である横電源配線４１ｂ及び５１ｂを接続ピンとして抽出して、チップ側縦電源配線１１０とともに表示する。 As shown in FIG. 5A, in the automatic layout tool, the power supply wiring in the block is not displayed when the chip-side power supply wirings 110 to 114 are displayed on the display portion L. Therefore, as shown in FIG. 5B, the horizontal power supply wires 41b and 51b, which are linear portions extending along the outermost periphery of the function block 10b, are extracted as connection pins of the mesh-like power supply wires in the function block 10b. And the chip-side vertical power supply wiring 110 are displayed.

図５（ｂ）は、ブロック内電源配線の端部を接続ピンとして抽出した状態を説明する図である。但し、図５（ｂ）では、自動レイアウトツールの表示部Ｌに表示されるチップ側電源配線１１０〜１１４は示していない。従って、ブロック内電源配線の横電源配線５ａ及び６ａを接続ピンとして抽出することにより、自動レイアウトツールの表示部Ｌには、実際は、図５（ａ）に示すチップ側電源配線１１０〜１１４のレイアウトに、図５（ｂ）に示すブロック内電源配線の横電源配線４１ｂ及び５１ｂのレイアウトを、半導体チップ１０ｂの領域が一致するよう重ね合わせたレイアウトが表示される。 FIG. 5B is a diagram for explaining a state where the end of the power supply wiring in the block is extracted as a connection pin. However, FIG. 5B does not show the chip-side power supply wires 110 to 114 displayed on the display portion L of the automatic layout tool. Therefore, by extracting the horizontal power supply wires 5a and 6a of the power supply wires in the block as connection pins, the layout of the chip-side power supply wires 110 to 114 shown in FIG. In addition, a layout is displayed in which the layout of the horizontal power supply wires 41b and 51b of the power supply wires in the block shown in FIG.

このように、自動レイアウトツールの表示部Ｌに、チップ側電源配線１１０〜１１４のレイアウトと、ブロック内電源配線の横電源配線４１ｂ及び５１ｂのレイアウトとが表示されている状態で、トップ側電源配線とブロック内電源配線との接続が行われる。 As described above, the top side power supply wiring is displayed in the state where the layout of the chip side power supply wirings 110 to 114 and the layout of the horizontal power supply wirings 41b and 51b of the power supply wiring in the block are displayed on the display portion L of the automatic layout tool. Are connected to the power supply wiring in the block.

次に作用効果について説明する。
本実施の形態２では、機能ブロック１０ｂにおけるメッシュ状電源配線の、機能ブロック１０ｂの最外周に沿って延びる直線状部である横電源配線４１ｂ及び５１ｂを接続ピンとして抽出しているので、トップ側電源配線とブロック内電源配線との接続は、チップ側から機能ブロックへの電源配線部分で配線の折曲がりを発生させることなく行うことができる。 Next, the function and effect will be described.
In the second embodiment, the horizontal power supply wires 41b and 51b, which are linear portions extending along the outermost periphery of the functional block 10b, are extracted as connection pins of the mesh-like power supply wires in the functional block 10b. The connection between the power supply wiring and the power supply wiring in the block can be performed without causing the wiring to be bent in the power supply wiring portion from the chip side to the functional block.

つまり、１つのチップの設計と、該チップ内の機能ブロックの設計とが同時開発であることから、チップと機能ブロックであるマクロとの整合がとれない場合や、フロアプランの修正、つまり機能ブロックのレイアウトの変更を行った場合でも、ブロック内電源配線の、接続ピンとして抽出した部分は、機能ブロック１０ａの最外周に沿って延びる直線状の横電源配線４１ｂ及び５１ｂであるので、チップ側縦電源配線と、機能ブロック内の横電源配線４１ｂ及び５１ｂとは、これらの交差部で接続することができる。 In other words, since the design of one chip and the design of the functional block in the chip are simultaneously developed, if the chip and the macro that is the functional block cannot be matched, the floor plan is corrected, that is, the functional block Even when the layout is changed, the portions extracted as the connection pins of the power supply wiring in the block are the linear horizontal power supply wirings 41b and 51b extending along the outermost periphery of the functional block 10a. The power supply wiring and the horizontal power supply wirings 41b and 51b in the functional block can be connected at these intersections.

図６は、本実施の形態２の方法により設計されたチップ側から機能ブロックへの電源配線部分のレイアウトを説明する図である。
図６に示すように、チップ側電源配線１１１及び１１３は、ＶＤＤピンとして抽出されたブロック内横電源配線４１ｂにバイアホールＨｖを介して接続され、チップ側電源配線１１２及び１１４は、ＶＳＳピンとして抽出されたブロック内横電源配線５１ｂに直接接続されている。 FIG. 6 is a diagram for explaining the layout of the power supply wiring portion from the chip side to the functional block designed by the method of the second embodiment.
As shown in FIG. 6, the chip-side power supply wirings 111 and 113 are connected to the in-block horizontal power supply wiring 41b extracted as VDD pins via via holes Hv, and the chip-side power supply wirings 112 and 114 are used as VSS pins. It is directly connected to the extracted in-block lateral power supply wiring 51b.

このように本実施の形態２の電源配線設計方法では、チップとマクロとの整合がとれない場合などでも、チップ側電源配線１１１〜１１４と、機能ブロック内の接続ピンとは、交差することとなり、これらの配線を交差部で簡単に接続することができる。この結果、チップ側からマクロ側への電源配線部分を、チップとマクロとの間での電源配線のレイアウトの整合性にかかわらず、直線的なレイアウトとすることができ、これによりチップとマクロとの間での電源配線の無駄な配線領域を削減するとともに、マニュアルでの電源配線設計における工数も削減することができる。 As described above, in the power supply wiring design method according to the second embodiment, even when the chip and the macro cannot be matched, the chip-side power supply wirings 111 to 114 and the connection pins in the functional block cross each other. These wirings can be easily connected at the intersection. As a result, the power supply wiring portion from the chip side to the macro side can be made a linear layout regardless of the consistency of the power supply wiring layout between the chip and the macro. As a result, it is possible to reduce a wasteful wiring area of the power supply wiring between them and to reduce man-hours in the manual power supply wiring design.

また、この実施の形態２では、ＶＤＤピンとして抽出されたブロック内横電源配線４１ｂが位置するレイヤと、ＶＳＳピンとして抽出されたブロック内横電源配線５１ｂが位置するレイヤとを、半導体チップにおける異なるレイヤにしているので、例えば、ブロック内横電源配線４１ｂとブロック内縦電源配線３ｂとの接続を、これらの接続部分をＶＳＳピンであるブロック内横電源配線５１ｂとショートさせることなく行うことができ、機能ブロック内での低電位電源配線と高電位電源配線のレイアウトの自由度を高めることができる。 In the second embodiment, the layer in which the in-block horizontal power supply wiring 41b extracted as the VDD pin is located is different from the layer in which the in-block horizontal power supply wiring 51b extracted as the VSS pin is located in the semiconductor chip. Since it is a layer, for example, the in-block horizontal power supply wiring 41b and the in-block vertical power supply wiring 3b can be connected without short-circuiting these connection portions with the in-block horizontal power supply wiring 51b which is a VSS pin. The degree of freedom in the layout of the low-potential power line and the high-potential power line in the functional block can be increased.

本発明は、複数の機能ブロックを有する半導体チップのレイアウトを、自動レイアウトツールを用いて設計する方法において、機能ブロックの電源設計を工夫することにより、無駄な配線領域を削減し、工数を削減する電源設計手法であり、メッシュ構造の電源配線など、多層電源配線を有する半導体チップのレイアウトの設計に有効なものである。 According to the present invention, in a method of designing a layout of a semiconductor chip having a plurality of functional blocks using an automatic layout tool, the power supply design of the functional blocks is devised, thereby reducing useless wiring areas and man-hours. This is a power supply design technique, and is effective for designing a layout of a semiconductor chip having a multilayer power supply wiring, such as a mesh structure power supply wiring.

本発明の実施の形態１による電源配線設計方法を説明する図であり、機能ブロックにおける電源配線のレイアウトを示している。It is a figure explaining the power supply wiring design method by Embodiment 1 of this invention, and has shown the layout of the power supply wiring in a functional block. 本発明の実施の形態１の説明図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。It is explanatory drawing of Embodiment 1 of this invention, and has shown the layout of the chip side power supply wiring in the functional block and its periphery. 本発明の実施の形態１の説明図であり、ブロック内電源配線の最外周に沿って位置する直線状部を接続ピンとして抽出した状態を示している。It is explanatory drawing of Embodiment 1 of this invention, and has shown the state which extracted the linear part located along the outermost periphery of the power supply wiring in a block as a connection pin. 本発明の実施の形態１の説明図であり、チップ側から機能ブロックへの電源配線部分のレイアウトを示している。It is explanatory drawing of Embodiment 1 of this invention, and has shown the layout of the power supply wiring part from a chip side to a functional block. 本発明の実施の形態２による電源配線設計方法を説明する図であり、機能ブロックにおける電源配線のレイアウトを示している。It is a figure explaining the power supply wiring design method by Embodiment 2 of this invention, and has shown the layout of the power supply wiring in a functional block. 本発明の実施の形態２の説明図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。It is explanatory drawing of Embodiment 2 of this invention, and has shown the layout of the chip side power supply wiring in the functional block and its periphery. 本発明の実施の形態２の説明図であり、ブロック内電源配線の最外周に沿って位置する直線状部を接続ピンとして抽出した状態を示している。It is explanatory drawing of Embodiment 2 of this invention, and has shown the state which extracted the linear part located along the outermost periphery of the power supply wiring in a block as a connection pin. 本発明の実施の形態２の説明図であり、チップ側から機能ブロックへの電源配線部分のレイアウトを示している。It is explanatory drawing of Embodiment 2 of this invention, and has shown the layout of the power supply wiring part from a chip side to a functional block. 従来の電源配線設計方法を説明する図であり、半導体チップ内の機能ブロックのレイアウトを示している。It is a figure explaining the conventional power supply wiring design method, and has shown the layout of the functional block in a semiconductor chip. 従来の電源配線設計方法を説明する図であり、半導体チップにおけるメッシュ状電源配線のレイアウトを示している。It is a figure explaining the conventional power supply wiring design method, and has shown the layout of the mesh-shaped power supply wiring in a semiconductor chip. 従来の電源配線設計方法を説明する図であり、機能ブロックにおけるメッシュ状電源配線のレイアウトを示している。It is a figure explaining the conventional power supply wiring design method, and has shown the layout of the mesh-shaped power supply wiring in a functional block. 従来の電源配線設計方法を説明する図であり、機能ブロック内及びその周辺におけるチップ側電源配線のレイアウトを示している。It is a figure explaining the conventional power supply wiring design method, and has shown the layout of the chip side power supply wiring in the functional block and its periphery. 従来の電源配線設計方法を説明する図であり、ブロック内電源配線の端部を接続ピンとして抽出した状態を示している。It is a figure explaining the conventional power supply wiring design method, and has shown the state which extracted the edge part of the power supply wiring in a block as a connection pin. 従来の電源配線設計方法を説明する図であり、チップ側から機能ブロックへの電源配線部分における折曲がり部を示している。It is a figure explaining the conventional power supply wiring design method, and the bending part in the power supply wiring part from a chip | tip side to a functional block is shown.

Explanation of symbols

１ａ〜４ａ，１ｂ〜４ｂ，１１〜１４ブロック内縦電源配線
５ａ，４１ｂＶＳＳピン
６ａ，５１ｂＶＤＤピン
１０，１０ａ，１０ｂ，２０，３０，４０，５０機能ブロック
１１ａ〜１４ａ接続ピン
１５〜１７ブロック内横電源配線
１００半導体チップ
１０１ブロック内メッシュ電源配線
１１０〜１１４チップ側縦電源配線
１２０チップ側横電源配線
２００電源配線部分
２０１〜２０４折れ曲がり配線部
Ｈｖバイアホール
Ｌレイアウトツールの表示部 1a to 4a, 1b to 4b, 11 to 14 Vertical power supply wiring in block 5a, 41b VSS pin 6a, 51b VDD pin 10, 10a, 10b, 20, 30, 40, 50 Function block 11a to 14a Connection pin 15 to 17 block Inner horizontal power supply wiring 100 Semiconductor chip 101 In-block mesh power supply wiring 110 to 114 Chip side vertical power supply wiring 120 Chip side horizontal power supply wiring 200 Power supply wiring part 201 to 204 Bent wiring part Hv Via hole L Display part of layout tool

Claims

A method of designing a power supply wiring layout of a semiconductor chip having a plurality of functional blocks using a layout tool that displays the layout according to input information,
On the layout tool, the connection pins are extracted from the mesh-like power wirings in the functional block positioned with respect to the functional block, and the chip-side power wiring positioned with respect to the semiconductor chip is extracted. Connecting to the connected connection pins,
The connection pin extracted from the mesh-shaped power supply wiring in the functional block is a linear portion extending along the outermost periphery of the functional block.
A power supply wiring design method for a semiconductor integrated circuit.

In the semiconductor integrated circuit power supply wiring design method according to claim 1,
The straight portion extracted as the connection pin and connected to the chip-side high-potential power wiring and the straight portion extracted as the connection pin and connected to the chip-side low-potential power wiring are on different layers in the semiconductor chip. To position,
A power supply wiring design method for a semiconductor integrated circuit.