JP2005294433A - 電子回路，ローカルメモリを有する電子回路及びその実装方法 - Google Patents

Abstract

【課題】
本発明の課題は、高速で動作するコントローラＬＳＩおよびローカルメモリを有し、安定して動作する電子回路を提供することにある。
また、本発明の他の課題は、高速で動作するコントローラＬＳＩおよびローカルメモリを有し、ローコストで生産することが出来、信頼性の高い電子回路を提供することにある。
【解決手段】
サブボードに搭載されるコントローラＬＳＩとローカルメモリとを、インピーダンス整合抵抗、および定インピーダンスを有する等長線路により接続する。この構成により、伝播される各信号の、アンダーシュートやオーバーシュートやクロストークによる伝播波形の乱れは所定値以下になる。また、各信号の伝播遅延時間が複数のバスの信号線の間で揃うため、安定した信号の伝播が可能である。コントローラＬＳＩとローカルメモリをサブボードに搭載後、搭載裏面からスルーホールを介して、搭載チップのＡＣ特性およびＤＣ特性の検査を行う。これにより、不良チップを特定し、交換を行うことでサブボードレベルでの歩留まりの低下を防止することが可能となる。
【選択図】 図４

Description

本発明は電子回路に関し、特に高速で動作するローカルメモリを有する電子回路、電子回路の実装方法に関する。

近年の電子回路における高集積化技術、特にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術の進歩は著しい。また、動作速度に関しても、クロック周波数が数百ＭＨｚから数ＧＨｚで動作する状況になっている。このため、これらの処理データを格納するメモリとのバス速度も数十ＭＨｚから数百ＭＨｚへと高速化してきている。

こうした、電子回路における高集積化、および高速処理化により、ＬＳＩ等の電子回路をプリント基板上に実装してシステムとして動作させる上で、従来では考慮されなかった問題点が生じてきた。すなわち、ＬＳＩとＬＳＩ間や、ＬＳＩとメモリ間の伝送線路において、信号の伝播遅延や、インピーダンスの不整合による信号波形の乱れが問題となっている。このことは、システムを安定に動作させることが次第に困難になってきていることを示している。

一方、電子回路の電磁的な障害として、電磁波の放射や、外部から漏れ込んでくる電磁波の影響による誤動作の問題がクローズアップされている。そして、電子回路を安定動作させるシステム設計の必要性が高まっている。

このような状況の中、電子回路の実装設計がますます難しくなってきている。

ＷＯ０１／４２８９３号公報では、上記した問題に対し、半導体を複数個組み合わせた電子回路をモジュール化して、安定な動作を図ろうとする提案がされている。

図１に示すように、この提案では、外部接続電極および多層配線層を有するモジュール基板６０に、データプロセッサチップ２５、複数のメモリチップ３０ａ、３０ｂ、複数のＬＳＩ１４０ａ〜１４０ｈ、および図示せぬバッファ回路を搭載する。データプロセッサチップ２５からメモリチップ３０にアクセスする際、モジュール基板６０内のバスに接続される外部電極からの入力を、バッファ回路によって一端遮断することにより、メモリアクセス動作中における高周波ノイズの流入によるメモリチップ３０ａ、３０ｂに格納されたメモリデータの破壊を防止することを目的としたものである。この他に、データプロセッサチップ（コントローラＬＳＩ）２５およびメモリチップ（ローカルメモリ）３０ａ、３０ｂを、図示せぬサブボードに搭載して、サブボードをモジュール基板６０に搭載する。そして、モジュール基板６０と、外部バスとを図示せぬバッファ回路で分離することも可能である。

しかしながら、ＬＳＩの動作速度の高速化に対応した上記提案は既に限界になっている。つまり、データプロセッサチップ（コントローラＬＳＩ）２５から、メモリチップ（ローカルメモリ）３０ａ、３０ｂへのアクセスの際に起こる誤動作を防止するため、モジュール基板６０と、外部バスをバッファで分離する方法では既に限界になっている。

このため、さらなる高速化に際して、誤動作やＥＭＣ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）の問題が発生し始めている。

電子回路の実動作周波数の高速化にともない、マザーボードからサブボードのモジュールに送られる信号のデータレートを大きくするにつれ、上記公開公報で開示されているように、サブボード上に搭載されて信号を入力されるチップが、バッファ回路を介して信号を入力される回路構成を採用しても、バッファ回路の入力インピーダンスと、マザーボードからサブボードへ接続される伝送路の特性インピーダンスの不整合により、バッファ回路へ入力される入力信号の反射が発生する。その結果、バッファ回路へ入力される信号波形に乱れが生じ、データプロセッサ（コントローラＬＳＩ）において、スレシホールド電圧を超えるようなオーバーシュート電圧やアンダーシュート電圧が発生して誤動作が起きる原因となる。

このインピーダンス不整合は、ビルドアップ層に設けられた２層の配線層の各々にマイクロストリップラインが形成された場合、配線層の各々は、グランド層または電源層からの厚みが異なるため、配線層の表面層側に形成されたマイクロストリップラインと、配線層の下層側に形成されたマイクロストリップラインとでは特性インピーダンスが異なり、配線層の表面層側と配線層の下層側をスルーホールで接続すると、信号の反射がスルーホールの部分でも発生する。さらに、信号の高速化によって、バスラインのように並行配線の距離が長い場合、ライン間でクロストークが発生してノイズとなり、スレシホールド電圧を超えるようなノイズとなる可能性があり、同様に誤動作の原因となる恐れがある。その上、バスラインのように、複数線の配線の長さが各々異なると、伝播遅延時間に差が生じ、バスライン終端部での信号の反射による波形の乱れがバスラインごとに異なるので、各線を等長にすることが必要になる。

このように、マザーボードやサブボード上に形成される伝送路について、所定のインピーダンスに整合した特性を持たせることや、メモリのバスのように複数の伝送線路を有するものについては、伝播遅延時間を考慮して、等長配線をすることが必要となる。

この他に、従来技術の問題点として、ＬＳＩの多ピン化による検査の問題がある。サブボード上にデータプロセッサ（コントローラＬＳＩ）とメモリ（ローカルメモリ）を搭載する場合、それぞれのＬＳＩをベアチップの状態で搭載すると、ＬＳＩの多ピン化と高速化が進むに連れ、ベアチップのＡＣ特性の検査を行うことが困難になる。つまり、それぞれのＬＳＩのＡＣ特性を検査するには、プロービングを行う必要があるが、プローブのリード端子のインダクタンスやキャパシタンスを無視できるほど小さくすることが困難となってくる。そして、実動作周波数の最高速におけるテストができない状態でベアチップの検査を行うことになる。この結果、ＡＣ不良のベアチップがある割合で混入することになり、これによってサブボードに組み立ててから、サブボードとしての不良が発生することになる。これは、サブボード上に搭載する複数のベアチップの中に１つでも不良があると、組み立てによる歩留まりが完全であっても、サブボード自体が不良になることによる。そして、このサブボードの不良率の増加が、引いてはコスト高の原因となる。

ＷＯ０１／４２８９３号公報

本発明の課題は、高速で動作するコントローラＬＳＩおよびローカルメモリを有し、安定して動作する電子回路を提供することにある。

また、本発明の他の課題は、高速で動作するコントローラＬＳＩおよびローカルメモリを有し、ローコストで生産することが出来、信頼性の高い電子回路を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の電気回路は、第１のチップ（２）と複数の第２のチップ（３ａ、３ｂ）とを備えた第１のボード（１）と、第２のボード（６）とを備え、第１のチップ（２）と複数の第２のチップ（３ａ、３ｂ）の各々とは、インピーダンス整合器（４）および遅延時間整合ができる線路（１２）を介して電気的に接続され、第２のボード（６）上に第１のボード（１）が搭載されて、第１のチップ（２）の複数の端子と、第２のボード（６）上に形成された前記複数の端子の各々に対応するパターンとが第１のボード（１）を貫通して形成されるスルーホール（１１）を介して電気的に接続される。

また、本発明の電気回路は、複数の第２のチップ（３ａ、３ｂ）は複数のサーマルグランド端子を有し、第２のボード（６）上に第１のボード（１）が搭載されて、複数の第２のチップ（３）の複数のサーマルグランド端子と、第２のボード（６）上に形成された複数のサーマルグランド端子の各々に対応するパターンとが第１のボード（１）を貫通して形成されるスルーホール（１１）を介して熱的に接続される。

また、本発明の電気回路は、インピーダンス整合器はインピーダンス整合抵抗（４）であり、遅延時間整合ができる線路は５０Ωまたは所定の特性インピーダンスを有する等長ストリップラインまたは等長マイクロストリップライン（１２）である。

また、本発明の電気回路は、第１のチップはコントローラＬＳＩ（２）であり、複数の第２のチップはローカルメモリ（３）である。

また、本発明の電気回路は、コントローラＬＳＩ（２）のクロック周波数が数百ＭＨｚから数ＧＨｚである。

また、本発明の電気回路は、第１のボードはサブボード（１）であり、第２のボードはマザーボード（６）である。

また、本発明の電気回路の実装方法は、第１のボード（１）に搭載された第１のチップ（２）と、複数の第２のチップ（３）の各々とを、インピーダンス整合器（４）および遅延時間整合ができる線路（１２）を介して電気的に接続するステップと、第２のボード（６）上に第１のボード（１）を搭載して、第１のチップ（２）の複数の端子と、第２のボード（６）上に形成された複数の端子の各々に対応するパターンとを第１のボード（１）を貫通して形成されるスルーホール（１１）を介して電気的に接続するステップとを有する。

また、本発明の電気回路の実装方法は、複数の第２のチップ（３）は複数のサーマルグランド端子を有し、第２のボード（６）上に第１のボード（１）を搭載して、複数の第２のチップ（３）の複数のサーマルグランド端子と、第２のボード（６）上に形成された複数のサーマルグランド端子の各々に対応するパターンとを第１のボード（１）を貫通して形成されるスルーホール（１１）を介して熱的に接続するステップを備える。

また、本発明の電気回路の実装方法は、（ａ）複数の第２のチップ（３）の各々を第１のボード（１）に配置するステップと、（ｂ）複数の第２のチップ（３）の各々を第１のボード（１）の複数の第２のチップ（３）取り付け面の裏面からスルーホール（１１）を介して電気特性試験を行うステップと、（ｃ）第１のチップ（２）を第１のボード（１）に配置するステップと、（ｄ）第１のチップ（２）を第１のボード（１）の第１のチップ取り付け面の裏面からスルーホール（１１）を介して電気特性試験を行うステップと、（ｅ）第１のチップ（２）と、複数の第２のチップ（３）の各々とを、インピーダンス整合器（４）および遅延時間整合ができる線路（１２）を介して電気的に接続するステップと、（ｆ）電気的に接続するステップによって接続された、第１のチップ（２）と複数の第２のチップ（３）の各々との電気的な接続を確認するステップと、（ａ）から（ｆ）までのステップで異常が認められなかった第１のボード（１）を第２のボード（６）に搭載し、第１のボード（１）に配置された第１のチップ（２）の複数の端子と、第２のボード（６）上に形成された複数の端子の各々に対応するパターンとを第１のボード（１）を貫通して形成されるスルーホール（１１）を介して電気的に接続するステップを備える。

また、本発明の電気回路の実装方法は、複数の第２のチップ（３）は複数のサーマルグランド端子を有し、（ｄ）のステップの後、複数の第２のチップ（３）の複数のサーマルグランド端子を、第１のボード（１）の複数の第２のチップ取り付け面の裏面から各々のスルーホール（１１）を介して複数のサーマルグランド端子の接合を確認するステップを備える。

本発明により、クロック周波数が数百ＭＨｚから数ＧＨｚといった高周波数で動作する多ピンのコントローラＬＳＩ、およびローカルメモリを有する電子回路の安定動作が可能となる。

さらに、本発明により、クロック周波数が数百ＭＨｚから数ＧＨｚといった高周波数で動作する多ピンのコントローラＬＳＩ、およびローカルメモリを有する電子回路の搭載チップを、サブボード単位で検査を行う。これにより、搭載チップの検査もれによる不良の発生をサブボードレベルでチェックでき、製造行程における歩留まりの低下を防ぐことができる。その結果、信頼性の高い電子回路をローコストで生産することが可能となる。

添付図面を参照して、本発明による電子回路，ローカルメモリを有する電子回路の実装方法および組み立て方法を実施するための最良の形態を説明する。

（発明の実施の形態）
本発明の実施の形態は、クロック周波数が数百ＭＨｚから数ＧＨｚといった高周波で動作する多ピンのコントローラＬＳＩ、およびローカルメモリを有する電子回路を安定動作させ、且つ信頼性の高いモジュールをローコストで生産することを実現するものである。

図２に、本発明の実施の形態に係わる、電子回路の組み立て斜視図を示す。サブボード１には、パッケージ品のコントローラＬＳＩ２と、同じくパッケージ品のローカルメモリ３ａ、３ｂが搭載されている。さらにサブボード１は、マザーボード６に搭載されて、同じくマザーボード６に搭載された複数のＬＳＩ１４ａ〜１４ｈに接続されている。これにより本実施形態に係わる、電子回路全体が構成されている。

図３は図２の組み立て状態を示したもので、サブボード１上にはコントローラＬＳＩランド７があり、この上にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ品であるコントローラＬＳＩ２が搭載され、ハンダリフローによって電気的に接続されている。サブボード１には必要に応じてインピーダンス整合抵抗４が搭載されて、コントローラＬＳＩ２とローカルメモリ３ａ、３ｂとの間の伝送路中に配置されていることにより、コントローラＬＳＩ２およびローカルメモリ３ａ、３ｂの入出力インピーダンスと、伝送路の特性インピーダンスとの間でインピーダンス整合がとられている。また、マザーボード６上にはサブボード用パッド１３が設けられており、サブボード１をマザーボード６上に搭載するように構成されている。

図５はサブボード１の断面を示しており、部品面側に形成されたコントローラＬＳＩ用ランド７は、スルーホール１１ａを介して裏面のコントローラＬＳＩランド９と電気的に接続されている。コントローラＬＳＩ２からローカルメモリ３ａ、３ｂに接続される端子は、コントローラＬＳＩ−ローカルメモリ間伝送線路１２を介してローカルメモリ用ランド８ａ、８ｂに各々接続されるとともに、スルーホール１１ｂ、１１ｃを介して裏面のローカルメモリ用ランド１０ａ、１０ｂに接続されている。

次に本実施の形態に係わる動作原理について、図４に基づいて説明する。サブボード１に搭載されるコントローラＬＳＩ２は、コントローラＬＳＩ−ローカルメモリ間伝送路１２により、ローカルメモリ１（３ａ）およびローカルメモリ２（３ｂ）と接続されている。コントローラＬＳＩ−ローカルメモリ間伝送路１２には、電源・クロック１８、アドレスバス１５、データバス１６、および制御信号１７の４種類の配線が含まれている。

コントローラＬＳＩ２から出力されたアドレス信号は、アドレスバス１５ｂ、インピーダンス整合抵抗４、アドレスバス１５ｃを経由して、一方は、アドレスバス１５ｄ、インピーダンス整合抵抗４、アドレスバス１５ｆ経由でローカルメモリ１（３ａ）に入力される。もう一方は、アドレスバス１５ｅ、インピーダンス整合抵抗４、アドレスバス１５ｇ経由でローカルメモリ２（３ｂ）に入力される。

コントローラＬＳＩ２から出力されたデータ信号は、データバス１６ｂ、インピーダンス整合抵抗４、データバス１６ｃを経由して、一方は、データバス１６ｄ、インピーダンス整合抵抗４、データバス１６ｆ経由でローカルメモリ１（３ａ）に入力される。もう一方は、データバス１６ｅ、インピーダンス整合抵抗４、データバス１６ｇ経由でローカルメモリ２（３ｂ）に入力される。

コントローラＬＳＩ２から出力された制御信号は、制御信号１７ｂ、インピーダンス整合抵抗４、制御信号１７ｃを経由して、一方は、制御信号１７ｄ、インピーダンス整合抵抗４、制御信号１７ｆ経由でローカルメモリ１（３ａ）に入力される。もう一方は、制御信号１７ｅ、インピーダンス整合抵抗４、制御信号１７ｇ経由でローカルメモリ２（３ｂ）に入力される。

コントローラＬＳＩ２から出力された電源・クロックは、電源・クロック線１８ｂを経由して、一方は電源・クロック線１８ｃ、インピーダンス整合抵抗４、そして電源・クロック線１８ｅを経由してローカルメモリ１（３ａ）に入力される。もう一方は、電源・クロック線１８ｄ、インピーダンス整合抵抗４、そして電源・クロック線１８ｆを経由してローカルメモリ２（３ｂ）に入力される。

ここで、コントローラＬＳＩ−ローカルメモリ間伝送路１２は、アドレスバス１５ｃ、データバス１６ｃ、および制御信号１７ｃを有し、各々の伝送路は、定インピーダンスとなるように、マイクロストリップラインあるいは、ストリップラインとしてサブボード１上に形成されている。

さらに図６に示すように、Ａ１とＢ１のパッド間、Ａ２とＢ２のパッド間というように８本のバスの例を示してあるが、コントローラＬＳＩ−ローカルメモリ間伝送路１２では、全ての伝送路が等しい長さに設計される。これにより、コントローラＬＳＩ２と、ローカルメモリ３ａ、３ｂとの間は等長配線によって接続されている。

以上の実装により、サブボード１上のコントローラＬＳＩ２から出力される各信号は、インピーダンス整合抵抗４を介して、定インピーダンスとなるようにマイクロストリップライン、あるいはストリップラインにより形成されたコントローラＬＳＩ−ローカルメモリ間伝送路１２に入力される。同様に、コントローラＬＳＩ−ローカルメモリ間伝送路１２から出力される各信号は、インピーダンス整合抵抗４を介して、それぞれのローカルメモリに入力される。この構成により、伝播される各信号の、アンダーシュートやオーバーシュートやクロストークによる伝播波形の乱れは、所定値以下になる。さらに、コントローラＬＳＩ−ローカルメモリ間伝送路１２を等長配線にすることによって、各信号の伝播遅延時間が複数のバスの信号線の間で揃う。このため、安定した信号の伝播が確保される。

また、サブボード１と、マザーボード６との間はスルーホール１１を介して電気的な接続がなされているため、アドレス信号、データ信号、制御信号、および電源・クロックは各々、マザーボードのアドレスバス１５ａ、データバス１６ａ、制御信号１７ａ、および電源・クロック１８ａから、スルーホール１１を介してコントローラＬＳＩ２に入力される。

また、ローカルメモリ１（３ａ）およびローカルメモリ２（３ｂ）は、動作時の発熱を逃がす為の排熱機構を必要とする。このため、ローカルメモリ１（３ａ）およびローカルメモリ２（３ｂ）の端子の一部をサーマルグランドとし、サーマルグランドを介して、メモリ本体に蓄積される熱はサブボードおよびマザーボードに伝導され、メモリ本体に蓄積される熱が外部へ排熱される。実際には、ローカルメモリ１のサーマルグランド端子は、サブボード上に形成された熱伝導路１９ｂに熱的に接合され、熱伝導路１９ｂはスルーホール１１ｂを介してマザーボード６に形成される熱伝導路（グランド）１９ａに接続される。この経路を伝導する過程で、ローカルメモリ１本体に蓄積された熱は、スルーホール１１ｂを含めたサブボード１、およびマザーボード６に排熱されていく。同様に、ローカルメモリ２のサーマルグランド端子は、サブボード上に形成された熱伝導路２０ｂに熱的に接合され、熱伝導路２０ｂはスルーホール１１ｃを介してマザーボード６に形成された熱伝導路（グランド）２０ａに接続される。この経路を伝導する過程でローカルメモリ２本体に蓄積された熱は、スルーホール１１ｃを含めたサブボード１、およびマザーボード６に排熱されていく。

また、コントローラＬＳＩ２と、ローカルメモリ３ａ、３ｂは、サブボード１に搭載後、サブボード１上に設けられた部品面と裏面のパッドをそれぞれ接続するスルーホール１１を介して、搭載裏面から各々のＡＣ特性およびＤＣ特性の検査を行うことが可能である。このため、サブボード１上にコントローラＬＳＩ２およびローカルメモリ３ａ、３ｂが搭載された状態で、どのコントローラＬＳＩ２およびローカルメモリ３ａ、３ｂが不良であるかを特定することができる。従って、たとえコントローラＬＳＩ２、あるいはローカルメモリ３ａ、３ｂがフリップチップでサブボード１に搭載されていても、アンダーフィルの樹脂で固定される前であれば交換が可能であり、多数のＬＳＩを搭載しても歩留まりの低下を防止することが可能となる。

以上述べてきたように、本発明の実施の形態においては、コントローラＬＳＩ‐ローカルメモリ間伝送路１２は、ローカルメモリ３ａ、３ｂのアドレスバス１５ｃ、データバス１６ｃ、制御信号１７ｃを備え、所定の特性インピーダンス（たとえば５０Ω）を持った等長配線によってサブボード上にパターン形成される。そして、上記伝送路と、インピーダンス整合用の抵抗４を介してコントローラＬＳＩ２とローカルメモリ３ａ、３ｂ間とが電気的に接続される。また、サブボード１はマザーボード６上に搭載され、スルーホール１１を介して両ボードは電気的に接合される。

上記等長配線においては、多層基板中の各配線層でマイクロストリップラインの配線幅を同一にすると、電源やグランド層からの絶縁層の厚みが異なり、各配線層におけるマイクロストリップラインのインピーダンスが異なってしまう。そのため、電源やグランド層から絶縁層の厚みが大きい１層目の配線幅を２層目より大きくして、１層目と２層目の特性インピーダンスが同一になるように設定される。具体的には、１層目をパッドに使用して、２層目をグランド、３層目と４層目を配線層、５層目を電源、６層目をパッドに割り当てるように構成すると、３層目と４層目はストリップラインとなって、配線幅が同じでも同一の特性インピーダンスにすることができる。また、１層目および６層目のパッドからスルーホールを介して最短で３、４層目に接続すると極めて反射の少ない配線層を形成することが可能となる。

また、コントローラＬＳＩ２の端子は、サブボード１の部品面から厚さ方向に最短距離で裏面側に接続され、ハンダボールにより、マザーボード６に接続される。ローカルメモリ３ａ、３ｂの電源端子、サーマルグランド端子も同様に、サブボード１の部品面側から裏面側に最短距離で接続され、ハンダボールにより、マザーボード６側に接続される。このサブボード１に、ベアチップのローカルメモリ３ａ、３ｂやコントローラＬＳＩ２を搭載する場合、フリップチップやワイアボンディングにより、搭載されたベアチップとサブボード１間の電気的に接続した後、ローカルメモリのランドパターンかコントローラーＬＳＩのランドパターン７を利用して搭載したローカルメモリ３ａ、３ｂの動作検査を行う。コントローラＬＳＩ２を実際のサブボードに搭載して検査を行うことで、それぞれのチップのＡＣ特性の確認を行うことができる。このため、不良チップや搭載時の実装不良が発生しても場所の特定ができ、直ちに交換を行うことが可能となる。

また、サブボード１上にパッケージに入ったのローカルメモリ３ａ、３ｂやコントローラＬＳＩ２を搭載する場合には、パッケージ品は既にＬＳＩテスターで電気的特性が検査されているので、ＤＣによる電気的な接続だけを検査すればよい。実際には、サブボード１上のランドパターン７において、ＬＳＩの入力部に取り付けられた保護ダイオードを利用して、イン・サーキットテストを行い、不良個所を特定する。

従来の技術による電気回路の斜視図である。 本発明の実施の形態に係わる、組立図の斜視図である。 本発明の実施の形態に係わる、搭載の状態を示す斜視図である。 本発明の実施の形態に係わる、サブボードとマザーボードの一部のブロック図である。 本発明の実施の形態に係わる、サブボードのプリント基板の断面の斜視図である。 本発明の実施の形態に係わる、等長配線によるコントローラＬＳＩとローカルメモリのバスの接続状態の一部を示した、サブボードの配線パターンを示す図である。

符号の説明

１…サブボード
２…コントローラＬＳＩ
３ａ、３ｂ…ローカルメモリ
４…インピーダンス整合抵抗
６…マザーボード
７…コントローラＬＳＩランド（部品面）
８ａ、８ｂ…ローカルメモリ用ランド（部品面）
９…コントローラＬＳＩランド（裏面）
１０ａ、１０ｂ…ローカルメモリ用ランド（裏面）
１１ａ、１１ｂ、１１ｃ…スルーホール
１２…コントローラＬＳ−ローカルメモリ間伝送路
１３…サブボード用パッド
１４ａ〜１４ｈ…ＬＳＩ
１５…アドレスバス
１６…データバス
１７…制御信号
１８…電源・クロック
１９、２０…熱伝導路
２５…データプロセッサチップ
３０ａ、３０ｂ…メモリチップ
６０…モジュール基板
１４０ａ〜１４０ｈ…ＬＳＩ

Claims (10)

1. 第１のチップと複数の第２のチップとを備えた第１のボードと、
   第２のボードと
   を具備し、
   前記第１のチップと前記複数の第２のチップの各々とは、インピーダンス整合器および遅延時間整合ができる線路を介して電気的に接続され、
   前記第２のボード上に前記第１のボードが搭載されて、前記第１のチップの複数の端子と、前記第２のボード上に形成された前記複数の端子の各々に対応するパターンとが前記第１のボードを貫通して形成されるスルーホールを介して電気的に接続される電気回路。
2. 請求項１記載の電気回路において、
   前記複数の第２のチップは各々複数のサーマルグランド端子を有し、
   前記第２のボード上に前記第１のボードが搭載されて、前記複数の第２のチップの前記複数のサーマルグランド端子と、前記第２のボード上に形成された前記複数のサーマルグランド端子の各々に対応するパターンとが前記第１のボードを貫通して形成されるスルーホールを介して熱的に接続される電気回路。
3. 請求項１または２に記載の電気回路において、
   前記インピーダンス整合器はインピーダンス整合抵抗であり、
   前記遅延時間整合ができる線路は５０Ωまたは所定の特性インピーダンスを有する等長ストリップラインまたは等長マイクロストリップラインである電気回路。
4. 請求項１から３までのいずれか一項に記載の電気回路において、
   前記第１のチップはコントローラＬＳＩであり、前記複数の第２のチップはローカルメモリである電気回路。
5. 請求項４に記載の電気回路において、
   前記コントローラＬＳＩのクロック周波数が数百ＭＨｚから数ＧＨｚである電気回路。
6. 請求項１から５までのいずれか一項に記載の電気回路において、
   前記第１のボードはサブボードであり、前記第２のボードはマザーボードである電気回路。
7. 第１のボードに搭載された第１のチップと、複数の第２のチップの各々とを、インピーダンス整合器および遅延時間整合ができる線路を介して電気的に接続するステップと、
   第２のボード上に前記第１のボードを搭載して、前記第１のチップの複数の端子と、前記第２のボード上に形成された前記複数の端子の各々に対応するパターンとを前記第１のボードを貫通して形成されるスルーホールを介して電気的に接続するステップと
   を備えた電気回路の実装方法。
8. 請求項７記載の電気回路の実装方法において、
   前記複数の第２のチップは複数のサーマルグランド端子を有し、
   前記第２のボード上に前記第１のボードを搭載して、前記複数の第２のチップの前記複数のサーマルグランド端子と、前記第２のボード上に形成された前記複数のサーマルグランド端子の各々に対応するパターンとを前記第１のボードを貫通して形成されるスルーホールを介して熱的に接続するステップ
   を備える
   電気回路の実装方法。
9. （１）複数の第２のチップの各々を第１のボードに配置するステップと、
   （２）前記複数の第２のチップの各々を、前記第１のボードの前記複数の第２のチップ取り付け面の裏面からスルーホールを介して電気特性試験を行うステップと、
   （３）第１のチップを前記第１のボードに配置するステップと、
   （４）前記第１のチップを、前記第１のボードの前記第１のチップ取り付け面の裏面からスルーホールを介して電気特性試験を行うステップと、
   （５）前記第１のチップと、前記複数の第２のチップの各々とを、インピーダンス整合器および遅延時間整合ができる線路を介して電気的に接続するステップと、
   （６）前記電気的に接続するステップによって接続された、前記第１のチップと前記複数の第２のチップの各々との電気的な接続を確認するステップと、
   前記（１）から（６）までのステップで異常が認められなかった前記第１のボードを前記第２のボードに搭載し、
   前記第１のボードに配置された前記第１のチップの複数の端子と、前記第２のボード上に形成された前記複数の端子の各々に対応するパターンとを前記第１のボードを貫通して形成されるスルーホールを介して電気的に接続するステップ
   を備える電気回路の実装方法。
10. 請求項９記載の電気回路の組み立て方法において、
    前記複数の第２のチップは複数のサーマルグランド端子を有し、
    前記（４）のステップの後、
    前記複数の第２のチップの前記複数のサーマルグランド端子を、前記第１のボードの前記複数の第２のチップ取り付け面の裏面から各々のスルーホールを介して前記複数のサーマルグランド端子の接合を確認するステップを備える
    電気回路の実装方法。

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