JP2005294324A

JP2005294324A - Semiconductor device

Info

Publication number: JP2005294324A
Application number: JP2004103328A
Authority: JP
Inventors: Yoshikazu Ihara; 良和井原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having high reliability by suppressing the diffusion of an excessive impurity from an impurity diffusion region 10 to an intrinsic base region 11. <P>SOLUTION: A bipolar transistor 101 includes a sub-collector region 2 formed in a boundary between a silicon substrate 1 and an epitaxial layer 3, the intrinsic base region 11 provided in the epitaxial layer 3, the impurity diffusion region 10, and an emitter region 12. In the bipolar transistor 101, the groove 13 disposed between the intrinsic base region 11 and the impurity diffusion region 10 is formed on the front surface of the epitaxial layer 3. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。 As portable electronic devices such as mobile phones, PDAs, DVCs, and DSCs are accelerating their functions, miniaturization and weight reduction are essential for these products to be accepted in the market. There is a need for a system LSI.

こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例として自己整合型バイポーラトランジスタが挙げられる。
米国特許５１１７２７１号特許文献１に記載の技術をはじめとする、従来のバイポーラトランジスタ製造技術におけるＮＰＮトランジスタの構成を、図８、及び図９を用いて説明する。図８は従来のバイポーラトランジスタの断面図であり、図９は真性ベース領域を中心とした拡大断面図である。 One example of a module that realizes such a highly integrated system LSI is a high-frequency bipolar transistor, and a self-aligned bipolar transistor is an example of a structure that aims to improve the performance of the high-frequency bipolar transistor.
US Pat. No. 5,117,271 A configuration of an NPN transistor in a conventional bipolar transistor manufacturing technique including the technique described in Patent Document 1 will be described with reference to FIGS. FIG. 8 is a cross-sectional view of a conventional bipolar transistor, and FIG. 9 is an enlarged cross-sectional view centering on the intrinsic base region.

シリコン基板１上にエピタキシャル層３が形成され、シリコン基板１とエピタキシャル層３の境界に埋め込み層２（通称サブコレクタと呼ばれる）が形成され、エピタキシャル層３の上部に形成された真性ベース領域１１、及びエミッタ領域１２とともにバイポーラトランジスタ１００を構成している。サブコレクタ２には、エピタキシャル層３を貫通する高濃度拡散層４（通称リーチスルーと呼ばれる）が接続されている。 An epitaxial layer 3 is formed on the silicon substrate 1, a buried layer 2 (commonly called a subcollector) is formed at the boundary between the silicon substrate 1 and the epitaxial layer 3, and an intrinsic base region 11 formed on the epitaxial layer 3 The bipolar transistor 100 is configured together with the emitter region 12. Connected to the subcollector 2 is a high-concentration diffusion layer 4 (commonly referred to as reach-through) that penetrates the epitaxial layer 3.

エピタキシャル層３の上部には真性ベース領域１１に接続される不純物拡散領域（外部ベース領域）１０が形成され、不純物拡散領域１０には上方からベース引き出し電極６が接続されている。さらにエミッタ領域１２には上方からエミッタ引き出し電極９が接続されている。これは絶縁膜７、及び絶縁物からなる側壁８（通称サイドウォールと呼ばれる）によってベース引き出し電極６と絶縁されている。 An impurity diffusion region (external base region) 10 connected to the intrinsic base region 11 is formed above the epitaxial layer 3, and a base lead electrode 6 is connected to the impurity diffusion region 10 from above. Further, an emitter extraction electrode 9 is connected to the emitter region 12 from above. This is insulated from the base lead electrode 6 by an insulating film 7 and a side wall 8 (commonly called a side wall) made of an insulator.

従来方法を使ってベース引き出し電極６を加工すると、後で真性ベース領域１１となる露出したエピタキシャル層３の表面は、図１０に示すように、平らになる。続いて、真性ベース領域１１、及び不純物拡散領域１０を形成していくと、不純物拡散領域１０を構成するＰ型の不純物は、ベース引き出し電極６から熱処理等により固相拡散したものであるため、横方向に対して物理的な障害がない従来形状では、熱処理条件を最適化しなければ所望の不純物分布を形成できず、真性ベース領域１１にＰ型の不純物が拡散してしまい、結果的にトランジスタの特性が劣化するという問題があった。しかも、その最適化余裕は、熱処理におけるウエハ面内の熱均一性によって決まるものであるため、ウエハの大口径化に伴いそれは小さくなり、歩留の劣化が深刻な課題となっていた。 When the base lead electrode 6 is processed using the conventional method, the exposed surface of the epitaxial layer 3 that will later become the intrinsic base region 11 becomes flat as shown in FIG. Subsequently, when the intrinsic base region 11 and the impurity diffusion region 10 are formed, the P-type impurities constituting the impurity diffusion region 10 are solid phase diffused from the base extraction electrode 6 by heat treatment or the like. In the conventional shape having no physical obstacles in the lateral direction, a desired impurity distribution cannot be formed unless the heat treatment conditions are optimized, and P-type impurities are diffused in the intrinsic base region 11, resulting in a transistor There was a problem that the characteristics of the deteriorated. In addition, since the optimization margin is determined by the thermal uniformity within the wafer surface during the heat treatment, it becomes smaller as the wafer diameter increases, and yield degradation has become a serious issue.

この発明は上記のような問題点を解消するためになされたもので、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、信頼性の高い半導体装置を提供することを目的としている。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a highly reliable semiconductor device by suppressing the diffusion of excess impurities from the impurity diffusion region to the intrinsic base region. .

本発明に係る半導体装置は、半導体基板に設けられたコレクタ領域、ベース領域、エミッタ領域と、半導体基板の表面に設けられた溝と、を備え、ベース領域は、真性ベース領域と不純物拡散領域とを含み、溝は、真性ベース領域と不純物拡散領域との間に位置することを特徴とする。 A semiconductor device according to the present invention includes a collector region, a base region, and an emitter region provided in a semiconductor substrate, and a groove provided in a surface of the semiconductor substrate. The base region includes an intrinsic base region and an impurity diffusion region. And the trench is located between the intrinsic base region and the impurity diffusion region.

このような構成とすることにより、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、トランジスタ特性の劣化を抑制することができる。その結果、信頼性の高い半導体装置が提供される。 With such a structure, it is possible to suppress diffusion of excess impurities from the impurity diffusion region to the intrinsic base region, and to suppress deterioration of transistor characteristics. As a result, a highly reliable semiconductor device is provided.

本発明に係る半導体装置においては、溝の下端が、真性ベース領域の上端よりも下に位置することが望ましい。 In the semiconductor device according to the present invention, it is desirable that the lower end of the groove is located below the upper end of the intrinsic base region.

このような構成とすることにより、不純物拡散領域からの横方向への不純物の拡散制御性が高まり、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。 With such a configuration, the impurity diffusion controllability in the lateral direction from the impurity diffusion region is enhanced, and variations in transistor characteristics can be suppressed. As a result, a highly reliable semiconductor device is provided.

本発明に係る半導体装置においては、エミッタ領域は、真性ベース領域の上に位置し、エミッタ領域の深さが、溝の深さより浅いことが望ましい。 In the semiconductor device according to the present invention, the emitter region is preferably located on the intrinsic base region, and the depth of the emitter region is preferably shallower than the depth of the groove.

このような構成とすることにより、エミッタ領域を形成する際に、エミッタ領域からの横方向への不純物の拡散制御性が高まり、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。 With such a configuration, when the emitter region is formed, the impurity diffusion controllability in the lateral direction from the emitter region is enhanced, and variations in transistor characteristics can be suppressed. As a result, a highly reliable semiconductor device is provided.

本発明に係る半導体装置においては、不純物拡散領域は、第１の不純物を含有するベース電極から半導体基板に第１の不純物を拡散させるように形成され、エミッタ領域は、第２の不純物を含有するエミッタ電極から半導体基板に第２の不純物を拡散させるように形成され、第１の不純物の拡散と第２の不純物の拡散とが同一の工程で行われることが望ましい。 In the semiconductor device according to the present invention, the impurity diffusion region is formed so as to diffuse the first impurity from the base electrode containing the first impurity into the semiconductor substrate, and the emitter region contains the second impurity. The second impurity is preferably diffused from the emitter electrode to the semiconductor substrate, and the diffusion of the first impurity and the diffusion of the second impurity are preferably performed in the same process.

このような構成とすることにより、第１の不純物を含有するベース電極からの第１の不純物の拡散、及び第２の不純物を含有するエミッタ電極からの第２の不純物の拡散を同時に行っても、第１の不純物、及び第２の不純物の横方向への拡散制御性が高いため、トランジスタ特性のばらつきを抑制することができる。その結果、信頼性の高い半導体装置が提供される。 With such a configuration, even if the diffusion of the first impurity from the base electrode containing the first impurity and the diffusion of the second impurity from the emitter electrode containing the second impurity are performed simultaneously. Since the lateral diffusion controllability of the first impurity and the second impurity is high, variations in transistor characteristics can be suppressed. As a result, a highly reliable semiconductor device is provided.

本発明によれば、不純物拡散領域から真性ベース領域への余分な不純物の拡散を抑え、トランジスタ特性の劣化を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。 According to the present invention, it is possible to suppress diffusion of excess impurities from the impurity diffusion region to the intrinsic base region, and to suppress deterioration of transistor characteristics. As a result, a highly reliable semiconductor device can be provided.

図１、及び図２は、本実施形態に係るバイポーラトランジスタ１０１の断面図である。 1 and 2 are cross-sectional views of the bipolar transistor 101 according to the present embodiment.

図８、及び図９に示した従来のバイポーラトランジスタ１００とは、ベース引き出し電極６の側壁底付近の半導体基板の上部に溝１３が形成されている点、及びその溝１３に応じて形状が変化した絶縁膜（サイドウォール）８ａを備えている点が異なっているだけである。 The conventional bipolar transistor 100 shown in FIGS. 8 and 9 is different from the conventional bipolar transistor 100 in that a groove 13 is formed in the upper portion of the semiconductor substrate near the bottom of the side wall of the base lead electrode 6 and the shape changes depending on the groove 13. The only difference is that the insulating film (sidewall) 8a is provided.

以下に、本実施形態に係る半導体装置の製造方法について図３〜図６の順に説明する。尚、すべての図面において、同様の構成要素には同一の符号を付し、以下の説明において詳細な説明を適宜省略する。 Below, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated in order of FIGS. In all the drawings, the same components are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate in the following description.

（工程１）図３において、ｐ型シリコン基板１に、高濃度のｎ型不純物をイオン注入によりサブコレクタと呼ばれるｎ型埋め込み層２を形成する。ｎ型埋め込み層２は、例えば、１００ｋｅＶのエネルギーで、３．０×１０^１５ｃｍ^−２程度のドーズ量の砒素（Ａｓ^＋）をイオン注入し、１０００℃程度の熱処理で活性化させることにより形成することができる。 (Step 1) In FIG. 3, an n-type buried layer 2 called a subcollector is formed on a p-type silicon substrate 1 by ion implantation of high-concentration n-type impurities. The n-type buried layer 2 is formed by, for example, ion-implanting arsenic (As ⁺ ) with a dose of about 3.0 × 10 ¹⁵ cm ⁻² at an energy of 100 keV and activating by heat treatment at about 1000 ° C. can do.

その後、半導体基板全面に、膜厚１．０μｍ程度のｎ型エピタキシャル層３を形成する。ｎ型エピタキシャル層３は、例えば、基板を１１００℃程度に加熱して、ホスフィン（ＰＨ_３）を含んだガスを用いるＣＶＤ法により形成することができる。 Thereafter, an n-type epitaxial layer 3 having a thickness of about 1.0 μm is formed on the entire surface of the semiconductor substrate. The n-type epitaxial layer 3 can be formed by, for example, a CVD method using a gas containing phosphine (PH ₃ ) by heating the substrate to about 1100 ° C.

次に、ｎ型エピタキシャル層３にリーチスルーと呼ばれるｎ型高濃度拡散層４を形成する。これは、コレクタを基板表面に引き出しために設置されるものであり、形成方法は、ｎ型埋め込み層２と同様にイオン注入による。 Next, an n-type high concentration diffusion layer 4 called reach through is formed in the n-type epitaxial layer 3. This is installed to draw out the collector on the substrate surface, and the formation method is ion implantation similar to the n-type buried layer 2.

次に、ＳＴＩ（Shallow Trench Isolation）等の素子分離絶縁膜を形成する（図示せず）。この素子分離領域は、隣接するトランジスタのアクティブ領域を電気的に分離するために形成される。さらに、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜である酸化シリコン膜５を、膜厚１００ｎｍ程度で全面に堆積させる。その後、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより酸化シリコン膜５を加工することで、半導体基板１のアクティブ領域を選択的に開口し、図３の状態が得られる。 Next, an element isolation insulating film such as STI (Shallow Trench Isolation) is formed (not shown). This element isolation region is formed to electrically isolate the active regions of adjacent transistors. Further, a silicon oxide film 5 as a first insulating film is deposited on the entire surface with a film thickness of about 100 nm by a CVD (Chemical Vapor Deposition) method. Thereafter, a resist pattern is provided by lithography, and the silicon oxide film 5 is processed by dry etching, whereby the active region of the semiconductor substrate 1 is selectively opened, and the state of FIG. 3 is obtained.

（工程２）図４において、第１の導電膜である多結晶シリコン膜６を、例えばＣＶＤ法により、膜厚２００ｎｍ程度で全面に堆積させる。さらに、不純物（第１の不純物）としてホウ素（Ｂ^＋）をイオン注入し、全面に酸化シリコン膜である第２の絶縁膜７を、例えばＣＶＤ法により全面に形成する。続いて、リソグラフィ法によりレジストパターンを設け、ドライエッチング法によりＮＰＮトランジスタのベース電極の取り出し兼外部ベースのｐ^＋領域（不純物拡散領域）の拡散源となるｐ^＋多結晶シリコン層６を形成する。さらに、ドライエッチング法により、後に形成するエミッタ領域１２を囲うように、エピタキシャル層３に溝１３を形成する。溝１３は、例えば、ｐ^＋型多結晶シリコン層６の加工と同一のドライエッチングで連続して形成することができる。 (Step 2) In FIG. 4, a polycrystalline silicon film 6 as a first conductive film is deposited on the entire surface with a film thickness of about 200 nm by, eg, CVD. Further, boron (B ⁺ ) is ion-implanted as an impurity (first impurity), and a second insulating film 7 that is a silicon oxide film is formed on the entire surface by, eg, CVD. Subsequently, a resist pattern is provided by lithography, and a p ⁺ polycrystalline silicon layer 6 is formed by dry etching to take out the base electrode of the NPN transistor and serve as a diffusion source of the p ⁺ region (impurity diffusion region) of the external base. Further, a trench 13 is formed in the epitaxial layer 3 so as to surround an emitter region 12 to be formed later by dry etching. The groove 13 can be continuously formed by, for example, the same dry etching as the processing of the p ⁺ type polycrystalline silicon layer 6.

溝１３形成時のドライエッチング法で用いた条件は、以下の通りである。 The conditions used in the dry etching method when forming the grooves 13 are as follows.

ガス種・流量：Ｃｌ_２／Ｏ_２＝２５ｓｃｃｍ／８ｓｃｃｍ
μ波パワー：１４００Ｗ
ＲＦパワー：６０Ｗ
電極温度：２０℃
上記ドライエッチング条件により、多結晶シリコンを加工する際のエッチャント分布が不均一になり、パターン側壁近傍のエッチング速度が選択的に増加する。その結果、従来方法ではエピタキシャル層３の表面は平らに形成されるのに対し、後に形成するエミッタ領域１２を囲うような溝１３が形成される。 Gas type / flow rate: Cl ₂ / O ₂ = 25 sccm / 8 sccm
μ wave power: 1400W
RF power: 60W
Electrode temperature: 20 ° C
Under the dry etching conditions, the etchant distribution at the time of processing the polycrystalline silicon becomes non-uniform, and the etching rate in the vicinity of the pattern side wall is selectively increased. As a result, in the conventional method, the surface of the epitaxial layer 3 is formed flat, while a groove 13 surrounding the emitter region 12 to be formed later is formed.

図７は、（ａ）本実施形態、及び（ｂ）従来技術により形成した多結晶シリコン層６のエッチング加工後の断面形状である。従来方法ではエピタキシャル層３の表面は平らであるのに対し、本実施形態では、多結晶シリコン層６の開口部の側壁近傍のエピタキシャル層３に溝が形成されていることがわかる。ここで、溝１３の深さは２０ｎｍ程度である。 7A and 7B are cross-sectional shapes after etching of the polycrystalline silicon layer 6 formed by (a) the present embodiment and (b) the prior art. In the conventional method, the surface of the epitaxial layer 3 is flat, but in the present embodiment, it can be seen that a groove is formed in the epitaxial layer 3 near the side wall of the opening of the polycrystalline silicon layer 6. Here, the depth of the groove 13 is about 20 nm.

この溝１３によって、後述する不純物拡散領域１０から真性ベース領域１１への余分な不純物の拡散抑制やエミッタ領域１２からの横方向への不純物の拡散制御を行う。 This groove 13 controls the diffusion of excess impurities from the impurity diffusion region 10 to the intrinsic base region 11 to be described later, and controls the diffusion of impurities from the emitter region 12 in the lateral direction.

（工程３）図５において、リソグラフィ法によりレジストパターンを設け、多結晶シリコン層６の開口部に、ＮＰＮトランジスタの真性ベース領域１１を形成するためのｐ型不純物をイオン注入する。この工程は、例えば、５ｋｅＶのエネルギーで、５．０×１０^１２ｃｍ^−２程度のドーズ量のホウ素（Ｂ^＋）をイオン注入することにより行うことができる。ここで注入された不純物が、後で真性ベースを形成することになる。 (Step 3) In FIG. 5, a resist pattern is provided by lithography, and p-type impurities for forming the intrinsic base region 11 of the NPN transistor are ion-implanted into the opening of the polycrystalline silicon layer 6. This step can be performed, for example, by ion-implanting boron (B ⁺ ) with a dose of about 5.0 × 10 ¹² cm ⁻² at an energy of 5 keV. The impurities implanted here will form an intrinsic base later.

さらに、レジストパターンを除去した後、酸化シリコン膜である第３の絶縁膜８を、例えばＣＶＤ法により、膜厚２００ｎｍで形成する。ここで、溝１３は第３の絶縁膜によって埋め込まれる。引き続き、第３の絶縁膜を全面エッチバックすることにより、サイドウォールと呼ばれる酸化シリコン膜からなる側壁８、及び８ａを形成する。 Further, after removing the resist pattern, a third insulating film 8 which is a silicon oxide film is formed with a film thickness of 200 nm by, for example, a CVD method. Here, the trench 13 is filled with a third insulating film. Subsequently, sidewalls 8 and 8a made of silicon oxide films called sidewalls are formed by etching back the entire surface of the third insulating film.

（工程４）図６において、砒素（Ａｓ）、燐（Ｐ）等のｎ型不純物（第２の不純物）を含む多結晶シリコンを、例えばＣＶＤ法により堆積させることにより、多結晶シリコン層９を、膜厚２００ｎｍで形成する。この場合、不純物を含まない多結晶シリコンを堆積させた後、砒素（Ａｓ^＋）、燐（Ｐ^＋）等のｎ型不純物をイオン注入することにより、多結晶シリコン層９を形成することもできる。 (Step 4) In FIG. 6, polycrystalline silicon layer 9 is deposited by depositing polycrystalline silicon containing n-type impurities (second impurities) such as arsenic (As) and phosphorus (P) by, for example, the CVD method. The film thickness is 200 nm. In this case, after depositing polycrystalline silicon containing no impurities, the polycrystalline silicon layer 9 can also be formed by ion implantation of n-type impurities such as arsenic (As ⁺ ) and phosphorus (P ⁺ ). .

次に、多結晶シリコン層９を、リソグラフィ法によりレジストパターンを設け、ドライエッチング法によりエミッタ引き出し電極形状に加工し、酸化シリコン膜等の絶縁膜（図示せず）を、例えばＣＶＤ法により、膜厚１００ｎｍで成膜する。続いて、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を３０秒間程度行う。この熱処理によって、多結晶シリコン層６からの不純物拡散により、エピタキシャル層３にｐ^＋領域１０が形成される。また、同時にｎ^＋多結晶シリコン層９からｎ型の不純物がエピタキシャル層３に拡散されて、エミッタ領域１２が形成される。以上のようにして、図６に示す状態が得られる。 Next, the polycrystalline silicon layer 9 is provided with a resist pattern by a lithography method, processed into an emitter lead electrode shape by a dry etching method, and an insulating film (not shown) such as a silicon oxide film is formed by a CVD method, for example. The film is formed with a thickness of 100 nm. Subsequently, heat treatment at about 1050 ° C. is performed for about 30 seconds using an RTA apparatus. By this heat treatment, p ⁺ region 10 is formed in epitaxial layer 3 by impurity diffusion from polycrystalline silicon layer 6. At the same time, n-type impurities are diffused from the n ⁺ polycrystalline silicon layer 9 into the epitaxial layer 3 to form the emitter region 12. The state shown in FIG. 6 is obtained as described above.

最後に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。 Finally, although not particularly shown, an interlayer insulating film such as a plasma TEOS film is deposited on the surface of the semiconductor substrate, and contact openings of the collector electrode portion, the base electrode portion, and the emitter electrode portion of the NPN transistor are made and made of titanium or the like. A bipolar transistor having an NPN transistor can be manufactured by forming a barrier metal layer and a conductive layer made of aluminum or an aluminum alloy.

ここで本実施形態において溝１３を形成する利点を、以下に詳しく説明する。 Here, the advantage of forming the groove 13 in the present embodiment will be described in detail below.

従来方法においても、１回の熱処理によってｐ^＋領域１０とエミッタ領域１２を同時に形成する。ほとんどの場合は、トランジスタ特性を重視するためにエミッタ領域１２のｎ型不純物の濃度分布が所望になるように熱処理の条件を設定する。このため、ｐ^＋領域１０のｐ型不純物の濃度分布を別途調整するためには、多結晶シリコン層６の不純物濃度と、多結晶シリコン層６とエピタキシャル層３の接触面が不純物拡散の障壁となる度合いを、常にエミッタ領域１２を形成するために設定された熱処理条件に合わせて最適化する必要がある。この最適化は、ベースの寄生抵抗を軽減するため、できるだけ真性ベース領域に不純物拡散領域が近づいた不純物分布になるように行われる。仮に、不純物拡散領域の成長が真性ベース領域まで延びると、トランジスタそのものの大幅な性能劣化を招くことになるので、トランジスタそのものの性能劣化と寄生抵抗の軽減がトレードオフの関係になり、非常にプロセス許容の狭い条件設定にならざるを得ない。 Also in the conventional method, the p ⁺ region 10 and the emitter region 12 are simultaneously formed by one heat treatment. In most cases, the heat treatment conditions are set so that the concentration distribution of the n-type impurity in the emitter region 12 is desired in order to emphasize transistor characteristics. Therefore, in order to separately adjust the concentration distribution of the p-type impurity in the p ⁺ region 10, the impurity concentration of the polycrystalline silicon layer 6 and the contact surface between the polycrystalline silicon layer 6 and the epitaxial layer 3 are the impurity diffusion barriers. It is necessary to always optimize the degree in accordance with the heat treatment conditions set for forming the emitter region 12. This optimization is performed so that the impurity diffusion region is as close as possible to the intrinsic base region in order to reduce the parasitic resistance of the base. If the growth of the impurity diffusion region extends to the intrinsic base region, it will cause a significant performance degradation of the transistor itself. Therefore, the performance degradation of the transistor itself and the reduction of the parasitic resistance are in a trade-off relationship, which is very process. The conditions must be set with narrow tolerances.

実際には、半導体基板における面内の熱分布が完全に均一な熱処理装置がないためエミッタ領域１２の不純物分布がチップによって若干ばらつくことは言うまでもなく、それに加えてｐ^＋領域１０の形成には数々のパターニング工程でのチップ間の加工ばらつきが影響する。このため、個々のトランジスタで不純物拡散を実施し、最適化したｐ^＋領域１０を形成することは不可能であり、結果的にチップ収率を低下させていた。 In practice, the impurity distribution of the emitter region 12 for the heat distribution in the surface is not completely uniform thermal processing apparatus in a semiconductor substrate varies slightly depending chip course, many in the form of a p ⁺ region 10 in addition to Variation in processing between chips in the patterning process is affected. For this reason, it is impossible to form an optimized p ⁺ region 10 by performing impurity diffusion in individual transistors, resulting in a reduction in chip yield.

本実施形態では、不純物拡散を実施する熱処理がチップ間でばらついた場合でも、エピタキシャル層３に意図的に設けた溝１３によりｐ^＋領域１０やエミッタ領域１２を所望の不純物分布に形成できる。この働きは、エピタキシャル層３に意図的に設けた溝１３が、ｐ^＋領域１０の形成を行うｐ型不純物の真性ベース領域１１への進入を抑制することやエミッタ領域１２の形成を行うｎ型不純物の横方向の拡散を制御することによって実現される。 In the present embodiment, even when the heat treatment for performing impurity diffusion varies between chips, the p ⁺ region 10 and the emitter region 12 can be formed in a desired impurity distribution by the groove 13 intentionally provided in the epitaxial layer 3. This function is caused by the intentionally provided groove 13 in the epitaxial layer 3 to prevent the p-type impurity that forms the p ⁺ region 10 from entering the intrinsic base region 11 and the n-type that forms the emitter region 12. This is achieved by controlling the lateral diffusion of impurities.

表１は、（ａ）本実施形態、及び（ｂ）従来技術で作成したＮＰＮトランジスタの電気特性のチップばらつきを示す。特性項目としては、増幅率（ｈＦＥ１，ｈＦＥ２，ｈＦＥ３，ｈＦＥ４）、及び静電耐圧（Ｖｅｂｏ，Ｖｃｅｏ１，Ｖｃｅｏ２，Ｖｃｂｏ）を評価した。ここで表では、本実施形態におけるばらつき（３σ値）を１とした。すべてのトランジスタ特性の評価項目において、本実施形態に沿って作製したＮＰＮトランジスタでは、溝１３の存在により、ｐ^＋領域１０やエミッタ領域１２を所望の不純物分布に制御できたため、ばらつきが小さく、特性が非常に安定していることがわかる。 Table 1 shows the chip variation of the electrical characteristics of the NPN transistor created by (a) this embodiment and (b) the prior art. As characteristic items, the amplification factor (hFE1, hFE2, hFE3, hFE4) and electrostatic withstand voltage (Vebo, Vceo1, Vceo2, Vcbo) were evaluated. Here, in the table, the variation (3σ value) in this embodiment is 1. In all the transistor characteristic evaluation items, in the NPN transistor fabricated according to the present embodiment, the p ⁺ region 10 and the emitter region 12 can be controlled to have a desired impurity distribution due to the presence of the trench 13, and thus the variation is small. Is very stable.

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。上記実施形態においては、縦型ＮＰＮトランジスタを有するバイポーラトランジスタの製造例をそれぞれ示したが、縦型ＰＮＰトランジスタを有するバイポーラトランジスタ、ＮＰＮトランジスタとＰＮＰトランジスタとを有するバイポーラトランジスタ、バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置、同一半導体基板に多結晶シリコン抵抗及びバイポーラトランジスタを有する半導体装置等の製造にも好ましく適用することができる。

Although the present invention has been described in detail with reference to the embodiments, the present invention is not limited to this, and can be applied to various bipolar transistors without departing from the spirit of the present invention. In the above-described embodiment, manufacturing examples of bipolar transistors having vertical NPN transistors have been described. However, bipolar transistors having vertical PNP transistors, bipolar transistors having NPN transistors and PNP transistors, bipolar transistors and MOS transistors are shown. The present invention can be preferably applied to the manufacture of a semiconductor device having a polycrystalline silicon resistor and a bipolar transistor on the same semiconductor substrate.

また、本実施形態では、ｐ型シリコン基板上に形成されたバイポーラトランジスタについて記載したが、ｎ型エピ基板のようなコレクタ領域が既設である基板に適用することもできる。 In this embodiment, the bipolar transistor formed on the p-type silicon substrate has been described. However, the present invention can be applied to a substrate having an existing collector region such as an n-type epi substrate.

本実施形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on this embodiment. 本実施形態、及び従来方法により形成した多結晶シリコン層のエッチング加工後の断面形状である。It is the cross-sectional shape after the etching process of the polycrystalline silicon layer formed by this embodiment and the conventional method. 従来のバイポーラトランジスタを説明するための断面図である。It is sectional drawing for demonstrating the conventional bipolar transistor. 従来のバイポーラトランジスタを説明するための断面図である。It is sectional drawing for demonstrating the conventional bipolar transistor. 従来のバイポーラトランジスタの製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the conventional bipolar transistor.

Explanation of symbols

１ｐ型シリコン基板
２埋め込み層（サブコレクタ）
３エピタキシャル層
４高濃度拡散層（リーチスルー）
５酸化シリコン膜
６ベース引き出し電極（多結晶シリコン層）
７酸化シリコン膜
８酸化シリコン膜からなる側壁（サイドウォール）
８ａ酸化シリコン膜からなる側壁（サイドウォール）
９エミッタ引き出し電極（多結晶シリコン層）
１０不純物拡散領域（外部ベース領域、ｐ^＋領域）
１１真性ベース領域
１２エミッタ領域
１３溝
１０１バイポーラトランジスタ 1 p-type silicon substrate 2 buried layer (subcollector)
3 Epitaxial layer 4 High-concentration diffusion layer (reach-through)
5 Silicon oxide film 6 Base lead electrode (polycrystalline silicon layer)
7 Silicon oxide film 8 Side wall made of silicon oxide film
8a Side wall made of silicon oxide film
9 Emitter extraction electrode (polycrystalline silicon layer)
10 Impurity diffusion region (external base region, p ⁺ region)
11 Intrinsic Base Region 12 Emitter Region 13 Groove 101 Bipolar Transistor

Claims

A collector region, a base region, an emitter region provided in a semiconductor substrate;
A groove provided on the surface of the semiconductor substrate;
With
The base region includes an intrinsic base region and an impurity diffusion region,
The semiconductor device according to claim 1, wherein the trench is located between the intrinsic base region and the impurity diffusion region.

The semiconductor device according to claim 1, wherein a lower end of the groove is positioned below an upper end of the intrinsic base region.

The semiconductor device according to claim 1, wherein the emitter region is located on the intrinsic base region, and the depth of the emitter region is shallower than the depth of the groove.

The impurity diffusion region is formed to diffuse the first impurity from a base electrode containing a first impurity into the semiconductor substrate, and the emitter region is formed from an emitter electrode containing a second impurity to the semiconductor. 4. The method according to claim 1, wherein the second impurity is diffused in a substrate, and the diffusion of the first impurity and the diffusion of the second impurity are performed in the same process. 2. A semiconductor device according to claim 1.