JP2005286355A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve a reflow properties and turning into lead-free state. <P>SOLUTION: A semiconductor device includes a cross tab 1g supporting a semiconductor chip 2 and having an area jointed with the semiconductor chip 2, the area being smaller than that of the back surface 2b of the semiconductor chip 2; wires 4, each wire connecting to a pad 2a of the semiconductor chip 2; a plurality of inner leads 1b, each inner lead, arranged around the semiconductor chip 2 and having a wire junction part 1j formed with a silver plating layer 1a; a mold part 3 with which the semiconductor chip 2 is performed with resin-sealing; a plurality of outer leads 1c, each outer lead, having a lead free metal layer 1m formed on a surface to be mounted 1l. The size of the plane surface of the mold part 3 is formed to be 28 mm×28 mm and also 1.4 mm or smaller, thereby improving the reflow properties and turning into lead-free state. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置に関し、特に、小タブ構造の半導体装置における外装半田めっきの鉛フリー化に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly, to a technique effective when applied to lead-free exterior solder plating in a semiconductor device having a small tab structure.

環境対策として半田の鉛（Ｐｂ）削減について記載されている（例えば、特許文献１参照）。   As an environmental measure, it describes about lead (Pb) reduction of solder (for example, refer to patent documents 1).

また、錫（Ｓｎ）−鉛（Ｐｂ）系に代わる半田として、錫（Ｓｎ）−ビスマス（Ｂｉ）系の半田を用いる発明が提案されており、電子部品の外部接続用電極リード線に錫−ビスマス系の合金層を形成して半田接続を容易にする技術が記載されている（例えば、特許文献２参照）。   In addition, an invention has been proposed in which tin (Sn) -bismuth (Bi) solder is used as an alternative to tin (Sn) -lead (Pb), and tin- A technique for facilitating solder connection by forming a bismuth-based alloy layer is described (for example, see Patent Document 2).

また、錫−鉛系に代わる鉛フリー半田としてＳｎ−Ａｇ−Ｂｉ系半田を用いて十分な接続強度を確保する技術が提案されている（例えば、特許文献３参照）。   Further, a technique has been proposed in which Sn-Ag-Bi solder is used as lead-free solder instead of tin-lead solder to ensure sufficient connection strength (see, for example, Patent Document 3).

また、錫−鉛系に代わる鉛フリー半田としてＳｎ−Ａｇ−Ｂｉ−Ｉｎ系半田を用いて接続部の信頼性を向上させる技術が提案されている（例えば、特許文献４参照）。   In addition, a technique for improving the reliability of the connecting portion by using Sn-Ag-Bi-In solder as lead-free solder instead of tin-lead has been proposed (for example, see Patent Document 4).

なお、リードにＳｎ−Ｂｉ系めっき膜を形成した半導体装置が紹介され、クラックの発生を防止するとともに高信頼度な半田接続を可能にする技術が提案されている（例えば、特許文献５参照）。
特開平５−２７０８６０号公報 特開平１０−９３００４号公報 特開平１１−１７９５８６号公報 特開平１１−２２１６９４号公報 特開平１１−３３０３４０号公報 In addition, a semiconductor device in which a Sn—Bi plating film is formed on a lead has been introduced, and a technique for preventing the generation of cracks and enabling highly reliable solder connection has been proposed (for example, see Patent Document 5). .
Japanese Patent Laid-Open No. 5-270860 Japanese Patent Laid-Open No. 10-93004 JP 11-179586 A JP-A-11-221694 JP 11-330340 A

半導体チップを備えた半導体パッケージ（半導体装置）の組み立て工程では、ダイボンディング、ワイヤボンデイングおよび樹脂封止などが順次行われ、その後、外装めっき工程で、プリント配線基板または回路基板に実装するため樹脂によって封止されないリード（以降、アウタリードという）の基板との接触部（被実装面）を含む表面箇所に、錫（Ｓｎ）−鉛（Ｐｂ）系半田層を外装めっきとして形成している。   In the assembly process of a semiconductor package (semiconductor device) provided with a semiconductor chip, die bonding, wire bonding, resin sealing, etc. are sequentially performed, and then in an exterior plating process, resin is used for mounting on a printed wiring board or circuit board. A tin (Sn) -lead (Pb) solder layer is formed as an exterior plating on a surface portion including a contact portion (mounting surface) of a lead (hereinafter referred to as an outer lead) that is not sealed.

しかしながら、環境問題への対策が求められている昨今、半導体装置などの電子部品一般ならびに実装基板などにおいても環境対策上適当なレベルに鉛を削減することが求められている。   However, in recent years when countermeasures against environmental problems are required, it is required to reduce lead to an appropriate level for environmental countermeasures in general electronic components such as semiconductor devices and mounting boards.

なお、外装めっきにＳｎ−Ｐｂ共晶代替鉛フリー半田を用いる場合には、用途毎にＳｎ基合金を選択することになるが、特に、車載部品、成長著しい携帯用電子機器および高信頼性部品においては、接合強度および耐熱疲労特性が優れた合金が望まれている。接合強度および耐熱疲労特性が優れ、高信頼性を重視した場合のＳｎ基合金としてはＳｎ−Ａｇ系合金が知られており、一般的にはＳｎ−Ｐｂ共晶半田の融点が１８３℃であるのに対して、ほとんどのＳｎ−Ａｇ系合金の融点は２００℃以上とＳｎ−Ｐｂ共晶半田の融点より高いものである。   In addition, when using Sn-Pb eutectic substitute lead-free solder for exterior plating, Sn-based alloy will be selected for each application, but in particular, in-vehicle parts, remarkably growing portable electronic devices and highly reliable parts Therefore, an alloy having excellent bonding strength and heat fatigue resistance is desired. An Sn-Ag alloy is known as an Sn-based alloy with excellent bonding strength and heat fatigue resistance and high reliability, and generally the melting point of Sn-Pb eutectic solder is 183 ° C. On the other hand, the melting point of most Sn—Ag alloys is 200 ° C. or higher, which is higher than the melting point of Sn—Pb eutectic solder.

したがって、現状においては、Ｓｎ−Ｐｂ共晶代替鉛フリー半田を用いて半導体集積回路を実装する際のリフロー温度は高くならざるを得ない。そこで、本願発明者はインナリードがＡｇめっきされ、Ｓｎ−Ｐｂ共晶半田より融点が高い鉛フリー代替半田を用いてアウタリードがめっきされた半導体集積回路装置を従来よりも高いリフロー温度で実装し、
その評価を行った。その結果、ワイヤ断線が原因の製品不良が発生することが判明した。 Therefore, at present, the reflow temperature when mounting a semiconductor integrated circuit using Sn-Pb eutectic alternative lead-free solder must be increased. Therefore, the present inventor has mounted a semiconductor integrated circuit device in which the inner lead is Ag-plated and the outer lead is plated using a lead-free alternative solder having a melting point higher than that of the Sn—Pb eutectic solder at a higher reflow temperature than before.
The evaluation was performed. As a result, it was found that a product defect caused by wire breakage occurred.

このようなワイヤ断線の対策として、本願出願人は、特願２０００−４６７２４号に示すように、インナリードのワイヤ接合部に硬質のパラジウム（Ｐｄ）めっきを施すことにより、ワイヤの接合根元部の厚さを確保して接合強度を大きくすることを考えた。   As a countermeasure against such wire breakage, the applicant of the present application, as shown in Japanese Patent Application No. 2000-46724, applies hard palladium (Pd) plating to the wire joint portion of the inner lead, thereby We considered increasing the bonding strength by securing the thickness.

しかし、パラジウムめっきはコスト高につながることが問題である。   However, palladium plating is problematic in that it leads to high costs.

なお、前記４つの公報では、鉛フリー化のために鉛フリー半田を用いた際に、リフロー温度が高くなって半導体装置のリフローマージンが少なくなること、およびその対策についての記載はない。   In the above four publications, when lead-free solder is used for lead-free, the reflow temperature is increased and the reflow margin of the semiconductor device is reduced, and there is no description about the countermeasure.

本発明の目的は、リフロー性を向上させて鉛フリー化を図ることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reflow property and achieving lead-free.

本発明の他の目的は、コストアップを抑えて鉛フリー化を図ることができる技術を提供することにある。   Another object of the present invention is to provide a technique capable of achieving lead-free while suppressing an increase in cost.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

本発明は、半導体チップと接合する領域の面積が半導体チップの裏面より小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、半導体チップを樹脂封止するモールド部と、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１．４ｍｍ以下に形成され、前記鉛フリー金属層はワイヤを接続した後に形成された金属層である。   The present invention includes a tab in which the area of the region to be bonded to the semiconductor chip is smaller than the back surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed in the wire bonding portion, a mold portion for resin-sealing the semiconductor chip, A plurality of outer leads on which a lead-free metal layer is formed on a surface to be mounted, a planar size of the mold part is 28 mm × 28 mm or less, and a thickness is 1.4 mm or less. It is a metal layer formed after connecting wires.

さらに本願のその他の発明の概要を項に分けて簡単に示す。すなわち、
１．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下に形成されたＱＦＰであることを特徴とする半導体装置。
２．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
３．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下に形成されたＱＦＰであることを特徴とする半導体装置。
４．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ、もしくは前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
５．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ、もしくは前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
６．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に配置され、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリード部と、
前記半導体チップを樹脂封止するモールド部と、
前記モールド部の実装側の面の周縁部に露出して配置され、被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有するＱＦＮであることを特徴とする半導体装置。
７．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に配置され、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリード部と、
前記半導体チップを樹脂封止するモールド部と、
前記モールド部の実装側の面の周縁部に露出して配置され、被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有するＱＦＮであることを特徴とする半導体装置。
８．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
９．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１０．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に連続する被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部の前記鉛フリー金属層が周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１１．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１２．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１３．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部と反対側の表面に鉛フリー金属層が形成された複数のアウタリード部とを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部の前記鉛フリー金属層が周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１４．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１５．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１６．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に繋がる複数のアウタリード部とを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部が実装側の面の周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部に露出した前記複数のアウタリード部の被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１７．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１８．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１９．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に繋がる複数のアウタリード部とを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部が実装側の面の周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部に露出した前記複数のアウタリード部の被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。 Furthermore, the outline of other inventions of the present application is briefly shown in sections. That is,
1. A tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
A semiconductor device, characterized in that it is a QFP in which the planar size of the mold part is 28 mm × 28 mm or less and the thickness is 1.4 mm or less.
2. A cross-shaped tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
A semiconductor device, wherein the planar size of the mold part is LQFP or TQFP formed to be 28 mm × 28 mm or less.
3. A cross-shaped tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
A semiconductor device, characterized in that it is a QFP in which the planar size of the mold part is 28 mm × 28 mm or less and the thickness is 1.4 mm or less.
4). A tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
The planar size of the mold part is 20 mm x 20 mm or less and the thickness is 3 mm or less, or the planar size of the mold part is LQFP or TQFP formed of 20 mm x 20 mm or less. Semiconductor device.
5). A cross-shaped tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
The planar size of the mold part is 20 mm x 20 mm or less and the thickness is 3 mm or less, or the planar size of the mold part is LQFP or TQFP formed of 20 mm x 20 mm or less. Semiconductor device.
6). A tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner lead portions that are arranged around the semiconductor chip and in which a silver plating layer is formed at a wire bonding portion to which the wires are bonded;
A mold part for resin-sealing the semiconductor chip;
A semiconductor device comprising: a QFN having a plurality of outer lead portions disposed on a mounting surface of the mold portion so as to be exposed at a peripheral portion and having a lead-free metal layer formed on a mounting surface.
7). A cross-shaped tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner lead portions that are arranged around the semiconductor chip and in which a silver plating layer is formed at a wire bonding portion to which the wires are bonded;
A mold part for resin-sealing the semiconductor chip;
A semiconductor device comprising: a QFN having a plurality of outer lead portions disposed on a mounting surface of the mold portion so as to be exposed at a peripheral portion and having a lead-free metal layer formed on a mounting surface.
8). A tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire joint, and a lead-free surface connected to each of the inner leads. Preparing a lead frame having a plurality of outer leads formed with a metal layer;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip such that the plurality of outer leads on which the lead-free metal layer is formed on the mounting surface; and
Separating the plurality of outer leads protruding from the mold part from the frame part of the lead frame,
A method of manufacturing a semiconductor device, wherein an LQFP or a TQFP is assembled by forming a planar size of the mold portion to 28 mm × 28 mm or less.
9. A tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire joint, and a lead-free surface connected to each of the inner leads. Preparing a lead frame having a plurality of outer leads formed with a metal layer;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip such that the plurality of outer leads on which the lead-free metal layer is formed on the mounting surface; and
Separating the plurality of outer leads protruding from the mold part from the frame part of the lead frame,
The planar size of the mold part is 20 mm × 20 mm or less and the thickness is 3 mm or less to assemble the QFP, or the planar size of the mold part is 20 mm × 20 mm or less to assemble the LQFP or TQFP. A method of manufacturing a semiconductor device.
10. A tab that is smaller in outer size than the surface opposite to the main surface of the semiconductor chip, a plurality of inner lead portions in which a silver plating layer is formed at the wire joint portion, and a lead-free surface to be mounted that continues to the inner lead portion Preparing a lead frame having a plurality of outer lead portions formed with a metal layer;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead portion corresponding thereto with a wire;
Forming the mold part by resin molding the semiconductor chip such that the lead-free metal layer of the plurality of outer lead parts is exposed at the peripheral part; and
Separating the plurality of outer lead portions from the frame portion of the lead frame, and assembling the QFN.
11. A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire bonding portion, and connected to each of the inner leads and on the mounting surface Preparing a lead frame having a plurality of outer leads formed with a lead-free metal layer;
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip such that the plurality of outer leads on which the lead-free metal layer is formed on the mounting surface; and
Separating the plurality of outer leads protruding from the mold part from the frame part of the lead frame,
A method of manufacturing a semiconductor device, wherein an LQFP or a TQFP is assembled by forming a planar size of the mold portion to 28 mm × 28 mm or less.
12 A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire bonding portion, and connected to each of the inner leads and on the mounting surface Preparing a lead frame having a plurality of outer leads formed with a lead-free metal layer;
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip such that the plurality of outer leads on which the lead-free metal layer is formed on the mounting surface; and
Separating the plurality of outer leads protruding from the mold part from the frame part of the lead frame,
The planar size of the mold part is 20 mm × 20 mm or less and the thickness is 3 mm or less to assemble the QFP, or the planar size of the mold part is 20 mm × 20 mm or less to assemble the LQFP or TQFP. A method of manufacturing a semiconductor device.
13. A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner lead portions in which a silver plating layer is formed at the wire bonding portion, and lead on the surface opposite to the inner lead portion Preparing a lead frame having a plurality of outer lead portions formed with a free metal layer;
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead portion corresponding thereto with a wire;
Forming the mold part by resin molding the semiconductor chip such that the lead-free metal layer of the plurality of outer lead parts is exposed at the peripheral part; and
Separating the plurality of outer lead portions from the frame portion of the lead frame, and assembling the QFN.
14 It has a tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire joint portion, and a plurality of outer leads connected to each of the inner leads. Preparing a lead frame;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip so that the plurality of outer leads protrude; and
Forming a lead-free metal layer on the mounting surface of the plurality of outer leads protruding from the mold part;
Separating the plurality of outer leads from the frame portion of the lead frame,
A method of manufacturing a semiconductor device, wherein an LQFP or a TQFP is assembled by forming a planar size of the mold portion to 28 mm × 28 mm or less.
15. It has a tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at the wire joint portion, and a plurality of outer leads connected to each of the inner leads. Preparing a lead frame;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip so that the plurality of outer leads protrude; and
Forming a lead-free metal layer on the mounting surface of the plurality of outer leads protruding from the mold part;
Separating the plurality of outer leads from the frame portion of the lead frame,
The planar size of the mold part is 20 mm × 20 mm or less and the thickness is 3 mm or less to assemble the QFP, or the planar size of the mold part is 20 mm × 20 mm or less to assemble the LQFP or TQFP. A method of manufacturing a semiconductor device.
16. It has a tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner lead portions in which a silver plating layer is formed at the wire bonding portion, and a plurality of outer lead portions connected to the inner lead portion. Preparing a prepared lead frame;
Mounting the semiconductor chip on the tab via a die bond material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead portion corresponding thereto with a wire;
Forming the mold part by resin-molding the semiconductor chip such that the plurality of outer lead parts are exposed at the peripheral edge of the surface on the mounting side;
Forming a lead-free metal layer on the mounting surface of the plurality of outer lead portions exposed to the mold portion;
Separating the plurality of outer lead portions from the frame portion of the lead frame, and assembling the QFN.
17. A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at a wire joint portion, and a plurality of outer leads connected to the inner leads. Preparing a lead frame with
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip so that the plurality of outer leads protrude; and
Forming a lead-free metal layer on the mounting surface of the plurality of outer leads protruding from the mold part;
Separating the plurality of outer leads from the frame portion of the lead frame,
A method of manufacturing a semiconductor device, wherein an LQFP or a TQFP is assembled by forming a planar size of the mold portion to 28 mm × 28 mm or less.
18. A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner leads in which a silver plating layer is formed at a wire joint portion, and a plurality of outer leads connected to the inner leads. Preparing a lead frame with
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead corresponding to the surface electrode by a wire;
Forming the mold part by resin molding the semiconductor chip so that the plurality of outer leads protrude; and
Forming a lead-free metal layer on the mounting surface of the plurality of outer leads protruding from the mold part;
Separating the plurality of outer leads from the frame portion of the lead frame,
The planar size of the mold part is 20 mm × 20 mm or less and the thickness is 3 mm or less to assemble the QFP, or the planar size of the mold part is 20 mm × 20 mm or less to assemble the LQFP or TQFP. A method of manufacturing a semiconductor device.
19. A cross-shaped tab whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip, a plurality of inner lead portions in which a silver plating layer is formed at the wire joint portion, and a plurality of outer lead portions connected to the inner lead portion; Preparing a lead frame having
Mounting the semiconductor chip on the cross-shaped tab via a die-bonding material;
Connecting the surface electrode of the semiconductor chip and the silver plating layer of the wire joint portion of the inner lead portion corresponding thereto with a wire;
Forming the mold part by resin-molding the semiconductor chip such that the plurality of outer lead parts are exposed at the peripheral edge of the surface on the mounting side;
Forming a lead-free metal layer on the mounting surface of the plurality of outer lead portions exposed to the mold portion;
Separating the plurality of outer lead portions from the frame portion of the lead frame, and assembling the QFN.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）．モールド部の大きさを、一辺の長さが２８ｍｍ以下で、かつレジン厚を１.4ｍｍ以下、あるいはモールド部の一辺の長さが２０ｍｍ以下で、かつレジン厚を３.0ｍｍ以下とし、さらに、クロスタブまたは小タブに半導体チップが搭載されるとともにアウタリードに鉛フリー金属層が形成されたことにより、リフロー性の向上を図って鉛フリー化を実現できる。
（２）．インナリードのワイヤ接合部にパラジウムめっきではなく銀めっき層を形成したことにより、コストを抑えて鉛フリー化を実現できる。 Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
(1). The size of the mold part is such that the length of one side is 28 mm or less and the resin thickness is 1.4 mm or less, or the length of one side of the mold part is 20 mm or less and the resin thickness is 3.0 mm or less. Since the semiconductor chip is mounted on the cross tab or the small tab and the lead-free metal layer is formed on the outer lead, the reflow property can be improved and lead-free can be realized.
(2). By forming a silver plating layer instead of palladium plating at the wire joint of the inner lead, it is possible to reduce the cost and achieve lead-free.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。   Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated, and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently indispensable in principle. Needless to say.

同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shape and positional relationship of components and the like, the shape is substantially the same unless otherwise specified and the case where it is not clearly apparent in principle. And the like are included. The same applies to the numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.

図１は本発明の実施の形態の半導体装置の一例であるＱＦＰの構造を示す平面図、図２は図１に示すＱＦＰの構造を示す断面図、図３は図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図４は図３に示すリードフレームのチップ搭載部であるクロスタブの構造を示す部分拡大平面図、図５は図３に示すリードフレームに銀めっき層と外装めっき層を形成した構造の一例を示す部分平面図、図６は図４に示すクロスタブに両面接着テープを貼り付けた際の構造の一例を示す部分拡大平面図、図７および図８は図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図、図９は図１に示すＱＦＰの組み立てにおけるダイボンディング後の構造を示す部分平面図、図１０は図９に示すＡ−Ａ線に沿う断面の構造を示す部分拡大断面図、図１１は図１０に示すダイボンディング状態に対する変形例の両面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図、図１２は図１０に示すダイボンディング状態に対する変形例の樹脂ペーストと片面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図、図１３は図１に示すＱＦＰの組み立てにおけるワイヤボンディング後の構造を示す部分平面図、図１４は図１３に示すリードフレームに対して小形の半導体チップを用いた組み立てにおけるワイヤボンディング後の構造を示す部分平面図、図１５は図１に示すＱＦＰの組み立てにおける樹脂モールド時の構造の一例を示す部分断面図、図１６は図１に示すＱＦＰの組み立てにおける樹脂モールド後の構造の一例を示す部分平面図、図１７は図１に示すＱＦＰの組み立てにおける切断成形後の構造の一例を示す側面図、図１８はＱＦＰのアウタリードの外装めっきを樹脂モールド後に行った場合の構造の一例を示す部分拡大断面図、図１９は本発明の実施の形態における各半導体装置とレジン厚さの関係を示す関係図、図２０は本発明の実施の形態の半導体装置の技術思想を示す比較図、図２１は本発明の実施の形態の半導体装置におけるモールド部の大きさと厚さに対するワイヤ亀裂検査の結果を示す検査結果図、図２２は図１に示すＱＦＰの組み立てに用いられる多連のリードフレームの構造の一例を示す部分平面図、図２３は図１に示すＱＦＰの組み立てにおけるダイボンディング時の構造の一例を示す部分断面図、図２４は図１に示すＱＦＰの組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図、図２５は図１に示すＱＦＰの組み立てにおける切断成形時の構造の一例を示す部分断面図である。   1 is a plan view showing the structure of a QFP as an example of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view showing the structure of the QFP shown in FIG. 1, and FIG. 3 is an assembly of the QFP shown in FIG. FIG. 4 is a partial plan view showing an example of the structure of the lead frame used, FIG. 4 is a partial enlarged plan view showing the structure of a crosstab as a chip mounting portion of the lead frame shown in FIG. 3, and FIG. FIG. 6 is a partial plan view showing an example of a structure in which a double-sided adhesive tape is attached to the crosstab shown in FIG. 4, FIG. 7 and FIG. 8 is a partially enlarged plan view showing a structure when a double-sided adhesive tape according to a modification of the double-sided adhesive tape shown in FIG. 6 is attached, and FIG. 9 is a partial plan view showing a structure after die bonding in the assembly of QFP shown in FIG. 10 is a partially enlarged cross-sectional view showing a cross-sectional structure taken along the line AA shown in FIG. 9, and FIG. 11 shows a structure of a die bonding state using a double-sided adhesive tape of a modification to the die bonding state shown in FIG. FIG. 12 is a partially enlarged sectional view showing a structure of a die bonding state using a resin paste and a single-sided adhesive tape as a modification to the die bonding state shown in FIG. 10, and FIG. 13 is a view of the QFP shown in FIG. FIG. 14 is a partial plan view showing the structure after wire bonding in assembly using a small semiconductor chip for the lead frame shown in FIG. 13, and FIG. 15 is a partial plan view showing the structure after wire bonding in assembly. FIG. 16 is a partial cross-sectional view showing an example of a structure during resin molding in the assembly of QFP shown in FIG. 17 is a partial plan view showing an example of the structure after resin molding in FIG. 17, FIG. 17 is a side view showing an example of the structure after cut molding in the assembly of QFP shown in FIG. 1, and FIG. 18 is after resin molding of the outer lead plating of the QFP outer lead FIG. 19 is a partial enlarged cross-sectional view showing an example of the structure when performed, FIG. 19 is a relational diagram showing the relationship between each semiconductor device and the resin thickness in the embodiment of the present invention, and FIG. 20 is a semiconductor device in the embodiment of the present invention. FIG. 21 is an inspection result diagram showing the result of wire crack inspection for the size and thickness of the mold part in the semiconductor device according to the embodiment of the present invention. FIG. 22 is an assembly of the QFP shown in FIG. FIG. 23 is a partial plan view showing an example of the structure at the time of die bonding in the assembly of the QFP shown in FIG. 24 is a partial cross-sectional view showing an example of the structure at the time of wire bonding in the assembly of the QFP shown in FIG. 1, and FIG. 25 is a partial cross-sectional view showing an example of the structure at the time of the cut molding in the assembly of the QFP shown in FIG. It is.

本実施の形態の半導体装置は、モールドによる樹脂封止形で、かつ面実装形のものであるとともに、モールド部３の大きさ（平面サイズや厚さ）が所定の範囲のものであり、このような半導体装置の一例として、図１に示すＱＦＰ（Quad Flat Package)６を取り上げて説明する。   The semiconductor device according to the present embodiment is a resin-encapsulated type using a mold and is a surface-mounted type, and the size (planar size and thickness) of the mold part 3 is within a predetermined range. As an example of such a semiconductor device, a QFP (Quad Flat Package) 6 shown in FIG.

図１〜図５を用いて、ＱＦＰ６の構成について説明すると、半導体チップ２を支持し、かつ半導体チップ２の主面２ｃと反対側の面である裏面２ｂよりその外形サイズが小さなチップ搭載部であるクロスタブ（十字形タブ）１ｇと、半導体チップ２の表面電極であるパッド２ａと接続するワイヤ４と、半導体チップ２の周囲に延在し、かつワイヤ４が接合するワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード１ｂと、半導体チップ２やワイヤ４が樹脂モールドされて形成された樹脂封止部であるモールド部３と、インナリード１ｂと繋がってモールド部３から４方向に突出し、かつプリント配線基板などの実装基板に接続される少なくとも被実装面１ｌに外装めっきとして鉛フリー金属層１ｍが形成された複数のアウタリード１ｃとを有し、モールド部３の平面サイズ（図１に示すＰ×Ｑ）が２８ｍｍ×２８ｍｍ以下のＬＱＦＰ（Low profile Quad Flat Package)またはＴＱＦＰ（Thin Quad Flat Package) であるか、もしくはモールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さ（図２に示すＴ）が１.4ｍｍ以下のＱＦＰ６である。   The configuration of the QFP 6 will be described with reference to FIGS. 1 to 5. A chip mounting portion that supports the semiconductor chip 2 and has a smaller outer size than the back surface 2 b that is the surface opposite to the main surface 2 c of the semiconductor chip 2. Silver plating is applied to a certain cross tab (cross-shaped tab) 1g, a wire 4 connected to a pad 2a which is a surface electrode of the semiconductor chip 2, and a wire bonding portion 1j extending around the semiconductor chip 2 and to which the wire 4 is bonded. A plurality of inner leads 1b in which the layer 1a is formed, a mold part 3 which is a resin sealing part formed by resin molding of the semiconductor chip 2 and the wire 4, and four directions from the mold part 3 connected to the inner lead 1b And a plurality of outer layers in which a lead-free metal layer 1m is formed as an exterior plating on at least a mounting surface 11 that is connected to a mounting substrate such as a printed wiring board. 1c, and the mold part 3 has an LQFP (Low Profile Quad Flat Package) or TQFP (Thin Quad Flat Package) with a planar size (P × Q shown in FIG. 1) of 28 mm × 28 mm or less, or a mold. The plane size of the part 3 is 28 mm × 28 mm or less, and the thickness (T shown in FIG. 2) is QFP6 of 1.4 mm or less.

さらに、ＱＦＰ６は、そのモールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたものであってもよく、あるいは、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであってもよい。   Further, the QFP 6 may be formed such that the planar size of the mold part 3 is 20 mm × 20 mm or less and the thickness is 3 mm or less, or the planar size of the mold part 3 is 20 mm × 20 mm or less. It may be formed LQFP or TQFP.

なお、ＬＱＦＰおよびＴＱＦＰの構造については、図１および図２に示すＱＦＰ６と同じであり、図１９に示すように、日本電子機械工業会：ＥＩＡＪ規格（Standards of Electronic Industries Association of Japan)で、各半導体装置のレジン厚さ（モールド部３の厚さ）を表してＱＦＰ６、ＬＱＦＰ、ＴＱＦＰおよび図３２に示すＱＦＮ（Quad Flat Non-leaded Package) １７が分類されている。   The structure of LQFP and TQFP is the same as that of QFP 6 shown in FIGS. 1 and 2, and as shown in FIG. 19, according to the Japan Electronic Machinery Manufacturers Association: EIAJ standard (Standards of Electronic Industries Association of Japan) QFP6, LQFP, TQFP and QFN (Quad Flat Non-leaded Package) 17 shown in FIG. 32 are classified to represent the resin thickness of the semiconductor device (the thickness of the mold part 3).

本実施の形態では、ＱＦＰ構造およびＱＦＮ構造の半導体装置のモールド部３の大きさ（平面サイズと厚さとによるレジン量）に注目しており、図１９に示すように、ＥＩＡＪ規格では、特にレジン厚さによってＱＦＰ６（レジン厚さ２.0ｍｍ以上）、ＬＱＦＰ（レジン厚さ１.4ｍｍ）、ＴＱＦＰ（レジン厚さ１.0ｍｍ）およびＱＦＮ１７（レジン厚さ０.4５〜２.5０ｍｍ）というように分類されている。   In the present embodiment, attention is paid to the size (the amount of resin depending on the planar size and thickness) of the mold part 3 of the semiconductor device having the QFP structure and the QFN structure, and as shown in FIG. QFP6 (resin thickness 2.0 mm or more), LQFP (resin thickness 1.4 mm), TQFP (resin thickness 1.0 mm) and QFN17 (resin thickness 0.45-2.50 mm) depending on the thickness It is classified.

ここで、本実施の形態のＱＦＰ６のモールド部３の大きさの許容範囲について説明する。   Here, the tolerance | permissible_range of the magnitude | size of the mold part 3 of QFP6 of this Embodiment is demonstrated.

まず、本実施の形態のＱＦＰ６は、その実装時の半田の鉛フリー化を図るものである。なお、鉛フリー化ではリフロー温度が高くなるため、モールド部３が大きな半導体装置では樹脂封止時のレジン量も多く、したがって、レジン応力も高くなり、ワイヤ亀裂（ワイヤ断線も含む）に対するマージンが低下する。   First, the QFP 6 of the present embodiment is intended to make the solder lead-free during mounting. In addition, since the reflow temperature becomes high when lead-free is used, in a semiconductor device having a large mold portion 3, the amount of resin at the time of resin sealing is large, so that the resin stress is also high, and there is a margin for wire cracks (including wire breakage). descend.

そこで、ワイヤ亀裂に対する安定化として、インナリード１ｂのワイヤ接合部１ｊにパラジウム（Ｐｄ）めっきを施すことより、ワイヤ４のインナリード１ｂとの接合力を高めてワイヤ亀裂の発生を防止できる。   Therefore, as a stabilization against the wire crack, by applying palladium (Pd) plating to the wire bonding portion 1j of the inner lead 1b, the bonding force of the wire 4 with the inner lead 1b can be increased and the occurrence of the wire crack can be prevented.

ところが、パラジウム（Ｐｄ）めっきはコスト高となるため、インナリード１ｂのワイヤ接合部１ｊには、本実施の形態のＱＦＰ６では、図２に示すように、コスト安の銀（Ａｇ）めっき層１ａを形成しておく。   However, since palladium (Pd) plating is costly, the QFP 6 of the present embodiment has a low cost silver (Ag) plating layer 1a as shown in FIG. 2 at the wire joint 1j of the inner lead 1b. Is formed.

そこで、モールド部３の大きさを限定してレジン量を少なく設定し、高温リフローの際のレジン応力を低減してワイヤ亀裂やワイヤ断線を防止する。   Therefore, by limiting the size of the mold part 3 and setting the amount of resin small, the resin stress during high-temperature reflow is reduced to prevent wire cracks and wire breakage.

なお、実装時の半田の鉛フリー化を図るため、モールド部３から突出するアウタリード１ｃの少なくとも被実装面１ｌを含む表面には、外装めっきである鉛フリー金属層１ｍが形成されている。   In order to make the solder lead-free at the time of mounting, a lead-free metal layer 1m that is exterior plating is formed on the surface including at least the mounted surface 11 of the outer lead 1c protruding from the mold part 3.

また、鉛フリー化では、リフロー温度の高温化によりレジンクラックの問題も発生するが、ここでは、半導体チップ２の裏面２ｂよりその搭載部（チップ搭載部）の面積が小さなクロスタブ１ｇを採用することにより、半導体チップ２の裏面２ｂの一部もモールド部３の樹脂と密着することになり、搭載される半導体チップ２とモールド部３との密着性が高まり、リフロー性を向上させて鉛フリー化を実現する。   Further, in the lead-free process, the problem of resin cracks also occurs due to the high reflow temperature. Here, the crosstab 1g having a smaller mounting area (chip mounting part) than the back surface 2b of the semiconductor chip 2 is employed. As a result, a part of the back surface 2b of the semiconductor chip 2 is also in close contact with the resin of the mold part 3, the adhesion between the semiconductor chip 2 to be mounted and the mold part 3 is improved, reflowability is improved, and lead-free is achieved. Is realized.

したがって、図２０に示す技術思想の比較図において、４つのマス目中、点線で囲まれた左下のマス目の技術領域を用いることにより、鉛フリー化を実現する。   Therefore, in the comparative view of the technical idea shown in FIG. 20, lead-free is realized by using the technical area of the lower left square surrounded by the dotted line among the four squares.

なお、クロスタブ１ｇは、 2本の吊りリード１ｎの交差箇所に設けられたチップ搭載部である。   The cross tab 1g is a chip mounting portion provided at the intersection of the two suspension leads 1n.

ここで、図２０は、ＱＦＰ６において、モールド部３の大きさ（レジン量）の大小（多い、少ない）と、インナリード１ｂのワイヤ接合部１ｊのめっき種類（Ａｇめっき、Ｐｄめっき）とをパラメータとしてワイヤ亀裂（ワイヤ断線も含む）とコストについて評価を行った結果をまとめたものである。   Here, in FIG. 20, in QFP 6, the size (resin amount) of the mold part 3 is large (large or small) and the plating type (Ag plating, Pd plating) of the wire joint 1j of the inner lead 1b is a parameter. Is a summary of the results of evaluation of wire cracks (including wire breakage) and costs.

図２０に示す左下のマス目のように、レジン量を少なく（モールド部３の大きさを小さく）して、かつインナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａを形成した場合のみが、ワイヤ亀裂およびコストとも○印となっており、本実施の形態の技術思想はこの条件を取り込んだものである。   Only when the silver plating layer 1a is formed on the wire bonding portion 1j of the inner lead 1b with a small amount of resin (the size of the mold portion 3 is small) as shown in the lower left grid shown in FIG. Both wire cracks and costs are marked with a circle, and the technical idea of the present embodiment incorporates this condition.

さらに、図２１は、インナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａが形成され、この銀めっき層１ａにワイヤ４が接合された従来のＱＦＰ構造の半導体装置について、モールド部３の一辺の長さとレジン厚さとをパラメータとして、所定の条件（温度８５℃湿度８５％の雰囲気に４８ｈｒ放置した後、２６０℃１０秒の赤外線リフローを３回行った）でワイヤ亀裂（ワイヤ断線も含む）の検査を行ったものである。   Further, FIG. 21 shows a conventional QFP structure semiconductor device in which a silver plating layer 1a is formed on the wire bonding portion 1j of the inner lead 1b and the wire 4 is bonded to the silver plating layer 1a. Using length and resin thickness as parameters, wire cracking (including wire breakage) under predetermined conditions (after leaving for 48 hours in an atmosphere of 85 ° C. and 85% humidity, 3 times of infrared reflow at 260 ° C. for 10 seconds) It has been inspected.

これによれば、モールド部３の一辺の長さ（図１に示す長さＰまたは長さＱ）が２８ｍｍ以下で、かつレジン厚が１.4ｍｍ以下であれば、その際の検査は、全てが良好（○）である。   According to this, if the length of one side of the mold part 3 (the length P or the length Q shown in FIG. 1) is 28 mm or less and the resin thickness is 1.4 mm or less, all inspections at that time are performed. Is good (◯).

さらに、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚が３.0ｍｍ以下であっても全て良好（○）である。   Furthermore, even if the length of one side of the mold part 3 is 20 mm or less and the resin thickness is 3.0 mm or less, all are good (◯).

したがって、本実施の形態のＱＦＰ構造におけるモールド部３の大きさの許容範囲は、モールド部３の一辺の長さが２８ｍｍ以下で、かつレジン厚が１.4ｍｍ以下、あるいは、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚が３.0ｍｍ以下の何れかに入っていればよい。   Therefore, the allowable range of the size of the mold part 3 in the QFP structure of the present embodiment is that the length of one side of the mold part 3 is 28 mm or less and the resin thickness is 1.4 mm or less, or one side of the mold part 3 As long as the length of the resin is 20 mm or less and the resin thickness is 3.0 mm or less.

なお、図２１に示す検査の際に用いたリードフレーム材料としては、鉄−ニッケル合金または銅合金などの一般的な材料である。   The lead frame material used in the inspection shown in FIG. 21 is a general material such as an iron-nickel alloy or a copper alloy.

さらに、前記検査の際に用いたワイヤ４は、金線でそのワイヤ径は３０μｍのものである。   Further, the wire 4 used in the inspection is a gold wire having a wire diameter of 30 μm.

これらにより、本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）では、図３および図２２に示すリードフレーム１として、鉄−ニッケル合金や銅合金などの材料によって形成されたものを用いることが好ましい。   Accordingly, in the QFP 6 (including LQFP and TQFP) of the present embodiment, it is preferable to use the lead frame 1 shown in FIGS. 3 and 22 made of a material such as an iron-nickel alloy or a copper alloy. .

さらに、ワイヤ４は、金線を用いることが好ましい。   Further, the wire 4 is preferably a gold wire.

また、モールド部３を形成する封止用樹脂である図１５に示すレジン１０は、例えば、熱硬化性のエポキシ樹脂である。   Further, the resin 10 shown in FIG. 15 which is a sealing resin for forming the mold part 3 is, for example, a thermosetting epoxy resin.

なお、アウタリード１ｃは、ガルウィング状に曲げ成形されており、その表面には、図１８に示すように、鉛フリー化の半田の外装めっきとして鉛フリー金属層１ｍが形成されている。この鉛フリー金属層１ｍは、錫−鉛共晶半田よりも融点が高い半田めっき層であり、例えば、Ｓｎ−Ａｇ系金属に銅（Ｃｕ）またはビスマス（Ｂｉ）の何れか、あるいは銅およびビスマスを加えた合金である。   The outer lead 1c is bent into a gull wing shape, and a lead-free metal layer 1m is formed on the surface of the outer lead 1c as lead-free solder exterior plating as shown in FIG. This lead-free metal layer 1m is a solder plating layer having a melting point higher than that of tin-lead eutectic solder. For example, Sn—Ag-based metal is either copper (Cu) or bismuth (Bi), or copper and bismuth. It is an alloy with added.

ただし、前記合金に限定されずに、Ｚｎ、ＩｎまたはＳｂなどとＳｎもしくはＳｎ系合金との合金でもよい。   However, the alloy is not limited to the above alloy, and may be an alloy of Zn, In, Sb, or the like and Sn or Sn-based alloy.

また、半導体チップ２をクロスタブ１ｇに固定するのに用いられるダイボンド材は、例えば、図２や図１０に示す銀ペースト８などの樹脂ペーストであるが、クロスタブ１ｇの場合、半導体チップ２との接合面積が小さいため、半導体チップ２との接合力を強化するために、図６〜図８、図１１に示すような接着テープである両面接着テープ５を単独で用いてもよい。   The die bond material used to fix the semiconductor chip 2 to the crosstab 1g is, for example, a resin paste such as the silver paste 8 shown in FIGS. 2 and 10, but in the case of the crosstab 1g, the bonding to the semiconductor chip 2 is performed. Since the area is small, in order to reinforce the bonding force with the semiconductor chip 2, the double-sided adhesive tape 5 which is an adhesive tape as shown in FIGS.

両面接着テープ５は、図６に示すようにクロスタブ１ｇの形状に合わせた十字形状のものであってもよいし、また、図７に示すような細長い長方形であってもよいし、さらに、図８に示すように、複数の小さな両面接着テープ５を１つのクロスタブ１ｇに貼り付けて用いてもよく、その形状や貼り付け数は、特に限定されるものではない。   The double-sided adhesive tape 5 may have a cross shape matching the shape of the crosstab 1g as shown in FIG. 6, may be a long and narrow rectangle as shown in FIG. As shown in FIG. 8, a plurality of small double-sided adhesive tapes 5 may be attached to one crosstab 1g, and the shape and number of attachments are not particularly limited.

なお、図１１に示すように、両面接着テープ５は、ポリイミドテープなどのテープ基材５ａとその表裏両側に配置された接着層５ｂとからなるものであるが、両面接着テープ５の代わりとして、図１２に示すように、テープ基材５ａと接着層５ｂとからなる片面接着テープ７を用いて、この片面接着テープ７と銀ペースト８などの樹脂ペーストとを積層させて組み合わせて用いてもよい。   As shown in FIG. 11, the double-sided adhesive tape 5 is composed of a tape base material 5 a such as a polyimide tape and adhesive layers 5 b disposed on both sides of the front and back, but instead of the double-sided adhesive tape 5, As shown in FIG. 12, a single-sided adhesive tape 7 composed of a tape base material 5a and an adhesive layer 5b may be used, and the single-sided adhesive tape 7 and a resin paste such as silver paste 8 may be laminated and combined. .

このように、ダイボンド材として、両面接着テープ５や片面接着テープ７などの接着テープを用いることにより、クロスタブ１ｇなどのチップ搭載部と半導体チップ２との接着力を高めることができ、これにより、クロスタブ１ｇなどの小さなチップ搭載部を有した半導体装置の場合であっても、レジンクラックの発生を抑えることができる。   Thus, by using an adhesive tape such as the double-sided adhesive tape 5 or the single-sided adhesive tape 7 as the die bond material, the adhesive force between the chip mounting portion such as the crosstab 1g and the semiconductor chip 2 can be increased. Even in the case of a semiconductor device having a small chip mounting portion such as a crosstab 1g, the occurrence of resin cracks can be suppressed.

なお、半導体チップ２には、その主面２ｃに、所望の半導体集積回路が形成され、この主面２ｃに形成されたパッド２ａとこれに対応するインナリード１ｂとが、ワイヤ４によって接続され、さらに、インナリード１ｂと繋がったアウタリード１ｃがＱＦＰ６の外部端子としてモールド部３の外部に出力される。   A desired semiconductor integrated circuit is formed on the main surface 2c of the semiconductor chip 2, and the pads 2a formed on the main surface 2c and the corresponding inner leads 1b are connected by wires 4. Further, the outer lead 1c connected to the inner lead 1b is output to the outside of the mold part 3 as an external terminal of the QFP 6.

したがって、半導体チップ２とアウタリード１ｃとの信号の伝達は、ワイヤ４とインナリード１ｂを介して行われる。   Therefore, signal transmission between the semiconductor chip 2 and the outer lead 1c is performed via the wire 4 and the inner lead 1b.

本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）によれば、そのモールド部３の大きさを、モールド部３の一辺の長さが２８ｍｍ以下で、かつレジン厚を１.4ｍｍ以下とするか、あるいは、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚を３.0ｍｍ以下とし、さらに、半導体チップ２の裏面２ｂより面積の小さなクロスタブ１ｇによって半導体チップ２が搭載されるとともにアウタリード１ｃにその外装めっきとして鉛フリー金属層１ｍが形成されたことにより、リフロー性の向上を図ることができる（リフロー性のマージンを増やすことができる）。   According to the QFP 6 (including LQFP and TQFP) of the present embodiment, the size of the mold part 3 is such that the length of one side of the mold part 3 is 28 mm or less and the resin thickness is 1.4 mm or less. Alternatively, the length of one side of the mold part 3 is 20 mm or less, the resin thickness is 3.0 mm or less, and the semiconductor chip 2 is mounted by the crosstab 1g having a smaller area than the back surface 2b of the semiconductor chip 2 and the outer lead. Since the lead-free metal layer 1m is formed as the outer plating on 1c, the reflow property can be improved (the reflow margin can be increased).

その結果、高融点半田の使用が可能となり、鉛フリー化を実現できる。   As a result, high melting point solder can be used and lead-free can be realized.

また、インナリード１ｂのワイヤ接合部１ｊにパラジウム（Ｐｄ）めっきを使用せずに銀めっき層１ａを形成したことにより、コストを抑えて鉛フリー化を実現できる。   Moreover, by forming the silver plating layer 1a without using palladium (Pd) plating at the wire bonding portion 1j of the inner lead 1b, it is possible to realize lead-free at a reduced cost.

したがって、本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）では、レジンクラックやワイヤ亀裂（ワイヤ断線やワイヤ剥がれを含む）を発生させることなく鉛フリー化を実現することができる。   Therefore, in the QFP 6 (including LQFP and TQFP) of the present embodiment, lead-free can be realized without causing resin cracks and wire cracks (including wire breakage and wire peeling).

さらに、レジンクラックやワイヤ亀裂の発生を抑えることができるため、半導体装置（ＱＦＰ６）の信頼性を向上できる。   Furthermore, since the occurrence of resin cracks and wire cracks can be suppressed, the reliability of the semiconductor device (QFP6) can be improved.

また、半導体チップ２の裏面２ｂより面積の小さなクロスタブ１ｇを採用することにより、１つの種類のリードフレーム１によって複数のサイズの半導体チップ２を搭載することが可能になり、リードフレーム１の種類を減らすことができる。   Further, by adopting a crosstab 1g having a smaller area than the back surface 2b of the semiconductor chip 2, it is possible to mount a plurality of sizes of semiconductor chips 2 by one type of lead frame 1, and the type of the lead frame 1 can be changed. Can be reduced.

その結果、リードフレーム１の標準化を図ることができる。   As a result, standardization of the lead frame 1 can be achieved.

次に、本実施の形態のＱＦＰ６の製造方法について説明する。   Next, a method for manufacturing the QFP 6 of the present embodiment will be described.

なお、ＱＦＰ６の製造方法に用いられるリードフレーム１として、図３に示す１つのパッケージ領域１ｈが単列に複数連なった図２２に示すリードフレーム１を用いて製造を行う場合を説明する。   As a lead frame 1 used in the QFP 6 manufacturing method, a case will be described in which manufacturing is performed using the lead frame 1 shown in FIG. 22 in which one package region 1h shown in FIG.

ただし、リードフレーム１としては、１つのパッケージ領域１ｈが複数行×複数列にマトリクス配置で設けられたマトリクスフレームを用いてもよい。   However, as the lead frame 1, a matrix frame in which one package region 1h is provided in a matrix arrangement in a plurality of rows and a plurality of columns may be used.

まず、半導体チップ２の裏面２ｂよりその外形サイズが小さな十字形タブである図４に示すクロスタブ１ｇと、先端付近のワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード１ｂと、それぞれのインナリード１ｂと繋がるとともに少なくとも被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード１ｃとを有したリードフレーム１を準備する。   First, the cross tab 1g shown in FIG. 4 which is a cross-shaped tab whose outer size is smaller than the back surface 2b of the semiconductor chip 2, and a plurality of inner leads 1b in which a silver plating layer 1a is formed at the wire joint 1j near the tip, A lead frame 1 is prepared which is connected to each inner lead 1b and has a plurality of outer leads 1c having at least a lead-free metal layer 1m formed on a mounting surface 1l.

なお、ここでは、リードフレーム１の各パッケージ領域１ｈにおいて、図５に示すように、予め各インナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａ（図５における斜線部）が形成され、かつ各アウタリード１ｃに対応する領域の被実装面１ｌを含む表面に鉛フリー金属層１ｍ（図５における斜線部）が形成されている場合を説明するが、ただし、鉛フリー金属層１ｍについては、予め組み立て開始時には形成されていなくてもよく、その場合は、モールド後、モールド部３から突出する各アウタリード１ｃに鉛フリー金属層１ｍを形成し、その後、切断成形を行う組み立て順となる。   Here, in each package region 1h of the lead frame 1, as shown in FIG. 5, a silver plating layer 1a (shaded portion in FIG. 5) is formed in advance on the wire bonding portion 1j of each inner lead 1b, and The case where the lead-free metal layer 1m (the hatched portion in FIG. 5) is formed on the surface including the mounted surface 11 in the region corresponding to the outer lead 1c will be described. However, the lead-free metal layer 1m is assembled in advance. In this case, the lead-free metal layer 1m is formed on each outer lead 1c protruding from the mold part 3 after molding, and the assembly order is then cut and formed.

また、それぞれのパッケージ領域１ｈには、クロスタブ１ｇを支持する吊りリード１ｎと、クロスタブ１ｇの周囲４方向に対して複数のインナリード１ｂと、それぞれに連なって一体に形成された外部端子であるアウタリード１ｃと、モールド時のモールド樹脂（図１５に示すレジン１０）の流出を阻止するダムバー１ｉとが配置され、各アウタリード１ｃは、各パッケージ領域１ｈを区画している枠部１ｆによって支持されている。   In each package region 1h, a suspension lead 1n that supports the crosstab 1g, a plurality of inner leads 1b with respect to the four directions around the crosstab 1g, and an outer lead that is an external terminal formed integrally with each other. 1c and a dam bar 1i for preventing the mold resin (resin 10 shown in FIG. 15) from flowing out during molding are disposed, and each outer lead 1c is supported by a frame portion 1f that partitions each package region 1h. .

さらに、この枠部１ｆには、ダイボンディング時やワイヤボンディング時にリードフレーム１を搬送する際のガイド用長孔１ｄおよび位置決め孔１ｅが形成されている。   Further, a long guide hole 1d and a positioning hole 1e for conveying the lead frame 1 during die bonding or wire bonding are formed in the frame portion 1f.

なお、図３において４本の吊りリード１ｎのうち、左下の吊りリード１ｎに対応した箇所が、モールド時の樹脂注入口箇所１ｔとなる。   In FIG. 3, among the four suspension leads 1n, a location corresponding to the lower left suspension lead 1n is a resin injection port location 1t during molding.

続いて、ダイボンド材として銀ペースト８などの樹脂ペーストを用いる際には、各クロスタブ１ｇのチップ支持面１ｐにポッティングなどによって銀ペースト８を適量塗布する。   Subsequently, when a resin paste such as silver paste 8 is used as the die bond material, an appropriate amount of silver paste 8 is applied to the chip support surface 1p of each crosstab 1g by potting or the like.

ただし、ダイボンド材として前記樹脂ペーストを用いずに、図６〜図８または図１１に示す両面接着テープ５や図１２に示す片面接着テープ７などの接着テープを用いる際には、予め組み立て開始時に、リードフレーム１の各パッケージ領域１ｈのクロスタブ１ｇのチップ支持面１ｐに前記接着テープを貼り付けておいてもよく、あるいは、ダイボンディング工程の最初に前記接着テープを貼り付けてもよい。   However, when using an adhesive tape such as the double-sided adhesive tape 5 shown in FIG. 6 to FIG. 8 or FIG. 11 or the single-sided adhesive tape 7 shown in FIG. The adhesive tape may be affixed to the chip support surface 1p of the crosstab 1g in each package region 1h of the lead frame 1, or the adhesive tape may be affixed at the beginning of the die bonding process.

その後、各パッケージ領域１ｈにおいて、図２３に示すように、コレット１２を用いてダイボンド材（銀ペースト８）を介してクロスタブ１ｇに半導体チップ２を搭載するダイボンディング（ペレットボンディングもしくはチップマウントともいう）を行う。   Thereafter, in each package region 1h, as shown in FIG. 23, die bonding (also referred to as pellet bonding or chip mounting) in which the semiconductor chip 2 is mounted on the crosstab 1g through the die bonding material (silver paste 8) using the collet 12 is used. I do.

すなわち、半導体チップ２の裏面２ｂとクロスタブ１ｇのチップ支持面１ｐとを、樹脂ペーストや接着テープまたはその両者からなるダイボンド材を介して接合する。   That is, the back surface 2b of the semiconductor chip 2 and the chip support surface 1p of the crosstab 1g are bonded via a die bond material made of resin paste, adhesive tape, or both.

その際、図２３に示すように、まず、ダイボンダのステージ１１上にリードフレーム１のクロスタブ１ｇを配置し、その後、コレット１２によって半導体チップ２を吸着保持して半導体チップ２を移動する。   At that time, as shown in FIG. 23, first, the crosstab 1g of the lead frame 1 is arranged on the stage 11 of the die bonder, and then, the semiconductor chip 2 is sucked and held by the collet 12, and the semiconductor chip 2 is moved.

続いて、コレット１２によって半導体チップ２を下降させてクロスタブ１ｇ上に半導体チップ２を配置し、コレット１２から半導体チップ２に僅かな荷重を付与するとともにステージ１１からクロスタブ１ｇを介して半導体チップ２に熱を加えることにより、図９および図１０に示すように、銀ペースト８などのダイボンド材を介して半導体チップ２を固定する。   Subsequently, the semiconductor chip 2 is lowered by the collet 12 and the semiconductor chip 2 is arranged on the crosstab 1g. A slight load is applied from the collet 12 to the semiconductor chip 2 and the stage 11 is applied to the semiconductor chip 2 via the crosstab 1g. By applying heat, as shown in FIGS. 9 and 10, the semiconductor chip 2 is fixed via a die bond material such as a silver paste 8.

その後、図２に示すように、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂとをワイヤボンディングによって接続する。   Thereafter, as shown in FIG. 2, the pads 2a of the semiconductor chip 2 and the corresponding inner leads 1b are connected by wire bonding.

つまり、金線などのボンディング用のワイヤ４を用いてワイヤボンディングを行い、これにより、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂのワイヤ接合部１ｊとをワイヤ４によって接続する。   That is, wire bonding is performed using a bonding wire 4 such as a gold wire, whereby the pad 2 a of the semiconductor chip 2 and the wire bonding portion 1 j of the inner lead 1 b corresponding thereto are connected by the wire 4.

その際、図２４に示すように、ワイヤボンダのステージ１３上に半導体チップ２を載置し、まず、１ｓｔボンディングとしてキャピラリ１４によって半導体チップ２側のワイヤ４との接続を行い、その後、２ｎｄボンディングとしてワイヤ４とインナリード１ｂのワイヤ接合部１ｊとの接続を行う。   At that time, as shown in FIG. 24, the semiconductor chip 2 is placed on the stage 13 of the wire bonder, and first, as the first bonding, the capillary 14 is connected to the wire 4 on the semiconductor chip 2 side, and then as the 2nd bonding. The wire 4 is connected to the wire joint 1j of the inner lead 1b.

この動作を、図１３に示すように、半導体チップ２の主面２ｃ上の図２４に示す各パッド２ａに対して順次行う。   This operation is sequentially performed on each pad 2a shown in FIG. 24 on the main surface 2c of the semiconductor chip 2 as shown in FIG.

なお、各インナリード１ｂのワイヤ接合部１ｊには、図２および図５に示すような銀めっき層１ａが形成されているため、金線のワイヤ４と銀めっき層１ａとが接続し、ワイヤ４とインナリード１ｂとの接続強度を高めることができる。   In addition, since the silver plating layer 1a as shown in FIG. 2 and FIG. 5 is formed in the wire joint part 1j of each inner lead 1b, the wire 4 of a gold wire and the silver plating layer 1a are connected, and the wire The connection strength between 4 and the inner lead 1b can be increased.

また、図１４に示すように、シュリンク化が行われた小形の半導体チップ２を用いた場合でも、ワイヤ長は長くなるもののワイヤボンディングを行うことが可能である。   As shown in FIG. 14, even when a small semiconductor chip 2 that has been shrunk is used, wire bonding can be performed although the wire length is increased.

ワイヤボンディング終了後、モールド方法によって半導体チップ２とクロスタブ１ｇとワイヤ４と各インナリード１ｂとを樹脂封止して、図１６に示すように、モールド部３を形成する。   After completion of the wire bonding, the semiconductor chip 2, the crosstab 1g, the wire 4 and each inner lead 1b are resin-sealed by a molding method, thereby forming the mold part 3 as shown in FIG.

なお、前記モールドに用いるモールド樹脂（図１５に示すレジン１０）は、例えば、エポキシ系の熱硬化性樹脂などである。   The mold resin (resin 10 shown in FIG. 15) used for the mold is, for example, an epoxy-based thermosetting resin.

その際、図２に示すように、被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード１ｃがモールド部３から突出するように、図１５に示すモールド金型１８のキャビティ１８ａ上にリードフレーム１の半導体チップ２とワイヤ４とを配置し、その後、型締めを行ってキャビティ１８ａ内にレジン１０を注入して樹脂モールドを行う。   At that time, as shown in FIG. 2, on the cavity 18a of the mold 18 shown in FIG. 15, the plurality of outer leads 1c having the lead-free metal layer 1m formed on the mounting surface 1l protrude from the mold part 3. Then, the semiconductor chip 2 and the wire 4 of the lead frame 1 are arranged, and then the mold is clamped to inject the resin 10 into the cavity 18a to perform resin molding.

なお、本実施の形態では、モールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下のＬＱＦＰまたはＴＱＦＰか、もしくはモールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下のＱＦＰ６を組み立てる。   In this embodiment, LQFP or TQFP having a planar size of the mold part 3 of 28 mm × 28 mm or less, or QFP6 having a planar size of the mold part 3 of 28 mm × 28 mm or less and a thickness of 1.4 mm or less is used. assemble.

これは、モールド部３を形成するモールド金型１８のキャビティ１８ａの大きさ（平面方向の大きさと深さ）によって決定されるものであり、それぞれの大きさに応じてモールド部３が形成されるように、キャビティ１８ａの形状や深さを設定する。   This is determined by the size (size and depth in the planar direction) of the cavity 18a of the mold 18 that forms the mold part 3, and the mold part 3 is formed according to each size. Thus, the shape and depth of the cavity 18a are set.

さらに、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ６であってもよく、あるいは、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであってもよいため、これらのモールド部３の大きさに応じたキャビティ１８ａを有するモールド金型１８をそれぞれ用いてモールドを行う。   Further, it may be QFP6 in which the planar size of the mold part 3 is 20 mm × 20 mm or less and the thickness is 3 mm or less, or the LQFP in which the planar size of the mold part 3 is 20 mm × 20 mm or less. Alternatively, TQFP may be used, so that molding is performed using each of the mold dies 18 having cavities 18a corresponding to the sizes of the mold parts 3.

なお、図３に示すリードフレーム１の各パッケージ領域１ｈにおいて、図１６に示すように、モールド部３はダムバー１ｉの内側領域に形成される。   In each package region 1h of the lead frame 1 shown in FIG. 3, as shown in FIG. 16, the mold part 3 is formed in the inner region of the dam bar 1i.

樹脂封止終了後、モールド部３から突出した複数のアウタリード１ｃをリードフレーム１の枠部１ｆから切断成形金型などを用いた切断によって分離する。   After the resin sealing is completed, the plurality of outer leads 1c protruding from the mold part 3 are separated from the frame part 1f of the lead frame 1 by cutting using a cutting mold or the like.

その際、図２５に示すように、前記切断成形金型のダイ１６とパンチ１５とによって、アウタリード１ｃの曲げ成形と切断（枠部１ｆからの分離）とを行って、アウタリード１ｃをガルウィング状に曲げ成形する。   At that time, as shown in FIG. 25, the outer lead 1c is bent and cut (separated from the frame portion 1f) by the die 16 and the punch 15 of the cutting mold, and the outer lead 1c is formed into a gull wing shape. Bending.

これにより、図１７に示すＱＦＰ６（半導体装置）を製造できるとともに、このＱＦＰ６では、少なくともアウタリード１ｃの被実装面１ｌ（ここでは表面全体）に鉛フリー金属層１ｍが形成されている。   Thereby, the QFP 6 (semiconductor device) shown in FIG. 17 can be manufactured, and in this QFP 6, the lead-free metal layer 1m is formed on at least the mounting surface 11 (here, the entire surface) of the outer lead 1c.

なお、組み立て開始時に、各アウタリード１ｃに対応する領域の被実装面１ｌを含む表面に鉛フリー金属層１ｍが形成されていないリードフレーム１を用いて組み立てを行う場合には、モールド後、モールド部３から突出する各アウタリード１ｃに鉛フリー金属層１ｍを形成し、その後、切断成形を行って図１８に示す形状とする。   When assembly is performed using the lead frame 1 in which the lead-free metal layer 1m is not formed on the surface including the mounted surface 11 in the region corresponding to each outer lead 1c at the start of assembly, A lead-free metal layer 1m is formed on each outer lead 1c protruding from 3, and then cut and formed into the shape shown in FIG.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態では、吊りリード１ｎによって支持されたチップ搭載部が、半導体チップ２の裏面２ｂより外形サイズが小さなクロスタブ１ｇの場合を説明したが、前記チップ搭載部は、半導体チップ２の裏面２ｂよりその外形サイズが小さければよく、このようなチップ搭載部を図２６〜図２９に変形例として示すとともに、これらを小タブ１ｑと呼ぶ。   For example, in the above-described embodiment, the case where the chip mounting portion supported by the suspension lead 1n is the crosstab 1g whose outer size is smaller than the back surface 2b of the semiconductor chip 2 has been described. It is only necessary that the outer size of the back surface 2b is smaller than that of the back surface 2b. Such chip mounting portions are shown as modified examples in FIGS.

まず、図２６に示す小タブ１ｑは、小形の円形のものである。   First, the small tab 1q shown in FIG. 26 is a small circular shape.

すなわち、チップ支持面１ｐが小形の円形となっている。   That is, the chip support surface 1p is a small circle.

さらに、図２７に示す小タブ１ｑは、小形の四角形のものである。   Furthermore, the small tab 1q shown in FIG. 27 is a small square.

また、図２８に示す小タブ１ｑは、図２６に示す小形の円形の小タブ１ｑと図３に示すクロスタブ１ｇとを組み合わせた形状のものである。   A small tab 1q shown in FIG. 28 is a combination of a small circular small tab 1q shown in FIG. 26 and a cross tab 1g shown in FIG.

さらに、図２９に示す小タブ１ｑは、吊りリード１ｎにおける円形の小タブ１ｑの外側に補助支持部１ｒを設けたものであり、これによって種々の大きさの半導体チップ２を安定して搭載することができる。   Furthermore, the small tab 1q shown in FIG. 29 is provided with an auxiliary support portion 1r outside the circular small tab 1q in the suspension lead 1n, thereby stably mounting semiconductor chips 2 of various sizes. be able to.

なお、図２６〜図２９に示す変形例の小タブ１ｑを有したリードフレーム１を用いて組み立てられたＱＦＰ６の一例を図３０および図３１に示す。   An example of the QFP 6 assembled using the lead frame 1 having the small tab 1q of the modification shown in FIGS. 26 to 29 is shown in FIGS.

小タブ１ｑが組み込まれた図３０および図３１に示すＱＦＰ６においても前記実施の形態のクロスタブ１ｇを有したＱＦＰ６と同様の効果を得ることができる。   30 and 31 in which the small tab 1q is incorporated, the same effect as the QFP 6 having the cross tab 1g of the above embodiment can be obtained.

さらに、小タブ１ｑは、クロスタブ１ｇの場合と同じく、ＬＱＦＰやＴＱＦＰについても適用可能である。   Further, the small tab 1q can be applied to LQFP and TQFP as in the case of the cross tab 1g.

また、前記実施の形態では、半導体装置がＱＦＰ６、ＬＱＦＰまたはＴＱＦＰの場合について説明したが、前記半導体装置は、図３２（ａ),（ｂ）の他の実施の形態に示すようなＱＦＮ１７であってもよい。   In the above embodiment, the case where the semiconductor device is QFP6, LQFP, or TQFP has been described. However, the semiconductor device is a QFN 17 as shown in the other embodiments of FIGS. May be.

すなわち、ＱＦＮ１７は、半導体チップ２より小さな外形の小タブ１ｑ（クロスタブ１ｇでもよい）と、ワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード部１ｓと、モールド部３の裏面（実装側の面）３ａの周縁部に露出して配置され、かつ被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード部１ｋとを有するものである。   That is, the QFN 17 includes a small tab 1q (which may be a cross tab 1g) having an outer shape smaller than that of the semiconductor chip 2, a plurality of inner lead portions 1s in which a silver plating layer 1a is formed on the wire bonding portion 1j, and the back surface of the mold portion 3 ( And a plurality of outer lead portions 1k each having a lead-free metal layer 1m formed on the mounting surface 1l.

このようなＱＦＮ１７の場合であっても、前記実施の形態で取り上げたＱＦＰ６と同様の効果を得ることができる。   Even in the case of such QFN 17, the same effect as QFP 6 taken up in the above embodiment can be obtained.

本発明は、小タブ構造の半導体装置に好適である。   The present invention is suitable for a semiconductor device having a small tab structure.

本発明の実施の形態の半導体装置の一例であるＱＦＰの構造を示す平面図である。It is a top view which shows the structure of QFP which is an example of the semiconductor device of embodiment of this invention. 図１に示すＱＦＰの構造を示す断面図である。It is sectional drawing which shows the structure of QFP shown in FIG. 図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。FIG. 2 is a partial plan view showing an example of the structure of a lead frame used for assembling the QFP shown in FIG. 1. 図３に示すリードフレームのチップ搭載部であるクロスタブの構造を示す部分拡大平面図である。FIG. 4 is a partially enlarged plan view showing a structure of a crosstab that is a chip mounting portion of the lead frame shown in FIG. 3. 図３に示すリードフレームに銀めっき層と外装めっき層を形成した構造の一例を示す部分平面図である。FIG. 4 is a partial plan view showing an example of a structure in which a silver plating layer and an exterior plating layer are formed on the lead frame shown in FIG. 3. 図４に示すクロスタブに両面接着テープを貼り付けた際の構造の一例を示す部分拡大平面図である。FIG. 5 is a partially enlarged plan view showing an example of a structure when a double-sided adhesive tape is attached to the cross tab shown in FIG. 4. 図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図である。It is the elements on larger scale which show the structure at the time of sticking the double-sided adhesive tape of the modification with respect to the double-sided adhesive tape shown in FIG. 図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図である。It is the elements on larger scale which show the structure at the time of sticking the double-sided adhesive tape of the modification with respect to the double-sided adhesive tape shown in FIG. 図１に示すＱＦＰの組み立てにおけるダイボンディング後の構造を示す部分平面図である。It is a fragmentary top view which shows the structure after the die bonding in the assembly of QFP shown in FIG. 図９に示すＡ−Ａ線に沿う断面の構造を示す部分拡大断面図である。It is a partial expanded sectional view which shows the structure of the cross section along the AA shown in FIG. 図１０に示すダイボンディング状態に対する変形例の両面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図である。It is a partial expanded sectional view which shows the structure of the die bonding state using the double-sided adhesive tape of the modification with respect to the die bonding state shown in FIG. 図１０に示すダイボンディング状態に対する変形例の樹脂ペーストと片面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図である。It is a partial expanded sectional view which shows the structure of the die bonding state using the resin paste and single-sided adhesive tape of the modification with respect to the die bonding state shown in FIG. 図１に示すＱＦＰの組み立てにおけるワイヤボンディング後の構造を示す部分平面図である。It is a fragmentary top view which shows the structure after the wire bonding in the assembly of QFP shown in FIG. 図１３に示すリードフレームに対して小形の半導体チップを用いた組み立てにおけるワイヤボンディング後の構造を示す部分平面図である。FIG. 14 is a partial plan view showing a structure after wire bonding in an assembly using a small semiconductor chip with respect to the lead frame shown in FIG. 13. 図１に示すＱＦＰの組み立てにおける樹脂モールド時の構造の一例を示す部分断面図である。It is a fragmentary sectional view which shows an example of the structure at the time of the resin mold in the assembly of QFP shown in FIG. 図１に示すＱＦＰの組み立てにおける樹脂モールド後の構造の一例を示す部分平面図である。It is a fragmentary top view which shows an example of the structure after the resin mold in the assembly of QFP shown in FIG. 図１に示すＱＦＰの組み立てにおける切断成形後の構造の一例を示す側面図である。It is a side view which shows an example of the structure after the cutting molding in the assembly of QFP shown in FIG. ＱＦＰのアウタリードの外装めっきを樹脂モールド後に行った場合の構造の一例を示す部分拡大断面図である。It is a partial expanded sectional view which shows an example of the structure at the time of performing exterior plating of the outer lead of QFP after resin molding. 本発明の実施の形態における各半導体装置とレジン厚さの関係を示す関係図である。It is a relationship figure which shows the relationship between each semiconductor device and resin thickness in embodiment of this invention. 本発明の実施の形態の半導体装置の技術思想を示す比較図である。It is a comparison figure which shows the technical idea of the semiconductor device of embodiment of this invention. 本発明の実施の形態の半導体装置におけるモールド部の大きさと厚さに対するワイヤ亀裂検査の結果を示す検査結果図である。It is a test result figure which shows the result of the wire crack test | inspection with respect to the magnitude | size and thickness of a mold part in the semiconductor device of embodiment of this invention. 図１に示すＱＦＰの組み立てに用いられる多連のリードフレームの構造の一例を示す部分平面図である。FIG. 2 is a partial plan view showing an example of the structure of a multiple lead frame used for assembling the QFP shown in FIG. 1. 図１に示すＱＦＰの組み立てにおけるダイボンディング時の構造の一例を示す部分断面図である。It is a fragmentary sectional view which shows an example of the structure at the time of die bonding in the assembly of QFP shown in FIG. 図１に示すＱＦＰの組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図である。It is a fragmentary sectional view which shows an example of the structure at the time of wire bonding in the assembly of QFP shown in FIG. 図１に示すＱＦＰの組み立てにおける切断成形時の構造の一例を示す部分断面図である。It is a fragmentary sectional view which shows an example of the structure at the time of the cutting molding in the assembly of QFP shown in FIG. 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。FIG. 5 is a partial plan view showing a structure of a tab of a lead frame of a modification to the lead frame shown in FIG. 3. 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。FIG. 5 is a partial plan view showing a structure of a tab of a lead frame of a modification to the lead frame shown in FIG. 3. 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。FIG. 5 is a partial plan view showing a structure of a tab of a lead frame of a modification to the lead frame shown in FIG. 3. 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。FIG. 5 is a partial plan view showing a structure of a tab of a lead frame of a modification to the lead frame shown in FIG. 3. 図２６に示す変形例のリードフレームを用いて組み立てられるＱＦＰの構造を示す平面図である。FIG. 27 is a plan view showing a structure of a QFP assembled using the lead frame of the modified example shown in FIG. 26. 図３０に示すＱＦＰの構造を示す断面図である。It is sectional drawing which shows the structure of QFP shown in FIG. （ａ),（ｂ）は本発明の他の実施の形態の半導体装置であるＱＦＮの構造を示す図であり、（ａ）は断面図、（ｂ）は底面図である。(A), (b) is a figure which shows the structure of QFN which is the semiconductor device of other embodiment of this invention, (a) is sectional drawing, (b) is a bottom view.

符号の説明Explanation of symbols

１ リードフレーム
１ａ 銀めっき層
１ｂ インナリード
１ｃ アウタリード
１ｄ ガイド用長孔
１ｅ 位置決め孔
１ｆ 枠部
１ｇ クロスタブ（十字形タブ）
１ｈ パッケージ領域
１ｉ ダムバー
１ｊ ワイヤ接合部
１ｋ アウタリード部
１ｌ 被実装面
１ｍ 鉛フリー金属層
１ｎ 吊りリード
１ｐ チップ支持面
１ｑ 小タブ（チップ搭載部）
１ｒ 補助支持部
１ｓ インナリード部
１ｔ 樹脂注入口箇所
２ 半導体チップ
２ａ パッド（表面電極）
２ｂ 裏面（反対側の面）
２ｃ 主面
３ モールド部
３ａ 裏面（実装側の面）
４ ワイヤ
５ 両面接着テープ（接着テープ）
５ａ テープ基材
５ｂ 接着層
６ ＱＦＰ（半導体装置）
７ 片面接着テープ（接着テープ）
８ 銀ペースト（樹脂ペースト）
１０ レジン
１１ ステージ
１２ コレット
１３ ステージ
１４ キャピラリ
１５ パンチ
１６ ダイ
１７ ＱＦＮ（半導体装置）
１８ モールド金型
１８ａ キャビティ DESCRIPTION OF SYMBOLS 1 Lead frame 1a Silver plating layer 1b Inner lead 1c Outer lead 1d Slot for guide 1e Positioning hole 1f Frame part 1g Cross tab (cross-shaped tab)
1h Package area 1i Dam bar 1j Wire joint 1k Outer lead part 1l Mounted surface 1m Lead-free metal layer 1n Suspended lead 1p Chip support surface 1q Small tab (chip mounting part)
1r Auxiliary support part 1s Inner lead part 1t Resin injection port 2 Semiconductor chip 2a Pad (surface electrode)
2b Back side (opposite side)
2c Main surface 3 Mold part 3a Back surface (mounting side surface)
4 Wire 5 Double-sided adhesive tape (adhesive tape)
5a Tape substrate 5b Adhesive layer 6 QFP (semiconductor device)
7 Single-sided adhesive tape (adhesive tape)
8 Silver paste (resin paste)
10 Resin 11 Stage 12 Collet 13 Stage 14 Capillary 15 Punch 16 Die 17 QFN (Semiconductor Device)
18 Mold 18a Cavity

Claims (1)

半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下に形成され、前記鉛フリー金属層は前記ワイヤを接続した後に形成された金属層であることを特徴とする半導体装置。 A tab that supports the semiconductor chip and whose outer size is smaller than the surface opposite to the main surface of the semiconductor chip;
A wire connected to the surface electrode of the semiconductor chip;
A plurality of inner leads extending around the semiconductor chip and having a silver plating layer formed at a wire bonding portion to which the wire is bonded;
A mold part for resin-sealing the semiconductor chip;
A plurality of outer leads connected to the inner leads and projecting from the mold part, and having a lead-free metal layer formed on the mounting surface;
The semiconductor has a planar size of 28 mm × 28 mm or less and a thickness of 1.4 mm or less, and the lead-free metal layer is a metal layer formed after connecting the wires. apparatus.
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