JP2005283348A

JP2005283348A - Semiconductor device

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Publication number: JP2005283348A
Application number: JP2004098009A
Authority: JP
Inventors: Yoshiyasu Doi; 義康土肥; Hideki Ishida; 秀樹石田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-03-30
Filing date: 2004-03-30
Publication date: 2005-10-13

Abstract

<P>PROBLEM TO BE SOLVED: To give arbitrary input test voltage to an internal circuit not by using an ordinary input terminal but by using an ESD protection circuit, and to perform test in a wafer state even if this semiconductor device is mounted with an internal circuit for processing high speed signals like an AD converter and a high-speed signal IF, etc. <P>SOLUTION: In a test mode, an input test voltage control voltage Vcont is given from an input test voltage control terminal 19 to a control circuit 17. The control circuit 17 controls the ESD protection circuit 16 so that an arbitrary input test voltage Vtest corresponding to the control voltage Vcont is given from the protection circuit 16 to the internal circuit 14. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、内部回路をＥＳＤ（electrostatic discharge：静電放電）から保護するＥＳＤ保護回路を内部回路の試験回路として利用する半導体装置に関する。 The present invention relates to a semiconductor device using an ESD protection circuit that protects an internal circuit from ESD (electrostatic discharge) as a test circuit for the internal circuit.

従来、ＡＤコンバータや高速信号ＩＦ等を搭載する半導体装置においては、ＥＳＤによる内部回路の入力トランジスタの破壊を防止するために、ＥＳＤによる過電圧を吸収するＥＳＤ保護回路が搭載されている。 Conventionally, in a semiconductor device equipped with an AD converter, a high-speed signal IF, etc., an ESD protection circuit that absorbs an overvoltage caused by ESD is mounted in order to prevent destruction of an input transistor of an internal circuit due to ESD.

図１７は従来の半導体装置の一例の要部を示す回路図である。図１７中、１は入力端子、２は内部回路、３はＥＳＤ保護回路であり、４は電源電圧ＶＤＤを供給するＶＤＤ電源線、５は接地電圧ＶＳＳを供給するＶＳＳ電源線、６、７はＰＭＯＳトランジスタ、８、９はＮＭＯＳトランジスタ、１０は抵抗である。 FIG. 17 is a circuit diagram showing a main part of an example of a conventional semiconductor device. In FIG. 17, 1 is an input terminal, 2 is an internal circuit, 3 is an ESD protection circuit, 4 is a VDD power supply line for supplying the power supply voltage VDD, 5 is a VSS power supply line for supplying the ground voltage VSS, and 6 and 7 are PMOS transistors, 8 and 9 are NMOS transistors, and 10 is a resistor.

ＥＳＤ保護回路３は、通常モード時には、ＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ８が導通状態となり、ＰＭＯＳトランジスタ７のゲートには電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ９のゲートは接地される。 In the ESD protection circuit 3, in the normal mode, the PMOS transistor 6 and the NMOS transistor 8 are turned on, the power supply voltage VDD is supplied to the gate of the PMOS transistor 7, and the gate of the NMOS transistor 9 is grounded.

この結果、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ９が共に非導通状態となり、ＥＳＤによる過電圧に対して、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ９がドレイン・ソース間の降伏により導通状態となり、内部回路２を保護する働きをする。 As a result, both the PMOS transistor 7 and the NMOS transistor 9 become non-conductive, and the PMOS transistor 7 and the NMOS transistor 9 become conductive due to breakdown between the drain and source against an overvoltage caused by ESD, thereby protecting the internal circuit 2. do.

図１８は従来の半導体装置の他の例の要部を示す回路図である。図１８に示す従来の半導体装置は、図１７に示す従来の半導体装置が備えるＥＳＤ保護回路３と回路構成の異なるＥＳＤ保護回路１１を設け、その他については、図１７に示す従来の半導体装置と同様に構成したものである。 FIG. 18 is a circuit diagram showing the main part of another example of a conventional semiconductor device. The conventional semiconductor device shown in FIG. 18 is provided with an ESD protection circuit 11 having a circuit configuration different from that of the ESD protection circuit 3 included in the conventional semiconductor device shown in FIG. 17, and is otherwise the same as the conventional semiconductor device shown in FIG. It is configured.

ＥＳＤ保護回路１１は、入力信号の高速化に対応するため、ＥＳＤ保護回路３が備える抵抗１０を設けず、その他については、ＥＳＤ保護回路３と同様に構成したものである。ＥＳＤ保護回路１１によれば、抵抗１０の寄生容量による入力信号の減衰を避けることができ、入力信号の高速化に対応することができる。しかし、抵抗１０がないので、ＥＳＤ保護回路１１のＥＳＤ耐圧は、ＥＳＤ保護回路３よりも低いものとなる。 The ESD protection circuit 11 is configured in the same manner as the ESD protection circuit 3 without providing the resistor 10 included in the ESD protection circuit 3 in order to cope with high-speed input signals. According to the ESD protection circuit 11, attenuation of the input signal due to the parasitic capacitance of the resistor 10 can be avoided, and the input signal can be increased in speed. However, since there is no resistor 10, the ESD withstand voltage of the ESD protection circuit 11 is lower than that of the ESD protection circuit 3.

ところで、半導体装置の内部回路の試験は、ウエハ状態又はパッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験は、ウエハ状態での試験が困難である。なぜなら、ウエハ状態での試験の場合、テスタのプローブを半導体装置の入力端子に当てるため、ＥＳＤ耐圧が強いことが望まれるが、前述したように、高速信号を処理する半導体装置のＥＳＤ耐圧は弱いものとなっているからである。 By the way, the test of the internal circuit of the semiconductor device is performed in the wafer state or after the assembly of the package. However, the test of the internal circuit of the semiconductor device that processes high-speed signals is difficult to test in the wafer state. This is because, in the case of a test in a wafer state, since the tester probe is applied to the input terminal of the semiconductor device, it is desired that the ESD withstand voltage is strong. However, as described above, the ESD withstand voltage of the semiconductor device that processes high-speed signals is weak. Because it is a thing.

そこで、ＡＤコンバータや高速信号ＩＦ等のように高速信号を処理する半導体装置の内部回路の試験は、通常、パッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うことができれば、パッケージ組み立て工程を行う前に不良品を判別することができ、効率的である。 Therefore, a test of an internal circuit of a semiconductor device that processes a high-speed signal such as an AD converter or a high-speed signal IF is usually performed after the assembly of the package. If it can be performed in this manner, defective products can be identified before the package assembly process is performed, which is efficient.

しかしながら、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うために、通常の入力端子を使用しない内部試験回路を搭載することはチップ面積の増大を招くことになるので、ＥＳＤ保護回路を利用することができれば好都合である。そこで、従来、ＥＳＤ保護回路を内部試験回路に利用するように構成された半導体装置が提案されている（例えば、特許文献１、２参照）。 However, in order to test the internal circuit of a semiconductor device that processes high-speed signals in a wafer state, mounting an internal test circuit that does not use a normal input terminal causes an increase in the chip area. It would be advantageous if a circuit could be utilized. Thus, conventionally, a semiconductor device configured to use an ESD protection circuit as an internal test circuit has been proposed (see, for example, Patent Documents 1 and 2).

特許文献１の図８に記載の半導体装置は、試験モード時、試験対象でない入力端子にはＥＳＤ保護回路を利用してＬレベル電圧を与え、試験対象の入力端子には試験信号を与えるというものである。特許文献２に記載の半導体装置は、試験モード時、ＥＳＤ保護回路を利用して全ての入力端子にＬレベル電圧又はＨレベル電圧を与えるというものである。
特開２００１―１５６８７号公報（図８）特開２００３―１１４２５７号公報 In the semiconductor device described in FIG. 8 of Patent Document 1, an L level voltage is applied to an input terminal not to be tested using an ESD protection circuit, and a test signal is applied to an input terminal to be tested in the test mode. It is. The semiconductor device described in Patent Document 2 applies an L level voltage or an H level voltage to all input terminals using an ESD protection circuit in a test mode.
Japanese Patent Laid-Open No. 2001-15687 (FIG. 8) Japanese Patent Laid-Open No. 2003-114257

特許文献１の図８に記載の半導体装置は、試験モード時、試験対象でない入力端子にはＥＳＤ保護回路を利用してＬレベル電圧を与えるが、試験対象の入力端子には内部回路に与える電圧を与えるものであることから、試験対象の入力端子にテスタのプローブを接触させる必要がある。このため、高速信号を処理する半導体装置の場合には、試験対象の入力端子に接続されている内部回路をＥＳＤから十分に保護できないという問題点がある。 In the semiconductor device described in FIG. 8 of Patent Document 1, an L level voltage is applied to an input terminal not to be tested using an ESD protection circuit in a test mode, but a voltage applied to an internal circuit is applied to an input terminal to be tested. Therefore, it is necessary to bring the tester probe into contact with the input terminal to be tested. For this reason, in the case of a semiconductor device that processes high-speed signals, there is a problem in that the internal circuit connected to the input terminal to be tested cannot be sufficiently protected from ESD.

これに対して、特許文献２に記載の半導体装置は、ＥＳＤ保護回路を使用して内部回路に試験電圧を印加することができるので、入力端子にテスタのプローブを接触させる必要がなく、内部回路をＥＳＤから保護することができるが、内部回路には電源電圧ＶＤＤ又は接地電圧ＶＳＳしか与えることができない。 On the other hand, since the semiconductor device described in Patent Document 2 can apply a test voltage to the internal circuit using the ESD protection circuit, it is not necessary to bring the tester probe into contact with the input terminal. Can be protected from ESD, but only the power supply voltage VDD or the ground voltage VSS can be applied to the internal circuit.

しかしながら、ＡＤコンバータの場合には、入力電圧は微小振幅の電圧であり、入力電圧と基準電圧とを比較する比較器の閾値は様々の値を取る。また、高速信号ＩＦに至っては、入力電圧は動的に変化する。したがって、特許文献２に記載の半導体装置は、ＡＤコンバータや高速信号ＩＦ等のように高速信号を処理する内部回路を搭載する半導体装置には適用することができない。 However, in the case of an AD converter, the input voltage is a minute amplitude voltage, and the threshold value of the comparator that compares the input voltage with the reference voltage takes various values. In addition, the input voltage changes dynamically when the high-speed signal IF is reached. Therefore, the semiconductor device described in Patent Document 2 cannot be applied to a semiconductor device including an internal circuit that processes a high-speed signal such as an AD converter or a high-speed signal IF.

本発明は、かかる点に鑑み、通常の入力端子を使用せずに、ＥＳＤ保護回路を使用して内部回路に任意の入力試験電圧を与えることができるようにし、ＡＤコンバータや高速信号ＩＦ等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができるようにした半導体装置を提供することを目的とする。 In view of such a point, the present invention enables an arbitrary input test voltage to be applied to an internal circuit using an ESD protection circuit without using a normal input terminal, such as an AD converter and a high-speed signal IF. An object of the present invention is to provide a semiconductor device capable of performing a test in a wafer state even when an internal circuit for processing such a high-speed signal is mounted.

本発明の半導体装置は、ＥＳＤ保護回路と、通常モード時には、前記ＥＳＤ保護回路をＥＳＤ保護回路として機能させ、試験モード時には、前記ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるように前記ＥＳＤ保護回路を制御する制御回路を有するというものである。 In the semiconductor device of the present invention, the ESD protection circuit and the ESD protection circuit function as an ESD protection circuit in the normal mode, and the ESD protection circuit applies an arbitrary input test voltage to the internal circuit in the test mode. It has a control circuit for controlling the ESD protection circuit.

本発明によれば、ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるようにＥＳＤ保護回路を制御する制御回路を有するので、通常の入力端子を使用せずに、内部回路に任意の入力試験電圧を与えることができる。したがって、ＡＤコンバータや高速信号ＩＦ等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができる。 According to the present invention, since the ESD protection circuit has the control circuit that controls the ESD protection circuit so that the arbitrary input test voltage is applied to the internal circuit, any input to the internal circuit can be achieved without using a normal input terminal. A test voltage can be applied. Therefore, even if an internal circuit for processing a high-speed signal such as an AD converter or a high-speed signal IF is mounted, a test can be performed in a wafer state.

以下、図１〜図１６を参照して、本発明の第１実施形態〜第１２実施形態について説明する。 Hereinafter, the first to twelfth embodiments of the present invention will be described with reference to FIGS.

（第１実施形態）
図１は本発明の第１実施形態の要部を示す回路図である。図１中、１２は通常モード時に内部回路に与えるべき入力信号ＳＩＮ用の入力端子、１３は入力信号ＳＩＮを内部回路に伝送する入力信号線、１４はＡＤコンバータや高速信号ＩＦ等の内部回路、１５は内部回路１４から出力される出力信号ＳＯＵＴ用の出力端子である。 (First embodiment)
FIG. 1 is a circuit diagram showing the main part of the first embodiment of the present invention. In FIG. 1, 12 is an input terminal for an input signal SIN to be given to the internal circuit in the normal mode, 13 is an input signal line for transmitting the input signal SIN to the internal circuit, 14 is an internal circuit such as an AD converter or a high-speed signal IF, Reference numeral 15 denotes an output terminal for an output signal SOUT output from the internal circuit 14.

１６はＥＳＤ保護回路、１７はＥＳＤ保護回路１６を制御する制御回路であり、通常モード時には、ＥＳＤ保護回路１６をＥＳＤ保護回路そのものとして機能させ、試験モード時には、ＥＳＤ保護回路１６と共に内部試験回路１８を構成するものである。１９は試験モード時に内部回路１４の入力端１４Ａに与える入力試験電圧Ｖtestを制御する入力試験電圧制御電圧Ｖcontが印加される入力試験電圧制御端子である。 Reference numeral 16 denotes an ESD protection circuit, and reference numeral 17 denotes a control circuit for controlling the ESD protection circuit 16. In the normal mode, the ESD protection circuit 16 functions as the ESD protection circuit itself. In the test mode, the ESD protection circuit 16 and the internal test circuit 18 are used. It constitutes. Reference numeral 19 denotes an input test voltage control terminal to which an input test voltage control voltage Vcont for controlling the input test voltage Vtest applied to the input terminal 14A of the internal circuit 14 in the test mode is applied.

ＥＳＤ保護回路１６において、２０は電源電圧ＶＤＤを供給するＶＤＤ電源線、２１は接地電圧ＶＳＳを供給するＶＳＳ電源線、２２、２３はＥＳＤ保護用のＰＭＯＳトランジスタ、２４、２５はＥＳＤ保護用のＮＭＯＳトランジスタである。 In the ESD protection circuit 16, 20 is a VDD power line for supplying the power supply voltage VDD, 21 is a VSS power line for supplying the ground voltage VSS, 22 and 23 are PMOS transistors for ESD protection, and 24 and 25 are NMOS transistors for ESD protection. It is a transistor.

ＰＭＯＳトランジスタ２２、２３は、ソースをＶＤＤ電源線２０に接続され、ドレインを入力信号線１３に接続され、ゲートを制御回路１７の出力端２６に接続されている。 The PMOS transistors 22 and 23 have sources connected to the VDD power supply line 20, drains connected to the input signal line 13, and gates connected to the output terminal 26 of the control circuit 17.

ＮＭＯＳトランジスタ２４、２５は、ソースをＶＳＳ電源線２１に接続され、ドレインを入力信号線１３に接続され、ゲートを制御回路１７の出力端２７に接続されている。 The NMOS transistors 24 and 25 have a source connected to the VSS power supply line 21, a drain connected to the input signal line 13, and a gate connected to the output terminal 27 of the control circuit 17.

図２は制御回路１７の構成を示す回路図である。図２中、２８は差動増幅回路であり、２９、３０は駆動素子をなすＮＭＯＳトランジスタ、３１、３２は負荷素子をなすＰＭＯＳトランジスタ、３３はＮＭＯＳトランジスタ２９、３０の活性、非活性を制御するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ３１、３２の代わりに抵抗を設けるようにしても良い。 FIG. 2 is a circuit diagram showing the configuration of the control circuit 17. In FIG. 2, 28 is a differential amplifier circuit, 29 and 30 are NMOS transistors forming drive elements, 31 and 32 are PMOS transistors forming load elements, and 33 controls activation and deactivation of NMOS transistors 29 and 30. NMOS transistor. A resistor may be provided instead of the PMOS transistors 31 and 32.

ＰＭＯＳトランジスタ３１は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ３２は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及び制御回路１７の出力端２６に接続されている。 The PMOS transistor 31 has a source connected to the VDD power supply line 20 and a gate connected to the drain. The PMOS transistor 32 has a source connected to the VDD power supply line 20, a gate connected to the drain, and the output terminal 26 of the control circuit 17.

ＮＭＯＳトランジスタ２９は、ドレインをＰＭＯＳトランジスタ３１のドレインに接続され、ソースをＮＭＯＳトランジスタ３３のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。なお、基準電圧Ｖrefは、内部で生成するようにしても良いし、外部から供給するようにしても良い。 The NMOS transistor 29 has a drain connected to the drain of the PMOS transistor 31, a source connected to the drain of the NMOS transistor 33, and a gate supplied with the reference voltage Vref. The reference voltage Vref may be generated internally or supplied from the outside.

ＮＭＯＳトランジスタ３０は、ドレインをＰＭＯＳトランジスタ３２のドレインに接続され、ソースをＮＭＯＳトランジスタ３３のドレインに接続され、ゲートを入力試験電圧制御端子１９に接続されている。ＮＭＯＳトランジスタ３３のソースはＶＳＳ電源線２１に接続されている。 The NMOS transistor 30 has a drain connected to the drain of the PMOS transistor 32, a source connected to the drain of the NMOS transistor 33, and a gate connected to the input test voltage control terminal 19. The source of the NMOS transistor 33 is connected to the VSS power supply line 21.

３４は試験モード時にＮＭＯＳトランジスタ３３、２４、２５に流れる電流を設定する電流設定回路であり、３５は定電流源、３６はＮＭＯＳトランジスタである。定電流源３５は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ３６のドレインに接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。 Reference numeral 34 denotes a current setting circuit for setting a current flowing through the NMOS transistors 33, 24, and 25 in the test mode, 35 denotes a constant current source, and 36 denotes an NMOS transistor. The constant current source 35 has an upstream end connected to the VDD power supply line 20 and a downstream end connected to the drain of the NMOS transistor 36. The constant current source 35 is inactive in the normal mode (Ib = 0) and active in the test mode. The

ＮＭＯＳトランジスタ３６は、ソースをＶＳＳ電源線２１に接続され、ゲートをドレイン、ＮＭＯＳトランジスタ３３のゲート及び制御回路１７の出力端２７に接続されており、ＮＭＯＳトランジスタ３３、２４、２５とでカレントミラー回路を構成している。 The NMOS transistor 36 has a source connected to the VSS power supply line 21, a gate connected to the drain, the gate of the NMOS transistor 33, and the output terminal 27 of the control circuit 17. The NMOS transistor 33, 24, 25 is connected to a current mirror circuit. Is configured.

３７は試験モード選択信号ＴＭにより導通、非導通が制御されるＮＭＯＳトランジスタであり、ドレインを制御回路１７の出力端２７に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。試験モード選択信号ＴＭは、通常モード時にはＨレベル（電源電圧ＶＤＤ）、試験モード時にはＬレベル（接地電圧ＶＳＳ）とされる（以下、同様である）。 Reference numeral 37 denotes an NMOS transistor whose conduction and non-conduction are controlled by a test mode selection signal TM. The drain is connected to the output terminal 27 of the control circuit 17, the source is connected to the VSS power supply line 21, and the gate is a test mode selection signal. TM is configured to be supplied. The test mode selection signal TM is at the H level (power supply voltage VDD) in the normal mode and at the L level (ground voltage VSS) in the test mode (the same applies hereinafter).

このように構成された本発明の第１実施形態においては、通常モード時には、定電流源３５は非活性状態（Ｉｂ＝０）、試験モード選択信号ＴＭはＨレベルとされる。この結果、ＮＭＯＳトランジスタ３７は導通状態、制御回路１７の出力端２７の電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。 In the first embodiment of the present invention configured as described above, in the normal mode, the constant current source 35 is inactive (Ib = 0), and the test mode selection signal TM is at the H level. As a result, the NMOS transistor 37 becomes conductive, the voltage at the output terminal 27 of the control circuit 17 becomes the ground voltage VSS, and the NMOS transistors 24 and 25 become nonconductive.

また、ＮＭＯＳトランジスタ３３のゲート電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ３３は非導通状態、差動増幅回路２８は非活性状態、制御回路１７の出力端２６の電圧は電源電圧ＶＤＤとなる。この結果、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。 Further, the gate voltage of the NMOS transistor 33 becomes the ground voltage VSS, the NMOS transistor 33 becomes nonconductive, the differential amplifier circuit 28 becomes inactive, and the voltage at the output terminal 26 of the control circuit 17 becomes the power supply voltage VDD. As a result, the power supply voltage VDD is supplied to the gates of the PMOS transistors 22 and 23, and the PMOS transistors 22 and 23 are turned off.

このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５が非導通状態となるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。 Thus, in the normal mode, the ESD protection circuit 16 functions as an ESD protection circuit itself that protects the internal circuit 14 from ESD because the PMOS transistors 22 and 23 and the NMOS transistors 24 and 25 are in a non-conductive state. Become.

これに対して、試験モード時には、定電流源３５は活性状態、試験モード選択信号ＴＭはＬレベルとされる。この結果、ＮＭＯＳトランジスタ３７は非導通状態となり、ＮＭＯＳトランジスタ３３、２４、２５には、ＮＭＯＳトランジスタ３６とのｇｍ比で決定される電流が流れる。 On the other hand, in the test mode, the constant current source 35 is in the active state, and the test mode selection signal TM is at the L level. As a result, the NMOS transistor 37 is turned off, and a current determined by the gm ratio with the NMOS transistor 36 flows through the NMOS transistors 33, 24, and 25.

ここに、差動増幅回路２８は活性化されるので、図３に示すように、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力させる入力試験電圧Ｖtestを変化させることができる。即ち、試験モード時には、ＥＳＤ保護回路１６から内部回路１４に対して電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。 Here, since the differential amplifier circuit 28 is activated, as shown in FIG. 3, when the input test voltage control voltage Vcont applied to the input test voltage control terminal 19 is changed, the input test is output from the ESD protection circuit 16. The voltage Vtest can be changed. That is, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS can be applied from the ESD protection circuit 16 to the internal circuit 14.

以上のように、本発明の第１実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 As described above, according to the first embodiment of the present invention, in the test mode, the input terminal 12 is not used, and the ESD protection circuit 16 transfers the internal circuit 14 to any power supply voltage VDD or lower and ground voltage VSS or higher. An input test voltage Vtest can be provided. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第２実施形態）
図４は本発明の第２実施形態の要部を示す回路図である。本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路３８を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路３８とＥＳＤ保護回路１６とで内部試験回路３９が構成される。 (Second Embodiment)
FIG. 4 is a circuit diagram showing the main part of the second embodiment of the present invention. In the second embodiment of the present invention, a control circuit 38 having a circuit configuration different from that of the control circuit 17 included in the first embodiment of the present invention shown in FIG. 1 is provided, and the rest of the first embodiment of the present invention shown in FIG. The internal test circuit 39 is configured by the control circuit 38 and the ESD protection circuit 16 in the test mode.

制御回路３８において、４０は差動増幅回路であり、４１、４２は駆動素子をなすＰＭＯＳトランジスタ、４３、４４は負荷素子をなすＮＭＯＳトランジスタ、４５はＰＭＯＳトランジスタ４１、４２の活性、非活性を制御するＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ４３、４４の代わりに抵抗を設けるようにしても良い。 In the control circuit 38, 40 is a differential amplifier circuit, 41 and 42 are PMOS transistors that are driving elements, 43 and 44 are NMOS transistors that are load elements, and 45 is an active / inactive controller for PMOS transistors 41 and 42. This is a PMOS transistor. A resistor may be provided instead of the NMOS transistors 43 and 44.

ＰＭＯＳトランジスタ４５は、ソースをＶＤＤ電源線２０に接続されている。ＰＭＯＳトランジスタ４１は、ソースをＰＭＯＳトランジスタ４５のドレインに接続され、ドレインをＮＭＯＳトランジスタ４３のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。 The source of the PMOS transistor 45 is connected to the VDD power line 20. The PMOS transistor 41 is configured such that the source is connected to the drain of the PMOS transistor 45, the drain is connected to the drain of the NMOS transistor 43, and the reference voltage Vref is supplied to the gate.

ＰＭＯＳトランジスタ４２は、ソースをＰＭＯＳトランジスタ４５のドレインに接続され、ドレインをＮＭＯＳトランジスタ４４のドレイン及び制御回路３８の出力端４６に接続され、ゲートを入力試験電圧制御端子１９に接続されている。 The PMOS transistor 42 has a source connected to the drain of the PMOS transistor 45, a drain connected to the drain of the NMOS transistor 44 and the output terminal 46 of the control circuit 38, and a gate connected to the input test voltage control terminal 19.

ＮＭＯＳトランジスタ４３は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。ＮＭＯＳトランジスタ４４は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。 The NMOS transistor 43 has a gate connected to the drain and a source connected to the VSS power supply line 21. The NMOS transistor 44 has a gate connected to the drain and a source connected to the VSS power supply line 21.

４７は試験モード時にＰＭＯＳトランジスタ４５、２２、２３に流れる電流を設定する電流設定回路であり、４８はＰＭＯＳトランジスタ、４９は定電流源である。ＰＭＯＳトランジスタ４８は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン、ＰＭＯＳトランジスタ４５のゲート及び制御回路３８の出力端５０に接続されている。 47 is a current setting circuit for setting the current flowing through the PMOS transistors 45, 22, and 23 in the test mode, 48 is a PMOS transistor, and 49 is a constant current source. The PMOS transistor 48 has a source connected to the VDD power supply line 20, a gate connected to the drain, the gate of the PMOS transistor 45, and the output terminal 50 of the control circuit 38.

定電流源４９は、上流端をＰＭＯＳトランジスタ４８のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。なお、ＰＭＯＳトランジスタ４８とＰＭＯＳトランジスタ４５、２２、２３とでカレントミラー回路が構成されている。 The constant current source 49 has an upstream end connected to the drain of the PMOS transistor 48 and a downstream end connected to the VSS power supply line 21, and is inactivated in the normal mode (Ib = 0) and activated in the test mode. The The PMOS transistor 48 and the PMOS transistors 45, 22, 23 constitute a current mirror circuit.

５１は反転試験モード選択信号／ＴＭにより導通、非導通が制御されるＰＭＯＳトランジスタであり、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路３８の出力端５０に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。反転試験モード選択信号／ＴＭは、通常モード時にはＬレベル、試験モード時にはＨレベルとされる（以下、同様である）。 51 is a PMOS transistor whose conduction and non-conduction is controlled by the inversion test mode selection signal / TM, the source is connected to the VDD power supply line 20, the drain is connected to the output terminal 50 of the control circuit 38, and the gate is the inversion test. A mode selection signal / TM is configured to be supplied. The inversion test mode selection signal / TM is set to L level in the normal mode and H level in the test mode (the same applies hereinafter).

このように構成された本発明の第２実施形態においては、通常モード時には、定電流源４９は非活性状態（Ｉｂ＝０）、反転試験動作モード信号／ＴＭはＬレベルとされる。この結果、ＰＭＯＳトランジスタ５１は導通状態、制御回路３８の出力端５０の電圧は電源電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。 In the second embodiment of the present invention configured as described above, in the normal mode, the constant current source 49 is inactive (Ib = 0), and the inversion test operation mode signal / TM is set to L level. As a result, the PMOS transistor 51 is turned on, the voltage at the output terminal 50 of the control circuit 38 becomes the power supply voltage VDD, the power supply voltage VDD is supplied to the gates of the PMOS transistors 22 and 23, and the PMOS transistors 22 and 23 are turned off. It becomes.

また、ＰＭＯＳトランジスタ４５は非導通状態、差動増幅回路４０は非活性状態となり、制御回路３８の出力端４６の電圧は接地電圧ＶＳＳとなる。この結果、ＮＭＯＳトランジスタ２４、２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。 Further, the PMOS transistor 45 is in a non-conductive state, the differential amplifier circuit 40 is in an inactive state, and the voltage at the output terminal 46 of the control circuit 38 becomes the ground voltage VSS. As a result, the ground voltage VSS is supplied to the gates of the NMOS transistors 24 and 25, and the NMOS transistors 24 and 25 are turned off.

このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。 Thus, in the normal mode, the ESD protection circuit 16 functions as an ESD protection circuit itself that protects the internal circuit 14 from ESD because the PMOS transistors 22 and 23 and the NMOS transistors 24 and 25 are in a non-conductive state. Become.

これに対して、試験モード時には、定電流源４９は活性状態、反転試験動作モード信号／ＴＭはＨレベルとされる。この結果、ＰＭＯＳトランジスタ４５は非導通状態となり、ＰＭＯＳトランジスタ４５、２２、２３には、ＰＭＯＳトランジスタ４８とのｇｍ比で決定される電流が流れる。 In contrast, in the test mode, constant current source 49 is in the active state, and inversion test operation mode signal / TM is set to the H level. As a result, the PMOS transistor 45 is turned off, and a current determined by the gm ratio with the PMOS transistor 48 flows through the PMOS transistors 45, 22, and 23.

ここに、差動増幅回路４０は活性化されるので、図５に示すように、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。 Here, since the differential amplifier circuit 40 is activated, as shown in FIG. 5, when the input test voltage control voltage Vcont applied to the input test voltage control terminal 19 is changed, the input output from the ESD protection circuit 16 is changed. The test voltage Vtest can be changed.

以上のように、本発明の第２実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 As described above, according to the second embodiment of the present invention, in the test mode, the input terminal 12 is not used, and the ESD protection circuit 16 transfers the internal circuit 14 to any power supply voltage VDD or lower and ground voltage VSS or higher. An input test voltage Vtest can be provided. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第３実施形態）
図６は本発明の第３実施形態の要部を示す回路図である。本発明の第３実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路５２を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路５２とＥＳＤ保護回路１６とで内部試験回路５３が構成される。 (Third embodiment)
FIG. 6 is a circuit diagram showing the main part of the third embodiment of the present invention. In the third embodiment of the present invention, a control circuit 52 having a circuit configuration different from that of the control circuit 17 included in the first embodiment of the present invention shown in FIG. 1 is provided, and the others are the first embodiment of the present invention shown in FIG. The internal test circuit 53 is configured by the control circuit 52 and the ESD protection circuit 16 in the test mode.

制御回路５２において、５４は試験モード時にＥＳＤ保護回路１６のＰＭＯＳトランジスタ２２、２３のゲート電圧を制御する第１制御回路、５５は試験モード時にＥＳＤ保護回路１６のＮＭＯＳトランジスタ２４、２５のゲート電圧を制御する第２制御回路である。 In the control circuit 52, 54 is a first control circuit for controlling the gate voltages of the PMOS transistors 22 and 23 of the ESD protection circuit 16 in the test mode, and 55 is a gate voltage of the NMOS transistors 24 and 25 of the ESD protection circuit 16 in the test mode. It is the 2nd control circuit to control.

第１制御回路５４において、５６は差動増幅回路であり、５７、５８は駆動素子をなすＰＭＯＳトランジスタ、５９、６０は負荷素子をなすＮＭＯＳトランジスタ、６１はＰＭＯＳトランジスタ５７、５８の活性、非活性を制御するＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ５９、６０の代わりに抵抗を設けるようにしても良い。 In the first control circuit 54, 56 is a differential amplifier circuit, 57 and 58 are PMOS transistors as drive elements, 59 and 60 are NMOS transistors as load elements, and 61 is active / inactive of the PMOS transistors 57 and 58. PMOS transistor that controls A resistor may be provided instead of the NMOS transistors 59 and 60.

ＰＭＯＳトランジスタ６１は、ソースをＶＤＤ電源線２０に接続されている。ＰＭＯＳトランジスタ５７は、ソースをＰＭＯＳトランジスタ６１のドレインに接続され、ドレインをＮＭＯＳトランジスタ５９のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。 The source of the PMOS transistor 61 is connected to the VDD power line 20. The PMOS transistor 57 is configured such that the source is connected to the drain of the PMOS transistor 61, the drain is connected to the drain of the NMOS transistor 59, and the reference voltage Vref is supplied to the gate.

ＰＭＯＳトランジスタ５８は、ソースをＰＭＯＳトランジスタ６１のドレインに接続され、ドレインをＮＭＯＳトランジスタ６０のドレイン及び制御回路５２の出力端６２に接続され、ゲートを入力試験電圧制御端子１９に接続されている。 The PMOS transistor 58 has a source connected to the drain of the PMOS transistor 61, a drain connected to the drain of the NMOS transistor 60 and the output terminal 62 of the control circuit 52, and a gate connected to the input test voltage control terminal 19.

ＮＭＯＳトランジスタ５９は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。ＮＭＯＳトランジスタ６０は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。 The NMOS transistor 59 has a gate connected to the drain and a source connected to the VSS power supply line 21. The NMOS transistor 60 has a gate connected to the drain and a source connected to the VSS power supply line 21.

６３は試験モード時にＰＭＯＳトランジスタ６１に流れる電流を設定する電流設定回路であり、６４はＰＭＯＳトランジスタ、６５は定電流源である。ＰＭＯＳトランジスタ６４は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及びＰＭＯＳトランジスタ６１のゲートに接続されている。 63 is a current setting circuit for setting the current flowing through the PMOS transistor 61 in the test mode, 64 is a PMOS transistor, and 65 is a constant current source. The PMOS transistor 64 has a source connected to the VDD power supply line 20, a gate connected to the drain, and the PMOS transistor 61 gate.

定電流源６５は、上流端をＰＭＯＳトランジスタ６４のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。なお、ＰＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６１とでカレントミラー回路が構成されている。 The constant current source 65 has an upstream end connected to the drain of the PMOS transistor 64 and a downstream end connected to the VSS power supply line 21, and is inactivated in the normal mode (Ib = 0) and activated in the test mode. The The PMOS transistor 64 and the PMOS transistor 61 form a current mirror circuit.

６６は反転試験モード選択信号／ＴＭにより導通、非導通が制御されるＰＭＯＳトランジスタであり、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路５２の出力端６２に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。 66 is a PMOS transistor whose conduction / non-conduction is controlled by the inversion test mode selection signal / TM, the source is connected to the VDD power line 20, the drain is connected to the output terminal 62 of the control circuit 52, and the inversion test is applied to the gate. A mode selection signal / TM is configured to be supplied.

第２制御回路５５において、６７は差動増幅回路であり、６８、６９は駆動素子をなすＮＭＯＳトランジスタ、７０、７１は負荷素子をなすＰＭＯＳトランジスタ、７２はＮＭＯＳトランジスタ６８、６９の活性、非活性を制御するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ７０、７１の代わりに抵抗を設けるようにしても良い。 In the second control circuit 55, 67 is a differential amplifier circuit, 68 and 69 are NMOS transistors as drive elements, 70 and 71 are PMOS transistors as load elements, and 72 is activation / deactivation of NMOS transistors 68 and 69. NMOS transistor for controlling A resistor may be provided instead of the PMOS transistors 70 and 71.

ＰＭＯＳトランジスタ７０は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ７１は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。 The PMOS transistor 70 has a source connected to the VDD power supply line 20 and a gate connected to the drain. The PMOS transistor 71 has a source connected to the VDD power line 20 and a gate connected to the drain.

ＮＭＯＳトランジスタ６８は、ドレインをＰＭＯＳトランジスタ７０のドレインに接続され、ソースをＮＭＯＳトランジスタ７２のドレインに接続され、ゲートに基準電圧Ｖrefが供給されるように構成されている。 The NMOS transistor 68 has a drain connected to the drain of the PMOS transistor 70, a source connected to the drain of the NMOS transistor 72, and a gate supplied with the reference voltage Vref.

ＮＭＯＳトランジスタ６９は、ドレインをＰＭＯＳトランジスタ７１のドレイン及び制御回路５２の出力端７３に接続され、ソースをＮＭＯＳトランジスタ７２のドレインに接続され、ゲートを入力試験電圧制御端子１９に接続されている。ＮＭＯＳトランジスタ７２のソースはＶＳＳ電源線２１に接続されている。 The NMOS transistor 69 has a drain connected to the drain of the PMOS transistor 71 and the output terminal 73 of the control circuit 52, a source connected to the drain of the NMOS transistor 72, and a gate connected to the input test voltage control terminal 19. The source of the NMOS transistor 72 is connected to the VSS power supply line 21.

７４は試験モード時にＮＭＯＳトランジスタ７２に流れる電流を設定する電流設定回路であり、７５は定電流源、７６はＮＭＯＳトランジスタである。定電流源７５は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ７６のドレインに接続されており、通常モード時には非活性状態（Ｉb＝０）、試験モード時には活性状態とされる。 Reference numeral 74 denotes a current setting circuit for setting a current flowing through the NMOS transistor 72 in the test mode, 75 is a constant current source, and 76 is an NMOS transistor. The constant current source 75 has an upstream end connected to the VDD power supply line 20 and a downstream end connected to the drain of the NMOS transistor 76. The constant current source 75 is inactive in the normal mode (Ib = 0) and active in the test mode. The

ＮＭＯＳトランジスタ７６は、ソースをＶＳＳ電源線２１に接続され、ゲートをドレイン、ＮＭＯＳトランジスタ７２のゲートに接続されており、ＮＭＯＳトランジスタ７２とでカレントミラー回路を構成している。 The NMOS transistor 76 has a source connected to the VSS power supply line 21, a gate connected to the drain, and the gate of the NMOS transistor 72. The NMOS transistor 72 constitutes a current mirror circuit.

７７は試験モード選択信号ＴＭにより導通、非導通が制御されるＮＭＯＳトランジスタであり、ドレインを制御回路５２の出力端７３に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。 Reference numeral 77 denotes an NMOS transistor whose conduction and non-conduction are controlled by the test mode selection signal TM. The drain is connected to the output terminal 73 of the control circuit 52, the source is connected to the VSS power supply line 21, and the gate is connected to the test mode selection signal. TM is configured to be supplied.

このように構成された本発明の第３実施形態においては、通常モード時には、定電流源６５、７５は非活性状態（Ｉｂ＝０）、試験動作モード信号ＴＭはＨレベル、反転試験動作モード信号／ＴＭはＬレベルとされる。 In the third embodiment of the present invention thus configured, in the normal mode, the constant current sources 65 and 75 are inactive (Ib = 0), the test operation mode signal TM is at the H level, and the inverted test operation mode signal. / TM is set to L level.

この結果、ＰＭＯＳトランジスタ６１は非導通状態、差動増幅回路５６は非活性状態、ＰＭＯＳトランジスタ６６は導通状態、制御回路５２の出力端６２の電圧は電源電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２２、２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２２、２３は非導通状態となる。 As a result, the PMOS transistor 61 is in a non-conductive state, the differential amplifier circuit 56 is in an inactive state, the PMOS transistor 66 is in a conductive state, the voltage at the output terminal 62 of the control circuit 52 becomes the power supply voltage VDD, and the gates of the PMOS transistors 22 and 23 Is supplied with the power supply voltage VDD, and the PMOS transistors 22 and 23 are turned off.

また、ＮＭＯＳトランジスタ７２は非導通状態、差動増幅回路６７は非活性状態、ＮＭＯＳトランジスタ７７は導通状態、制御回路５２の出力端７３の電圧は接地電圧ＶＳＳとなり、ＮＭＯＳトランジスタ２４、２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２４、２５は非導通状態となる。 Further, the NMOS transistor 72 is in a non-conductive state, the differential amplifier circuit 67 is in an inactive state, the NMOS transistor 77 is in a conductive state, the voltage at the output terminal 73 of the control circuit 52 is the ground voltage VSS, and is connected to the gates of the NMOS transistors 24 and 25. Is supplied with the ground voltage VSS, and the NMOS transistors 24 and 25 are turned off.

このように、通常モード時には、ＥＳＤ保護回路１６は、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態とされるので、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。 Thus, in the normal mode, the ESD protection circuit 16 functions as an ESD protection circuit itself that protects the internal circuit 14 from ESD because the PMOS transistors 22 and 23 and the NMOS transistors 24 and 25 are in a non-conductive state. become.

これに対して、試験モード時には、定電流源６５、７５は活性状態、試験動作モード信号ＴＭはＬレベル、反転試験動作モード信号／ＴＭはＨレベルとされる。この結果、ＰＭＯＳトランジスタ６１には、ＰＭＯＳトランジスタ６４とのｇｍ比で決定される電流が流れ、差動増幅回路５６は活性状態とされる。 In contrast, in the test mode, the constant current sources 65 and 75 are in the active state, the test operation mode signal TM is at the L level, and the inverted test operation mode signal / TM is at the H level. As a result, a current determined by the gm ratio with the PMOS transistor 64 flows through the PMOS transistor 61, and the differential amplifier circuit 56 is activated.

また、ＮＭＯＳトランジスタ７２には、ＮＭＯＳトランジスタ７６とのｇｍ比で決定される電流が流れ、差動増幅回路６７は活性状態とされる。また、ＰＭＯＳトランジスタ６６及びＮＭＯＳトランジスタ７７は非導通状態とされる。 In addition, a current determined by the gm ratio with the NMOS transistor 76 flows through the NMOS transistor 72, and the differential amplifier circuit 67 is activated. Further, the PMOS transistor 66 and the NMOS transistor 77 are turned off.

したがって、試験モード時には、入力試験電圧制御端子１９に与える入力試験電圧制御電圧Ｖcontを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。 Accordingly, in the test mode, the input test voltage Vtest output from the ESD protection circuit 16 can be changed by changing the input test voltage control voltage Vcont applied to the input test voltage control terminal 19.

以上のように、本発明の第３実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 As described above, according to the third embodiment of the present invention, in the test mode, the input terminal 12 is not used, and the ESD protection circuit 16 transfers the internal circuit 14 to any power supply voltage VDD or less and the ground voltage VSS or more. An input test voltage Vtest can be provided. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

なお、本発明の第３実施形態においては、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートを入力試験電圧制御端子１９に接続しているが、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートをそれぞれ別の入力試験電圧制御端子に接続し、ＰＭＯＳトランジスタ５８のゲート及びＮＭＯＳトランジスタ６９のゲートに別々の入力試験電圧制御電圧を与えるようにしても良い。 In the third embodiment of the present invention, the gate of the PMOS transistor 58 and the gate of the NMOS transistor 69 are connected to the input test voltage control terminal 19, but the gate of the PMOS transistor 58 and the gate of the NMOS transistor 69 are respectively connected. Another input test voltage control voltage may be applied to the gate of the PMOS transistor 58 and the gate of the NMOS transistor 69 by connecting to another input test voltage control terminal.

（第４実施形態）
図７は本発明の第４実施形態の要部を示す回路図である。本発明の第４実施形態は、図１に示す本発明の第１実施形態が備える制御回路１７と回路構成の異なる制御回路７８を設けると共に、入力試験電圧制御端子１９の代わりに、入力試験電圧制御端子７９₀〜７９_n（入力試験電圧制御端子７９₃〜７９_n-1は図示を省略）を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものであり、試験モード時には、制御回路７８とＥＳＤ保護回路１６とで内部試験回路８０が構成される。 (Fourth embodiment)
FIG. 7 is a circuit diagram showing the main part of the fourth embodiment of the present invention. In the fourth embodiment of the present invention, a control circuit 78 having a circuit configuration different from that of the control circuit 17 included in the first embodiment of the present invention shown in FIG. 1 is provided, and an input test voltage is used instead of the input test voltage control terminal 19. Control terminals 79 _{0 to} 79 _n (input test voltage control terminals 79 _{3 to} 79 _n-1 are not shown) are provided, and the others are configured in the same manner as in the first embodiment of the present invention shown in FIG. In the test mode, the control circuit 78 and the ESD protection circuit 16 constitute an internal test circuit 80.

制御回路７８において、８１は入力試験電圧制御端子７９₀〜７９_nに与えられるデジタル信号からなる入力試験電圧制御信号Ｄ０〜Ｄｎをアナログ電流に変換するＤＡＣ（デジタル・アナログ・コンバータ）部である。 In the control circuit 78, reference numeral 81 denotes a DAC (digital / analog converter) unit that converts the input test voltage control signals D0 to Dn, which are digital signals applied to the input test voltage control terminals 79 _{0 to} 79 _n , into analog currents.

８２₀〜８２_nはＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ８２₃〜８２_n-1は図示を省略）、８３₀〜８３_nはＮＭＯＳトランジスタ８２₀〜８２_nに対応して設けられている電流供給用のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ８３₃〜８３_n-1は図示を省略）である。８４は入力試験電圧制御信号Ｄ０〜Ｄｎを変換してなるアナログ電流が流れるＮＭＯＳトランジスタである。 82 _{0 to} 82 _n are NMOS transistors (NMOS transistors 82 _{3 to} 82 _n-1 are not shown), and 83 _{0 to} 83 _n are PMOSs for current supply provided corresponding to the NMOS transistors 82 _{0 to} 82 _n. Transistors (PMOS transistors 83 _{3 to} 83 _n-1 are not shown). Reference numeral 84 denotes an NMOS transistor through which an analog current obtained by converting the input test voltage control signals D0 to Dn flows.

ＰＭＯＳトランジスタ８３_i（但し、ｉ＝０、１、・・・、ｎ）は、ソースをＶＤＤ電源線２０に接続されている。ＮＭＯＳトランジスタ８２_iは、ドレインをＰＭＯＳトランジスタ８３_iのドレインに接続され、ソースをＮＭＯＳトランジスタ８４のソースに接続され、ゲートに入力試験電圧制御信号Ｄｉが供給されるように構成されている。ＮＭＯＳトランジスタ８４は、ゲートをドレインに接続され、ソースをＶＳＳ電源線２１に接続されている。 The source of the PMOS transistor 83 _i (where i = 0, 1,..., N) is connected to the VDD power line 20. The NMOS transistor 82 _i is configured such that the drain is connected to the drain of the PMOS transistor 83 _i , the source is connected to the source of the NMOS transistor 84, and the input test voltage control signal Di is supplied to the gate. The NMOS transistor 84 has a gate connected to the drain and a source connected to the VSS power supply line 21.

８５はＰＭＯＳトランジスタ、８６は定電流源であり、ＰＭＯＳトランジスタ８５及び定電流源８６でＰＭＯＳトランジスタ８３₀〜８３_nに流れる電流を設定する電流設定回路が構成されている。 A PMOS transistor 85 and a constant current source 86 constitute a current setting circuit for setting the current flowing through the PMOS transistors 83 _{0 to} 83 _n by the PMOS transistor 85 and the constant current source 86.

ＰＭＯＳトランジスタ８５は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレイン及びＰＭＯＳトランジスタ８３₀〜８３_nのゲートに接続されており、ＰＭＯＳトランジスタ８３₀〜８３_nとでカレントミラー回路を構成している。 PMOS transistor 85 has a source connected to the VDD power line 20, a gate connected to the gate of the drain and the PMOS transistor 83 ₀ to 83 _n a, form a current mirror circuit with a PMOS transistor 83 ₀ to 83 _n Yes.

定電流源８６は、上流端をＰＭＯＳトランジスタ８５のドレインに接続され、下流端をＶＳＳ電源線２１に接続されており、通常モード時には非活性状態（Ｉｂ＝０）、試験モード時には活性状態とされる。 The constant current source 86 has an upstream end connected to the drain of the PMOS transistor 85 and a downstream end connected to the VSS power supply line 21, and is inactivated in the normal mode (Ib = 0) and activated in the test mode. The

８７〜８９はＮＭＯＳトランジスタ、９０は抵抗、９１はトランスファゲート、９２、９３は制御回路７８の出力端である。ＮＭＯＳトランジスタ８７は、ドレインをＮＭＯＳトランジスタ８８のゲートに接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。 87 to 89 are NMOS transistors, 90 is a resistor, 91 is a transfer gate, and 92 and 93 are output terminals of the control circuit 78. The NMOS transistor 87 has a drain connected to the gate of the NMOS transistor 88, a source connected to the VSS power supply line 21, and a test mode selection signal TM supplied to the gate.

ＮＭＯＳトランジスタ８８は、ゲートをＮＭＯＳトランジスタ８４のゲートに接続され、ソースをＶＳＳ電源線２１に接続されており、ＮＭＯＳトランジスタ８４とでカレントミラー回路を構成している。抵抗９０は、一端をＶＤＤ電源線２０に接続され、他端をＮＭＯＳトランジスタ８８のドレイン及び制御回路７８の出力端９２に接続されている。 The NMOS transistor 88 has a gate connected to the gate of the NMOS transistor 84 and a source connected to the VSS power supply line 21, and the NMOS transistor 84 forms a current mirror circuit. The resistor 90 has one end connected to the VDD power supply line 20 and the other end connected to the drain of the NMOS transistor 88 and the output end 92 of the control circuit 78.

トランスファゲート９１は、抵抗９０とＮＭＯＳトランジスタ８８のドレインとの接続点と制御回路７８の出力端９３との間に接続されており、試験モード選択信号ＴＭがＨレベルのときは非導通状態、試験モード選択信号ＴＭがＬレベルのときは導通状態となる。 The transfer gate 91 is connected between the connection point between the resistor 90 and the drain of the NMOS transistor 88 and the output terminal 93 of the control circuit 78. When the test mode selection signal TM is H level, the transfer gate 91 is in a non-conductive state. When the mode selection signal TM is at L level, the conductive state is established.

ＮＭＯＳトランジスタ８９は、ドレインを制御回路７８の出力端９３に接続され、ソースをＶＳＳ電源線２１に接続され、ゲートに試験モード選択信号ＴＭが供給されるように構成されている。 The NMOS transistor 89 has a drain connected to the output terminal 93 of the control circuit 78, a source connected to the VSS power supply line 21, and a gate supplied with the test mode selection signal TM.

このように構成された本発明の第４実施形態においては、通常モード時には、定電流源８６は非活性状態（Ｉｂ＝０）、試験モード選択信号ＴＭはＨレベルとされる。この結果、ＤＡＣ部８１は非活性状態、ＮＭＯＳトランジスタ８７は導通状態、ＮＭＯＳトランジスタ８８は非導通状態、トランスファゲート９１は非導通状態、ＮＭＯＳトランジスタ８９は導通状態となる。 In the fourth embodiment of the present invention configured as described above, in the normal mode, the constant current source 86 is inactive (Ib = 0), and the test mode selection signal TM is at the H level. As a result, the DAC unit 81 is inactive, the NMOS transistor 87 is conductive, the NMOS transistor 88 is nonconductive, the transfer gate 91 is nonconductive, and the NMOS transistor 89 is conductive.

したがって、通常モード時には、制御回路７８の出力端９２の電圧は電源電圧ＶＤＤ、制御回路７８の出力端９３の電圧は接地電圧ＶＳＳとなり、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となる。この結果、ＥＳＤ保護回路１６は、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。 Therefore, in the normal mode, the voltage at the output terminal 92 of the control circuit 78 is the power supply voltage VDD, the voltage at the output terminal 93 of the control circuit 78 is the ground voltage VSS, and the PMOS transistors 22 and 23 and the NMOS transistors 24 and 25 are in a non-conductive state. It becomes. As a result, the ESD protection circuit 16 functions as an ESD protection circuit itself that protects the internal circuit 14 from ESD.

これに対して、試験モード時には、定電流源８６は活性状態、試験モード選択信号ＴＭはＬレベルとなる。この結果、ＤＡＣ部８１は活性状態、ＮＭＯＳトランジスタ８７は非導通状態、トランスファゲート９１は導通状態、ＮＭＯＳトランジスタ８９は非導通状態となる。 On the other hand, in the test mode, the constant current source 86 is in the active state and the test mode selection signal TM is at the L level. As a result, the DAC unit 81 is active, the NMOS transistor 87 is non-conductive, the transfer gate 91 is conductive, and the NMOS transistor 89 is non-conductive.

したがって、ＮＭＯＳトランジスタ８４には、入力試験電圧制御信号Ｄ０〜Ｄｎに対応した電流が流れ、ＮＭＯＳトランジスタ８８には、ＮＭＯＳトランジスタ８４とのｇｍ比に応じた電流が流れる。 Therefore, a current corresponding to the input test voltage control signals D0 to Dn flows through the NMOS transistor 84, and a current according to the gm ratio with the NMOS transistor 84 flows through the NMOS transistor 88.

ここに、例えば、ｎ＝２、ＰＭＯＳトランジスタ８５、８３₀、８３₁、８３₂のｇｍ比を１：１：２：４、抵抗９０に流れる電流をＩtestとすると、入力試験電圧制御信号Ｄ０〜Ｄ２と電流Ｉtestとの関係は図８に示すようになる。なお、制御回路７８の出力端９２、９３の電圧は、抵抗９０の抵抗値をＲとすれば、［ＶＤＤ−Ｉtest×Ｒ］となる。 For example, assuming that n = 2, the gm ratio of the PMOS transistors 85, 83 ₀ , 83 ₁ , 83 ₂ is 1: 1: 2: 4, and the current flowing through the resistor 90 is Itest, the input test voltage control signals D0 to D0. The relationship between D2 and current Itest is as shown in FIG. The voltage at the output terminals 92 and 93 of the control circuit 78 is [VDD−Itest × R], where R is the resistance value of the resistor 90.

したがって、試験モード時には、入力試験電圧制御端子７９₀〜７９_nに与える入力試験電圧制御信号Ｄ０〜Ｄｎを変化させると、ＥＳＤ保護回路１６から出力される内部回路１４への入力試験電圧Ｖtestを変化させることができる。 Therefore, in the test mode, when the input test voltage control signals D0 to Dn applied to the input test voltage control terminals 79 _{0 to} 79 _n are changed, the input test voltage Vtest to the internal circuit 14 output from the ESD protection circuit 16 is changed. Can be made.

以上のように、本発明の第４実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 As described above, according to the fourth embodiment of the present invention, in the test mode, the input terminal 12 is not used, and the ESD protection circuit 16 inputs the input voltage VDD or lower and the ground voltage VSS or higher to the internal circuit 14. An arbitrary input test voltage Vtest determined by the test voltage control signals D0 to Dn can be given. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第５実施形態）
図９は本発明の第５実施形態の要部を示す回路図である。本発明の第５実施形態は、図７に示す本発明の第４実施形態が備える制御回路７８と回路構成の異なる制御回路９４を設け、その他については、図７に示す本発明の第４実施形態と同様に構成したものであり、試験モード時には、制御回路９４とＥＳＤ保護回路１６とで内部試験回路９５が構成される。 (Fifth embodiment)
FIG. 9 is a circuit diagram showing the main part of the fifth embodiment of the present invention. In the fifth embodiment of the present invention, a control circuit 94 having a circuit configuration different from that of the control circuit 78 included in the fourth embodiment of the present invention shown in FIG. 7 is provided, and the others are the fourth embodiment of the present invention shown in FIG. The internal test circuit 95 is configured by the control circuit 94 and the ESD protection circuit 16 in the test mode.

制御回路９４において、９６は入力試験電圧制御端子７９₀〜７９_nに与えられるデジタル信号からなる入力試験電圧制御信号Ｄ０〜Ｄｎをアナログ電流に変換するＤＡＣ（デジタル・アナログ・コンバータ）部である。 In the control circuit 94, reference numeral 96 denotes a DAC (digital / analog converter) unit that converts the input test voltage control signals D0 to Dn, which are digital signals applied to the input test voltage control terminals 79 _{0 to} 79 _n , into analog currents.

９７₀〜９７_nはＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ９７₃〜９７_n-1は図示を省略）、９８₀〜９８_nはＰＭＯＳトランジスタ９７₀〜９７_nに対応して設けられているＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ９８₃〜９８_n-1は図示を省略）である。９９は入力試験電圧制御信号Ｄ０〜Ｄｎを変換してなるアナログ電流が流れるＰＭＯＳトランジスタである。 97 _{0 to} 97 _n are PMOS transistors (PMOS transistors 97 _{3 to} 97 _n-1 are not shown), and 98 _{0 to} 98 _n are NMOS transistors provided for the PMOS transistors 97 _{0 to} 97 _n (NMOS transistors). 98 _{3 to} 98 _n-1 are not shown). Reference numeral 99 denotes a PMOS transistor through which an analog current obtained by converting the input test voltage control signals D0 to Dn flows.

ＰＭＯＳトランジスタ９９は、ソースをＶＤＤ電源線２０に接続され、ゲートをドレインに接続されている。ＰＭＯＳトランジスタ９７_iは、ソースをＰＭＯＳトランジスタ９９のドレインに接続され、ドレインをＮＭＯＳトランジスタ９８_iのドレインに接続され、ゲートに入力試験電圧制御信号Ｄｉが供給されるように構成されている。ＮＭＯＳトランジスタ９８_iのソースはＶＳＳ電源線２１に接続されている。 The PMOS transistor 99 has a source connected to the VDD power supply line 20 and a gate connected to the drain. The PMOS transistor 97 _i is configured such that the source is connected to the drain of the PMOS transistor 99, the drain is connected to the drain of the NMOS transistor 98 _i , and the input test voltage control signal Di is supplied to the gate. The source of the NMOS transistor 98 _i is connected to the VSS power supply line 21.

１００は定電流源、１０１はＮＭＯＳトランジスタであり、定電流源１００及びＮＭＯＳトランジスタ１０１でＮＭＯＳトランジスタ９８₀〜９８_nに流れる電流を設定する電流設定回路が構成されている。 Reference numeral 100 denotes a constant current source, and 101 denotes an NMOS transistor, and a current setting circuit for setting a current flowing through the NMOS transistors 98 _{0 to} 98 _n by the constant current source 100 and the NMOS transistor 101 is configured.

定電流源１００は、上流端をＶＤＤ電源線２０に接続され、下流端をＮＭＯＳトランジスタ１０１のドレインに接続されており、通常モード時には非活性状態（Ｉｂ＝０）、試験モード時には活性状態とされる。ＮＭＯＳトランジスタ１０１は、ゲートをドレイン及びＮＭＯＳトランジスタ９８₀〜９８_nのゲートに接続されており、ＮＭＯＳトランジスタ９８₀〜９８_nとでカレントミラー回路が構成されている。 The constant current source 100 has an upstream end connected to the VDD power supply line 20 and a downstream end connected to the drain of the NMOS transistor 101. The constant current source 100 is inactive in the normal mode (Ib = 0) and active in the test mode. The The NMOS transistor 101 has a gate connected to the drain and the gates of the NMOS transistors 98 _{0 to} 98 _n , and the NMOS transistors 98 _{0 to} 98 _n constitute a current mirror circuit.

１０２〜１０４はＰＭＯＳトランジスタ、１０５は抵抗、１０６はトランスファゲート、１０７、１０８は制御回路９４の出力端である。ＰＭＯＳトランジスタ１０２は、ソースをＶＤＤ電源線２０に接続され、ドレインをＰＭＯＳトランジスタ１０３のゲートに接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。 102 to 104 are PMOS transistors, 105 is a resistor, 106 is a transfer gate, and 107 and 108 are output terminals of the control circuit 94. The PMOS transistor 102 has a source connected to the VDD power supply line 20, a drain connected to the gate of the PMOS transistor 103, and an inverted test mode selection signal / TM supplied to the gate.

ＰＭＯＳトランジスタ１０３は、ソースをＶＤＤ電源線２０に接続され、ゲートをＰＭＯＳトランジスタ９９のドレインに接続され、ドレインを抵抗１０５の一端及び制御回路９４の出力端１０８に接続されており、抵抗１０５の他端は、ＶＳＳ電源線２１に接続されている。なお、ＰＭＯＳトランジスタ９９とＰＭＯＳトランジスタ１０３とでカレントミラー回路が構成されている。 The PMOS transistor 103 has a source connected to the VDD power supply line 20, a gate connected to the drain of the PMOS transistor 99, and a drain connected to one end of the resistor 105 and the output end 108 of the control circuit 94. The end is connected to the VSS power supply line 21. The PMOS transistor 99 and the PMOS transistor 103 constitute a current mirror circuit.

トランスファゲート１０６は、ＰＭＯＳトランジスタ１０３のドレインと制御回路９４の出力端１０７との間に接続されており、反転試験モード選択信号／ＴＭがＨレベルのときは導通状態、反転試験モード選択信号／ＴＭがＬレベルのときは非導通状態とされる。 The transfer gate 106 is connected between the drain of the PMOS transistor 103 and the output terminal 107 of the control circuit 94. When the inversion test mode selection signal / TM is at the H level, the transfer gate 106 is in the conductive state, and the inversion test mode selection signal / TM. When L is at L level, it is non-conductive.

ＰＭＯＳトランジスタ１０４は、ソースをＶＤＤ電源線２０に接続され、ドレインを制御回路９４の出力端１０７に接続され、ゲートに反転試験モード選択信号／ＴＭが供給されるように構成されている。 The PMOS transistor 104 is configured such that the source is connected to the VDD power supply line 20, the drain is connected to the output terminal 107 of the control circuit 94, and the inverted test mode selection signal / TM is supplied to the gate.

このように構成された本発明の第５実施形態においては、通常モード時には、定電流源１００は非活性状態（Ｉｂ＝０）、反転試験モード選択信号／ＴＭはＬレベルとなる。この結果、ＤＡＣ部９６は非活性状態、ＰＭＯＳトランジスタ１０２は導通状態、ＰＭＯＳトランジスタ１０３は非導通状態、トランスファゲート１０６は非導通状態、ＰＭＯＳトランジスタ１０４は導通状態となる。 In the fifth embodiment of the present invention thus configured, in the normal mode, the constant current source 100 is in an inactive state (Ib = 0), and the inverted test mode selection signal / TM is at the L level. As a result, the DAC unit 96 is inactive, the PMOS transistor 102 is conductive, the PMOS transistor 103 is nonconductive, the transfer gate 106 is nonconductive, and the PMOS transistor 104 is conductive.

したがって、通常モード時には、制御回路９４の出力端１０７の電圧は電源電圧ＶＤＤ、制御回路９４の出力端１０８の電圧は接地電圧ＶＳＳとなり、ＰＭＯＳトランジスタ２２、２３及びＮＭＯＳトランジスタ２４、２５は非導通状態となる。この結果、ＥＳＤ保護回路１６は、内部回路１４をＥＳＤから保護するＥＳＤ保護回路そのものとして機能することになる。 Therefore, in the normal mode, the voltage at the output terminal 107 of the control circuit 94 is the power supply voltage VDD, the voltage at the output terminal 108 of the control circuit 94 is the ground voltage VSS, and the PMOS transistors 22 and 23 and the NMOS transistors 24 and 25 are in a non-conductive state. It becomes. As a result, the ESD protection circuit 16 functions as an ESD protection circuit itself that protects the internal circuit 14 from ESD.

これに対して、試験モード時には、定電流源１００は活性状態、反転試験モード選択信号／ＴＭはＨレベルとなる。この結果、ＤＡＣ部９６は活性状態、ＰＭＯＳトランジスタ１０２は非導通状態、トランスファゲート１０６は導通状態、ＰＭＯＳトランジスタ１０４は非導通状態となる。 On the other hand, in the test mode, the constant current source 100 is in the active state, and the inverted test mode selection signal / TM is at the H level. As a result, the DAC unit 96 is active, the PMOS transistor 102 is non-conductive, the transfer gate 106 is conductive, and the PMOS transistor 104 is non-conductive.

したがって、ＰＭＯＳトランジスタ９９には、入力試験電圧制御信号Ｄ０〜Ｄｎに対応した電流が流れ、ＰＭＯＳトランジスタ１０３には、ＰＭＯＳトランジスタ９９とのｇｍ比に応じた電流が流れる。ここで、抵抗１０５に流れる電流Ｉtest、抵抗１０５の抵抗値をＲとすれば、制御回路９４の出力端１０７、１０８の電圧は、Ｉtest×Ｒとなる。 Therefore, a current corresponding to the input test voltage control signals D0 to Dn flows through the PMOS transistor 99, and a current according to the gm ratio with the PMOS transistor 99 flows through the PMOS transistor 103. Here, if the current Itest flowing through the resistor 105 and the resistance value of the resistor 105 are R, the voltages at the output terminals 107 and 108 of the control circuit 94 are Itest × R.

したがって、試験モード時には、入力試験電圧制御端子７９₁〜７９_nに与える入力試験電圧制御信号Ｄ０〜Ｄｎを変化させると、ＥＳＤ保護回路１６から出力される入力試験電圧Ｖtestを変化させることができる。 Therefore, in the test mode, the input test voltage Vtest output from the ESD protection circuit 16 can be changed by changing the input test voltage control signals D0 to Dn applied to the input test voltage control terminals 79 _{1 to} 79 _n .

以上のように、本発明の第５実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１６から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 As described above, according to the fifth embodiment of the present invention, in the test mode, the input terminal 12 is not used and the input voltage of VDD or lower and ground voltage VSS or higher is input from the ESD protection circuit 16 to the internal circuit 14. An arbitrary input test voltage Vtest determined by the test voltage control signals D0 to Dn can be given. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第６実施形態）
図１０は本発明の第６実施形態の要部を示す回路図である。本発明の第６実施形態は、図１に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路１７と、ＥＳＤ保護回路１０９の一部分をなすＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４からなるＥＳＤ保護回路１１０とで内部試験回路１１１を構成し、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。 (Sixth embodiment)
FIG. 10 is a circuit diagram showing the main part of the sixth embodiment of the present invention. In the sixth embodiment of the present invention, an ESD protection circuit 109 having a circuit configuration different from that of the ESD protection circuit 16 shown in FIG. 1 is provided. The control circuit 17 includes a PMOS transistor 22 and an NMOS transistor 24 that form part of the ESD protection circuit 109. The ESD protection circuit 110 and the internal test circuit 111 are configured, and the others are configured in the same manner as in the first embodiment of the present invention shown in FIG.

ＥＳＤ保護回路１０９において、１１２はＰＭＯＳトランジスタ２３に対応して設けられたインバータであり、入力端をＶＳＳ電源線２１に接続され、出力端をＰＭＯＳトランジスタ２３のゲートに接続されている。この結果、ＰＭＯＳトランジスタ２３のゲートには電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ２３は常に非導通状態とされる。 In the ESD protection circuit 109, an inverter 112 is provided corresponding to the PMOS transistor 23, and has an input terminal connected to the VSS power supply line 21 and an output terminal connected to the gate of the PMOS transistor 23. As a result, the power supply voltage VDD is supplied to the gate of the PMOS transistor 23, and the PMOS transistor 23 is always in a non-conductive state.

１１３はＮＭＯＳトランジスタ２５に対応して設けられたインバータであり、入力端をＶＤＤ電源線２０に接続され、出力端をＮＭＯＳトランジスタ２５のゲートに接続されている。この結果、ＮＭＯＳトランジスタ２５のゲートには接地電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ２５は常に非導通状態とされる。 An inverter 113 is provided corresponding to the NMOS transistor 25, and has an input terminal connected to the VDD power supply line 20 and an output terminal connected to the gate of the NMOS transistor 25. As a result, the ground voltage VSS is supplied to the gate of the NMOS transistor 25, and the NMOS transistor 25 is always in a non-conductive state.

本発明の第６実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 According to the sixth embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the ESD protection circuit 110 to the internal circuit 14 without using the input terminal 12. Can be given. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第７実施形態）
図１１は本発明の第７実施形態の要部を示す回路図である。本発明の第７実施形態は、図４に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路３８と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１４を構成し、その他については、図４に示す本発明の第２実施形態と同様に構成したものである。 (Seventh embodiment)
FIG. 11 is a circuit diagram showing the main part of the seventh embodiment of the present invention. In the seventh embodiment of the present invention, an ESD protection circuit 109 having a circuit configuration different from that of the ESD protection circuit 16 shown in FIG. 4 is provided, and an internal test is performed by the control circuit 38 and the ESD protection circuit 110 forming a part of the ESD protection circuit 109. The circuit 114 is configured in the same manner as the second embodiment of the present invention shown in FIG.

本発明の第７実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 According to the seventh embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the ESD protection circuit 110 to the internal circuit 14 without using the input terminal 12. Can be given. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第８実施形態）
図１２は本発明の第８実施形態の要部を示す回路図である。本発明の第８実施形態は、図６に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路５２と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１５を構成し、その他については、図６に示す本発明の第３実施形態と同様に構成したものである。 (Eighth embodiment)
FIG. 12 is a circuit diagram showing a main part of the eighth embodiment of the present invention. In the eighth embodiment of the present invention, an ESD protection circuit 109 having a circuit configuration different from that of the ESD protection circuit 16 shown in FIG. 6 is provided, and an internal test is performed by the control circuit 52 and the ESD protection circuit 110 forming a part of the ESD protection circuit 109. The circuit 115 is configured, and the others are configured in the same manner as the third embodiment of the present invention shown in FIG.

本発明の第８実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 According to the eighth embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the ESD protection circuit 110 to the internal circuit 14 without using the input terminal 12. Can be given. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第９実施形態）
図１３は本発明の第９実施形態の要部を示す回路図である。本発明の第９実施形態は、図７に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路７８と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１６を構成し、その他については、図７に示す本発明の第４実施形態と同様に構成したものである。 (Ninth embodiment)
FIG. 13 is a circuit diagram showing the main part of the ninth embodiment of the present invention. In the ninth embodiment of the present invention, an ESD protection circuit 109 having a circuit configuration different from that of the ESD protection circuit 16 shown in FIG. 7 is provided, and an internal test is performed by the control circuit 78 and the ESD protection circuit 110 forming a part of the ESD protection circuit 109. The circuit 116 is configured and the others are configured in the same manner as the fourth embodiment of the present invention shown in FIG.

本発明の第９実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 According to the ninth embodiment of the present invention, in the test mode, the input test voltage control signal D0 that is lower than the power supply voltage VDD and higher than the ground voltage VSS is transferred from the ESD protection circuit 110 to the internal circuit 14 without using the input terminal 12. An arbitrary input test voltage Vtest determined by ~ Dn can be applied. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第１０実施形態）
図１４は本発明の第１０実施形態の要部を示す回路図である。本発明の第１０実施形態は、図９に示すＥＳＤ保護回路１６と回路構成の異なるＥＳＤ保護回路１０９を設け、制御回路９４と、ＥＳＤ保護回路１０９の一部分をなすＥＳＤ保護回路１１０とで内部試験回路１１７を構成し、その他については、図９に示す本発明の第５実施形態と同様に構成したものである。 (10th Embodiment)
FIG. 14 is a circuit diagram showing the main part of the tenth embodiment of the present invention. In the tenth embodiment of the present invention, an ESD protection circuit 109 having a circuit configuration different from that of the ESD protection circuit 16 shown in FIG. 9 is provided, and an internal test is performed by the control circuit 94 and the ESD protection circuit 110 forming a part of the ESD protection circuit 109. The circuit 117 is configured, and the others are configured in the same manner as the fifth embodiment of the present invention shown in FIG.

本発明の第１０実施形態によれば、試験モード時には、入力端子１２を使用せずに、ＥＳＤ保護回路１１０から内部回路１４に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の、入力試験電圧制御信号Ｄ０〜Ｄｎで決まる任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１４がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 According to the tenth embodiment of the present invention, in the test mode, the input test voltage control signal D0 that is lower than the power supply voltage VDD and higher than the ground voltage VSS is transferred from the ESD protection circuit 110 to the internal circuit 14 without using the input terminal 12. An arbitrary input test voltage Vtest determined by ~ Dn can be applied. Therefore, even when the internal circuit 14 processes a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

（第１１実施形態）
図１５は本発明の第１１実施形態の要部を示す回路図である。本発明の第１１実施形態は、本発明の第１実施形態が設ける制御回路１７と同一回路構成の制御回路１７Ａを設け、制御回路１７Ａで４個のＥＳＤ保護回路を制御するようにしたものである。 (Eleventh embodiment)
FIG. 15 is a circuit diagram showing a main part of an eleventh embodiment of the present invention. In the eleventh embodiment of the present invention, a control circuit 17A having the same circuit configuration as that of the control circuit 17 provided in the first embodiment of the present invention is provided, and the four ESD protection circuits are controlled by the control circuit 17A. is there.

図１５中、１１８₁〜１１８₄は通常動作時に内部回路に与えるべき入力信号ＳＩＮ１〜ＳＩＮ４用の入力端子、１１９₁〜１１９₄は入力信号ＳＩＮ１〜ＳＩＮ４を内部回路に伝送する入力信号線、１２０₁〜１２０₄はＥＳＤ保護回路・内部回路部、１２１₁〜１２１₄は出力信号ＳＯＵＴ１〜ＳＯＵＴ４用の出力端子である。 In FIG. 15, 118 _{1 to} 118 ₄ are input terminals for input signals SIN _{1 to} SIN _{4 to} be given to the internal circuit during normal operation, 119 _{1 to} 119 ₄ are input signal lines for transmitting the input signals SIN _{1 to} SIN ₄ to the internal circuit, 120. _1-120 ₄ ESD protection circuit, the internal circuit portion, 121 ₁ to 121 ₄ is an output terminal for output signals SOUT1～SOUT4.

ＥＳＤ保護回路・内部回路部１２０₁において、１２２₁はＥＳＤ保護回路、１２３₁は内部回路である。ＥＳＤ保護回路１２２₁は、本発明の第１実施形態が備えるＥＳＤ保護回路１６と同一の回路構成のものである。ＥＳＤ保護回路・内部回路部１２０₂〜１２０₄も、内部回路１２３₂〜１２３₄（図示は省略）に対応してＥＳＤ保護回路１２２₁と同様の回路構成のＥＳＤ保護回路１２２₂〜１２２₄（図示は省略）を設けている。 In the ESD protection circuit / internal circuit unit 120 ₁ , 122 ₁ is an ESD protection circuit, and 123 ₁ is an internal circuit. The ESD protection circuit 122 ₁ has the same circuit configuration as that of the ESD protection circuit 16 included in the first embodiment of the present invention. The ESD protection circuits / internal circuit sections 120 _{2 to} 120 ₄ are also ESD protection circuits 122 _{2 to} 122 _{4 having} the same circuit configuration as the ESD protection circuit 122 ₁ corresponding to the internal circuits 123 _{2 to} 123 ₄ (not shown). The illustration is omitted).

本発明の第１１実施形態によれば、１個の制御回路１７Ａで４個のＥＳＤ保護回路１２２₁〜１２２₄を制御し、通常モード時には、ＥＳＤ保護回路１２２₁〜１２２₄をＥＳＤ保護回路そのものとして機能させることができる。 According to the eleventh embodiment of the present invention, one control circuit 17A controls the four ESD protection circuit 122 ₁ to 122 _4, in the normal mode, the ESD protection circuits 122 ₁ to 122 ₄ ESD protection circuit itself Can function as.

そして、試験モード時には、入力端子１１８₁〜１１８₄を使用せずに、ＥＳＤ保護回路１２２₁〜１２２₄から内部回路１２３₁〜１２３₄に電源電圧ＶＤＤ以下、接地電圧ＶＳＳ以上の任意の入力試験電圧Ｖtestを与えることができる。したがって、内部回路１２３₁〜１２３₄がＡＤコンバータや高速信号ＩＦ等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 At the time of the test mode, without using the input terminals 118 ₁ to 118 _4, the power supply voltage VDD or less from the ESD protection circuit 122 ₁ to 122 ₄ to the internal circuit 123 _{1 to 123} _4, any input test above the ground voltage VSS A voltage Vtest can be applied. Therefore, even if the internal circuits 123 _{1 to} 123 ₄ process a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.

また、４個のＥＳＤ保護回路１２２₁〜１２２₄に対して１個の制御回路１７Ａを設けるようにしているので、４個のＥＳＤ保護回路１２２₁〜１２２₄に対してそれぞれ１個ずつの制御回路を設ける場合に比較してチップ面積及び消費電力を小さくすることができる。 Further, since the relative four ESD protection circuit 122 ₁ to 122 ₄ are so provided one control circuit 17A, the control of one by one respectively four ESD protection circuit 122 ₁ to 122 ₄ The chip area and power consumption can be reduced as compared with the case where a circuit is provided.

なお、制御回路１７Ａの代わりに、第２実施形態が備える制御回路３８、第３実施形態が備える制御回路５２、第４実施形態が備える制御回路７８又は第５実施形態が備える制御回路９４と同一回路構成の制御回路を設けるようにしても良い。また、ＥＳＤ保護回路１２２₁〜１２２₄の代わりに、第６実施形態〜第１０実施形態が備えるＥＳＤ保護回路１０９と同一回路構成のＥＳＤ保護回路を設けるようにしても良い。 In place of the control circuit 17A, the control circuit 38 included in the second embodiment, the control circuit 52 included in the third embodiment, the control circuit 78 included in the fourth embodiment, or the control circuit 94 included in the fifth embodiment are the same. A control circuit having a circuit configuration may be provided. Further, instead of the ESD protection circuits 122 _{1 to} 122 _4, an ESD protection circuit having the same circuit configuration as that of the ESD protection circuit 109 provided in the sixth to tenth embodiments may be provided.

（第１２実施形態）
図１６は本発明の第１２実施形態の要部を示す回路図である。本発明の第１２実施形態は、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧を測定するモニタ回路１２４と、モニタ回路１２４による測定結果を外部に出力するための測定結果出力端子１２５を設け、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。 (Twelfth embodiment)
FIG. 16 is a circuit diagram showing a main part of a twelfth embodiment of the present invention. In the twelfth embodiment of the present invention, a monitor circuit 124 that measures the control voltage that the control circuit 17 gives to the ESD protection circuit 16 in the test mode, and a measurement result output terminal 125 that outputs the measurement result by the monitor circuit 124 to the outside. The others are configured similarly to the first embodiment of the present invention shown in FIG.

本発明の第１２実施形態によれば、図１に示す本発明の第１実施形態と同様の作用効果を得ることができると共に、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧をモニタすることができるので、内部回路１４の試験の精度を高めることができる。 According to the twelfth embodiment of the present invention, the same operation effect as that of the first embodiment of the present invention shown in FIG. 1 can be obtained, and the control voltage that the control circuit 17 applies to the ESD protection circuit 16 in the test mode is Since it can be monitored, the accuracy of the test of the internal circuit 14 can be increased.

なお、試験モード時に制御回路１７がＥＳＤ保護回路１６に与える制御電圧をモニタする代わりに、ＥＳＤ保護回路１６が内部回路１４に与える入力試験電圧Ｖtestをモニタするようにしても良い。また、本発明の第２実施形態〜第１１実施形態についても、同様のモニタ回路１２４及び入力試験電圧測定結果出力端子１２５を設けるようにしても良い。 In place of monitoring the control voltage that the control circuit 17 gives to the ESD protection circuit 16 in the test mode, the input test voltage Vtest that the ESD protection circuit 16 gives to the internal circuit 14 may be monitored. In the second to eleventh embodiments of the present invention, the same monitor circuit 124 and input test voltage measurement result output terminal 125 may be provided.

ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、以下に述べる半導体装置が含まれる。 Here, when arranging the semiconductor devices of the present invention, the semiconductor devices of the present invention include the semiconductor devices described below.

（付記１）ＥＳＤ保護回路と、通常モード時には、前記ＥＳＤ保護回路をＥＳＤ保護回路として機能させ、試験モード時には、前記ＥＳＤ保護回路が内部回路に任意の入力試験電圧を与えるように前記ＥＳＤ保護回路を制御する制御回路を有することを特徴とする半導体装置。 (Appendix 1) ESD protection circuit, and in the normal mode, the ESD protection circuit functions as an ESD protection circuit, and in the test mode, the ESD protection circuit applies an arbitrary input test voltage to the internal circuit. A semiconductor device comprising a control circuit for controlling

（付記２）同一の入力端子に複数のＥＳＤ保護回路が接続されており、前記ＥＳＤ保護回路は、前記複数のＥＳＤ保護回路の一部分であることを特徴とする付記１記載の半導体装置。 (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein a plurality of ESD protection circuits are connected to the same input terminal, and the ESD protection circuit is a part of the plurality of ESD protection circuits.

（付記３）前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御する入力試験電圧制御電圧を入力する増幅回路を有することを特徴とする付記１記載の半導体装置。 (Additional remark 3) The said control circuit has an amplifier circuit which inputs the input test voltage control voltage which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit, The semiconductor device of Additional remark 1 characterized by the above-mentioned.

（付記４）前記制御回路は、前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を制御するデジタル信号からなる入力試験電圧制御信号をアナログ電流に変換するＤＡコンバータを有することを特徴とする付記１記載の半導体装置。 (Additional remark 4) The said control circuit has DA converter which converts the input test voltage control signal which consists of a digital signal which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit into an analog current, It is characterized by the above-mentioned. 1. The semiconductor device according to 1.

（付記５）前記制御回路が前記ＥＳＤ保護回路に与える制御電圧又は前記ＥＳＤ保護回路が前記内部回路に与える入力試験電圧を測定し、測定結果を外部に出力するモニタ回路を有することを特徴とする付記１記載の半導体装置。 (Additional remark 5) It has the monitor circuit which measures the control voltage which the said control circuit gives to the said ESD protection circuit, or the input test voltage which the said ESD protection circuit gives to the said internal circuit, and outputs a measurement result outside The semiconductor device according to appendix 1.

（付記６）前記制御回路は、前記ＥＳＤ保護回路以外のＥＳＤ保護回路も制御することを特徴とする付記１記載の半導体装置。 (Supplementary note 6) The semiconductor device according to supplementary note 1, wherein the control circuit also controls an ESD protection circuit other than the ESD protection circuit.

（付記７）
前記ＥＳＤ保護回路以外のＥＳＤ保護回路は、前記ＥＳＤ保護回路が保護する内部回路とは別の内部回路に対応して設けられているものであることを特徴とする付記６記載の半導体装置。 (Appendix 7)
The semiconductor device according to appendix 6, wherein the ESD protection circuit other than the ESD protection circuit is provided corresponding to an internal circuit different from the internal circuit protected by the ESD protection circuit.

本発明の第１実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 1st Embodiment of this invention. 本発明の第１実施形態が備える制御回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the control circuit with which 1st Embodiment of this invention is provided. 本発明の第１実施形態における入力試験電圧制御信号とＥＳＤ保護回路から出力される入力試験電圧との関係を示す図である。It is a figure which shows the relationship between the input test voltage control signal in 1st Embodiment of this invention, and the input test voltage output from an ESD protection circuit. 本発明の第２実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 2nd Embodiment of this invention. 本発明の第２実施形態における入力試験電圧制御信号とＥＳＤ保護回路から出力される入力試験電圧との関係を示す図である。It is a figure which shows the relationship between the input test voltage control signal in 2nd Embodiment of this invention, and the input test voltage output from an ESD protection circuit. 本発明の第３実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 3rd Embodiment of this invention. 本発明の第４実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 4th Embodiment of this invention. 本発明の第４実施形態における入力試験電圧制御信号と制御回路の抵抗に流れる電流との関係を示す図である。It is a figure which shows the relationship between the input test voltage control signal in 4th Embodiment of this invention, and the electric current which flows into the resistance of a control circuit. 本発明の第５実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 5th Embodiment of this invention. 本発明の第６実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 6th Embodiment of this invention. 本発明の第７実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 7th Embodiment of this invention. 本発明の第８実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 8th Embodiment of this invention. 本発明の第９実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 9th Embodiment of this invention. 本発明の第１０実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 10th Embodiment of this invention. 本発明の第１１実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 11th Embodiment of this invention. 本発明の第１２実施形態の要部を示す回路図である。It is a circuit diagram which shows the principal part of 12th Embodiment of this invention. 従来の半導体装置の一例の要部を示す回路図である。It is a circuit diagram which shows the principal part of an example of the conventional semiconductor device. 従来の半導体装置の他の例の要部を示す回路図である。It is a circuit diagram which shows the principal part of the other example of the conventional semiconductor device.

Explanation of symbols

１２…入力端子
１４…内部回路
１６…ＥＳＤ保護回路
１７…制御回路
１８…内部試験回路
３８…制御回路
３９…内部試験回路
５２…制御回路
５３…内部試験回路
７８…制御回路
８０…内部試験回路
９４…制御回路
９５…内部試験回路
１０９…ＥＳＤ保護回路
１１０…ＥＳＤ保護回路
１２２₁…ＥＳＤ保護回路
１２３₁…内部回路
１２４…モニタ回路
DESCRIPTION OF SYMBOLS 12 ... Input terminal 14 ... Internal circuit 16 ... ESD protection circuit 17 ... Control circuit 18 ... Internal test circuit 38 ... Control circuit 39 ... Internal test circuit 52 ... Control circuit 53 ... Internal test circuit 78 ... Control circuit 80 ... Internal test circuit 94 ... Control circuit 95 ... Internal test circuit 109 ... ESD protection circuit 110 ... ESD protection circuit 122 ₁ ... ESD protection circuit 123 ₁ ... Internal circuit 124 ... Monitor circuit

Claims

An ESD protection circuit;
A control circuit that controls the ESD protection circuit so that the ESD protection circuit functions as an ESD protection circuit in a normal mode, and the ESD protection circuit applies an arbitrary input test voltage to an internal circuit in a test mode; A featured semiconductor device.

Multiple ESD protection circuits are connected to the same input terminal,
The semiconductor device according to claim 1, wherein the ESD protection circuit is a part of the plurality of ESD protection circuits.

The semiconductor device according to claim 1, wherein the control circuit includes an amplifier circuit that inputs an input test voltage control voltage that controls an input test voltage applied to the internal circuit by the ESD protection circuit.

The said control circuit has a DA converter which converts the input test voltage control signal which consists of a digital signal which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit into an analog current. Semiconductor device.

The monitor circuit which measures the control voltage which the said control circuit gives to the said ESD protection circuit, or the input test voltage which the said ESD protection circuit gives to the said internal circuit, and outputs a measurement result to the outside. Semiconductor device.