JP2005269596A - ビット列の誤りビットを検査する方法及びレシーバー - Google Patents

Abstract

【課題】従来の技術による諸問題を解決するためのビット列の誤りビットを検査する方法及びレシーバーを提供する。
【解決手段】誤りビットを検査する方法は、（ａ）既知のビット列を生じさせ、（ｂ）既知のビット列が送信された結果である周期的ビット列を受信し、（ｃ）周期的ビット列からＮ個のビットを選出して既知のビット列にあるＮ個のビットと照合し、（ｄ）周期的ビット列にあるＮ個のビットと既知のビット列にあるＮ個のビットが一致して周期的ビット列のビット相対位置が確定となってから、周期的ビット列にあるＮ個のビットの相対位置によって、周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合し、（ｅ）周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合する結果、一致しない場合に誤りビット数を調整するなどのステップを含む。
【選択図】図３

Description

この発明はビット列の誤りビットを検査する方法及びレシーバーに関し、特にビット列の誤りビットを検査する方法及びレシーバーに関する。

現在の技術によれば、デジタル方式でデータを伝送することが普通である。ネットワークシステムの発達にしたがって、ＬＡＮ（ローカルエリアネットワーク）はケーブルの代わりに無線方式でも実現されている。無線通信はケーブルを要らずに機動性の高い通信手段を提供するので、携帯電話とノートブック型コンピューターなどに幅広く利用されている。

しかし、無線信号の伝送には予測できない干渉がありえる。特に、地形、温度または湿度、電磁場などの影響が大きいといえよう。通信の品質を測定するには、信号強度が異なるさまざまな状況において環境が信号に対する干渉を評価することが必要である。その場合、受信した信号が正確に判断される比率は重要である。

感度は無線レシーバーの効能を測定する基準である。感度は、「復調された情報における特定の誤り率の最小信号」であると定義され、その測定方法はビット誤り率（ＢＥＲ）テストである。ＢＥＲとは、受信したビットのうちの誤りビットの割合を指す。それを測定するには、まずトランスミッターで既知の信号列（通常は擬似ランダムビット列（ＰＲＢＳ）を使用する）を発信する。レシーバーが信号を受信したらその正確性を照合する。一定の時間後、信号の誤り回数を受信ビット総数で割れば、ＢＥＲとなる。

従来のＢＥＲテストはビット誤り率テスター（ＢＥＲＴ）によって行われる。ＢＥＲＴの動作は図１を参照する。図１はＢＥＲＴを含むテストモジュール１０を表す説明図である。テストモジュール１０はＢＥＲＴ１２と、パワーメーター１４と、シャント１６と、減衰器１８と、レシーバー２０と、電力供給装置２２、２４と、ゴールデントランスミッター２６と、コントローラー３０とを含む。テストモジュール１０はレシーバー２０のＢＥＲを測定するものである。ゴールデントランスミッター２６とは、信号を正確に伝送できるトランスミッターを指す。ゴールデントランスミッター２６からの信号はシャント１６と減衰器１８を通してレシーバー２０に受信される。ＢＥＲＴ１２は被測定体（レシーバー２０）と接続されてＢＥＲを測定する。

減衰器１８はトランスミッターの信号を減衰することによって、さまざまな信号強度での誤りビット測定を可能にする。コントローラー３０はゴールデントランスミッター２６とレシーバー２０のチャンネルを切り替えることによって、さまざまなチャンネルにおける誤りビット測定を可能にする。パワーメーター１４はゴールデントランスミッター２６の出力パワーを測定し、シャント１６はゴールデントランスミッター２６の出力信号を減衰器１８とパワーメーター１４に分流させ、電力供給装置２２、２４はそれぞれレシーバー２０とゴールデントランスミッター２６の電力を供給する。

しかし、従来のＢＥＲＴは高価だけでなく誤りビット測定も複雑であるため、改良する余地を残している。

この発明は前述の問題を解決するためのビット列の誤りビットを検査する方法及びレシーバーを提供することを課題とする。

この発明による受信されたビット列の誤りビットを検査する方法は、（ａ）複数のビットを具える既知のビット列を生じさせ、（ｂ）既知のビット列が送信された結果である複数のビットを具える周期的ビット列を受信し、（ｃ）周期的ビット列からＮ個のビットを選出して既知のビット列にあるＮ個のビットと照合し、（ｄ）周期的ビット列にあるＮ個のビットと既知のビット列にあるＮ個のビットが一致して周期的ビット列のビット相対位置が確定となってから、周期的ビット列にあるＮ個のビットの相対位置によって、周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合し、（ｅ）周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合する結果、一致しない場合に誤りビット数を調整するなどのステップを含む。

この発明は更に、受信されたビット列の誤りビットを検査するレシーバーを提供する。該レシーバーは、複数のビットを具えるビット列を受信する受信端と、ビット列にあるＮ個のビットを既知のビット列にあるＮ個のビットと照合するためのパターン照合モジュールと、既知のビット列を生じさせて既知のビット列からＮ個のビットを切り取ってパターン照合モジュールに提供するパターン発生モジュールと、受信されたビット列を既知のビット列と照合するためのデータ照合モジュールとを含む。

この発明による誤りビット測定システムは有線／無線通信モジュールにおいて、または独自に誤りビット測定を実行することができるため、従来の高価なＢＥＲＴより優れている。なお、この発明による誤りビット警報モジュールは誤りビットが生じると警報信号を発することによって、生産中の製品は品質不良として淘汰するため、生産後のテストに関わるコストは軽減される。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。

図２を参照する。図２はこの発明によるＢＥＲを測定する方法のフローチャートである。まずステップ１００でリセットを実行する。続いてステップ１５０でＰＲＢＳを生じさせる。ステップ２００において、周期的ビット列を受信してシリアル形式からパラレル形式に変換する。受信された周期的ビット列は発信されたＰＲＢＳと比較されて誤りビット測定に供するものである。ステップ３００において、ビット列の開始位置を探す。開始位置の確認は比較対象となる複数のビットを特定するためである。確認の方法は例えば、
受信されたビット列が「００１０、１１１１、０００１、０１１０、００１１、０１００、０１０１、１１１０、０１１１、１０００、１０１１、１０１０、１０１１、１１００、１１０１、１１１」であり、
既知のＰＲＢＳが「００００、１１１１、０００１、００１０、００１１、０１００、０１０１、０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、１１１」であれば、
受信されたビット列の最初の８ビットを既知のＰＲＢＳの最後の８ビットと照合し、一致しない場合は受信されたビット列の第二のビットからの８ビットをＰＲＢＳの最後の８ビットと照合する。このような手順を照合結果が一致するまで繰り返し、一致した８ビットの次のビットは受信されたビット列の開始位置とする。開始位置を確認すれば、比較対照となる複数（例えばＭ個）のビットは特定できる。

開始位置確認が失敗したら、ステップ４００において、開始位置確認失敗というメッセージをシステムコントローラー（図３におけるマイクロプロセッサー５６）に送信してＰＲＢＳをリセットする。開始位置確認が成功すれば、ステップ５００において、受信されたビット列の開始位置からＭ個のビットをＰＲＢＳと照合する。もっとも、Ｍは受信されたビット列のビット数の一部でなく全部を指すのも可能である。

照合過程で誤りビットが見つかったら、ステップ６００において、誤りビット発見というメッセージを発し、ステップ７００において、誤り回数を加算して記録する。ステップ７００と同時に、ステップ８００において、受信されたビット列のビット総数を計算する。最後にステップ９００において、誤り回数をビット総数で割ればＢＥＲは得られる。もっとも、以上のステップの順序を変更しても可能である。

なお、ステップ６００における誤りビット発見メッセージはトランスミッターのチップ選別に供することも可能である。言い換えれば、誤りビットを発見したらチップを品質不良として即時に淘汰することも可能である。

図３を参照する。図３はこの発明の実施例１による誤りビット測定システム１５０を表す説明図である。誤りビット測定システム１５０は誤りビット測定装置４０とマイクロプロセッサー５６とを含む。誤りビット測定装置４０はデータ変換モジュール４２と、パターン照合モジュール４４と、パターン発生モジュール４６と、ビット総数計算モジュール４８と、データ照合モジュール５０と、誤りビット警報モジュール５２と、パラレル／シリアルデータ変換モジュール５４とを含む。データ変換モジュール４２はビット列を受信する入力端を具え、入力端から受信されたシリアルデータをパラレルデータに変換して保存する。パターン照合モジュール４４はステップ３００とステップ４００を実行してビット列の開始位置を確認し、確認不能の場合はメッセージを送信する。

パターン発生モジュール４６はパターン照合モジュール４４と、ビット総数計算モジュール４８と、データ照合モジュール５０と接続され、ステップ１５０を実行してＰＲＢＳを生じさせる。パターン発生モジュール４６は更にＰＲＢＳの一部ビットを切り取ってパターン照合モジュール４４に提供する。パターン照合モジュール４４はステップ３００及びステップ４００を実行し、データ照合モジュール５０は受信されたビット列をＰＲＢＳと照合する。ビット総数計算モジュール４８はステップ８００を実行し、誤りビット警報モジュール５２はステップ６００及びステップ７００を実行して誤り回数を累計するほか、誤りビットを発見する場合に警報メッセージを発する。パラレル／シリアルデータ変換モジュール５４は誤りビットデータを受信して保存し、それを外部端末に提供する。マイクロプロセッサー５６はステップ９００によるＢＥＲ計算を実行するほか、関連装置の動作を制御する。

図４を参照する。図４はこの発明による誤りビット測定装置４０における信号伝送を表す説明図である。誤りビット測定装置４０には受信ビット列と、受信クロックと、リセット制御信号など３つの信号がある。受信ビット列はデータ変換モジュール４２とデータ照合モジュール５０の第一入力ポートに送信される。受信クロックはデータ変換モジュール４２、パターン発生モジュール４６、ビット総数計算モジュール４８、データ照合モジュール５０、誤りビット警報モジュール５２と接続され、各モジュールの動作時間を制御する。データ変換モジュール４２がステップ２００を実行した後、パラレルデータをパターン照合モジュール４４に送信する。パターン照合モジュール４４は開始位置を確認した後、データ照合モジュール５０の第三入力ポートに発信してデータ照合モジュール５０を始動させ、一定期間内に照合を完成できない場合はその他の出力ポートから「パターン照合失敗」信号を出力する。パターン照合モジュール４４は更に、ビット列の開始位置、終了位置に関する信号をビット総数計算モジュール４８とパターン発生モジュール４６に送信し、それによってビット総数計算モジュール４８はビット総数を計算する。受信ビット列はデータ照合モジュール５０でパターン入力ポートによって受信されたパターン発生モジュール４６からのＰＲＢＳと照合される。そのうち誤りビットがあれば関連信号は誤りビット警報モジュール５２に送信される。ビット総数計算モジュール４８はビット数を累計し、ビット数が一定値を超えれば「ビット照合完成」信号を出力する。誤りビット警報モジュール５２は警報信号を発し、ビット総数計算モジュール４８からのビット総数データとその他の関連データをパラレル／シリアルデータ変換モジュール５４に送信する。パラレル／シリアルデータ変換モジュール５４は外部端末からのイネーブル信号とクロックにしたがってシリアルデータを出力する。

図５を参照する。図５はこの発明の実施例２による誤りビット測定トランシーバーチップ７０を表す説明図である。トランシーバーチップ７０は、デジタル／アナログ変換器（ＤＡＣ）７２と、デマルチプレクサー（ＤＥＭＵＸ）７４と、アナログ／デジタル変換器（ＡＤＣ）７６と、マルチプレクサー（ＭＵＸ）７８と、トランシーバー８０と、制御インターフェイス８２と、誤りビット測定システム１５０とを含む。トランシーバーチップ７０は無線または有線で信号を伝送するチップであり、前述の誤りビット測定システム１５０を具えて誤りビット測定を実行できる。トランシーバー８０はトランスミッターとレシーバーの組み合わせである。アナログ信号はトランシーバーチップ７０の入力端に受信され、ＡＤＣ７６でデジタル信号に変換されてから、マルチプレクサー７８によってトランシーバー８０に送信される。続いてトランシーバー８０は信号をデマルチプレクサー７４に送信し、ＤＡＣ７２は信号をアナログ信号に還元する。誤りビット測定システム１５０は制御インターフェイス８２に制御され、デマルチプレクサー７４からのビット列を受信して誤りビット測定を行う。なお、デジタル入出力型のトランシーバーチップ７０の場合、前述のＤＡＣ７２とＡＤＣ７６は不要となる。更に、デジタル・アナログ混合型のチップが誤りビット測定システム１５０を内蔵することも可能である。

図６を参照する。図６はこの発明の実施例３による誤りビット測定システムを内蔵するレシーバー９０を表す説明図である。レシーバー９０はアンテナ９１と、ＲＦ受信回路９２と、復調回路９３と、スプリッター９４と、バックエンド処理回路９５と、誤りビット測定システム１５０と、マイクロプロセッサー５６とを含む。ＲＦ受信回路９２はアンテナ９１からの無線信号を復調回路９３に送信して復調する。続いて信号はスプリッター９４に送信され、ビット列に変換されてから誤りビット測定システム１５０とバックエンド処理回路９５に送信される。誤りビット測定システム１５０は前述の通りにＢＥＲを計算する。バックエンド処理回路９５は信号形式の変換または判断を処理して出力する。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明による誤りビット測定システムは有線／無線通信モジュールにおいて、または独自に誤りビット測定を実行することができるため、従来の高価なＢＥＲＴより優れている。なお、この発明による誤りビット警報モジュールは誤りビットが生じると警報信号を発することによって、生産中の製品は品質不良として淘汰するため、生産後のテストに関わるコストは軽減される。

ＢＥＲＴを含む従来のテストモジュールを表す説明図である。 この発明によるＢＥＲを測定する方法のフローチャートである。 この発明の実施例１による誤りビット測定システムを表す説明図である。 この発明による誤りビット測定装置における信号伝送を表す説明図である。 この発明の実施例２による誤りビット測定トランシーバーチップを表す説明図である。 この発明の実施例３による誤りビット測定システムを内蔵するレシーバーを表す説明図である。

符号の説明

１０ テストモジュール
１２ ＢＥＲＴ
１４ パワーメーター
１６ シャント
１８ 減衰器
２０ レシーバー
２２、２４ 電力供給装置
２６ ゴールデントランスミッター
３０ コントローラー
４０ 誤りビット測定装置
４２ データ変換モジュール
４４ パターン照合モジュール
４６ パターン発生モジュール
４８ ビット総数計算モジュール
５０ データ照合モジュール
５２ 誤りビット警報モジュール
５４ パラレル／シリアルデータ変換モジュール
５６ マイクロプロセッサー
７０ トランシーバーチップ
７２ ＤＡＣ
７４ デマルチプレクサー
７６ ＡＤＣ
７８ マルチプレクサー
８０ トランシーバー
８２ 制御インターフェイス
９０ レシーバー
９１ アンテナ
９２ ＲＦ受信回路
９３ 復調回路
９４ スプリッター
９５ バックエンド処理回路
１５０ 誤りビット測定システム

Claims (14)

1. 受信されたビット列の誤りビットを検査する方法において、
   （ａ）複数のビットを具える既知のビット列を生じさせ、
   （ｂ）既知のビット列が送信された結果である複数のビットを具える周期的ビット列を受信し、
   （ｃ）周期的ビット列からＮ個のビットを選出して既知のビット列にあるＮ個のビットと照合し、
   （ｄ）周期的ビット列にあるＮ個のビットと既知のビット列にあるＮ個のビットが一致して周期的ビット列のビット相対位置が確定となってから、周期的ビット列にあるＮ個のビットの相対位置によって、周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合し、
   （ｅ）周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合する結果、一致しない場合に誤りビット数を調整するなどのステップを含むことを特徴とする誤りビットを検査する方法。
2. 前記方法は更に、
   （ｆ）周期的ビット列にあるＮ個のビットと既知のビット列にあるＮ個のビットが一致しない場合、周期的ビット列にあるその他のＮ個のビットを既知のビット列にあるＮ個のビットと照合するステップを含むことを特徴とする請求項１記載の誤りビットを検査する方法。
3. 前記周期的ビット列にあるその他のＮ個のビットは、周期的ビット列にあるＮ個のビットを１ビットずらして得たものであることを特徴とする請求項２記載の誤りビットを検査する方法。
4. 前記周期的ビット列にあるＮ個のビットと既知のビット列にあるＮ個のビットが一致しない場合、警報信号を発することを特徴とする請求項２記載の誤りビットを検査する方法。
5. 前記方法は更に、
   （ｇ）誤りビット数によってビット誤り率（ＢＥＲ）を生じさせるステップを含むことを特徴とする請求項１記載の誤りビットを検査する方法。
6. 前記方法は更に、
   （ｈ）周期的ビット列にあるＭ個のビットを既知のビット列にある同位置のＭ個のビットと照合して一致しない場合、エラー信号を発するステップを含むことを特徴とする請求項１記載の誤りビットを検査する方法。
7. 前記方法は更に、
   （ｉ）ビット列をシリアル形式からパラレル形式に変換するステップを含むことを特徴とする請求項１記載の誤りビットを検査する方法。
8. 前記周期的ビット列にあるＭ個のビットと既知のビット列にある同位置のＭ個のビットとの照合はパラレル形式で行われることを特徴とする請求項１記載の誤りビットを検査する方法。
9. 前記既知のビット列にある同位置のＭ個のビットは既知のビット列の１周期内のすべてのビットを指すことを特徴とする請求項１記載の誤りビットを検査する方法。
10. 受信されたビット列の誤りビットを検査するレシーバーにおいて、
    複数のビットを具えるビット列を受信する受信端と、
    ビット列にあるＮ個のビットを既知のビット列にあるＮ個のビットと照合するためのパターン照合モジュールと、
    既知のビット列を生じさせて既知のビット列からＮ個のビットを切り取ってパターン照合モジュールに提供するパターン発生モジュールと、
    受信されたビット列を既知のビット列と照合するためのデータ照合モジュールとを含むことを特徴とするレシーバー。
11. 前記レシーバーは更に、データ照合モジュールによる出力信号によって誤りビット数を調整してエラー信号を発するための誤りビット警報モジュールを含むことを特徴とする請求項１０記載のレシーバー。
12. 前記レシーバーは更に、データ照合モジュールに照合されたビットの総数を累計するためのビット総数計算モジュールを含むことを特徴とする請求項１０記載のレシーバー。
13. 前記レシーバーは更に、誤りビット数とデータ照合モジュールに照合されたビット総数でＢＥＲを生じさせるほか、レシーバーとその他の装置との動作を制御するためのプロセッサーを含むことを特徴とする請求項１０記載のレシーバー。
14. 前記レシーバーは更に、ビット列をシリアル形式からパラレル形式に変換するためのデータ変換モジュールを含むことを特徴とする請求項１０記載のレシーバー。

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