JP2005267723A - Circuit and device for reproducing - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent the destruction of an MR head caused by the application of an excessive voltage to the MR head. <P>SOLUTION: The reproducing circuit for reproducing data recorded in a recording medium by using an MR head is provided with an interterminal voltage limit circuit for limiting a voltage generated between the terminals of the MR head within a prescribed range. The interterminal voltage limit circuit is constructed in such a manner that the source terminals of first and second transistors are connected to both ends of the MR head, and a bias voltage is applied between the gate terminals of the first and second transistors. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路及び再生装置に関するものである。   The present invention relates to a reproducing circuit and a reproducing apparatus for reproducing data recorded on a recording medium using an MR head.

従来より、記録媒体に磁気記録されたデータを再生する再生装置は、磁力に応じて抵抗値が変化する特性を有するＭＲ（Magneto Resistive）ヘッドに再生回路を接続して、記録媒体に記録されたデータをＭＲヘッドを用いて読込み、ＭＲヘッドで読込んだ信号を再生回路で増幅して出力するようにしていた。   Conventionally, a reproducing apparatus that reproduces data magnetically recorded on a recording medium is recorded on the recording medium by connecting a reproducing circuit to an MR (Magneto Resistive) head having a characteristic in which a resistance value changes according to a magnetic force. Data is read using an MR head, and a signal read by the MR head is amplified by a reproducing circuit and output.

この再生回路は、ＭＲヘッドで読込んだ信号を増幅して出力するための増幅回路と、ＭＲヘッドの端子間に所定のバイアス電圧を印加する電圧バイアス回路とで構成していた（たとえば、特許文献１参照。）。   This reproducing circuit is composed of an amplifier circuit for amplifying and outputting a signal read by the MR head, and a voltage bias circuit for applying a predetermined bias voltage between the terminals of the MR head (for example, a patent) Reference 1).

たとえば、図２に示す再生回路11では、ＭＲヘッド12の両方の端子MRX,MRYに増幅回路13と電圧バイアス回路14とを接続している。   For example, in the reproducing circuit 11 shown in FIG. 2, an amplifier circuit 13 and a voltage bias circuit 14 are connected to both terminals MRX and MRY of the MR head 12.

そして、増幅回路13は、ＭＲヘッド12の一方の端子MRXに増幅器AMP11の非反転入力端子をコンデンサC11を介して接続し、ＭＲヘッド12の他方の端子MRYに増幅器AMP11の反転入力端子をコンデンサC12を介して接続し、増幅器AMP11の出力端子に信号出力端子15,16を接続している。   The amplifier circuit 13 connects the non-inverting input terminal of the amplifier AMP11 to one terminal MRX of the MR head 12 via the capacitor C11, and the inverting input terminal of the amplifier AMP11 to the other terminal MRY of the MR head 12. The signal output terminals 15 and 16 are connected to the output terminal of the amplifier AMP11.

また、増幅回路13は、ＭＲヘッド12の両端子MRX,MRYにトランジスタQ11,Q12をダイオード接続し、こららのトランジスタQ11,Q12をグランド端子GNDに接続して、ＭＲヘッド12の中点電位をグランド電位にクランプしている。   In addition, the amplifier circuit 13 connects the transistors Q11 and Q12 to a diode at both terminals MRX and MRY of the MR head 12, and connects these transistors Q11 and Q12 to the ground terminal GND to obtain the midpoint potential of the MR head 12. Clamped to ground potential.

電圧バイアス回路14は、正電源端子VccにｐＭＯＳ型の第１のトランジスタP11のドレイン端子を接続し、この第１のトランジスタP11のソース端子にＭＲヘッド12の一方の端子MRXを接続し、さらには、このＭＲヘッド12の他方の端子MRYにｎＭＯＳ型の第２のトランジスタN11のドレイン端子を接続し、この第２のトランジスタN11のソース端子に負電源端子Veeを接続している。   The voltage bias circuit 14 connects the drain terminal of the pMOS type first transistor P11 to the positive power supply terminal Vcc, connects one terminal MRX of the MR head 12 to the source terminal of the first transistor P11, and The drain terminal of the nMOS type second transistor N11 is connected to the other terminal MRY of the MR head 12, and the negative power supply terminal Vee is connected to the source terminal of the second transistor N11.

また、電圧バイアス回路14は、正電源端子Vccに第１のトランジスタP11とカレントミラー接続したｐＭＯＳ型の第３のトランジスタP12のドレイン端子を接続し、この第３のトランジスタP12のソース端子及びゲート端子にｎＭＯＳ型の第４のトランジスタN12のドレイン端子を接続し、この第４のトランジスタN12のソース端子に負電源端子Veeを接続している。   The voltage bias circuit 14 connects the drain terminal of the pMOS type third transistor P12 connected to the first transistor P11 and the current mirror to the positive power supply terminal Vcc, and the source terminal and the gate terminal of the third transistor P12. Is connected to the drain terminal of the nMOS type fourth transistor N12, and the negative power supply terminal Vee is connected to the source terminal of the fourth transistor N12.

さらに、電圧バイアス回路14は、ＭＲヘッド12の一方の端子MRXに基準電圧源E11を接続し、この基準電圧源E11に電圧電流変換器Gm11の反転入力端子を接続し、ＭＲヘッド12の他方の端子MRYに電圧電流変換器Gm11の非反転入力端子を接続し、この電圧電流変換器Gm11の出力端子に第２及び第４のトランジスタN11,N12のゲート端子とコンデンサC13とを接続し、このコンデンサC13に負電源端子Veeを接続している。   Further, the voltage bias circuit 14 connects the reference voltage source E11 to one terminal MRX of the MR head 12, connects the inverting input terminal of the voltage-current converter Gm11 to the reference voltage source E11, and connects the other terminal of the MR head 12. The non-inverting input terminal of the voltage / current converter Gm11 is connected to the terminal MRY, the gate terminals of the second and fourth transistors N11 and N12 and the capacitor C13 are connected to the output terminal of the voltage / current converter Gm11, and this capacitor Negative power supply terminal Vee is connected to C13.

そして、電圧バイアス回路14は、ＭＲヘッド12の端子間の電圧が基準電圧源E11での電圧と等しくなるように電圧電流変換器Gm11の出力によって第２のトランジスタN11のゲート電位に帰還をかけることで、ＭＲヘッド12の両端に所定のバイアス電圧（ここでは、基準電圧源E11での電圧）を印加している。
特開２００４−１４０７６号公報 The voltage bias circuit 14 feeds back the gate potential of the second transistor N11 by the output of the voltage / current converter Gm11 so that the voltage between the terminals of the MR head 12 becomes equal to the voltage at the reference voltage source E11. Thus, a predetermined bias voltage (here, the voltage at the reference voltage source E11) is applied to both ends of the MR head 12.
JP 2004-14076 A

ところが、ＭＲヘッド12を用いた再生装置では、記録媒体とＭＲヘッド12との間隔が数十ナノミリメートル程度と近接しているために、動作中にＭＲヘッド12が記録媒体上の突起に接触して加熱され、ＭＲヘッド12の抵抗が一時的に増大するといったサーマルアスペリティと呼ばれる現象が発生する場合があった。   However, in the reproducing apparatus using the MR head 12, since the distance between the recording medium and the MR head 12 is as close as several tens of nanometers, the MR head 12 contacts the protrusion on the recording medium during operation. In some cases, a phenomenon called thermal asperity occurs in which the resistance of the MR head 12 temporarily increases due to heating.

そして、上記従来の再生装置に内蔵した再生回路では、ＭＲヘッド12の端子間で生じる電圧が何ら制限されていなかったために、サーマルアスペリティが発生した場合に、熱によってＭＲヘッド12の抵抗が増大するとともに、そのＭＲヘッド12の抵抗に相当する過大な電圧がＭＲヘッド12の端子間に発生し、その過大な電圧がＭＲヘッド12に印加されることよってＭＲヘッド12が破壊されてしまうおそれがあった。   In the reproducing circuit built in the conventional reproducing apparatus, since the voltage generated between the terminals of the MR head 12 is not limited at all, when thermal asperity occurs, the resistance of the MR head 12 increases due to heat. At the same time, an excessive voltage corresponding to the resistance of the MR head 12 is generated between the terminals of the MR head 12, and the MR head 12 may be destroyed by applying the excessive voltage to the MR head 12. It was.

そこで、請求項１に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することにした。   Therefore, in the present invention according to claim 1, in the reproducing circuit for reproducing the data recorded on the recording medium using the MR head, the voltage generated between the terminals of the MR head is limited to a predetermined range. We decided to have a voltage limiting circuit.

また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記端子間電圧制限回路は、前記ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加するように構成することにした。   Further, in the present invention according to claim 2, in the present invention according to claim 1, the inter-terminal voltage limiting circuit connects the source terminals of the first and second transistors to both ends of the MR head. The bias voltage is applied between the gate terminals of the first and second transistors.

また、請求項３に係る本発明では、前記請求項２に係る本発明において、前記第１及び第２のトランジスタのドレイン端子に、前記第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を接続することにした。   Further, in the present invention according to claim 3, in the present invention according to claim 2, by making the drain potentials of the first and second transistors equal to the drain terminals of the first and second transistors. A feedback circuit configured to hold a bias voltage applied to both ends of the MR head at a predetermined value is connected.

また、請求項４に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することにした。   According to the fourth aspect of the present invention, in a reproducing apparatus for reproducing data recorded on a recording medium using an MR head, a voltage generated between terminals of the MR head is limited to a predetermined range. We decided to have voltage limiting means.

そして、本発明では、以下に記載する効果を奏する。   And in this invention, there exists an effect described below.

すなわち、請求項１に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することにしているため、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができる。   That is, in the present invention according to claim 1, in a reproducing circuit for reproducing data recorded on a recording medium using an MR head, an inter-terminal voltage for limiting a voltage generated between terminals of the MR head within a predetermined range. Since the limiting circuit is provided, an excessive voltage is not applied to the MR head even when the resistance of the MR head increases, such as when thermal asperity occurs. It is possible to prevent the MR head from being destroyed.

また、請求項２に係る本発明では、ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加することによって端子間電圧制限回路を構成しているため、端子間電圧制限回路の回路規模を小さくすることができ、再生回路に端子間電圧制限回路を設けることによる回路規模の増大やコストの増大を抑制することができる。   In the present invention according to claim 2, the source terminals of the first and second transistors are connected to both ends of the MR head, and a bias voltage is applied between the gate terminals of the first and second transistors. Since the inter-terminal voltage limiting circuit is configured, the circuit scale of the inter-terminal voltage limiting circuit can be reduced, and the increase in circuit scale and cost due to the provision of the inter-terminal voltage limiting circuit in the reproduction circuit is suppressed. be able to.

また、請求項３に係る本発明では、第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を第１及び第２のトランジスタのドレイン端子に接続しているため、ＭＲヘッドに印加するバイアス電圧を常に一定に保持することができ、再生回路の特性を向上させることができる。   According to the third aspect of the present invention, there is provided a feedback circuit configured to maintain a bias voltage applied to both ends of the MR head at a predetermined value by equalizing the drain potentials of the first and second transistors. Since it is connected to the drain terminals of the first and second transistors, the bias voltage applied to the MR head can always be kept constant, and the characteristics of the reproducing circuit can be improved.

また、請求項４に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することにしているため、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができ、再生装置の故障を未然に防止することができる。   According to the fourth aspect of the present invention, in a reproducing apparatus for reproducing data recorded on a recording medium using an MR head, an inter-terminal voltage for limiting a voltage generated between terminals of the MR head within a predetermined range. Since the limiting means is provided, an excessive voltage is not applied to the MR head even when the resistance of the MR head increases, such as when thermal asperity occurs. The resulting destruction of the MR head can be prevented, and the playback apparatus can be prevented from malfunctioning.

本発明に係る再生装置は、ハードディスクなどの記録媒体に磁気記録されたデータを磁力に応じて抵抗値が変化する特性を有するＭＲ（Magneto Resistive）ヘッドを用いて再生するための再生回路を内蔵している。   A reproducing apparatus according to the present invention incorporates a reproducing circuit for reproducing data magnetically recorded on a recording medium such as a hard disk using an MR (Magneto Resistive) head having a characteristic in which a resistance value changes according to a magnetic force. ing.

そして、再生回路には、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を設けている。   The reproducing circuit is provided with an inter-terminal voltage limiting circuit for limiting a voltage generated between terminals of the MR head within a predetermined range.

このように、本発明に係る再生装置では、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を設けているために、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができ、再生装置の故障を未然に防止することができる。   As described above, in the reproducing apparatus according to the present invention, since the inter-terminal voltage limiting circuit for limiting the voltage generated between the terminals of the MR head within the predetermined range is provided, the thermal asperity is generated. Even if the resistance of the MR head increases, an excessive voltage is not applied to the MR head, and the MR head can be prevented from being destroyed due to the application of an excessive voltage. Can be prevented in advance.

以下に、本発明に係る再生回路の具体的な構成について図面を参照しながら説明する。   Hereinafter, a specific configuration of the reproduction circuit according to the present invention will be described with reference to the drawings.

本発明に係る再生回路１は、図１に示すように、ＭＲヘッド２の端子MRX,MRYの間に所定のバイアス電圧を印加する電圧バイアス回路３と、ＭＲヘッド２で読込んだ信号を増幅して出力するための増幅回路４としての増幅器AMP1とで構成している。図中、7,8は信号出力端子である。   As shown in FIG. 1, the reproducing circuit 1 according to the present invention amplifies a signal read by the MR head 2 and a voltage bias circuit 3 that applies a predetermined bias voltage between the terminals MRX and MRY of the MR head 2. And an amplifier AMP1 as an amplifier circuit 4 for output. In the figure, 7 and 8 are signal output terminals.

電圧バイアス回路３は、正電源端子Vccに電流源I1を接続し、この電流源I1にｎＭＯＳ型の第１のトランジスタN1のドレイン端子を接続し、この第１のトランジスタN1のソース端子にＭＲヘッド２の一方の端子MRXと電流源I2とを接続し、この電流源I2に負電源端子Veeを接続し、さらには、正電源端子Vccに電流源I3を接続し、この電流源I3にｎＭＯＳ型の第２のトランジスタN2のドレイン端子を接続し、この第２のトランジスタN2のソース端子にＭＲヘッド２の他方の端子MRYと電流源I4とを接続し、この電流源I4に負電源端子Veeを接続している。   In the voltage bias circuit 3, a current source I1 is connected to a positive power supply terminal Vcc, a drain terminal of an nMOS type first transistor N1 is connected to the current source I1, and an MR head is connected to a source terminal of the first transistor N1. 2 is connected to a current source I2, a negative power supply terminal Vee is connected to the current source I2, and a current source I3 is connected to the positive power supply terminal Vcc, and an nMOS type is connected to the current source I3. The drain terminal of the second transistor N2 is connected, the other terminal MRY of the MR head 2 and the current source I4 are connected to the source terminal of the second transistor N2, and the negative power supply terminal Vee is connected to the current source I4. Connected.

なお、ここでは電流源I1〜I4が通電する電流値は全て同一としているが、外部から電流源I1〜I4の通電電流量をそれぞれ個別に制御できるように構成することもできる。   Here, the current values that the current sources I1 to I4 energize are all the same, but the energization current amounts of the current sources I1 to I4 can be individually controlled from the outside.

また、電圧バイアス回路３は、第１のトランジスタN1のゲート端子にバイアス電圧V1を発生する電圧源E1の一端を接続し、この電圧源E1の他端に第２のトランジスタN2のゲート端子と電圧V2を発生する電圧源E2とを接続し、この電圧源E2にグランド端子GNDを接続している。   The voltage bias circuit 3 has one end of a voltage source E1 for generating a bias voltage V1 connected to the gate terminal of the first transistor N1, and the other end of the voltage source E1 is connected to the gate terminal of the second transistor N2 and the voltage. A voltage source E2 that generates V2 is connected, and a ground terminal GND is connected to the voltage source E2.

この電圧バイアス回路３には、ＭＲヘッド２の両端に印加されるバイアス電圧V1を保持するための帰還回路５を接続している。   The voltage bias circuit 3 is connected to a feedback circuit 5 for holding a bias voltage V1 applied to both ends of the MR head 2.

帰還回路５は、正電源端子Vccと第１のトランジスタN1のドレイン端子との間に第１の抵抗R1を接続するとともに、第１のトランジスタN1のドレイン端子に電圧電流変換器Gm1の反転入力端子を接続する一方、正電源端子Vccと第２のトランジスタN2のドレイン端子との間に第２の抵抗R2を接続するとともに、第２のトランジスタN2のドレイン端子に電圧電流変換器Gm1の非反転入力端子を接続し、この電圧電流変換器Gm1の出力端子にｎＭＯＳ型の第３のトランジスタN3のゲート端子とコンデンサC1とを接続し、このコンデンサC1を負電源端子Veeに接続するとともに、第３のトランジスタN3のドレイン端子を第２のトランジスタN2のソース端子に接続し、また、第３のトランジスタN3のソース端子を負電源端子Veeに接続している。なお、第１及び第２の抵抗R1,R2の抵抗値は同一としている。   The feedback circuit 5 has a first resistor R1 connected between the positive power supply terminal Vcc and the drain terminal of the first transistor N1, and the inverting input terminal of the voltage-current converter Gm1 connected to the drain terminal of the first transistor N1. Is connected between the positive power supply terminal Vcc and the drain terminal of the second transistor N2, and the non-inverting input of the voltage-current converter Gm1 is connected to the drain terminal of the second transistor N2. And the output terminal of the voltage-current converter Gm1 is connected to the gate terminal of the nMOS-type third transistor N3 and the capacitor C1. The capacitor C1 is connected to the negative power supply terminal Vee and the third terminal The drain terminal of the transistor N3 is connected to the source terminal of the second transistor N2, and the source terminal of the third transistor N3 is connected to the negative power supply terminal Vee. The first and second resistors R1 and R2 have the same resistance value.

そして、帰還回路５は、電圧電流変換器Gm1で第１及び第２のトランジスタN1,N2のドレイン電位が等しくなるように第３のトランジスタN3のゲート端子に帰還をかけ、ＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1に等しくなるようにしている。   The feedback circuit 5 feeds back the gate terminal of the third transistor N3 so that the drain potentials of the first and second transistors N1 and N2 are equal in the voltage-current converter Gm1, and both terminals of the MR head 2 are fed back. The potential difference between MRX and MRY is made equal to the bias voltage V1.

すなわち、ＭＲヘッド２に流れるバイアス電流ibが小さくてＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1よりも小さいと、第１のトランジスタN1のゲート電位が第２のトランジスタN2のゲート電位よりも高いことから、第３のトランジスタN3のドレイン電流が第２のトランジスタN2よりも第１のトランジスタN１のほうにより多く流れ、それによって、第１の抵抗R1での降下電圧のほうが第２の抵抗R2での降下電圧よりも大きくなり、電圧電流変換器Gm1の反転入力端子の電位が非反転入力端子の電位よりも低くなり、その結果、電圧電流変換器Gm1によって第３のトランジスタN3のゲート電位が上昇され、それに伴って、第３のトランジスタN3のドレイン電流が増大してバイアス電流ibも増大する。このバイアス電流ibの増大は、ＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1と等しくなって電圧電流変換器Gm1の反転入力端子の電位と非反転入力端子の電位とが等しくなるまで続き、これによって、ＭＲヘッド２の両端子MRX,MRYに印加される電圧を一定に保持している。 That, MR bias current i b flowing through the head 2 is smaller both terminals MRX the MR head 2, when the potential difference MRY is less than the bias voltage V1, the gate potential of the first transistor N1 of the second transistor N2 gate Since it is higher than the potential, the drain current of the third transistor N3 flows more in the first transistor N1 than in the second transistor N2, so that the voltage drop across the first resistor R1 is second. Of the third transistor N3 by the voltage-current converter Gm1. As a result, the voltage drop at the resistor R2 is larger than the voltage at the inverting input terminal of the voltage-current converter Gm1. As the gate potential is raised, the drain current of the third transistor N3 increases and the bias current ib also increases. This increase in the bias current i b is both terminals MRX the MR head 2, and the potential and the non-inverting input terminal potential of the inverting input terminal of the voltage-current converter Gm1 and potential difference MRY becomes equal to the bias voltage V1 becomes equal to Thus, the voltage applied to both terminals MRX and MRY of the MR head 2 is kept constant.

このように、電圧バイアス回路３は、第１及び第２のトランジスタN1,N2のソース端子にＭＲヘッド２の両方の端子MRX,MRYを接続するとともに、これら第１及び第２のトランジスタN1,N2のゲート端子間に電圧源E1を接続することによって、ＭＲヘッド２の両端子MRX,MRYにバイアス電圧V1を印加するようにしている。   As described above, the voltage bias circuit 3 connects both the terminals MRX and MRY of the MR head 2 to the source terminals of the first and second transistors N1 and N2, and the first and second transistors N1 and N2. A bias voltage V1 is applied to both terminals MRX and MRY of the MR head 2 by connecting a voltage source E1 between the two gate terminals.

しかも、この電圧バイアス回路３では、ＭＲヘッド２の両方の端子MRX,MRYに第１及び第２のトランジスタN1,N2のソース端子を接続し、これら第１及び第２のトランジスタN1,N2のゲート端子間にバイアス電圧V1を印加することによって、ＭＲヘッド２の端子MRX,MRYの間で生じる電圧が所定範囲内に収まるように制限しており、これによってＭＲヘッド２の端子MRX,MRYの間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路６を形成している。   In addition, in the voltage bias circuit 3, the source terminals of the first and second transistors N1, N2 are connected to both terminals MRX, MRY of the MR head 2, and the gates of the first and second transistors N1, N2 are connected. By applying a bias voltage V1 between the terminals, the voltage generated between the terminals MRX and MRY of the MR head 2 is limited to be within a predetermined range. A terminal-to-terminal voltage limiting circuit 6 is formed to limit the voltage generated at 1 to a predetermined range.

すなわち、ＭＲヘッド２の端子MRXの電圧は、第１のトランジスタN1のゲート・ソース間電圧をVgs1とすると、V1＋V2−Vgs1と表され、一方、ＭＲヘッド２の端子MRYの電圧は、第２のトランジスタN2のゲート・ソース間電圧をVgs2とすると、V2−Vgs2と表され、その結果、ＭＲヘッド２の両方の端子MRX,MRYの間の電圧は、V1＋Vgs2−Vgs1に制限されることになる。   That is, the voltage at the terminal MRX of the MR head 2 is expressed as V1 + V2-Vgs1, where the gate-source voltage of the first transistor N1 is Vgs1, while the voltage at the terminal MRY of the MR head 2 is the second voltage. When the gate-source voltage of the transistor N2 is Vgs2, it is expressed as V2-Vgs2, and as a result, the voltage between both terminals MRX and MRY of the MR head 2 is limited to V1 + Vgs2-Vgs1.

ここで、ＭＯＳ型トランジスタのゲート・ソース間電圧Vgsは、
Vgs＝（２・Id／β）1/2＋Vth
と表される。ここで、Idはドレイン電流、Vthは閾値電圧、βは半導体の製造プロセスとサイズによって決定される定数であり、β＝μ・Cox・Ｗ／Ｌと表せ、μはキャリアの移動度、Coxは単位面積あたりのゲート容量、Ｗはゲート幅、Ｌはゲート長である。 Here, the gate-source voltage Vgs of the MOS transistor is
Vgs = (2 ・ Id / β) 1/2 + Vth
It is expressed. Here, Id is the drain current, Vth is the threshold voltage, β is a constant determined by the manufacturing process and size of the semiconductor, and can be expressed as β = μ · Cox · W / L, μ is the carrier mobility, and Cox is The gate capacity per unit area, W is the gate width, and L is the gate length.

そのため、第１のトランジスタN1のゲート・ソース間電圧Vgs1は、電流源I3での通電電流値をi3とすると、
Vgs1＝（２・i3／β）1/2＋Vth
と表され、また、第２のトランジスタN2のゲート・ソース間電圧Vgs2は、電流源I4での通電電流値をi4とすると、
Vgs2＝（２・（２・ib＋i4）／β）1/2＋Vth
と表され、その結果、ＭＲヘッド２の両方の端子MRX,MRYの間の電圧は、
V1＋Vgs1−Vgs2＝V1＋（２・（２・ib＋i4）／β）1/2−（２・i3／β）1/2
と表され、これを整理すると、
V1＋Vgs1−Vgs2＝V1＋（２／β）1/2・[（２・ib＋i4）1/2−i3 1/2]
となる。 Therefore, the gate-source voltage Vgs1 of the first transistor N1, when the energization current value of a current source I3 and i 3,
Vgs1 = (2 · i 3 / β) 1/2 + Vth
Is expressed as, also, the gate-source voltage Vgs2 of the second transistor N2, when the energization current value of a current source I4 and i 4,
Vgs2 = (2 ・ (2 ・ i b + i 4 ) / β) 1/2 + Vth
As a result, the voltage between both terminals MRX and MRY of the MR head 2 is
V1 + Vgs1-Vgs2 = V1 + (2 · (2 · i b + i 4 ) / β) 1 /2-(2 · i 3 / β) 1/2
It is expressed as
V1 + Vgs1−Vgs2 = V1 + (2 / β) 1/2・ [(2 ・ i b + i 4 ) 1/2 −i 3 1/2 ]
It becomes.

したがって、上式の第２項がＭＲヘッド２に印加される過電圧であり、ＭＲヘッド２に印加される電圧は上式の値に制限される。   Therefore, the second term in the above equation is an overvoltage applied to the MR head 2, and the voltage applied to the MR head 2 is limited to the value in the above equation.

そして、上式の第２項からわかるように、第１及び第２のトランジスタN1,N2のゲート幅とゲート長との比Ｗ／Ｌを大きくすることによってβを大きくしたり、電流源I3,I4での通電電流値i3,i4をバイアス電流ibに比べて十分に大きく設定しておくことで、ＭＲヘッド２に印加される過電圧を低減させることができる。 As can be seen from the second term of the above equation, β can be increased by increasing the ratio W / L between the gate width and the gate length of the first and second transistors N1, N2, or the current source I3, By setting energization current values i 3 and i 4 at I4 sufficiently larger than the bias current i b , the overvoltage applied to the MR head 2 can be reduced.

以上に説明したように、上記構成の再生回路１では、ＭＲヘッド２に端子間電圧制限回路６を接続しているために、サーマルアスペリティが発生した場合などのようにＭＲヘッド２の抵抗が増大しても、ＭＲヘッド２に過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッド２の破壊を未然に防止することができる。これは、現在広く使用されているＡＭＲ（Anisotropic Magneto Resistive）ヘッドやＧＭＲ（Giant Magneto Resistive）ヘッドに適用できるとともに、今後使用されていくことが予想されているＴＭＲ（Tunnel Magneto Resistive）ヘッドにも適用でき、特にＴＭＲヘッドでは抵抗値が高いために有効な技術である。   As described above, in the reproducing circuit 1 configured as described above, since the inter-terminal voltage limiting circuit 6 is connected to the MR head 2, the resistance of the MR head 2 increases as in the case where thermal asperity occurs. Even in this case, an excessive voltage is not applied to the MR head 2, and the destruction of the MR head 2 due to the application of the excessive voltage can be prevented. This can be applied to AMR (Anisotropic Magneto Resistive) heads and GMR (Giant Magneto Resistive) heads that are widely used at present, and also to TMR (Tunnel Magneto Resistive) heads that are expected to be used in the future. In particular, the TMR head is an effective technique because of its high resistance value.

また、上記構成の再生回路１では、ＭＲヘッド２の両端に第１及び第２のトランジスタN1,N2のソース端子を接続し、これら第１及び第２のトランジスタN1,N2のゲート端子間にバイアス電圧V1を印加することによって端子間電圧制限回路６を構成しているために、端子間電圧制限回路６の回路規模を小さくすることができ、再生回路１に端子間電圧制限回路６を設けることによる回路規模の増大やコストの増大を抑制することができる。   In the reproducing circuit 1 configured as described above, the source terminals of the first and second transistors N1, N2 are connected to both ends of the MR head 2, and a bias is applied between the gate terminals of the first and second transistors N1, N2. Since the inter-terminal voltage limiting circuit 6 is configured by applying the voltage V1, the circuit scale of the inter-terminal voltage limiting circuit 6 can be reduced, and the inter-terminal voltage limiting circuit 6 is provided in the reproduction circuit 1. Therefore, it is possible to suppress an increase in circuit scale and cost.

さらに、上記構成の再生回路１では、第１及び第２のトランジスタN1,N2のドレイン電位を等しくすることによってＭＲヘッド２の両端に印加されるバイアス電圧V1を所定値に保持するように構成した帰還回路５を第１及び第２のトランジスタN1,N2のドレイン端子に接続しているため、ＭＲヘッド２に印加するバイアス電圧V1を常に一定に保持することができ、再生回路１の特性を向上させることができる。   Further, the reproducing circuit 1 configured as described above is configured so that the bias voltage V1 applied to both ends of the MR head 2 is held at a predetermined value by equalizing the drain potentials of the first and second transistors N1 and N2. Since the feedback circuit 5 is connected to the drain terminals of the first and second transistors N1 and N2, the bias voltage V1 applied to the MR head 2 can always be kept constant, and the characteristics of the reproducing circuit 1 are improved. Can be made.

本発明に係る再生回路を示す回路図。1 is a circuit diagram showing a reproducing circuit according to the present invention. 従来の再生回路を示す回路図。The circuit diagram which shows the conventional reproduction circuit.

符号の説明Explanation of symbols

１ 再生回路
２ ＭＲヘッド
３ 電圧バイアス回路
４ 増幅回路
５ 帰還回路
６ 端子間電圧制限回路
MRX,MRY 端子
Vcc 正電源端子
Vee 負電源端子
N1 第１のトランジスタ
N2 第２のトランジスタ
N3 第３のトランジスタ
I1〜I2 電流源
E1,E2 電圧源
R1,R2 抵抗
Gm1 電圧電流変換器
C1 コンデンサ 1 Reproducing Circuit 2 MR Head 3 Voltage Bias Circuit 4 Amplifying Circuit 5 Feedback Circuit 6 Terminal Voltage Limiting Circuit
MRX, MRY terminals
Vcc positive power supply pin
Vee negative power supply terminal
N1 first transistor
N2 second transistor
N3 Third transistor
I1 ~ I2 Current source
E1, E2 Voltage source
R1, R2 resistance
Gm1 voltage-current converter
C1 capacitor

Claims (4)

ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、
前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することを特徴とする再生回路。 In a reproducing circuit for reproducing data recorded on a recording medium using an MR head,
A reproducing circuit comprising a terminal voltage limiting circuit for limiting a voltage generated between terminals of the MR head within a predetermined range. 前記端子間電圧制限回路は、前記ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加するように構成したことを特徴とする請求項１に記載の再生回路。   The inter-terminal voltage limiting circuit is configured to connect the source terminals of the first and second transistors to both ends of the MR head and apply a bias voltage between the gate terminals of the first and second transistors. The reproducing circuit according to claim 1. 前記第１及び第２のトランジスタのドレイン端子に、前記第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を接続したことを特徴とする請求項２に記載の再生回路。   Feedback configured to hold the bias voltage applied to both ends of the MR head at a predetermined value by equalizing the drain potentials of the first and second transistors to the drain terminals of the first and second transistors. The reproduction circuit according to claim 2, wherein a circuit is connected. ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、
前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することを特徴とする再生装置。 In a reproducing apparatus for reproducing data recorded on a recording medium using an MR head,
A reproducing apparatus comprising a terminal voltage limiting means for limiting a voltage generated between terminals of the MR head within a predetermined range.
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* Cited by examiner, † Cited by third party
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JP2007265539A (en) * 2006-03-28 2007-10-11 Sony Corp Magnetic reproduction circuit and magnetic reproducing device

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