JP2005243689A - Method of manufacturing semiconductor chip and semiconductor device - Google Patents
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Abstract
Description
本発明は、積層されたチップ同士を電気的に接続するための貫通電極を備えた半導体チップの製造方法および半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor chip and a semiconductor device having a through electrode for electrically connecting stacked chips.
従来、複数の半導体チップを三次元的に積層して高集積化を図った半導体装置が知られている。その一例として、特許文献1がある。 Conventionally, a semiconductor device in which a plurality of semiconductor chips are three-dimensionally stacked to achieve high integration is known. One example is Patent Document 1.
図6は、特許文献1において示されている半導体チップが積層されて構成された半導体装置の一例を示す模式図である。図6において、10はSiウエハ、17は貫通電極、26はチップ裏面に設けられたパッシベーション層、31はチップ、32はバリアメタル、33はハンダ、34は下部基板である。支持基板として用意された基板34上に2枚の異なる機能を有する半導体チップ31が積層され、それらが例えば樹脂材料(不図示)によってパッケージングされている。各半導体チップ31には、その基板を貫通する貫通孔に導電性材料を充填することにより設けられた貫通電極17が形成されており、この貫通電極17および貫通電極17の端部に設けられたハンダ33を介して半導体チップ31同士の電気的な接続が行われている。なお、このような貫通電極133は、「スループラグ」と呼ばれることもある。このような構成によれば、半導体チップの外周部に形成されたパッドをワイヤーボンドして電気的な接続を行っていた従来の構成と比較して配線の短縮化が図られるため、ワイヤーの寄生容量に起因した誤作動が発生しにくくなるという利点がある。
FIG. 6 is a schematic diagram illustrating an example of a semiconductor device configured by stacking the semiconductor chips disclosed in Patent Document 1. In FIG. In FIG. 6, 10 is a Si wafer, 17 is a through electrode, 26 is a passivation layer provided on the back surface of the chip, 31 is a chip, 32 is a barrier metal, 33 is solder, and 34 is a lower substrate. Two
このような半導体装置の製造方法において、特許文献1には、図7、8に示すような工程により製造される例が示されている。 In such a method of manufacturing a semiconductor device, Patent Document 1 shows an example of manufacturing by a process as shown in FIGS.
まず、図7(a)に示すように、Siウェハ10に素子分離絶縁膜11および半導体素子12を形成した後、半導体素子12を保護する絶縁膜13を形成する。
First, as shown in FIG. 7A, after the element
次いで、図7(b)に示すように、スループラグを形成するため、絶縁膜13上にレジスト膜14を形成する。レジスト膜14は、開口部内にレジスト膜が形成され、開口部がリング状の形状である。そして、レジスト膜14をマスクに絶縁膜13およびSiウェハ10をエッチングして、内部に凸状のSiウェハ10aが残存する凹部15を形成する。
Next, as shown in FIG. 7B, a
次いで、図7(c)に示すように、レジスト膜14を除去した後、CVD法等を用いて、凹部15の表面を覆うシリコン酸化膜16を堆積する。
Next, as shown in FIG. 7C, after the
次いで、図7(d)に示すように、スパッタ法等を用いて、TaN膜(不図示)、およびシード層となるCu膜を堆積した後、電解メッキ法を用いて凹部15内が埋め込まれるようにCu膜17を形成する。
Next, as shown in FIG. 7D, after depositing a TaN film (not shown) and a Cu film to be a seed layer using a sputtering method or the like, the inside of the
次いで、図8(e)に示すように、ダマシン技術を用いて絶縁膜13上のシリコン酸化膜16、TaN膜およびCu膜17を除去して、凹部15内にチップスループラグ(接続プラグ)17を埋め込み形成する。
Next, as shown in FIG. 8E, the
次いで、図8(f)に示すように、絶縁膜13上にチップスループラグ17および半導体素子12に接続する配線18を形成する。そして、層間絶縁膜19を堆積した後、配線18に接続するプラグ20を形成する。層間絶縁膜19上に配線21、層間絶縁膜22およびプラグ23を形成した後、パッド24およびポリイミドからなる保護膜25を形成する。
Next, as illustrated in FIG. 8F, the chip through
チップのダイソートおよびバーインをウェハ状態で行った後、図7(g)に示すように、Siウェハ10の裏面側に対して研削およびRIEを行って、チップスループラグ17を露出させる。そして、Siウェハ10の裏面にパッシベーション層26を形成した後、パッシベーション層26をエッチングしチップスループラグ17を露出させる。このような工程によって、図6の半導体装置を得ることができる。
しかしながら、上述した従来の製造方法は、予め半導体素子が形成された半導体基板に凹部を形成した後、凹部の内壁に絶縁材料からなる側壁絶縁膜を形成し、貫通電極用の導電性材料を充填するものであるため、側壁絶縁膜を形成する際の熱処理によって半導体素子が損傷し、または、半導体素子を構成する各構造部の特性が変化して、半導体素子の特性が劣化するおそれがあった。これに対して、半導体素子の特性を劣化させない程度の温度で熱処理を行った場合、良好な絶縁性を備える側壁絶縁膜を形成することが困難である。 However, in the conventional manufacturing method described above, a recess is formed in a semiconductor substrate on which a semiconductor element has been formed in advance, and then a sidewall insulating film made of an insulating material is formed on the inner wall of the recess and filled with a conductive material for a through electrode. As a result, the semiconductor element may be damaged by the heat treatment in forming the sidewall insulating film, or the characteristics of each structural part constituting the semiconductor element may be changed to deteriorate the characteristics of the semiconductor element. . On the other hand, when heat treatment is performed at a temperature that does not deteriorate the characteristics of the semiconductor element, it is difficult to form a sidewall insulating film having good insulating properties.
そこで本発明の目的は、貫通電極と半導体基板とを絶縁するための絶縁膜を形成する際の熱処理の影響を受けることなく良好な特性を確保した半導体素子を有する半導体チップの製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor chip having a semiconductor element that ensures good characteristics without being affected by heat treatment when forming an insulating film for insulating a through electrode and a semiconductor substrate. There is.
上記目的を達成するため、本発明による半導体チップの製造方法は、半導体基板に、複数の半導体素子と、絶縁膜で絶縁された貫通電極とが形成された半導体チップの製造方法において、前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする。 In order to achieve the above object, a method for manufacturing a semiconductor chip according to the present invention includes: a method for manufacturing a semiconductor chip in which a plurality of semiconductor elements and a through electrode insulated by an insulating film are formed on a semiconductor substrate; The step of forming a film is performed before the step of forming the semiconductor element.
本発明の半導体チップの製造方法によれば、従来、半導体素子を形成した後に行っていた絶縁膜の形成を、半導体素子を形成する前に行うようにしたため、絶縁膜を形成する際の熱処理の影響を受けることなく半導体素子が形成される。 According to the method for manufacturing a semiconductor chip of the present invention, since the formation of the insulating film, which has been conventionally performed after the semiconductor element is formed, is performed before the semiconductor element is formed, the heat treatment at the time of forming the insulating film is performed. The semiconductor element is formed without being affected.
上述したように本発明の半導体チップの製造方法によれば、貫通電極を少なくとも周辺の半導体領域との絶縁を取るための絶縁膜を形成する際の熱処理の影響を受けることなく半導体素子が形成されるため、半導体チップの半導体素子の特性が良好に確保される。 As described above, according to the semiconductor chip manufacturing method of the present invention, the semiconductor element is formed without being affected by the heat treatment when forming the insulating film for insulating the through electrode from at least the surrounding semiconductor region. Therefore, the characteristics of the semiconductor element of the semiconductor chip are ensured satisfactorily.
以下、本発明の実施の形態について図面を参照して説明する。また半導体基板として、シリコンを例にあげて説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態による、半導体チップを製造する工程を説明するための断面図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The semiconductor substrate will be described using silicon as an example.
(First embodiment)
FIG. 1 is a cross-sectional view for explaining a process of manufacturing a semiconductor chip according to the first embodiment of the present invention.
以下に説明する製造方法によって製造される半導体チップ50は、図1(f)に示すように、シリコン基板10の表面に形成された複数の半導体素子6(図では1つのみが示されている)と、シリコン基板10を貫通する貫通孔の内壁に順次形成された側壁絶縁膜21、層間絶縁膜23、および金属膜32と、同貫通孔内に充填された導電性材料からなる貫通電極33aとを有している。
As shown in FIG. 1F, a semiconductor chip 50 manufactured by the manufacturing method described below has a plurality of semiconductor elements 6 (only one is shown in the figure) formed on the surface of the
このような半導体チップ50を製造するため、まず、図1(a)に示すように、シリコン基板10(以下、単に「基板10」という)上に形成したレジスト11をマスクとして、シリコン基板10に所定の深さで凹部20を形成する。
In order to manufacture such a semiconductor chip 50, first, as shown in FIG. 1A, a
凹部20の形成には、フッ素系あるいは塩素系ガスを用いた汎用的なドライエッチング技術を適用できるが、高速な深堀(Deep)エッチングが可能なICP−RIE(inductively coupled plasma reactive ion etching :誘導結合プラズマ‐反応性イオンエッチング)がより好ましい。ICPエッチングを利用する場合、高いアスペクト比で凹部20を高速に加工することができるボッシュプロセスや、−100℃以下の低温条件でスムーズに側壁を形成することができるクライオジェニックプロセスを適用してもよい。
A general-purpose dry etching technique using a fluorine-based or chlorine-based gas can be applied to form the
次いで、図1(b)に示すように、基板10の表面の一部、具体的には、半導体素子6が形成される領域に対応する位置に素子被覆膜21aを形成した後、凹部20の内壁全体と基板10の表面全体とに、絶縁材料からなる側壁絶縁膜21を形成する。
Next, as shown in FIG. 1B, after forming an
側壁絶縁膜21は、熱酸化処理を行うことによって熱酸化膜として形成してもよい。また、熱酸化の一種であるPYRO酸化を適用することにより、比較的厚い膜厚の熱酸化膜を形成することができる。より具体的には、例えば、1150℃の温度条件で30分間PYRO酸化を行うことにより、0.4μm程度の熱酸化膜を形成してもよい。側壁絶縁膜21を熱酸化膜として形成する場合、素子被覆膜21aは例えば窒化膜として形成すればよい。このように、窒化膜からなる素子被覆膜21aを形成した後に熱酸化を行って側壁絶縁膜21を形成することにより、側壁絶縁膜21が素子被覆膜21a上に形成されない。なお、側壁絶縁膜21の膜厚(特に凹部20内の側壁に形成される部分の膜厚)は、良好な絶縁特性を有し、ピンホールのない膜厚であれば特に限定されるものではないが、0.1μm〜5μm程度が好ましい。この理由は、膜厚が0.1μm未満ではピンホールのない膜を得ることが困難であり、逆に、5μmを超える場合では膜自体の材料の内部応力や、シリコンかならなる基板10との線膨張係数の差に起因してクラックが発生するといった問題が起こりやすいためである。
The
次いで、図1(c)に示すように、前工程で形成した素子被覆膜21aを除去して側壁絶縁膜21に開口部を形成し、それにより露出した基板10の表面に、例えばMOSトランジスタやパイボーラトランジスタ等の半導体素子6を形成する。その後、半導体素子6を覆うように層間絶縁膜23を形成する。
Next, as shown in FIG. 1C, the
層間絶縁膜23は、例えば常温CVDを利用してBPSG膜として形成可能であり、常温CVDは例えば480℃の温度条件で60秒間の処理で行われる。このように半導体素子6の形成を、側壁絶縁膜21を形成した後に行うことによって、半導体素子6は、側壁絶縁膜21を形成する際の熱処理の影響を受けることなく形成される。
The
次いで、図1(d)に示すように、凹部20内に導電性材料を充填する。ここで、導電性材料としては、たとえばアルミ、タングステン、銅、銀、金等の金属材料を用いることができ、また、その充填方法としては、メッキ法やメタルCVD、金属の樹脂分散ペーストを塗布する方法を利用することが可能である。メッキ法を利用する場合、メッキのベースとなる金属をスパッタリング法などにより成膜し、その後に電解メッキを行うことにより、凹部20内に導電性材料が充填される。
Next, as shown in FIG. 1 (d), the
本実施形態では、層間絶縁膜23の表面全体にスパッタリング法で金属膜32(例えば、Ti/TiN膜)を成膜し、その後、電解メッキを行って導電性材料が凹部20内に充填されるように、金属膜32の表面全体に貫通電極膜33を形成している。Ti/TiN膜として金属膜32を形成する場合、基板温度を50℃として、Ti/TiN=12kW/20kWの条件でスパッタリングを行ってもよい。
In this embodiment, a metal film 32 (for example, a Ti / TiN film) is formed on the entire surface of the
次いで、図1(e)に示すように、基板10を半導体素子6が形成された表面側から例えばCMPによって研磨することにより、貫通電極膜33および金属膜32の不要な部分を除去する。
Next, as shown in FIG. 1E, unnecessary portions of the through
次いで、図1(f)に示すように、基板10を半導体素子6が形成された表面の反対側(裏面側)から研磨して、基板10を薄膜化すると共に、凹部20内に充填された貫通電極膜33の導電性材料を基板10の裏面に露出させる。これにより、シリコン基板10を貫通する貫通電極33aが形成される。
Next, as shown in FIG. 1 (f), the
以上の一連の工程により、貫通電極33aを備えた半導体チップ50が製造される。 The semiconductor chip 50 including the through electrode 33a is manufactured through the series of steps described above.
本実施形態の半導体チップ50の製造方法によれば、従来、半導体素子6を形成した後に行っていた側壁絶縁膜21の形成を、半導体素子6を形成する前に行うようにしたため、側壁絶縁膜21を形成する際の熱処理の影響を受けることなく半導体素子6が形成される。
According to the method for manufacturing the semiconductor chip 50 of the present embodiment, the
なお、上述したような熱酸化膜からなる側壁絶縁膜21は、半導体素子6を形成する工程におけるフィールド酸化工程で形成されるものであってもよい。このように、フィールド酸化工程と側壁絶縁膜21を形成する工程とを共通化することによって、製造工程の簡略化が図られる。
Note that the
また、側壁絶縁膜21の材料は熱酸化膜に限られるものではなく、窒化シリコン等のシリコン化合物やHTO酸化膜であってもよく、また、その形成方法も熱酸化処理の他にも各種のCVD法、スパッタリング法、蒸着法、ソルベントコート法等であってもよい。より具体的には、例えば、LP−CVDで、SiH2CL2を90sccm、NH3を900sccm、圧力0.5Torr、770℃の温度条件で60分間のデポジット処理を行って0.15μm程度の窒化膜を形成してもよいし、LP−CVDで、SiH4を50sccm、N2Oを3000sccm、圧力1.1Torr、780℃の温度条件で90分間のデポジット処理を行って0.17程度のHTO膜を形成してもよい。HTO膜は、熱酸化膜や窒化膜と比較して内部応力が小さいものとなる。
(第2の実施形態)
図2は、本発明の第2の実施形態による、半導体チップを製造する工程を説明するための断面図である。なお、図2において、図1と同一機能の構造部には図1と同一の符号を付し、その詳細な説明は省略する。また、第1の実施形態と同様の工程で形成可能な構造部については、その形成方法の詳細な説明は省略する。
The material of the
(Second Embodiment)
FIG. 2 is a cross-sectional view for explaining a process of manufacturing a semiconductor chip according to the second embodiment of the present invention. In FIG. 2, the same reference numerals as those in FIG. 1 are assigned to the structural parts having the same functions as those in FIG. Further, the detailed description of the formation method of the structure portion that can be formed in the same process as in the first embodiment will be omitted.
まず、図2(a)に示すように、図1(a)、(b)と同様の工程により、シリコン基板10(以下、単に「基板10」という)に凹部20を形成し、基板10の表面に素子被覆膜21aを形成した後、凹部20の内壁全体と基板10の表面全体とに、絶縁材料からなる側壁絶縁膜21を形成する。
First, as shown in FIG. 2A, a
次いで、図2(b)に示すように、凹部20内を充填するように、側壁絶縁膜21の表面全体に犠牲膜22を形成する。犠牲膜22は、例えばSOGによって材料を塗布して熱処理することにより形成可能である。次に、犠牲膜22の表面側(図中の矢印参照)を例えばCMPによって研磨することにより、側壁絶縁膜21および素子被覆膜21aを再び露出させる。
Next, as shown in FIG. 2B, a
次いで、図2(c)に示すように、素子被覆膜21aを除去することにより露出した基板10の表面に半導体素子6を形成する。その後、半導体素子6を覆うように層間絶縁膜23を形成する。
Next, as shown in FIG. 2C, the
次いで、図2(d)に示すように、層間絶縁膜23と犠牲膜22とを貫通する凹部20aを形成する。凹部20aの形成は、例えば上述したICPエッチングにより実施可能であり、例えば側壁絶縁膜21をエッチングストップ層としてエッチングしてもよい。凹部20aの開口面積は特に限定されるものではないが、本実施形態では、側壁絶縁膜21が形成された凹部20の開口面積より小さくなっている。その結果、凹部20aの側壁の一部には、犠牲膜22が露出している。
Next, as shown in FIG. 2D, a
次いで、図2(e)に示すように、凹部20a内に導電性材料を充填する。なお、図2(e)では、図面を簡略にするため貫通電極膜33のみを示し、金属膜32(図1参照)は図示していない。この工程は図1(d)と同様の工程であり、例えばスパッタリング法で、不図示の金属膜を凹部20aの内壁全体および層間絶縁膜23の表面全体に成膜し、その後、電解メッキを行って、導電性材料からなる貫通電極膜33を形成している。次に、貫通電極膜33の表面側(図中の矢印参照)を例えばCMPによって研磨することにより貫通電極膜33の不要な部分を除去する。
Next, as shown in FIG. 2E, the
次いで、図2(f)に示すように、基板10を裏面側から研磨することにより、貫通電極膜33の導電性材料を基板10裏面に露出させ、貫通電極33aを形成することにより、半導体チップ51が形成される。
Next, as shown in FIG. 2 (f), the
本実施形態の半導体チップ51の製造方法によれば、第1の実施形態と同様に、半導体素子6を形成する前に側壁絶縁膜21が形成されるものであるため、側壁絶縁膜21を形成する際の熱処理の影響を受けることなく半導体素子6が形成される。
According to the method for manufacturing the semiconductor chip 51 of the present embodiment, the
ところで、第1の実施形態の製造方法は、凹部20が閉塞されていない状態で半導体素子6を形成する(図1(c)参照)ものであるため、半導体素子6を形成する工程のうちの1つである洗浄工程において基板10全体を洗浄液に浸して洗浄した場合に、その洗浄液が凹部20内に付着して残留する可能性がある。このように凹部20内に残留した洗浄液等の汚染物は、その後の工程で形成される膜の密着強度を低下させる可能性がある。また、基板10全体を熱処理する場合、残留した洗浄液等が加熱により膨張して貫通電極33a等の構造部を破損する可能性がある。これに対して、本実施形態の製造方法によれば、図2(c)に示すように、凹部20内に犠牲膜22を充填した状態で半導体素子6を形成するものであり、凹部20内に洗浄液等の汚染物が残留することが防止されているため、上述のような不具合の発生が防止され、製造される半導体チップはより高信頼性なものとなる。
By the way, since the manufacturing method of 1st Embodiment forms the
なお、犠牲膜22は、凹部20内に完全に充填されるものに限らず例えば図3に示すようなものであってもよい。図3に示す犠牲膜22aは、例えばプラズマCVDを利用して形成された窒化膜であり、凹部20内にボイドが形成されているが、凹部20の上端開口部側で窒化膜同士が密着することにより凹部20を閉塞している。このような犠牲膜22aは、凹部20を完全に充填する犠牲膜22と比較して薄い膜厚で形成可能であるため、犠牲膜22aを形成するための処理時間の短縮を図ることができる。
Note that the
また、図4に示すように、例えば半導体基板や酸化膜基板で構成された板状の閉塞部材24を基板10の表面に貼り合わせることによって凹部20を閉塞するものであってもよい。なお、閉塞部材24を貼り合わせる方法は特に限定されるものではないが、例えば、酸化膜基板で構成された閉塞部材24を基板10上に配置して熱処理することにより貼り合わせてもよい。なお当然ながら、閉塞部材24の形状および配置位置は、その後の工程で基板10の表面に半導体素子を形成できるようなものとすることが必要である。
Further, as shown in FIG. 4, the
また、本実施形態では凹部20a(図2(d)参照)の開口面積が凹部20より小さいものであったが本発明はそれに限られるものではない。図5は、凹部20より大きな開口面積に開口したレジスト40をマスクとして凹部20bを形成する工程を説明するための断面図である。
In this embodiment, the opening area of the
図5(a)は、図2(c)に相当する状態、すなわち、凹部20内に犠牲膜22bが充填され、その犠牲膜22bを覆うように側壁絶縁膜21上に層間絶縁膜23が形成され、さらに、層間絶縁膜23上にレジスト40が形成されている状態を示している。レジスト40には、凹部20よりも大きな開口面積に形成された開口部40aがパターニングされている。また、犠牲膜22bの材料は、側壁絶縁膜21よりもエッチングレートの小さいものとなっている。
FIG. 5A shows a state corresponding to FIG. 2C, that is, the
次いで、図5(b)に示すように、レジスト40をマスクとして、例えばドライエッチングによって層間絶縁膜23および犠牲膜22bをエッチングすると、開口部40aを介して露出した層間絶縁膜23の一部と、凹部20内の犠牲膜22bがエッチングされ、凹部20bが形成される。ここで、犠牲膜22bは側壁絶縁膜21よりエッチングレートが小さい材料であるため、側壁絶縁膜21と比較して犠牲膜22bが優先的にエッチングされ、その結果、凹部20bの下側は凹部20と同形状に形成される。このように層間絶縁膜23と犠牲膜22bとのエッチングレートの差を利用した自己整合プロセスとすることにより、レジスト40の開口部40aが多少ずれた場合であっても凹部20bの下側は凹部20と同形状に形成される。すなわち、開口部40aの位置精度が緩和されるため、製造歩留まりの向上を図ることが可能となる。なお、犠牲膜22bは、側壁絶縁膜21よりもエッチングレートの小さい窒化膜としてもよく、この場合、リン酸によるウェットエッチングや、He、SF6、CHF3の混合ガスを用いたドライエッチングを利用して凹部20bを形成することができる。
Next, as shown in FIG. 5B, when the
本発明によれば、基板内を貫通する電極を有するチップの特性を良好に保つことができるため、集積度を高めた半導体装置に用いることができる。 According to the present invention, since the characteristics of a chip having an electrode penetrating through the substrate can be kept good, it can be used for a semiconductor device with an increased degree of integration.
6 半導体素子
10 シリコン基板
11 レジスト
20、20a、20b 凹部
21 側壁絶縁膜
21a 素子被覆膜
22、22a、22b 犠牲膜
23 層間絶縁膜
24 閉塞部材
32 金属膜
33 貫通電極膜
33a 貫通電極
40 レジスト
50、51 半導体チップ
Claims (10)
前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする半導体チップの製造方法。 In a semiconductor chip manufacturing method in which a plurality of semiconductor elements and a through electrode insulated from at least a surrounding semiconductor region by an insulating film are formed on a semiconductor substrate.
A method of manufacturing a semiconductor chip, wherein the step of forming the insulating film is performed before the step of forming the semiconductor element.
前記第1の凹部の内壁に前記絶縁膜を成膜する工程と、
前記絶縁膜が成膜された前記第1の凹部内に導電性材料を充填する工程と、
前記半導体基板を、前記半導体素子が形成される表面の反対側の裏面から研磨し、前記第1の凹部内に充填された前記導電性材料を前記裏面に露出させることにより前記貫通電極を形成する工程とを有する、請求項1に記載の半導体チップの製造方法。 Forming the first recess by etching the semiconductor substrate from the surface side where the semiconductor element is formed;
Forming the insulating film on the inner wall of the first recess;
Filling the first recess in which the insulating film is formed with a conductive material;
The through electrode is formed by polishing the semiconductor substrate from the back surface opposite to the surface on which the semiconductor element is formed and exposing the conductive material filled in the first recess to the back surface. The method of manufacturing a semiconductor chip according to claim 1, further comprising a step.
前記半導体素子を形成する工程は、前記半導体基板の表面に成膜された前記絶縁膜の一部に、前記半導体基板の前記半導体素子が形成される領域を露出させるための開口部を形成することをさらに含む、請求項2に記載の半導体チップの製造方法。 The step of forming the insulating film includes forming the insulating film on the entire inner wall of the first recess and the entire surface of the semiconductor substrate,
The step of forming the semiconductor element includes forming an opening for exposing a region of the semiconductor substrate where the semiconductor element is to be formed in a part of the insulating film formed on the surface of the semiconductor substrate. The method for manufacturing a semiconductor chip according to claim 2, further comprising:
前記半導体素子を形成する工程の後に、前記閉塞された第1の凹部を再度開放する工程とをさらに有する、請求項2または3に記載の半導体チップの製造方法。 Closing the first recess between the step of forming the insulating film and the step of forming the semiconductor element;
The method for manufacturing a semiconductor chip according to claim 2, further comprising a step of reopening the closed first concave portion after the step of forming the semiconductor element.
前記第1の凹部を再度開放する工程は、前記第1の凹部内に充填された犠牲膜をエッチングすることにより第2の凹部を形成することを含み、
前記導電性材料を充填する工程は、前記第2の凹部内に前記導電性材料を充填することを含む、請求項4に記載の半導体チップの製造方法。 The step of closing the first recess includes filling a sacrificial film in the first recess,
Re-opening the first recess includes forming a second recess by etching a sacrificial film filled in the first recess;
The method of manufacturing a semiconductor chip according to claim 4, wherein the step of filling the conductive material includes filling the second recess with the conductive material.
前記第1の凹部を再度開放する工程は、前記第1の凹部より大きな開口面積の開口部を備えるレジストをマスクとして、前記開口部からエッチングすることにより前記第1の凹部内に充填された前記犠牲膜を全て除去することを含む、請求項5に記載の半導体チップの製造方法。 The sacrificial film is made of a material having a lower etching rate than the insulating film formed on the inner wall of the first recess,
The step of re-opening the first concave portion includes filling the first concave portion by etching from the opening portion using a resist having an opening portion having an opening area larger than that of the first concave portion as a mask. The method for manufacturing a semiconductor chip according to claim 5, comprising removing all of the sacrificial film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004047940A JP2005243689A (en) | 2004-02-24 | 2004-02-24 | Method of manufacturing semiconductor chip and semiconductor device |
Applications Claiming Priority (1)
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JP2005243689A true JP2005243689A (en) | 2005-09-08 |
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ID=35025135
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JP2004047940A Pending JP2005243689A (en) | 2004-02-24 | 2004-02-24 | Method of manufacturing semiconductor chip and semiconductor device |
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Country | Link |
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JP (1) | JP2005243689A (en) |
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