JP2005236985A - Multivalued logic circuit and multivalued specific value logic circuit - Google Patents
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Abstract
Description
第1、第2発明は多値(≧3)の各数値が各電位供給手段(例:電源線等。)の電位又は電圧と互いに1対1ずつ対応する多値論理回路(又は多進法論理回路)等に関する。これらの多値論理回路などを多値演算手段(又は多進法演算手段)、多値記憶手段、多値コンピューター(又は多進法コンピューター。特に4、8、『10』、16、32、64、『100』、128進法コンピューター等。)、多値変調通信手段、多値情報記録手段、多値制御手段(又は多進法制御手段)に利用することができる。 In the first and second inventions, a multi-value logic circuit (or multi-adic system) in which each value of multi-value (≧ 3) corresponds to the potential or voltage of each potential supply means (eg, power supply line) one-to-one. Logic circuit). These multi-valued logic circuits and the like are converted into multi-value arithmetic means (or multi-adic arithmetic means), multi-value storage means, multi-value computer (or multi-value computer. Especially 4, 8, "10", 16, 32, 64 , “100”, 128-base computer, etc.), multi-value modulation communication means, multi-value information recording means, and multi-value control means (or multi-value control means).
第1発明の場合、ノーマリィ・オンのゲート絶縁型FET(例:ディプレッション・モードのMOS・FET等。)を使わなくても構成することができ、電圧出力の仕方が入力電圧によって制限されず、自由である。
第1発明を発展させた第2発明の場合、本発明者は『特定値』という概念を多値論理(又は多進法論理)に持ち込み、『入力した数値が入力用特定値(1個又は複数個)に対してどうなのか、大きいのか小さいのか(もしくは上か下か)、複数の入力用特定値の間に有るのか無いのか、等しいのか等しくないのかに基づいて所定の多値論理処理(又は多進法論理処理)を行い、その処理結果に従って出力用特定値に対応する特定電位あるいは特定電圧を出力したり、その出力を開放したりする』機能に限定している。
この為、真理値表を使わずに、その多値論理機能を人の言葉(例:回路名)あるいは数式等で簡単に表現、表記できる様になり、その様な言葉や数式等で多値論理回路を表現、表記できれば、その表現、表記からその機能を知ることができる。
別の観点から言えば、『2進法のブール代数(2進法論理)に代わる多進法の新しい代数(多進法論理)の構築』だと本発明者は考える。In the case of the first invention, it can be configured without using a normally-on gate-insulated FET (eg, depletion mode MOS FET), the voltage output method is not limited by the input voltage, Be free.
In the case of the second invention developed from the first invention, the inventor brings the concept of “specific value” to multi-valued logic (or multi-ary logic), and “the input numerical value is an input specific value (one or Predetermined multi-valued logic processing (based on whether it is between two or more), whether it is larger or smaller (or above or below), whether or not it is between a plurality of specific values for input, and whether they are equal or not equal Or a multi-adic logic process), and outputs a specific potential or a specific voltage corresponding to a specific value for output according to the processing result, or opens the output.
For this reason, the multi-valued logic function can be easily expressed and expressed by human words (eg circuit names) or mathematical expressions without using a truth table, and multi-values can be expressed by such words and mathematical expressions. If a logic circuit can be expressed and expressed, its function can be known from the expression and notation.
From another point of view, the present inventor considers that “the construction of a new algebra (multi-ary logic) instead of a binary Boolean algebra (binary logic)”.
尚、第1、第2発明どちらも、異なる出力電位または出力電圧が同時に出力されない限り、複数の多値論理回路の出口手段(例:出力端子等。)同士を{、場合によっては入口手段(例:入力端子等。)同士も、}接続して論理機能を発展、強化させることができる。どちらの発明もそういう自由度が有り、自由解放、発展型の多値論理回路(又は多進法論理回路)である。また、出力部のオン電圧が小さいためスイッチング損失が小さくできる上に、そのオン電圧が小さいために各電源電圧も小さくできて全体の電力損失も低減できる。さらに、「出力電位を基準にしたプラス、マイナスの振れ」つまり「プル・アップ時もプル・ダウン時も出力電位からの誤差」が少なくなるので、次段の論理回路などが「入力電位に対応する入力数値」を間違い難くなる。しかも、その出力信号にノイズが乗り難くなり、ノイズによる誤動作が次段回路などで起こり難くなる。 In both the first and second inventions, as long as different output potentials or output voltages are not output at the same time, the exit means (eg, output terminals) of a plurality of multi-valued logic circuits are connected to each other {, in some cases, the entrance means ( Example: input terminals etc.) can also be connected to develop and enhance logic functions. Both inventions have such a degree of freedom, and are free-release and evolutionary multi-value logic circuits (or multi-ary logic circuits). In addition, since the on-voltage of the output section is small, the switching loss can be reduced, and since the on-voltage is small, each power supply voltage can be reduced and the overall power loss can be reduced. Furthermore, since “plus and minus fluctuations with reference to the output potential”, that is, “error from the output potential during pull-up and pull-down” is reduced, the logic circuit in the next stage is “corresponding to the input potential. It is hard to mistake "input numerical value". In addition, it is difficult for noise to be applied to the output signal, and malfunction due to noise is less likely to occur in the next-stage circuit or the like.
従来技術として特表2002−517937に多値論理回路が開示されている。説明のため分かり易く簡単化した、この大本(おおもと)の基本回路(3値1入力)を図2に示す。なお、特許公報の回路図は誤り(ゲート絶縁型FETのノーマリィ・オン表示とノーマリィ・オフ表示が正反対。)なので正している。そして、電源線V0、V1、V2の各電位は順々に電位v0、v1、v2とする。
図2の回路では最高電位v2と最低電位v0の間の中間電位v1を出力する出力手段として、ノーマリィ・オン型(ディプレッション・モード)のP、Nチャネルのゲート絶縁型FET(Q2とQ3)2つを直列接続した双方向性スイッチング手段が使われている。しかも、図2の回路は「入力電位に対応する入力数値」が「中間電位v1に対応する数値」に該当するかどうかを判別する判別手段としても、「両トランジスタQ2、Q3のゲート電圧ゼロによるオン駆動」すなわち「入力電位と中間電位v1の電位差(=電圧)がゼロなら両トランジスタQ2、Q3がオンになる特性」を利用している。
この出力手段と判別手段の兼用により、その論理機能の割には部品点数が少なく、回路構成が簡単であるという利点が有る。その動作は、入力電位がv0なら出力電位はv2、入力電位がv1なら出力電位はv1、入力電位がv2なら出力電位はv0である。A multi-value logic circuit is disclosed in JP-T-2002-517937 as a prior art. FIG. 2 shows the basic circuit (three-value one-input) of this Omoto that has been simplified for the sake of explanation. In addition, the circuit diagram of the patent publication is correct because it is an error (the normally-on display and the normally-off display of the gate insulating FET are opposite to each other). The potentials of the power supply lines V0, V1, and V2 are sequentially set to potentials v0, v1, and v2.
In the circuit of FIG. 2, normally-on type (depletion mode) P, N-channel gate insulating FETs (Q2 and Q3) 2 are used as output means for outputting an intermediate potential v1 between the highest potential v2 and the lowest potential v0. Bidirectional switching means with two connected in series is used. In addition, the circuit of FIG. 2 can also be used as a determination means for determining whether the “input numerical value corresponding to the input potential” corresponds to “the numerical value corresponding to the intermediate potential v1”. “On driving”, that is, “a characteristic that both transistors Q2 and Q3 are turned on when the potential difference (= voltage) between the input potential and the intermediate potential v1 is zero” is used.
The combined use of the output means and the determination means has an advantage that the number of parts is small for the logical function and the circuit configuration is simple. In the operation, if the input potential is v0, the output potential is v2, if the input potential is v1, the output potential is v1, and if the input potential is v2, the output potential is v0.
なお、P、Nチャネルの接合型FET2つをそれらのゲート絶縁型FETの代わりに使うことはできない。なぜなら、トランジスタQ3がPチャネルの接合型FETの場合、入力電位がv0でトランジスタQ1がオンの時、電源短絡電流がトランジスタQ1からトランジスタQ3のドレイン・ゲート間PN接合を経て入力端子Inへ流れてしまう、からである。一方、トランジスタQ2がNチャネルの接合型FETの場合、トランジスタQ2のゲート・ドレイン間PN接合が入力電位の上限を電源電位v1にクランプするので、入力電位が電位v2になろうとする時も、やはり電源短絡電流などが流れてしまう、からである。その上、トランジスタQ2、Q3の両ゲート・ソース間が並列接続されているので、接合型FETを使うと両ゲート・ソース間PN接合が逆並列接続されることになり、それぞれに充分なゲート逆バイアス電圧を印加できない、からである。 Note that two P- and N-channel junction FETs cannot be used in place of these gate-insulated FETs. This is because when the transistor Q3 is a P-channel junction FET, when the input potential is v0 and the transistor Q1 is on, a power supply short-circuit current flows from the transistor Q1 to the input terminal In via the drain-gate PN junction of the transistor Q3. It is because it ends. On the other hand, in the case where the transistor Q2 is an N-channel junction FET, the gate-drain PN junction of the transistor Q2 clamps the upper limit of the input potential to the power supply potential v1. This is because a power supply short circuit current flows. In addition, since the gates and sources of the transistors Q2 and Q3 are connected in parallel, if a junction FET is used, the PN junction between the gates and sources is connected in reverse parallel, and sufficient gate reverse is provided for each. This is because a bias voltage cannot be applied.
このため、『必ずその一部にノーマリィ・オンのゲート絶縁型FETを使用しなければならない』すなわち『ノーマリィ・オンのゲート絶縁型FETを使わなくても構成できることが望まれる』という第1の問題点が有る。
もし、全スイッチング手段にノーマリィ・オフ型スイッチング手段を使用できれば使用部品の選択肢が増えて便利である。同様にバイポーラ・モードのトランジスタも使用できれば使用部品の選択肢が増えて便利である。For this reason, the first problem is that “a gate-isolated normally-on FET must be used as a part of it”, that is, “it is desired to be configured without using a normally-on gate-isolated FET”. There are points.
If normally-off type switching means can be used for all switching means, it is convenient to increase the number of parts to be used. Similarly, if bipolar mode transistors can be used, it is convenient to increase the number of parts to be used.
また、『4値以上の多値論理回路の場合、電源投入時に過渡的に電源短絡電流が流れてしまう』という第2の問題点が有る。
なぜなら、4値以上の多値論理回路の場合、前述した中間の電源電位が2つ以上有り、その中間の各電源電位に「前述の通りノーマリィ・オンのゲート絶縁型FET2つを直列接続した双方向性スイッチング手段」が1つずつ接続されているために、「2電源電位間(=電源両端間)にノーマリィ・オンの双方向性スイッチング手段2つが接続されている組合せ」が少なくとも1組以上有る、からである。その結果、例えば4値論理回路の場合、電源投入前では各ゲート電圧はゼロで両双方向性スイッチング手段はオン状態にあり、電源投入後その各電源電圧が立ち上がって少なくとも一方の双方向性スイッチング手段の各ゲートに充分なゲート逆バイアス電圧が印加されるまで電源短絡電流が流れてしまう、からである。この電源短絡の問題は『その多値論理回路を多数使用してディジタル回路を構成する場合、電源投入時に極めて大きな電源短絡電流が流れて、電源電圧を立ち上げることができず、使い物にならなかったり、あるいは、電源投入の繰り返しで電源線が焼き切れたり、あるいは、その電源線付近の半導体に熱的ダメージや歪みによるダメージ等を与えたりする』という問題点に結び付く。Further, there is a second problem that “a multi-value logic circuit having four or more values causes a power supply short-circuit current to flow transiently when the power is turned on”.
This is because in the case of a multi-value logic circuit having four or more values, there are two or more intermediate power supply potentials described above, and each of the intermediate power supply potentials is “both two normally-on gate-insulated FETs connected in series as described above. Since the “directional switching means” are connected one by one, at least one or more “combinations in which two normally-on bidirectional switching means are connected between two power supply potentials (= between both power supply ends)” Because there is. As a result, for example, in the case of a quaternary logic circuit, each gate voltage is zero before the power is turned on, and the bidirectional switching means is in the on state, and after the power is turned on, each power supply voltage rises and at least one bidirectional switching is performed. This is because the power supply short-circuit current flows until a sufficient gate reverse bias voltage is applied to each gate of the means. The problem with this power supply short circuit is that if a digital circuit is configured using a large number of multi-valued logic circuits, a very large power supply short-circuit current will flow when the power is turned on, and the power supply voltage cannot be raised, making it unusable. Or the power line is burned out by repeated power-on, or the semiconductor near the power line is damaged by thermal damage or distortion.
さらに、『入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用しているため、実現できない多値論理処理機能や知られていない多値論理処理機能が存在する』という第3の問題点が有る。
先ず「入力電圧と出力電圧の関係の制限」について説明する。いま説明のため図2の回路においてトランジスタQ1、Q4を取り外し、入力端子Inに電源電位v0(0ボルト)を入力している場合を考える。ここで、何かの原因で出力端子Outの電位がv0になったとすると、PチャネルのトランジスタQ3のドレインとゲートは「同電位である」すなわち「実質的に直結されたのと同じである」。このため、トランジスタQ3は導通となるため、結局、トランジスタQ3、Q2の両ソース電位も電位v0になり、すなわち、トランジスタQ3、Q2の両ゲート・ソース間電圧はゼロになる。その結果、ノーマリィ・オンのトランジスタQ3、Q2は完全にターン・オンするので、両トランジスタQ3、Q2は両電源電位v1・v0間を電源短絡してしまう。
この電源短絡を防止するには、入力電位がv0(0ボルト)の時トランジスタQ2のソース電位をプラス1.75ボルト以上にして、トランジスタQ2のゲート・ソース間電圧をそのオン・オフしきい値電圧マイナス1.75ボルト以下にする必要がある。この時トランジスタQ3はオン駆動されるので、出力端子Outの電位もプラス1.75ボルト以上にすることになる。と言うことは、入力電位がv0のとき出力電位はプラス1.75ボルト以上でなければならない。つまり「説明の為トランジスタQ1、Q4を取り外したと仮定した図2の回路」はそういう使い方しかできないということである。
この事は、入力電位がv2(5ボルト)の場合でも同様で、トランジスタQ2、Q3の立場が入れ換わり、出力電位は(v2−1.75ボルト)=プラス3.25ボルト以下でなければならない。実際、元の図2の回路では入力電位がv0のときトランジスタQ1が出力電位をv2にプル・アップし、入力電位がv2のときトランジスタQ4が出力電位をv0にプル・ダウンする。従って、入力電位がv0のとき出力電位v0を出力したり、その出力を開放したりすることもできないし、入力電位がv1のときその出力を開放しなりすることもできないし、入力電位がv2のとき出力電位v2を出力したり、その出力を開放したりすることもできない。そんな訳で、図2の回路と「図2の回路においてトランジスタQ1、Q4を取り外した回路」では入力電圧と出力電圧の関係は制限される。Furthermore, the third is that there are multi-valued logic processing functions that cannot be realized and unknown multi-valued logic processing functions because bidirectional switching means for limiting the relationship between the input voltage and the output voltage is used. There is a problem.
First, “restriction of relationship between input voltage and output voltage” will be described. For the sake of explanation, consider the case where the transistors Q1 and Q4 are removed from the circuit of FIG. 2 and the power supply potential v0 (0 volts) is input to the input terminal In. Here, if the potential of the output terminal Out becomes v0 for some reason, the drain and gate of the P-channel transistor Q3 are “the same potential”, that is, “substantially the same as being directly connected”. . For this reason, the transistor Q3 becomes conductive, so that both source potentials of the transistors Q3 and Q2 eventually become the potential v0, that is, the gate-source voltages of the transistors Q3 and Q2 become zero. As a result, normally-on transistors Q3 and Q2 are completely turned on, so that both transistors Q3 and Q2 short-circuit between the power supply potentials v1 and v0.
In order to prevent this power supply short circuit, when the input potential is v0 (0 volts), the source potential of the transistor Q2 is set to plus 1.75 volts or more, and the gate-source voltage of the transistor Q2 is set to the on / off threshold value. The voltage must be minus 1.75 volts or less. At this time, since the transistor Q3 is turned on, the potential of the output terminal Out is also set to plus 1.75 volts or more. That is, when the input potential is v0, the output potential must be plus 1.75 volts or more. In other words, the “circuit of FIG. 2 assuming that the transistors Q1 and Q4 are removed for explanation” can only be used in this way.
This is the same even when the input potential is v2 (5 volts). The positions of the transistors Q2 and Q3 are interchanged, and the output potential must be (v2-1.75 volts) = plus 3.25 volts or less. . Actually, in the original circuit of FIG. 2, when the input potential is v0, the transistor Q1 pulls up the output potential to v2, and when the input potential is v2, the transistor Q4 pulls down the output potential to v0. Therefore, when the input potential is v0, the output potential v0 cannot be output or released, and when the input potential is v1, the output cannot be opened, and the input potential is v2. In this case, the output potential v2 cannot be output or the output cannot be opened. For this reason, the relationship between the input voltage and the output voltage is limited in the circuit of FIG. 2 and the “circuit from which the transistors Q1 and Q4 are removed from the circuit of FIG. 2”.
つぎに、数学的に考えられる『多値論理処理の種類の超・爆発的ぼう大さ』について説明する。例えば1桁(けた)2入力の2値論理の場合、入力変数の組合せは2の2乗=4組有り、その4組の各組において出力の仕方には数値「0」と「1」の2通り有るので、論理処理または論理関数の種類は2の4乗=16種類有る。すなわち、2値1桁2入力の4組の入力変数「0と0」、「0と1」、「1と0」及び「1と1」に対して互いに異なる出力パターンが16種類有るということである。
参考:『トランジスタ回路入門講座5 ディジタル回路の考え方』{(株)オーム社が昭和56年5月20日発行}のP.34の『表3・8 2入力変数からなる論理関数』。
同様に、1桁2入力の3値論理の場合では、入力変数の組合せは3の2乗=9組有り、その9組の各組において出力の仕方には数値「0」、「1」、「2」の3通りが有るので、論理処理または論理関数の種類は3の9乗=19,683種類に一挙に増える。すなわち、3値1桁2入力の9組の入力変数「0と0」、「0と1」、「0と2」、「1と0」、「1と1」、「1と2」、「2と0」、「2と1」及び「2と2」に対して互いに異なる出力パターンが19,683種類も有るということである。
同様に1桁2入力の4値論理の場合、入力変数の組合せは4の2乗=16組で、その16組の各組において出力の仕方に数値「0」、「1」、「2」、「3」の4通り有るので、論理処理または論理関数の種類は4の16乗=4,294,968,000種類も有る。同様に1桁2入力の5値論理の場合、5の25乗=2.980233×(10の17乗)種類、1桁2入力の10値論理の場合、「10の100乗」種類である。Next, mathematically considered “super-explosive size of multi-valued logic processing” will be explained. For example, in the case of binary logic with 1 digit (digits) and 2 inputs, there are 4 combinations of input variables, that is, the square of 2 = 4 sets, and in each of the 4 sets, the output method has numerical values “0” and “1”. Since there are two types, the number of logic processes or logic functions is the fourth power of 2 = 16. That is, there are 16 different output patterns for four sets of input variables “0 and 0”, “0 and 1”, “1 and 0”, and “1 and 1” with two binary digits and one input. It is.
Reference: "Introduction to Transistor Circuit Lecture 5: Digital Circuit Concept" (published on May 20, 1981 by Ohm Corporation). 34 “Table 3. 8 Logical functions consisting of two input variables”.
Similarly, in the case of ternary logic with one digit and two inputs, there are 9 combinations of input variables, that is, the square of 3 = 9 sets, and in each of the 9 sets, the output method has numerical values “0”, “1”, Since there are three types of “2”, the types of logical processing or logical functions increase at a time to 3 9 = 19,683. That is, nine sets of input variables “0 and 0”, “0 and 1”, “0 and 2”, “1 and 0”, “1 and 1”, “1 and 2”, which are ternary 1-digit 2-input, That is, there are 19,683 different output patterns for “2 and 0”, “2 and 1”, and “2 and 2”.
Similarly, in the case of 4-digit logic with 1 digit and 2 inputs, the combination of input variables is the square of 4 = 16 sets, and in each of the 16 sets, numerical values “0”, “1”, “2” are used for output. , “3”, there are four types of logic processing or logic functions, which are 4 16 = 4,294,968,000. Similarly, in the case of 5-digit logic with 1 digit and 2 inputs, 5 to the 25th power = 2.9980233 × (10 to the 17th power) type, and in the case of 10-value logic with 1 digit and 2 inputs, the “10 to the 100th power” type. .
この様に多値数(例えばN値ならNのこと。10値なら10のこと。以後こう呼ぶ。)が増えて行くと、多値論理処理の種類は『超・爆発的に』増加する。この事は「必要とする論理処理」に対して最適な多値論理処理機能を持つ多値論理回路を実現、選択できれば、少ない回路でも「要求される多種の論理処理」に対応できることを意味しており、これは『問題処理対応能力の面でソフトウェアのプログラミングに似ていて、全く新しい極めて大きな可能性が多値論理、多進法論理に埋もれているかもしれないこと』を示唆(しさ)している。ひょっとして多進法コンピューター、特に10進法コンピューターは将来の2進法の量子コンピューターを軽く凌駕(りょうが)するかもしれない。(その根拠、理由は後述する。) なお、論理関数、論理処理には「意味の有るもの」と「意味の無いもの」が有る様で、「意味の有る論理処理」の種類数が全体の数分の1としても、やはりその種類が『超・爆発的に増加する』ことに変わりが無い。 As the number of multi-values (N for N values, 10 for 10 values, and so on) increases, the type of multi-value logic processing increases “super-explosively”. This means that if a multi-value logic circuit having a multi-value logic processing function optimal for “required logic processing” is realized and selected, even a small number of circuits can cope with “various logic processing required”. This suggests that "It is similar to software programming in terms of problem-handling ability, and a completely new and extremely large possibility may be buried in multi-valued logic and multi-valued logic." doing. Perhaps multi-digit computers, especially decimal computers, may outperform future binary quantum computers. (The rationale and reason will be described later.) In addition, there are “meaningful” and “nonsense” in logical functions and logical processing, and the number of types of “significant logical processing” is Even if it is a fraction of that, there is no change in the type of “super-explosive increase”.
従って、特表2002−517937に開示された多値論理回路数が多いとは言っても、前述した『多値論理処理の種類の超・爆発的な膨大(ぼうだい)さ』からすれば、極めて微々たるものなので、「まだ実現されていない多値論理処理」や「知られていない多値論理処理」を実行できる多値論理回路を提供することに大きな意義が有る。そんな訳で、『入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用しているために、実現できていない多値論理処理機能や知られていない多値論理処理機能が存在する』という第3の問題点が有る。 Therefore, even though the number of multi-valued logic circuits disclosed in the special table 2002-517937 is large, given the above-mentioned “ultra-explosive enormous number of types of multi-value logic processing”, Since it is extremely insignificant, it has great significance to provide a multi-value logic circuit capable of executing “multi-value logic processing not yet realized” and “unknown multi-value logic processing”. For that reason, “There are multi-level logic processing functions that are not realized or unknown because there is a bidirectional switching means that limits the relationship between the input voltage and output voltage. There is a third problem.
『他の多値論理回路と出口手段(例:出力端子、出力電極、ドレイン電極など。)同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『出力を開放するという多値論理出力の仕方ができることが望まれる』という第4の問題点が有る。
特表2002−517937号の多値論理回路は「少ない部品点数」を優先して、その機能を固定化している為に、他の多値論理回路と出口手段同士を接続することができない。無理に接続すれば、電源短絡が起きてしまう。そして、例えばプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電圧の変更もできない。
そこで、多値論理出力の仕方に「出力を開放する仕方」(例:2値論理回路でオープン・コレクタ等と呼ばれる出力の仕方。)が有れば、異なる出力電圧が同時に出力されない限り複数の多値論理回路の出口手段同士を自由に接続して{、場合によっては入口手段(例:入力端子、入力電極、ゲート電極など。)同士も自由に接続して}、互いに不足する機能を補足、補充し合って、その多値論理機能を「要求される多値論理処理」に合わせて柔軟に発展、強化させることができる。そして、例えばプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電圧を自由に変更することもできる。
その柔軟な機能発展・強化能力、機能変更能力は前述した『多値論理処理の種類の超・爆発的な膨大(ぼうだい)さ』に柔軟に対応する上でとても有利な対応能力となる。
そういう訳で、『他の多値論理回路と出口手段同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『出力を開放するという多値論理出力の仕方ができることが望まれる』という第4の問題点が有る。“Other multi-value logic circuits and outlet means (eg, output terminals, output electrodes, drain electrodes, etc.) cannot be connected to develop and enhance multi-value logic functions, nor can they change functions.” In other words, there is a fourth problem that “it is desirable to be able to perform a multi-valued logic output method of releasing the output”.
Since the multi-value logic circuit of JP-T-2002-517937 prioritizes “small number of parts” and fixes its function, it is not possible to connect other multi-value logic circuits and exit means. If it is connected forcibly, a power supply short circuit will occur. For example, it is impossible to change the output voltage by connecting a pull-up resistor or a pull-down resistor.
Therefore, if there is an “opening output” method (for example, an output method called an open collector in a binary logic circuit) as a multi-value logic output method, a plurality of output values can be used as long as different output voltages are not output simultaneously. Connect the exit means of the multi-valued logic circuit freely {In some cases, connect the entrance means (eg, input terminal, input electrode, gate electrode, etc.) freely} By supplementing each other, the multi-value logic function can be flexibly developed and strengthened in accordance with “required multi-value logic processing”. For example, the output voltage can be freely changed by connecting a pull-up resistor or a pull-down resistor.
The flexible function development / enhancement capability and function change capability are very advantageous for flexibly responding to the above-mentioned “ultra-explosive enormous amount of multi-valued logic processing”.
That's why "You can't connect other multi-value logic circuits and exit means to develop and enhance multi-value logic functions, and you can't change functions", that is, "Multi-value logic that opens output" There is a fourth problem that it is desirable to be able to output.
『人の言葉(例:回路名。)あるいは数式等からその多値論理処理機能が分かることが望まれる』という第5の問題点が有る。
上述の通り多値論理処理の種類が超・爆発的に膨大に増えて行くため、それを1つ1つ真理値表で表記していたのでは、とてもとても覚え切れないし、対応し切れない。それは全く不可能である。例えば、人(ひと)にとって1番都合の良い多進法は10進法であるが、10値1桁3入力・論理の場合に入力変数の組合せは1,000通り、10値1桁4入力・論理の場合には入力変数の組合せは10,000通りも有る。
そこで、人の言葉(例:回路名。)あるいは数式等(新しく考えた表記法でも良い。)から直ぐにその多値論理処理機能を知ることができれば、人に優しく、とても便利である。それは10進法コンピューター等の多進法制御手段の実用化には不可欠である。別の観点から言えば『2進法のブール代数(2進法論理)に代わる多進法の新しい代数(多進法論理)の構築』だと本発明者は考える。There is a fifth problem that “it is desirable to understand the multi-valued logic processing function from a human language (eg, circuit name) or mathematical expression”.
As mentioned above, the number of types of multi-valued logic processing increases enormously and explosively, so it was not very memorable and couldn't cope with the fact that it was written in the truth table one by one. That is absolutely impossible. For example, the most convenient multi-decimal system for humans is the decimal system, but in the case of 10-value 1-digit 3-input / logic, there are 1,000 combinations of input variables, 10-value 1-digit 4-input. In the case of logic, there are 10,000 combinations of input variables.
Therefore, if we can know the multi-valued logic processing function immediately from a person's words (example: circuit name) or mathematical formulas (may be a new notation), it is kind to people and very convenient. It is indispensable for practical use of multi-adic control means such as a decimal computer. From another point of view, the present inventor considers that “the construction of a new algebra (multi-ary logic) instead of a binary Boolean algebra (binary logic)”.
尚、特表2002−517937の各実施例はこの図2の基本回路を応用、発展させたもので、入力信号数や多値論理の処理機能に応じて複数のP又はNチャネルのゲート絶縁型FETを複雑に直列接続したり、並列接続したり等しているが、そのノーマリィ・オンの双方向性スイッチング手段部などの基本動作は同様である。要するに電源投入後の定常状態において段落番号[0008]で説明した使い方をしている。1つの中間電位に複数の双方向性スイッチング手段が直列、並列的に接続され、そのうちの少なくとも1つが前述の通りの使い方がされている。この使い方は4値以上の論理回路の場合も電源投入後の定常状態において「互いに異なる電位の双方向性スイッチング手段同士」が同時オンしない様になっている。ただし、入力信号の切換え時に出力信号が切り換わる時、過渡的に同時オンすることは有る。図2の回路でも入力電位が(2.5−1.75)=0.75ボルトと〈5−3.25)=1.75ボルトの間、トランジスタQ1〜Q3が同時オンする。それから、入力電位が3.25ボルトと(2.5+1.75)=4.25ボルトの間でもトランジスタQ2〜Q4が同時オンする。従って、入力電位が長くこれらの電位間にとどまらない様にする必要が有るが、入力信号の切換え時の同時オンによる電源短絡によってスイッチング電力損失が大きくなるのは避けられない。 Note that each embodiment of the special table 2002-517937 is an application and development of the basic circuit of FIG. 2, and a plurality of P or N-channel gate-insulating types are employed depending on the number of input signals and the processing function of multi-value logic. Although FETs are complicatedly connected in series or connected in parallel, the basic operation of the normally-on bidirectional switching means is the same. In short, the method described in paragraph [0008] is used in a steady state after power-on. A plurality of bidirectional switching means are connected in series and in parallel to one intermediate potential, and at least one of them is used as described above. In this usage, even in the case of a logic circuit having four or more values, “bidirectional switching means having different potentials” are not simultaneously turned on in a steady state after power-on. However, when the output signal is switched at the time of switching the input signal, it may be turned on simultaneously in a transient manner. In the circuit of FIG. 2, the transistors Q1 to Q3 are simultaneously turned on while the input potential is between (2.5-1.75) = 0.75 volts and <5-3.25) = 1.75 volts. Then, the transistors Q2 to Q4 are simultaneously turned on even when the input potential is between 3.25 volts and (2.5 + 1.75) = 4.25 volts. Accordingly, it is necessary to prevent the input potential from being long and staying between these potentials. However, it is inevitable that the switching power loss increases due to the power supply short-circuit due to simultaneous ON when the input signal is switched.
前述の問題点1〜5を解決する技術に本発明者の先の出願(下記の特許文献2と3)が有るが、その実施例2つを図3〜図4に示す。どちらもオフ駆動時そのスイッチ端子とその駆動部が双方向に完全にオフとなる。しかしながら、どちらも出力部にMOS・FETとダイオードを直列接続した双方向性スイッチング手段を使用しているために『総オン電圧が大きくなり、スイッチング損失が大きくなってしまう』。その上、その総オン電圧が大きくなった分、その出力電圧の大きさの減少を防ぐために各電源電圧を大きくしなければならない。その結果、『回路全体の電力損失も大きくなってしまう』。
従って、『出力部の総オン電圧の増加によってスイッチング損失が大きくなる上に、回路全体の電力損失も大きくなってしまう』という第6の問題点が有る。The prior art of the present inventor (the following
Therefore, there is a sixth problem that “the increase in the total on-voltage of the output unit increases the switching loss and also increases the power loss of the entire circuit”.
また、その総オン電圧の増加によってその電圧分プル・アップ時に出力電位が下がる一方、その電圧分プル・ダウン時に出力電位が上がり、「本来の出力電位を基準にしたプラス、マイナスの振れ」つまり「プル・アップ時もプル・ダウン時も本来の出力電位からの誤差」が大きくなる結果、次段の論理回路などが「その入力電位に対応する入力数値」を間違い易くなってしまう。従って、『次段回路が入力数値を間違い易くなってしまう』という第7の問題点が有る。 In addition, the output potential drops when the total ON voltage increases due to that voltage pull-up, while the output potential rises when the voltage pull-down occurs, that is, `` plus or minus fluctuation based on the original output potential '' As a result of an increase in “error from the original output potential both at the time of pull-up and pull-down”, a logic circuit at the next stage or the like is likely to make an error in the “input numerical value corresponding to the input potential”. Therefore, there is a seventh problem that “the next-stage circuit is likely to mistake the input numerical value”.
さらに、プル・アップ用ダイオードとプル・ダウン用ダイオードどちらも順電圧の存在によって順電圧より小さくしっかりとプルできない、つまり、電位クランプ(または電圧クランプ)できない為、どちらのダイオードもしっかりとオンとならない出力電位付近で開放状態の様になるので、『出力信号にノイズが乗り易くなり、その次段回路でノイズによる誤動作が起こり易くなる』という第8の問題点が有る。 In addition, neither the pull-up diode nor the pull-down diode can be securely pulled smaller than the forward voltage due to the presence of the forward voltage, that is, neither the diode can be securely turned on because it cannot be voltage clamped (or voltage clamped). Since it is in an open state in the vicinity of the output potential, there is an eighth problem that “it is easy for noise to be applied to the output signal, and malfunction due to noise is likely to occur in the next stage circuit”.
従って、従来の問題点は下記の通り7つ有る。(課題)
a)ノーマリィ・オンのゲート絶縁型FETを使わなくても構成できることが望まれる。
b)4値以上の多値論理回路の場合、電源投入時に過渡的に電源短絡電流が流れてしまう。
c)入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用している為、「実現できない多値論理処理機能」や「知られていない多値論理処理機能」が存在する。
d)出力を開放するという多値論理出力の仕方ができることが望まれる。
e)その出力部の総オン電圧の増加によってスイッチング損失が大きくなる上に、回路全体の電力損失も大きくなってしまう。
f)次段回路が入力数値を間違い易くなってしまう。
g)出力信号にノイズが乗り易くなり、次段回路でノイズによる誤動作が起こり易い。Therefore, there are seven conventional problems as follows. (Task)
a) It is desirable to be able to configure without using a normally-on gate insulated FET.
b) In the case of a multi-value logic circuit having four or more values, a power supply short-circuit current flows transiently when the power is turned on.
c) Since bidirectional switching means for limiting the relationship between the input voltage and the output voltage is used, there are “unrealizable multilevel logic processing function” and “unknown multilevel logic processing function”.
d) It is desired that a multi-value logic output method of releasing the output can be performed.
e) The switching loss increases due to the increase in the total on-voltage of the output section, and the power loss of the entire circuit also increases.
f) The next stage circuit tends to mistake the input numerical value.
g) Noise is easily applied to the output signal, and malfunction due to noise is likely to occur in the next-stage circuit.
そこで、第1発明は下記の多値論理回路を提供することを目的としている。
(第1発明の目的)
a)ノーマリィ・オンのゲート絶縁型FETを使わなくても構成することができる。
b)その出力部の双方向性スイッチング手段にノーマリィ・オフ型を使う場合に限り、4値以上の多値論理回路の場合でも電源投入時にノーマリィ・オン型による過渡的な電源短絡電流が流れない。
c)「まだ実現されていない多値論理処理機能」や「知られていない多値論理処理機能」を実行できる様にするという選択肢も有る。
d)多値論理出力で「出力を開放する仕方」をするという選択肢も有る。
e)その出力部の総オン電圧の低減によってスイッチング損失を小さくした上に、回路全体の電力損失も小さくすることができる。
f)次段回路の入力数値の間違いをし難くすることができる。
g)出力信号にノイズが乗り難くなり、次段回路でノイズによる誤動作が起こり難い。SUMMARY OF THE INVENTION Accordingly, an object of the first invention is to provide the following multi-value logic circuit.
(Object of the first invention)
a) It can be configured without using a normally-on gate insulated FET.
b) Only when a normally-off type is used for the bidirectional switching means of the output section, a transient power supply short-circuit current due to the normally-on type does not flow when the power is turned on even in the case of a multi-valued logic circuit having four or more values. .
c) There is also an option to enable execution of “a multi-value logic processing function that has not yet been realized” or “an unknown multi-value logic function”.
d) There is also an option of “how to open output” with multi-valued logic output.
e) The switching loss can be reduced by reducing the total on-voltage of the output section, and the power loss of the entire circuit can be reduced.
f) It is possible to make it difficult to make an error in the input numerical value of the next stage circuit.
g) Noise is difficult to ride on the output signal, and malfunction due to noise is unlikely to occur in the subsequent circuit.
即ち、第1発明は請求項1記載の多値論理回路である。そのオフ駆動時その出口手段を双方向に開放するその様な「1つ又は複数の双方向性スイッチング手段とオン・オフ駆動手段の組合せ」をその出力部に用いることを特徴としている。
尚、1つの手段が複数の手段を兼ねることもある。また、そのNは多値(3≧)の数を指しており、一般的にその数値は0〜(N−1)である。その第1電位が数値0を、その第2電位が数値1を、…………、その第N電位が数値(N−1)を、それぞれ意味すると定義されるのが一般的である。そして、ある信号電位が「その第1電位を基準にしたプラスのしきい値電位」より低ければ、その信号電位は数値0を意味する。ある信号電位が「その第2電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位の間」にあれば、その信号電位は数値1を意味し、ある信号電位が同様に第(N−1)電位までの各電位の両しきい値電位間にあれば、その信号電位は数値(N−2)までの各数値を意味する。ある信号電位が「その第N電位を基準にしたマイナスのしきい値電位」より高ければ、その信号電位は数値(N−1)を意味する。That is, the first invention is a multi-value logic circuit according to
One means may also serve as a plurality of means. Further, the N indicates a multi-value (3 ≧) number, and generally the numerical value is 0 to (N−1). Generally, the first potential is defined as a numerical value 0, the second potential is defined as a
このことによって、入力信号の電位を判別する判別手段と出力用の双方向性スイッチング手段を必ず兼用する必要が無くなり(、勿論、兼用しても構わないが)、その判別手段と出力手段それぞれにノーマリィ・オフ型スイッチング手段を使っても構成できる様になる。 (第1発明の効果1)
また、出力部にノーマリィ・オフ型スイッチング手段を使っているので、4値以上の多値論理回路の場合、電源投入時にノーマリィ・オン型の様に過渡的な電源短絡電流は流れない。 (第1発明の効果2)
さらに、「第2電位〜第(N−1)電位の中間電位を出力する双方向性スイッチング手段」それぞれに前述の様な「双方向性スイッチング手段とオン・オフ駆動手段の組合せ」を用いたため、入力電圧と出力電圧の関係は制限されないから、「まだ実現されていない多値論理処理」や「まだ知られていない多値論理処理」を実行できる多値論理回路を提供するという選択肢も持つことができる様になる。 (第1発明の効果3)
加えて、上記の組合せを用いたため、多値論理出力で「出力を開放する仕方」をするという選択肢も持つことができる様になる。 (第1発明の効果4)
なお、その『選択肢も持つことができる様になる』の意味は『実施例によっては公知の、実現された多値論理処理の実行を選択する場合も有る』という意味や『出力を開放しない仕方を選択する場合も有る』という意味である。
それから、「同一チャネルで、逆導通の、ノーマリィ・オフのゲート絶縁型FET2つをソース同士、ゲート同士をそれぞれ接続したもの」または「ノーマリィ・オフで、4端子のゲート絶縁型FET」を出力用の双方向性スイッチング手段に用いたので、その出力部の総オン電圧を低減し、スイッチング損失を小さくした上に、回路全体の電力損失も小さくすることができる。 (第1発明の効果5)
そして、その出力部の総オン電圧の低減により出力電位、電圧のプラス、マイナスの振れ、誤差が小さくなるため、次段回路の入力数値の間違いをし難くすることができる。 (第1発明の効果6)
しかも、その出力部にダイオードを使用しない為、出力電位、電圧付近でしっかりとプル・アップ、プル・ダウンできるので、出力信号にノイズが乗り難くなり、次段回路でノイズによる誤動作が起こり難くなる。 (第1発明の効果7)As a result, it is not necessary to use both the discriminating means for discriminating the potential of the input signal and the bidirectional switching means for output (although of course, they can also be used). It becomes possible to configure even using normally-off type switching means. (
In addition, since normally-off type switching means is used in the output section, in the case of a four-value or more multi-value logic circuit, a transient power supply short-circuit current does not flow when the power is turned on, unlike the normally-on type. (
Further, since the “bidirectional switching means for outputting an intermediate potential between the second potential and the (N−1) th potential” is used for each of the “combination of bidirectional switching means and on / off driving means” as described above. Since the relationship between the input voltage and the output voltage is not limited, there is also an option to provide a multi-value logic circuit capable of executing “multi-value logic processing not yet realized” and “multi-value logic processing not yet known” To be able to (
In addition, since the above combination is used, it is possible to have an option of “how to release the output” with multi-valued logic output. (
In addition, the meaning of “being able to have options” means that “it may choose to execute a well-known multi-valued logic process depending on the embodiment” or “how to not open the output” It may mean that you may choose.
Then, "Same channel, two reverse-conducting, normally-off, gate-insulated FETs with their sources and gates connected to each other" or "Normally-off, four-terminal gate-insulating FET" for output Therefore, it is possible to reduce the total on-voltage of the output section, reduce the switching loss, and reduce the power loss of the entire circuit. (
Further, since the output potential, the positive and negative fluctuations of the voltage, and the error are reduced by reducing the total ON voltage of the output unit, it is possible to make it difficult to make an error in the input numerical value of the next stage circuit. (
In addition, since no diode is used for the output section, it can be pulled up and down firmly near the output potential and voltage, making it difficult for noise to be applied to the output signal and causing malfunctions due to noise in the next stage circuit. . (
従って、前述した7つの従来の問題点(段落番号0020)に加えて下記1つの問題点が有る。(課題)
a)人の言葉(例:回路名。)あるいは数式等(新しく考えた表記法でも良い。)からその多値論理処理機能が分かることが望まれる。Therefore, in addition to the above seven conventional problems (paragraph number 0020), there is one problem described below. (Task)
a) It is desired that the multi-valued logic processing function can be understood from a human language (eg, circuit name) or a mathematical expression (which may be a new notation).
そこで、第2発明は、前述した第1発明の効果(段落番号0023)が有る上に、『人の言葉あるいは数式等からその多値論理処理機能を知ることができる』多値特定値論理回路を提供することを目的としている。 (第2発明の目的) Therefore, the second invention has the effects of the first invention described above (paragraph number 0023) and “a multivalued logic processing function can be known from a person's word or mathematical expression”. The purpose is to provide. (Object of the second invention)
即ち、第2発明は請求項2記載の多値特定値論理回路である。本発明者は前述の第1発明の多値論理回路に入力用特定値(その1つ又は複数の入力用特定電位に対応する各数値のこと)を導入して、その数値判別手段が判別する「前記第1入口手段〜第S入口手段の各電位に対応する各数値」とその入力用特定値との関係を『人の言葉あるいは数式等で表現、表記できる関係』に限定し、その関係を判別できる多値特定値論理回路を実現している。その判別する関係は数値の『大小関係もしくは上下関係』、『間に有るかどうかの関係』または『等しいか等しくないかの関係』である。当然の結果、『人の言葉あるいは数式等からその多値論理処理機能を知ることができる』という効果が第2発明に有る。
(第2発明の効果)That is, the second invention is a multi-value specific value logic circuit according to
(Effect of the second invention)
数値の『等しいか等しくないかの関係』に関しては「前記第1入力手段〜第S入力手段の各電位に対応する各数値」がその入力用特定値と等しいか等しくないかをその数値判別手段が判別する。この為、本発明者は、『数値の等しいか等しくないかの関係を判別する多値特定値論理回路』を『多値特定値EQUAL(イコール)回路』と『多値特定値NOT回路』とそれぞれ名付けた。 With respect to the “relation between equality and inequality” of numerical values, the “numerical value determination means for determining whether or not each numerical value corresponding to each potential of the first input means to Sth input means” is equal to or not equal to the specific value for input. Is determined. For this reason, the present inventor refers to the “multi-value specific value logic circuit for determining whether the numerical values are equal or not equal” as “multi-value specific value EQUAL circuit” and “multi-value specific value NOT circuit”. Named each one.
また、数値の『間に有るかどうかの関係』に関しては「前記第1入力手段〜第S入力手段の各電位に対応する各数値」がその複数の入力用特定値の間にあるかどうかを判別するので、本発明者は『間に有るかどうかの関係を判別する多値特定値論理回路』を『多値特定値BETWEEN(ビトウィーン)回路』と『多値特定値NOBETWEEN(ノービトウィーン)回路』とそれぞれ名付けた。 Further, regarding the “relationship between whether or not there is” between the numerical values, it is determined whether “the numerical values corresponding to the respective potentials of the first input means to the S input means” are among the plurality of input specific values. Therefore, the present inventor has decided that “multi-value specific value logic circuit for determining whether there is a relationship between” “multi-value specific value BETWEEN circuit” and “multi-value specific value NOBETWEEN” circuit. And named each.
数値の『大小関係もしくは上下関係』に関しては「前記第1入力手段〜第S入力手段の各電位に対応する各数値」がその入力用特定値より大きいか小さいか(又は上か下か)等しい場合も有るかをその数値判別手段が判別する。この為、本発明者は、『数値の大小関係もしくは上下関係を判別する多値特定値論理回路』を『多値特定値OVER(オウバー)回路』、『多値特定値NOVER(ノウバー)回路』、『多値特定値UNDER(アンダー)回路』及び『多値特定値NUNDER(ナンダー)回路』とそれぞれ名付けた。『OVER』の意味は『入力用特定値より上(又は大きい)』という意味で、『NOVER』の意味は『OVER』の否定だから『入力用特定値より下(又は小さい)あるいは等しい』という意味で、『UNDER』の意味は『入力用特定値より下(又は小さい)』という意味で、『NUNDER』の意味は『UNDER』の否定だから『入力用特定値より上(又は大きい)あるいは等しい』という意味である。 With regard to the numerical value “magnitude relationship or vertical relationship”, “each numerical value corresponding to each potential of the first input means to S input means” is greater than or less than (or above or below) the specific value for input. The numerical value determining means determines whether there is a case. For this reason, the present inventor refers to “a multi-value specific value logic circuit for discriminating a magnitude relationship or a vertical relationship” as “a multi-value specific value OVER (over) circuit” and “a multi-value specific value NOVER (now bar) circuit”. , “Multi-value specific value UNDER (under) circuit” and “multi-value specific value NUNDER (nander) circuit”, respectively. The meaning of “OVER” means “above (or greater than) the specified value for input”, and the meaning of “NOVER” means “below (or smaller) or equal to or less than the specified value for input” because it is the negation of “OVER”. "Under" means "below (or smaller than) a specific value for input", and "NUNDER" means "Under", so it is "above (or greater than) or equal to a specific value for input" It means that.
数式等の表記に関しては例えば下記の表記方法が考えられる。
1)EQUAL(3)=3
[入力信号の数値=3]のとき数値3を出力し、そうでないなら出力を開放する。
2)NOT(3)=3
[入力信号の数値=3]のとき出力を開放し、そうでないなら数値3を出力する。
3)EQUAL(0、2、4、6、8)=5
[入力信号の数値=0、2、4、6、8]のとき数値5を出力し、そうでないなら出力を開放する。
4)NOT(0、2、4、6、8)=5
[入力信号の数値=0、2、4、6、8]のとき出力を開放し、そうでないなら数値5を出力する。
5)BETWEEN(4&7)=5、又は、BETWEEN(4、7)=5
[4<入力信号の数値<7]のとき数値5を出力し、そうでないなら出力を開放する。
6)NOBETWEEN(4&7)=5、又は、NOBETWEEN(4、7)=5
『NOBETWEEN』は『BETWEEN』の否定だから[入力信号の数値≦4、7≦入力信号の数値]のとき数値5を出力し、そうでないなら出力を開放する。
7)OVER(5)=3
[5<入力信号の数値]のとき数値3を出力し、そうでないなら出力を開放する。
8)NOVER(5)=3
『NOVER』は『OVER』の否定だから[入力信号の数値≦5]のとき数値3を出力し、そうでないなら出力を開放する。
9)UNDER(7)=4
[入力信号の数値<7]のとき数値4を出力し、そうでないなら出力を開放する。
10)NUNDER(7)=4
『NUNDER』は『UNDER』の否定だから[7≦入力信号の数値]のとき数値4を出力し、そうでないなら出力を開放する。
11)NOVER(4)=2、EQUAL(5)=4、NUNDER(6)=6
[入力信号の数値≦4]のとき数値2を出力し、[入力信号の数値=5]のとき数値4を出力し、[6≦入力信号の数値]のとき数値6を出力する。Regarding the notation of mathematical formulas, for example, the following notation methods can be considered.
1) EQUAL (3) = 3
When [Numerical value of input signal = 3], the
2) NOT (3) = 3
When [input signal value = 3], the output is released. Otherwise, the
3) EQUAL (0, 2, 4, 6, 8) = 5
When [Numeric value of input signal = 0, 2, 4, 6, 8], the
4) NOT (0, 2, 4, 6, 8) = 5
When [Numerical value of input signal = 0, 2, 4, 6, 8], the output is released. Otherwise, the
5) BETWEEN (4 & 7) = 5 or BETWEEN (4,7) = 5
When [4 <input signal value <7], the
6) NOBETWEEN (4 & 7) = 5 or NOBETWEEN (4,7) = 5
Since “NOBETWEEN” is negative of “BETWEEN”, the
7) OVER (5) = 3
When [5 <input signal value], the
8) NOVER (5) = 3
Since “NOVER” is a negation of “OVER”, the
9) UNDER (7) = 4
[Numerical value of input signal <7] Outputs
10) NUNDER (7) = 4
Since “NUNDER” is negative of “UNDER”, the
11) NOVER (4) = 2, EQUAL (5) = 4, NUNDER (6) = 6
A
また、『多値特定値AND回路』、『多値特定値NAND回路』、『多値特定値OR回路』、『多値特定値NOR回路』も有る。『AND』と『NAND』の意味は「前記第1入力手段〜第S入力手段の電位に対応する数値のすべて」がその入力用特定値と等しいか等しくないかを判別する。『OR』と『NOR』の意味は「前記第1入力手段〜第S入力手段の電位に対応する数値のいずれか」がその入力用特定値と等しいか等しくないかを判別する。数式等の表記に関しては例えば下記の表記方法が考えられる。
1)AND(7)=7
[入力信号の数値すべて=7]のとき数値7を出力し、そうでないなら出力を開放する。
2)AND(4)=8
[入力信号の数値すべて=4]のとき数値8を出力し、そうでないなら出力を開放する。
3)NAND(4)=8
[入力信号の数値すべて=4]のとき出力を開放し、そうでないなら数値8を出力する。
4)OR(4)=8
[入力信号の数値のいずれか=4]のとき数値8を出力し、そうでないなら出力を開放する。
5)NOR〈4)=8
[入力信号の数値のいずれか=4]のとき出力を開放し、そうでないなら数値8を出力する。There are also a “multi-value specific value AND circuit”, “multi-value specific value NAND circuit”, “multi-value specific value OR circuit”, and “multi-value specific value NOR circuit”. The meanings of “AND” and “NAND” determine whether “all numerical values corresponding to the potentials of the first input means to the S input means” are equal to or not equal to the input specific value. The meanings of “OR” and “NOR” determine whether “any one of the numerical values corresponding to the potentials of the first input means to the S-th input means” is equal to or not equal to the input specific value. Regarding the notation of mathematical formulas, for example, the following notation methods can be considered.
1) AND (7) = 7
When [all numerical values of the input signal = 7], the
2) AND (4) = 8
When [all numerical values of the input signal = 4], the numerical value 8 is output, otherwise the output is released.
3) NAND (4) = 8
When [all numerical values of the input signal = 4], the output is released, and if not, the numerical value 8 is output.
4) OR (4) = 8
When [any of the numerical values of the input signal = 4], the numerical value 8 is output, otherwise the output is released.
5) NOR <4) = 8
When [any of the numerical values of the input signal = 4], the output is released. Otherwise, the numerical value 8 is output.
さらに、『AND』、『NAND』、『OR』、『NOR』のグループと『OVER』、『NOVER』、『UNDER』、『NUNDER』のグループの組合せが可能である。『多値特定値AND・OVER回路』、『多値特定値NAND・OVER回路』、『多値特定値AND・NOVER回路』、『多値特定値NAND・NOVER回路』、『多値特定値AND・UNDER回路』、『多値特定値NAND・UNDER回路』、『多値特定値AND・NUNDER回路』、『多値特定値NAND・NUNDER回路』それぞれは入力のすべてが特定値より上か下か(又は大きいか小さいか)、さらに等しい場合もあるかどうかを判別する。
一方、『多値特定値OR・OVER回路』、『多値特定値NOR・OVER回路』、『多値特定値OR・NOVER回路』、『多値特定値NOR・NOVER回路』、『多値特定値OR・UNDER回路』、『多値特定値NOR・UNDER回路』、『多値特定値OR・NUNDER回路』、『多値特定値NOR・NUNDER回路』それぞれは入力のいずれかが特定値より上か下か(又は大きいか小さいか)、さらに等しい場合もあるかどうかを判別する。但し、以下のそれぞれは互いに論理的な機能は同じである。
a)多値特定値AND・NUNDER回路=多値特定値NOR・UNDER回路
b)多値特定値NAND・NUNDER回路=多値特定値OR・UNDER回路
c)多値特定値OR・NUNDER回路=多値特定値NAND・UNDER回路
d)多値特定値NOR・NUNDER回路=多値特定値AND・UNDER回路
e)多値特定値AND・NOVER回路=多値特定値NOR・OVER回路
f)多値特定値NAND・NOVER回路=多値特定値OR・OVER回路
g)多値特定値OR・NOVER回路=多値特定値NAND・OVER回路
h)多値特定値NOR・NOVER回路=多値特定値AND・OVER回路Further, a combination of “AND”, “NAND”, “OR”, and “NOR” groups and “OVER”, “NOVER”, “UNDER”, and “NUNDER” groups is possible. “Multi-value specific value AND / OVER circuit”, “Multi-value specific value NAND / OVER circuit”, “Multi-value specific value AND / NOVER circuit”, “Multi-value specific value NAND / NOVER circuit”, “Multi-value specific value AND”・ Under circuit ”,“ Multi-value specific value NAND / UNDER circuit ”,“ Multi-value specific value AND / NUNDER circuit ”, and“ Multi-value specific value NAND / NUNDER circuit ”are all input above or below the specific value. (Or larger or smaller), and whether or not they may be equal.
On the other hand, “Multi-value specific value OR / OVER circuit”, “Multi-value specific value NOR / OVER circuit”, “Multi-value specific value OR / NOVER circuit”, “Multi-value specific value NOR / NOVER circuit”, “Multi-value specific” "Value OR / UNDER circuit", "Multi-value specific value NOR / UNDER circuit", "Multi-value specific value OR / NUNDER circuit", "Multi-value specific value NOR / NUNDER circuit" each of which is higher than the specific value It is determined whether it is below or below (or larger or smaller) and even more equal. However, each of the following has the same logical function.
a) Multi-value specific value AND / NUNDER circuit = Multi-value specific value NOR / UNDER circuit b) Multi-value specific value NAND / NUNDER circuit = Multi-value specific value OR / UNDER circuit c) Multi-value specific value OR / NUNDER circuit = Multi Value specific value NAND / UNDER circuit d) Multi-value specific value NOR / NUNDER circuit = Multi-value specific value AND / UNDER circuit e) Multi-value specific value AND / NOVER circuit = Multi-value specific value NOR / OVER circuit f) Multi-value specific Value NAND / NOVER circuit = multi-value specific value OR / OVER circuit g) multi-value specific value OR / NOVER circuit = multi-value specific value NAND / OVER circuit h) multi-value specific value NOR / NOVER circuit = multi-value specific value AND / OVER circuit
それから、同様に『AND』、『NAND』、『OR』、『NOR』のグループと『BETWEEN』、『NOBETWEEN』の組合せも可能である。『多値特定値AND・BETWEEN回路』、『多値特定値NAND・BETWEEN回路』、『多値特定値AND・NOBETWEEN回路』、『多値特定値NAND・NOBETWEEN回路』それぞれは入力のすべてが複数の入力用特定値の間に有るかどうかを判別する。
一方、『多値特定値OR・BETWEEN回路』、『多値特定値NOR・BETWEEN回路』、『多値特定値OR・NOBETWEEN回路』、『多値特定値NOR・NOBETWEEN回路』それぞれは入力のいずれか(=少なくとも1つ)が複数の入力用特定値の間に有るかどうかを判別する。Similarly, a combination of “AND”, “NAND”, “OR”, “NOR” and “BETWEEN”, “NOBETWEEN” is also possible. “Multi-value specific value AND / BETWEEN circuit”, “Multi-value specific value NAND / BETWEEN circuit”, “Multi-value specific value AND / NOBETWEEN circuit”, “Multi-value specific value NAND / NOBETWEEN circuit” each have multiple inputs. It is determined whether it is between the input specific values.
On the other hand, each of “Multi-value specific value OR / BETWEEN circuit”, “Multi-value specific value NOR / BETWEEN circuit”, “Multi-value specific value OR / NOBETWEEN circuit”, and “Multi-value specific value NOR / NOBETWEEN circuit” It is determined whether or not (= at least one) is between a plurality of input specific values.
なお、これらの数式等の表記に関しては前述した表記方法と同様である。また、回路図上での表記は回路図記号となる「例えば四角枠」もしくは「従来と同じ論理回路の図記号」のそば又は枠内に前述した数式等を表記すれば良い。または、もっと簡略化した数式等の表記をしてももちろん構わない。 In addition, about description of these numerical formulas etc., it is the same as that of the description method mentioned above. In addition, the expression on the circuit diagram may be expressed by the above-described mathematical formula or the like beside or in the frame of “for example, a square frame” or “a graphic symbol of the same logic circuit as in the past” as a circuit diagram symbol. Of course, a simplified expression such as a mathematical expression may be used.
各発明をより詳細に説明するために以下添付図面に従ってこれらを説明する。なお、電源線V0の電位を電位v0で表わし、電源線V1の電位を電位v1で表わし、あとは同様に電源線V2から電源線V(n−1)まで各電位を小文字の「v」と「対応する同じ数字」の組合せで1つずつ表わしている。 In order to explain each invention in more detail, these will be described with reference to the accompanying drawings. Note that the potential of the power supply line V0 is represented by the potential v0, the potential of the power supply line V1 is represented by the potential v1, and thereafter, similarly, each potential from the power supply line V2 to the power supply line V (n−1) is represented by a lowercase letter “v”. Each one is represented by a combination of “corresponding same numbers”.
図1は第1、第2発明共通の実施例で、前述した多値特定値EQUAL回路(または多値特定値判定回路)と名付けた多値論理回路で、EQUAL(m)=mである。図中のnが前述したNに相当し、S=1で、mが前記入力用特定値(請求項2に記載中の「1つ又は複数の入力用特定電位」に対応する各数値)と出力用特定値(請求項1に記載中の「1つ又は複数の特定の電位供給手段」の電位に対応する各数値)を兼ねる。
図1の実施例では次の通り各構成要素が請求項1、2それぞれに記載中の各構成手段に相当し、「n≧3」、「n−1≧m+1」、「m−1≧0」の関係が有る。
a)電源線V0、……、電源線V(m−1)、電源線Vm、電源線V(m+1)、……、電源線V(n−1)それぞれが請求項1記載中の第1電位供給手段〜第N電位供給手段それぞれに。
b)入力端子Inが請求項1記載中の第1入口手段〜第S入口手段(ただしS=1)。
c)「電源線V(m+1)、電源線V(m−1)およびトランジスタ1〜2、17及び抵抗19の接続体」が請求項1記載中の数値判別手段に。
尚、特定値mのマイナス側しきい値電位は電源線V(m−1)の電位とトランジスタ2のオン・オフしきい値電圧の大きさで決まり、特定値mのプラス側しきい値電位は電源線V(m+1)の電位とトランジスタ1のオン・オフしきい値電圧の大きさで決まる。図1の実施例に限らず、ふつう特定値mのマイナス側しきい値電位は「電源線Vmの電位」と「電源線Vm・V(m−1)の両電位の真ん中電位」の間に設定される。また、特定値mのプラス側しきい値電位は「電源線V(m+1)・Vmの両電位の真ん中電位」と「電源線Vmの電位」間に設定される。
d)「トランジスタ1、17及び抵抗19の接続体」が請求項1記載中の多値論理処理手段に。
e)出力端子Outが請求項1記載中の出口手段に。
f)電源線Vmの電位が、請求項1記載中の「1つ又は複数の特定の電位供給手段」の電位と、請求項2記載中の「1つ又は複数の入力用特定電位」に。
g)「電源線Vmと出力端子Outの間に接続され、トランジスタ3〜4によって構成される双方向性スイッチング手段」が請求項1記載中の「1つ又は複数の双方向性スイッチング手段」に。
h)トランジスタ1、17及び抵抗15、19が請求項1記載中のオン・オフ駆動手段に。FIG. 1 is an embodiment common to the first and second inventions, and is a multi-value logic circuit named the multi-value specific value EQUAL circuit (or multi-value specific value determination circuit) described above, and EQUAL (m) = m. N in the figure corresponds to the above-mentioned N, S = 1, and m is the specific value for input (each numerical value corresponding to “one or more specific potentials for input” in claim 2) and It also serves as a specific value for output (each numerical value corresponding to the potential of “one or more specific potential supply means” in claim 1).
In the embodiment of FIG. 1, each component corresponds to each component described in
a) power supply line V0,..., power supply line V (m-1), power supply line Vm, power supply line V (m + 1), ..., power supply line V (n-1). For each of the potential supply means to the Nth potential supply means.
b) The input terminal In is the first inlet means to the S-th inlet means (where S = 1).
c) “The power source line V (m + 1), the power source line V (m−1), the connection body of the
Note that the negative threshold potential of the specific value m is determined by the potential of the power supply line V (m−1) and the on / off threshold voltage of the
d) “Connected body of
e) The output terminal Out is the outlet means according to
f) The potential of the power line Vm is the potential of “one or more specific potential supply means” in
g) “one or more bidirectional switching means connected between the power supply line Vm and the output terminal Out and configured by the
h) The
図1の実施例の動作は次の通りである。入力端子Inの電位が上記「電源線Vmの電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位」の間にあれば、トランジスタ1、2が同時オンとなるため、トランジスタ1、19がトランジスタ3〜4をオン駆動する。その結果、出力端子Outは電源線Vmと双方向に導通となるので、出力端子Outは電源線Vmと双方向に接続され、出力端子Outは電源線Vmの電位を出力する。一方、入力端子Inの電位がその両しきい値電位間に無ければ、トランジスタ1、2の一方または両方がオフとなり、抵抗15がトランジスタ3〜4をオフ駆動するため、出力端子Outは開放となる。その多値論理動作に関して図1の実施例は、入力信号の数値(入力電位に対応する数値)が入力用特定値mと等しいとき出力用特定値m(特定の電位供給手段の電位に対応する数値)を出力し、入力信号の数値が入力用特定値mと等しくないときその出力を開放する。この実施例では両特定値は同じである。 The operation of the embodiment of FIG. 1 is as follows. If the potential of the input terminal In is between the “minus threshold potential with respect to the potential of the power supply line Vm and the plus threshold potential”, the
なお、「出力端子Outは抵抗等で『電源線Vm以外の電源線』または『電源線V0〜V(n−1)以外の電源線』にプル・アップ又はプル・ダウンする」という使い方も考えられる。また、「その入出力共通の特定値mが互いに異なる図1の実施例を複数個用意して入力端子同士を接続し、出力端子同士を接続する」という使い方も考えられる。さらに、抵抗15の代わりに「そのゲート・ソース間を直結した接合型FETまたはノーマリィ・オン型MOS・FET」を抵抗手段として1つずつ使用できる。それから、「n≧3」、「n−1≧m+1」、「m−1≧0」の関係は後述する図5〜図13、図15、図17、図19、図21、図26の各実施例についても同じである。そして、トランジスタ3のドレインを電源線Vmから電源線V0〜電源線V(m−1)のいずれか1つに接続し直した実施例も可能で、この事は他の実施例でも同様である。抵抗15の一端をトランジスタ3、4のソースから電源線V0に接続し直した実施例も可能。 It should be noted that the output terminal Out is considered to be pulled up or pulled down to a “power supply line other than the power supply line Vm” or “a power supply line other than the power supply lines V0 to V (n−1)” by a resistor or the like. It is done. Further, a method of “preparing a plurality of embodiments in FIG. 1 having different specific values m common to the input and output, connecting the input terminals, and connecting the output terminals” is also conceivable. Further, instead of the
ところで、図1の実施例においてトランジスタ1のソースを電源線V(m+1)から電源線V(m+2)〜電源線V(n−1)のいずれが1つに接続し直した実施例も可能であるし、トランジスタ2のソースを電源線V(m−1)から電源線V(m−2)〜電源線V0のいずれか1つに接続し直した実施例も可能であるし、あるいは、トランジスタ1、2の各ソースを前述と同様に接続し直した実施例も可能である。これらの場合、図1の実施例は多値特定値BETWEEN回路になる。また、図1の実施例などの場合、トランシスタ3、4それぞれがオンのとき内蔵ダイオードとチャネルが並列になる。 By the way, in the embodiment of FIG. 1, an embodiment in which the source of the
図5の実施例は図1の実施例と電圧極性または電圧方向に関して対称的な関係に有る回路で、「図1の実施例において電源電位v0〜v(n−1)の高低を正反対にし、各トランジスタ(可制御スイッチング手段)をこれと相補関係に有るトランジスタで1つずつ置き換え、電圧極性または方向性の有る各構成手段(例:電源、ダイオード等。)の向きを1つずつ正反対にした回路」である。従って、後述する他の実施例にも同様に「その実施例と電圧極性または電圧方向に関して対称的な関係に有る実施例」が有る。 The embodiment of FIG. 5 is a circuit having a symmetrical relationship with the embodiment of FIG. 1 in terms of voltage polarity or voltage direction. “In the embodiment of FIG. 1, the levels of the power supply potentials v0 to v (n−1) are made opposite to each other. Each transistor (controllable switching means) is replaced one by one with a complementary transistor, and the direction of each constituent means (eg, power supply, diode, etc.) having a voltage polarity or direction is reversed one by one. Circuit ". Accordingly, other embodiments described later also have “an embodiment having a symmetrical relationship with the embodiment in terms of voltage polarity or voltage direction”.
図6の実施例は双方向性スイッチング手段に4端子のゲート絶縁型FETを1つ用いた実施例で、多値特定値EQUAL回路である。 The embodiment of FIG. 6 is an embodiment in which one four-terminal gate insulating FET is used as the bidirectional switching means, and is a multi-value specific value EQUAL circuit.
図7(a)の実施例は図6の実施例の構成を簡単化した回路である。 The embodiment shown in FIG. 7A is a circuit obtained by simplifying the configuration of the embodiment shown in FIG.
図7(b)の実施例も図6の実施例の構成を簡単化した回路である。 The embodiment shown in FIG. 7B is a circuit obtained by simplifying the configuration of the embodiment shown in FIG.
図8(a)の実施例も図7(b)の実施例の構成を簡単化した回路である。 The embodiment of FIG. 8A is also a circuit obtained by simplifying the configuration of the embodiment of FIG.
図8(b)の実施例も図7(b)の実施例の構成を簡単化した回路で、「図1の実施例においてトランジスタ3、4の接続体の代わりに4端子の絶縁型FETを用いた回路」でもある。同様に後述する図9〜図25に示す各実施例においても「同様の双方向性スイッチング手段の代わりに4端子の絶縁型FETを用いた実施例」も可能である。 The embodiment of FIG. 8B is also a circuit obtained by simplifying the configuration of the embodiment of FIG. 7B. “In the embodiment of FIG. It is also the circuit used. Similarly, in each embodiment shown in FIGS. 9 to 25 described later, an “embodiment using a four-terminal insulated FET instead of the same bidirectional switching means” is also possible.
図9の実施例は多値特定値NOT回路で、図1の実施例に「トランジスタ24と抵抗23が形成する2進法NOT回路(インバーター回路)」を挿入、接続した回路である。ダイオード25は「抵抗23の電流等が電源線V(m−1)の方へ流れる」のを防ぐ。ダイオード26と抵抗27はトランジスタ24のオフ駆動を完全にする為であるが、トランジスタ24のオン・オフしきい値電圧が大きく、オフ駆動が容易なら要らない。
なお、図9の実施例においてトランジスタ1のソースを電源線V(m+1)から電源線V(m+2)〜電源線V(n−1)のいずれか1つに接続し直した実施例も可能であるし、トランジスタ2のソースを電源線V(m−1)から電源線V(m−2〉〜電源線V0のいずれか1つに接続し直した実施例も可能であるし、あるいは、トランジスタ1、2の各ソースを前述と同様に接続し直しな実施例も可能である。これらの場合、図9の実施例は多値特定値NOBETWEEN回路になる。The embodiment of FIG. 9 is a multi-value specific value NOT circuit, which is a circuit in which a “binary NOT circuit (inverter circuit) formed by a
In the embodiment of FIG. 9, an embodiment in which the source of the
図10の実施例は、図1の実施例を応用し、本発明者が「多値特定値AND回路」と名付けた論理回路である。入力信号の数値が2つとも入力用特定値mのときだけ出力用特定値mが出力される。そうでないなら、その出力は開放される。前述の通り双方向性スイッチング手段の一端を電源線Vm以外の電位の低い電源線に接続し直せば、出力用特定値を変更できる。そして、前述の通り「電源線V(m+1)に接続したPMOSのソース」を「電源線V(m+1)より電位の高い電源線」に接続し直したり、または、「電源線V(m−1)に接続したNMOSのソース」を「電源線V(m−1)より電位の低い電源線」に接続し直したりすれば、図10の実施例は「多値特定値AND・BETWEEN回路」になる。 The embodiment of FIG. 10 is a logic circuit that is applied to the embodiment of FIG. 1 and is named “multi-value specific value AND circuit” by the present inventor. The output specific value m is output only when both numerical values of the input signal are the input specific value m. Otherwise, its output is freed. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to a power supply line having a low potential other than the power supply line Vm. Then, as described above, the “PMOS source connected to the power supply line V (m + 1)” is reconnected to the “power supply line having a higher potential than the power supply line V (m + 1)” or “the power supply line V (m−1)”. 10) is connected to the “power source line having a potential lower than that of the power source line V (m−1)”, the embodiment of FIG. 10 becomes the “multi-value specific value AND / BETWEEN circuit”. Become.
図11の実施例は多値特定値NAND回路で、図10の実施例において入力数を3に増やし、前述と同様に2進法NOT回路(インバーター回路)」を挿入、接続した回路である。前述と同様に双方向性スイッチング手段の電源線の接続変更により出力用特定値を変更できる。また、前述と同様に入力しきい値電位判別用PMOSやNMOSの各ソースの電源線の接続変更により図11の実施例は多値特定値NAND・BETWEEN回路になる。 The embodiment of FIG. 11 is a multi-value specific value NAND circuit, which is a circuit in which the number of inputs is increased to 3 in the embodiment of FIG. 10 and a binary NOT circuit (inverter circuit) is inserted and connected in the same manner as described above. As described above, the output specific value can be changed by changing the connection of the power supply line of the bidirectional switching means. Similarly to the above, the embodiment of FIG. 11 becomes a multi-valued specific value NAND / BETWEEN circuit by changing the connection of the power source lines of the PMOS and NMOS sources for determining the input threshold potential.
図12の実施例は、図1の実施例を応用した、本発明者が「多値特定値OR回路」と名付けた論理回路である。入力信号の数値3つのいずれか(少なくとも1つ)が入力用特定値mのとき出力用特定値mが出力される。そうでないなら、その出力は開放される。前述通り双方向性スイッチング手段の一端を電源線Vmより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線V(m+1)に接続した3つのPMOSのソース」を「電源線V(m+1)より電位の高い電源線」に接続し直したり、または、「電源線V(m−1)に接続した3つのNMOSのソース」を「電源線V(m−1)より電位の低い電源線」に接続し直したりすれば、図12の実施例は「多値特定値OR・BETWEEN回路」になる。 The embodiment of FIG. 12 is a logic circuit that the present inventor has named the “multi-value specific value OR circuit” to which the embodiment of FIG. 1 is applied. When any of the three numerical values (at least one) of the input signal is the input specific value m, the output specific value m is output. Otherwise, its output is freed. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to the power supply line having a lower potential than the power supply line Vm. Further, as described above, the “sources of the three PMOSs connected to the power supply line V (m + 1)” are reconnected to the “power supply line having a higher potential than the power supply line V (m + 1)” or the “power supply line V (m -1) is reconnected to "a power supply line having a lower potential than the power supply line V (m-1)", the embodiment of FIG. BETWEEN circuit ".
図13の実施例は多値特定値NOR回路で、図12の実施例において前述と同様に2進法NOT回路(インバーター回路)」を挿入、接続した回路である。前述と同様に双方向性スイッチング手段の電源線の接続変更により出力用特定値を変更できる。また、前述と同様に入力しきい値電位判別用PMOS3個やNMOS3個の各ソースの電源線の接続変更により図13の実施例は多値特定値NOR・BETWEEN回路になる。 The embodiment of FIG. 13 is a multi-value specific value NOR circuit, and is a circuit in which a binary NOT circuit (inverter circuit) is inserted and connected in the same manner as in the embodiment of FIG. As described above, the output specific value can be changed by changing the connection of the power supply line of the bidirectional switching means. Similarly to the above, the embodiment of FIG. 13 becomes a multi-value specific value NOR / BETWEEN circuit by changing the connection of the power source lines of the three input threshold potential judging PMOSs and three NMOS sources.
図14の実施例は本発明者が「多値特定値OVER回路」と名付けた論理回路である。入力信号の数値が入力用特定値(m−1)より上のとき(大きいとき)出力用特定値mが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Vmより電位の高い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線V(m−1)に接続したNMOSのソース」を「電源線V(m−1)より電位の低い電源線」に接続し直せば、入力用特定値を変更できる。また、図14の実施例で入力のオン・オフしきい値電位は入力用特定値(m−1)のプラス側しきい値電位より高く電位vmより低く設定されるが、数値mのプラス側しきい値電位より高く設定することも可能で、この場合、入力用特定値はmになる。
尚、「n≧3」、「n−1≧m」、「m−1≧0」の関係に有る。そして、これら「入力用、出力用の各特定値の変更や前記n、m関係の事」は後述する図16、図22(a)と(b)、図24(a)と(b)の各実施例でも同じである。The embodiment of FIG. 14 is a logic circuit named by the present inventor as a “multi-value specific value OVER circuit”. When the numerical value of the input signal is higher (larger) than the input specific value (m−1), the output specific value m is output. Otherwise the output is released. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to a power supply line having a higher potential than the power supply line Vm. Also, as described above, if the “NMOS source connected to the power supply line V (m−1)” is reconnected to the “power supply line having a lower potential than the power supply line V (m−1)”, the specific value for input is changed. it can. In the embodiment of FIG. 14, the input on / off threshold potential is set to be higher than the positive threshold potential of the input specific value (m−1) and lower than the potential vm. It is also possible to set it higher than the threshold potential. In this case, the input specific value is m.
Note that “n ≧ 3”, “n−1 ≧ m”, and “m−1 ≧ 0”. These “changes in specific values for input and output and the relationship between n and m” are shown in FIGS. 16, 22 (a) and (b), and FIGS. 24 (a) and (b) described later. The same applies to each embodiment.
図15の実施例も本発明者が「多値特定値OVER回路」と名付けた論理回路である。入力信号の数値が入力用特定値(m−1)より上のとき(大きいとき)出力用特定値mが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Vmより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線V(m−1)に接続したNMOSのソース」を「電源線V(m−1)より電位の低い電源線」に接続し直せば、入力用特定値を変更できる。また、図15の実施例で入力のオン・オフしきい値電位は入力用特定値(m−1)のプラス側しきい値電位より高く電位vmより低く設定されるが、数値mのプラス側しきい値電位より高く設定することも可能で、この場合、入力用特定値はmになる。 The embodiment of FIG. 15 is also a logic circuit named by the present inventor as a “multi-value specific value OVER circuit”. When the numerical value of the input signal is higher (larger) than the input specific value (m−1), the output specific value m is output. Otherwise the output is released. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to the power supply line having a lower potential than the power supply line Vm. Also, as described above, if the “NMOS source connected to the power supply line V (m−1)” is reconnected to the “power supply line having a lower potential than the power supply line V (m−1)”, the specific value for input is changed. it can. In the embodiment of FIG. 15, the input on / off threshold potential is set higher than the positive threshold potential of the input specific value (m−1) and lower than the potential vm. It is also possible to set it higher than the threshold potential. In this case, the input specific value is m.
図16の実施例は本発明者が「多値特定値NOVER回路」と名付けた論理回路で、図14の実施例において前述と同様に2進法NOT回路を挿入、接続した回路である。入力信号の数値が入力用特定値(m−1)より上のとき(大きいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment of FIG. 16 is a logic circuit named by the present inventor as a “multi-value specific value NOVER circuit”, and is a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. When the numerical value of the input signal is higher than the input specific value (m−1) (when it is large), the output is released, and when not so, the output specific value m is output.
図17の実施例は本発明者が「多値特定値NOVER回路」と名付けた論理回路で、図15の実施例において前述と同様に2進法NOT回路を挿入、接続した回路である。入力信号の数値が入力用特定値(m−1)より上のとき(大きいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。尚、「入力用、出力用の各特定値の変更に関するの事は前述した図15の実施例と同じである。 The embodiment of FIG. 17 is a logic circuit named by the present inventor as a “multi-value specific value NOVER circuit”, and is a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. When the numerical value of the input signal is higher than the input specific value (m−1) (when it is large), the output is released, and when not so, the output specific value m is output. Note that “the change of each specific value for input and output is the same as in the embodiment of FIG. 15 described above.
図18の実施例は本発明者が「多値特定値UNDER回路」と名付けた論理回路である。入力信号の数値が入力用特定値(m+1)より下の時(小さい時)出力用特定値mが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Vmより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線V(m+1)に接続したPMOSのソース」を「電源線V(m+1)より電位の高い電源線」に接続し直せば、入力用特定値を変更できる。また、図18の実施例では入力のオン・オフしきい値電位は入力用特定値(m+1)のマイナス側しきい値電位より低く、電位vmより高く設定されるが、数値mのマイナス側しきい値電位より低く設定することも可能で、この場合、入力用特定値はmになる。なお、「n≧3」、「n−1≧m+1」、「m≧0」の関係に有る。そして、これら「入力用、出力用の各特定値の変更」や前記n、m関係の事は後述する図20、図23(a)と(b)、図25(a)と(b)の各実施例でも同じである。 The embodiment of FIG. 18 is a logic circuit named by the present inventor as a “multi-value specific value UNDER circuit”. When the numerical value of the input signal is lower (smaller) than the input specific value (m + 1), the output specific value m is output. Otherwise the output is released. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to the power supply line having a lower potential than the power supply line Vm. As described above, the input specific value can be changed by reconnecting the “PMOS source connected to the power supply line V (m + 1)” to the “power supply line having a higher potential than the power supply line V (m + 1)”. In the embodiment of FIG. 18, the on / off threshold potential of the input is set lower than the negative threshold potential of the input specific value (m + 1) and higher than the potential vm. It can be set lower than the threshold potential, and in this case, the specific value for input is m. Note that “n ≧ 3”, “n−1 ≧ m + 1”, and “m ≧ 0”. These “changes in specific values for input and output” and the relationship between n and m are shown in FIGS. 20, 23 (a) and (b), and FIGS. 25 (a) and (b) described later. The same applies to each embodiment.
図19の実施例も本発明者が「多値特定値UNDER回路」と名付けた論理回路である。入力信号の数値が入力用特定値(m+1)より下の時(小さい時)出力用特定値mが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Vmより電位の高い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線V(m+1)に接続したPMOSのソース」を「電源線V(m+1)より電位の高い電源線」に接続し直せば、入力用特定値を変更できる。また、図19の実施例で入力のオン・オフしきい値電位は入力用特定値(m+1)のマイナス側しきい値電位より低く電位vmより高く設定されるが、数値mのマイナス側しきい値電位より低く設定することも可能で、この場合、出力用特定値はmになる。 The embodiment of FIG. 19 is also a logic circuit named by the present inventor as a “multi-value specific value UNDER circuit”. When the numerical value of the input signal is lower (smaller) than the input specific value (m + 1), the output specific value m is output. Otherwise the output is released. As described above, the specific value for output can be changed by reconnecting one end of the bidirectional switching means to a power supply line having a higher potential than the power supply line Vm. As described above, the input specific value can be changed by reconnecting the “PMOS source connected to the power supply line V (m + 1)” to the “power supply line having a higher potential than the power supply line V (m + 1)”. In the embodiment of FIG. 19, the input on / off threshold potential is set lower than the negative threshold potential of the input specific value (m + 1) and higher than the potential vm, but the negative threshold of the numerical value m. It is also possible to set it lower than the value potential. In this case, the output specific value is m.
図20の実施例は本発明者が「多値特定値NUNDER回路」と名付けた論理回路で、図18の実施例において前述と同様に2進法NOT回路を挿入、接続した回路である。入力信号の数値が入力用特定値(m+1)より下のとき(小さいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment shown in FIG. 20 is a logic circuit named by the present inventor as a “multi-value specific value NUNDER circuit”. In the embodiment shown in FIG. 18, a binary NOT circuit is inserted and connected in the same manner as described above. When the numerical value of the input signal is lower (smaller) than the input specific value (m + 1), the output is released, otherwise the output specific value m is output.
図21の実施例は本発明者が「多値特定値NUNDER回路」と名付けた論理回路で、図19の実施例において前述と同様に2進法NOT回路を挿入、接続した回路である。入力信号の数値が入力用特定値(m+1)より下のとき(小さいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。尚、「入力用、出力用の各特定値の変更に関するの事は前述した図19の実施例と同じである。 The embodiment shown in FIG. 21 is a logic circuit named by the present inventor as a “multi-value specific value NUNDER circuit”. In the embodiment shown in FIG. 19, a binary NOT circuit is inserted and connected in the same manner as described above. When the numerical value of the input signal is lower (smaller) than the input specific value (m + 1), the output is released, and when not, the output specific value m is output. Note that “the change of the specific values for input and output is the same as in the embodiment of FIG. 19 described above.
図22(a)の実施例は、本発明者が「多値特定値AND・OVER回路」と名付けた多値論理回路で、「図14の実施例において入力しきい値電位の判別用NMOS4個を直列接続した4入力の多値論理回路」である。入力端子In1〜In4の入力信号4個の数値すべてが入力用特定値(m−1)より上のとき(大きいとき)出力用特定値mが出力される。そうでない時その出力は開放される。 The embodiment of FIG. 22A is a multi-value logic circuit named by the inventor as "multi-value specific value AND / OVER circuit". In the embodiment of FIG. Is a four-input multi-value logic circuit that is connected in series. When all the numerical values of the four input signals of the input terminals In1 to In4 are higher (larger) than the input specific value (m-1), the output specific value m is output. Otherwise the output is released.
図22(b)の実施例は、本発明者が「多値特定値NAND・OVER回路」と名付けた多値論理回路で、図16の実施例において前述と同様に入力しきい値電位の判別用NMOS4個を直列接続した4入力の多値論理回路」で、「図22(a)の実施例において2進法NOT回路を挿入、接続した回路」でもある。入力端子In1〜In4の入力信号4個の数値すべてが入力用特定値(m−1)より上のとき(大きいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment of FIG. 22B is a multi-value logic circuit named by the present inventor as a “multi-value specific value NAND / OVER circuit”. In the embodiment of FIG. "4-input multi-value logic circuit in which four NMOSs are connected in series" and "a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. 22A". When all of the numerical values of the four input signals of the input terminals In1 to In4 are higher than the input specific value (m-1) (when larger), the output is released, otherwise the output specific value m is output.
図23(a)の実施例は、本発明者が「多値特定値AND・UNDER回路」と名付けた多値論理回路で、「図18の実施例において入力しきい値電位の判別用PMOS4個を直列接続した4入力の多値論理回路」である。入力端子In1〜In4の入力信号4個の数値すべてが入力用特定値(m+1)より下のとき(小さいとき)出力用特定値mが出力される。そうでない時その出力は開放される。 The embodiment of FIG. 23 (a) is a multi-value logic circuit named by the inventor as "multi-value specific value AND / UNDER circuit". In the embodiment of FIG. Is a four-input multi-value logic circuit that is connected in series. When all the numerical values of the four input signals of the input terminals In1 to In4 are lower (smaller) than the input specific value (m + 1), the output specific value m is output. Otherwise the output is released.
図23(b)の実施例は、本発明者が「多値特定値NAND・UNDER回路」と名付けた多値論理回路で、図20の実施例において前述と同様に入力しきい値電位の判別用NMOS4個を直列接続した4入力の多値論理回路」で、「図23(a)の実施例において2進法NOT回路を挿入、接続した回路」でもある。入力端子In1〜In4の入力信号4個の数値すべてが入力用特定値(m+1)より下のとき(小さいとき)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment of FIG. 23B is a multi-value logic circuit named by the present inventor as a “multi-value specific value NAND / UNDER circuit”. In the embodiment of FIG. "4-input multi-value logic circuit in which four NMOSs are connected in series" and "a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. 23A". When all the numerical values of the four input signals of the input terminals In1 to In4 are lower (smaller) than the input specific value (m + 1), the output is released, otherwise the output specific value m is output.
図24(a)の実施例は、本発明者が「多値特定値OR・OVER回路」と名付けた多値論理回路で、「図14の実施例において入力しきい値電位の判別用NMOS4個を並列接続した4入力の多値論理回路」である。入力端子In1〜In4の入力信号4個の数値のうち少なくとも1つが入力用特定値(m−1)より上の時(大きい時)出力用特定値mが出力される。そうでない時その出力は開放される。 The embodiment shown in FIG. 24A is a multi-value logic circuit named by the inventor as "multi-value specific value OR / OVER circuit". In the embodiment shown in FIG. 14, four NMOSs for determining the input threshold potential are used. Are four-input multi-value logic circuits connected in parallel. The output specific value m is output when at least one of the numerical values of the four input signals of the input terminals In1 to In4 is higher (larger) than the input specific value (m-1). Otherwise the output is released.
図24(b)の実施例は、本発明者が「多値特定値NOR・OVER回路」と名付けた多値論理回路で、図16の実施例において前述と同様に入力しきい値電位の判別用NMOS4個を並列接続した4入力の多値論理回路」で、「図24(a)の実施例において2進法NOT回路を挿入、接続した回路」でもある。入力端子In1〜In4の入力信号4個の数値のうち少なくとも1つが入力用特定値(m−1)より上の時(大きい時)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment of FIG. 24B is a multi-value logic circuit named by the present inventor as a “multi-value specific value NOR / OVER circuit”. In the embodiment of FIG. "4-input multi-value logic circuit in which four NMOSs are connected in parallel" and "a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. 24A". When at least one of the numerical values of the four input signals of the input terminals In1 to In4 is higher than the input specific value (m-1) (when it is larger), the output is released, otherwise, the output specific value m is output. Is done.
図25(a)の実施例は、本発明者が「多値特定値OR・UNDER回路」と名付けた多値論理回路で、「図18の実施例において入力しきい値電位の判別用PMOS4個を並列接続した4入力の多値論理回路」である。入力端子In1〜In4の入力信号4個の数値のうち少なくとも1つが入力用特定値(m+1)より下の時(小さい時)出力用特定値mが出力される。そうでない時その出力は開放される。 The embodiment of FIG. 25 (a) is a multi-value logic circuit named by the inventor as "multi-value specific value OR / UNDER circuit". In the embodiment of FIG. Are four-input multi-value logic circuits connected in parallel. The output specific value m is output when at least one of the numerical values of the four input signals of the input terminals In1 to In4 is lower (smaller) than the input specific value (m + 1). Otherwise the output is released.
図25(b)の実施例は、本発明者が「多値特定値NOR・UNDER回路」と名付けた多値論理回路で、図20の実施例において前述と同様に入力しきい値電位の判別用NMOS4個を並列接続した4入力の多値論理回路」で、「図25(a)の実施例において2進法NOT回路を挿入、接続した回路」でもある。入力端子In1〜In4の入力信号4個の数値のうち少なくとも1つが入力用特定値(m+1)より下の時(小さい時)その出力は開放され、そうでないとき出力用特定値mが出力される。 The embodiment of FIG. 25B is a multi-value logic circuit named by the present inventor as a “multi-value specific value NOR / UNDER circuit”. In the embodiment of FIG. "4-input multi-value logic circuit in which four NMOSs are connected in parallel" and "a circuit in which a binary NOT circuit is inserted and connected in the embodiment of FIG. 25A". When at least one of the numerical values of the four input signals of the input terminals In1 to In4 is lower (smaller) than the input specific value (m + 1), the output is released, otherwise the output specific value m is output. .
図26の実施例は、本発明者が「多値特定値AND回路」と名付けた多値論理回路で、図7(a)の実施例において図10の実施例と同様に入力しきい値電位判別用のPMOSとNMOSを3個ずつ直列接続した3入力の多値論理回路」である。入力端子In1〜In3の入力信号3個の数値すべてが入力用特定値mと等しいとき出力用特定値mが出力され、そうでない時その出力は開放される。図26の実施例において図10の実施例に対する図11の実施例と同様に2進法NOT回路を挿入、接続すれば多値特定値NAND回路になる。 The embodiment of FIG. 26 is a multi-value logic circuit named by the present inventor as a “multi-value specific value AND circuit”. In the embodiment of FIG. 7A, the input threshold potential is the same as the embodiment of FIG. This is a “three-input multi-value logic circuit in which three PMOSs and NMOSs for discrimination are connected in series.” When all three numerical values of the input signals of the input terminals In1 to In3 are equal to the input specific value m, the output specific value m is output, otherwise the output is released. In the embodiment of FIG. 26, if a binary NOT circuit is inserted and connected as in the embodiment of FIG. 11 with respect to the embodiment of FIG. 10, a multi-value specific value NAND circuit is obtained.
図27の実施例は、本発明者が「多値特定値OR回路」と名付けた多値論理回路で、図7(a)の実施例において前述と同様に入力しきい値電位判別用のPMOSとNMOSを3個ずつ直列接続した3入力の多値論理回路」である。入力端子In1〜In3の入力信号3個の数値のうち少なくとも1つが入力用特定値mと等しいとき出力用特定値mが出力され、そうでない時その出力は開放される。図27の実施例において図12の実施例に対する図13の実施例と同様に2進法NOT回路を挿入、接続すれば多値特定値NAND回路になる。 The embodiment shown in FIG. 27 is a multi-value logic circuit named by the present inventor as a “multi-value specific value OR circuit”. In the embodiment shown in FIG. And a three-input multi-value logic circuit in which three NMOSs are connected in series. The output specific value m is output when at least one of the numerical values of the three input signals of the input terminals In1 to In3 is equal to the input specific value m, otherwise the output is released. In the embodiment of FIG. 27, if a binary NOT circuit is inserted and connected as in the embodiment of FIG. 13 with respect to the embodiment of FIG. 12, a multi-value specific value NAND circuit is obtained.
参考。図28〜図31の各回路は実施例ではなく、本発明の実施例と組み合わせる多値論理回路である。図28の回路は入力用、出力用特定値どちらも数値nの多値特定値AND回路、図29の回路は入力用、出力用特定値どちらも数値0の多値特定値AND回路、図30の回路は入力用、出力用特定値どちらも数値nの多値特定値OR回路、図31の回路は入力用、出力用特定値どちらも数値0の多値特定値OR回路である。
図28の回路においてNMOS3つと図右端のPMOSを取り外し、残り3つのPMOSのドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値nの多値特定値NAND回路になる。図29の回路においてPMOS3つと図右端のNMOSを取り外し、残り3つのNMOSのドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値0の多値特定値NAND回路になる。図30の回路においてNMOS3つと図右端のPMOSを取り外し、残り3つのPMOSの直列回路の開放ドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値nの多値特定値NOR回路になる。図31の凹路においてPMOS3つと図右端のNMOSを取り外し、残り3つのNMOSの直列回路の開放ドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値0の多値特定値NOR回路になる。reference. Each of the circuits in FIGS. 28 to 31 is not an embodiment but a multi-value logic circuit combined with the embodiment of the present invention. The circuit of FIG. 28 is a multi-value specific value AND circuit having a numerical value n for both input and output specific values. The circuit of FIG. 29 is a multi-value specific value AND circuit having a numerical value 0 for both input and output specific values. The circuit shown in FIG. 31 is a multi-value specific value OR circuit having a numerical value n for both input and output specific values, and the circuit in FIG. 31 is a multi-value specific value OR circuit having a numerical value 0 for both input and output.
In the circuit of FIG. 28, if three NMOSs and the rightmost PMOS are removed and the drain terminals of the remaining three PMOSs are used as output terminals, both input and output specific values become a multi-value specific value NAND circuit with a numerical value n. In the circuit of FIG. 29, when three PMOSs and the rightmost NMOS are removed and the drain terminals of the remaining three NMOSs are used as output terminals, both the input and output specific values become a multi-value specific value NAND circuit having a numerical value of zero. In the circuit of FIG. 30, when three NMOSs and the rightmost PMOS are removed and the open drain terminal of the remaining three PMOSs is used as an output terminal, both the input specific value and the output specific value become a multi-value specific value NOR circuit with a numerical value n. Become. When the three PMOSs and the rightmost NMOS in the figure are removed in the concave path of FIG. 31, and the open drain terminal of the remaining three NMOS series circuits is used as the output terminal, the input and output specific values are both multi-value specific value NOR circuits with numerical values 0 become.
本発明者が「多値AND回路」と名付ける実施例31の実施例について述べる。例えば「n=10で、mが1〜8である『図26の実施例』または『入力数を3つにした図10の実施例』を8つ」、「n=10である図28の回路1つ」及び「n=10である図29の回路1つ」を用意して、入力端子In1同士10個、入力端子In2同士10個、入力端子In3同士10個および出力端子Out同士10個をそれぞれ接続して、新しい入力端子In1〜In3と出力端子Outを形成すれば、10値3入力型の多値AND回路ができる。この場合、「入力端子In1〜In3の電位に対応する数値」全てが同じなら、「その数値に対応する電位(又は電圧)」が出力端子Outから出力される。つまり、その論理動作に関して実施例31は、3つの入力数値が全て同じ時その同一数値を出力する一方、1つでも違う時その出力を開放する。 An embodiment of the embodiment 31 named by the present inventor as "multi-value AND circuit" will be described. For example, “n = 10 and m is 1 to 8 in“ the embodiment of FIG. 26 ”or“ the embodiment of FIG. 10 in which the number of inputs is three ”is eight”, “n = 10 in FIG. 29 "and" one circuit of FIG. 29 where n = 10 "are prepared, 10 input terminals In1, 10 input terminals In2, 10 input terminals In3, and 10 output terminals Out. Are connected to each other to form new input terminals In1 to In3 and an output terminal Out, a 10-value 3-input multi-value AND circuit can be formed. In this case, if all the “numerical values corresponding to the potentials of the input terminals In1 to In3” are the same, the “potential (or voltage) corresponding to the numerical values” is output from the output terminal Out. That is, regarding the logical operation, the embodiment 31 outputs the same numerical value when all three input numerical values are the same, and releases the output when even one of the numerical values is different.
この様に第1、第2発明の場合「互いに異なる電位」すなわち「互いに異なる数値」を同時に出力しない限り、複数の多値論理回路の出力端子同士と入力端子同士を接続して、その多値論理処理能力を発展、強化させることができる。他にも例えば「入力用、出力用どちらの特定値も数値(m+1)の多値特定値NUNDER回路」、「入力用、出力用どちらの特定値も数値mの多値特定値判定回路」及び「入力用、出力用どちらの特定値も数値(m−1)の多値特定値NOVER回路」の入力端子同士、出力端子同士を接続すれば、「入力信号の数値≧数値(m+1)のとき数値(m+1)を出力」、「入力信号の数値=数値mのとき数値mを出力」及び「入力信号の数値≦数値(m−1)のとき数値(m−1)を出力」という論理機能の多値論理回路を構成することができる。この様な特性はニューロ・コンピューター向きである。 Thus, in the case of the first and second inventions, as long as “different potentials”, that is, “different values” are not output simultaneously, the output terminals and the input terminals of a plurality of multi-value logic circuits are connected to each other. Logical processing capability can be developed and strengthened. In addition, for example, “a specific value for both input and output is a numerical value (m + 1) multi-value specific value NUNDER circuit”, “a specific value for both input and output is a multi-value specific value determination circuit with a numerical value m”, and If the input terminals and output terminals of the "multi-value specific value NOVER circuit with both input and output specific values are numerical values (m-1)" are connected, "input signal numerical value ≥ numerical value (m + 1) "Numerical value (m + 1) is output", "Numerical value m is output when numerical value of input signal = numerical value m", and "Numerical value (m-1) is output when numerical value of input signal ≤ Numerical value (m-1)" The multi-value logic circuit can be configured. Such characteristics are suitable for neurocomputers.
最後に以下の事を補足する。
a)図10〜図13、図22〜図27の各実施例において入力しきい値電位を入力端子ごとに違わさせれば、さらに多値論理処理機能が発展する。
b)本発明の場合、多値数(N値のNのこと。)がいくつであっても、その回路構成を変更する必要が無く、5値でも10値でも100値でも同じ回路構成で良く、自由度、柔軟性、対応力が有る。ただ接続する電源線などの接続を変更するだけで済む。
c)本発明では出力を開放するという多値論理出力の仕方も選択できるので、出口手段(例:出力端子など。)を抵抗等で『特定の電位供給手段(例:電源線。)Vm以外の電位供給手段』あるいは『電位供給手段V0〜V(n−1)以外の電位供給手段』にプル・アップ又はプル・ダウンして出力電圧を自由に変更することができる。
d)説明の便宜上、入口手段、出口手段と呼んだが、端子として存在せず、単なる導線や電極である場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。
e)前述(段落番号0009)の多値論理処理の種類数の超・爆発的ぼう大さに関する数学的説明では控え目に1桁(けた)2入力の場合で説明したが、更に桁数や入力数の増加により『超・超・……超・爆発的ぼう大さ』になる。例えば10値1桁3入力なら10の1,000乗もの種類の多値論理処理、多値論理関数が有り、10値2桁2入力で『10の1万・乗』種類、10値2桁3入力で『10の100万・乗』種類の多値論理処理、多値論理関数が有り、まさに『超・天文学的数字』である。実用上は『無限』と言っても言い位で、何でも有り、できない論理処理は無い(???)。
一方、量子的コヒーレント性を保つことが非常に難しいと言われている『未来の2進法の量子コンピューター』の場合『計算速度が速い』と言っても『10の数十乗』倍である。『超・天文学的数字の処理の多様性』と『10の数十乗・倍の計算速度』は直接比較の対象にならないが、10進法コンピューターの方が有利かもしれない。
f)3次元化IC技術や低電圧化技術等は『多進法論理回路、多進法演算回路、多進法記憶回路、多進法コンピューター等』の実用化を強力にアシストする。もし将来3次元化IC技術、低電圧駆動と耐電圧維持の両立技術、省エネルギー技術、冷却技術等がどんどん進歩すれば、64進法、100進法、128進法の論理回路、演算回路、記憶回路またはコンピューター等も可能になり、64進法、100進法、128進法の超・超・……超・ウルトラ・スーパー・コンピューターが出現するかもしれない。Finally, the following will be supplemented.
a) In the embodiments of FIGS. 10 to 13 and FIGS. 22 to 27, if the input threshold potential is changed for each input terminal, the multi-value logic processing function is further developed.
b) In the case of the present invention, it is not necessary to change the circuit configuration regardless of the number of multi-values (N of N values), and the same circuit configuration may be used regardless of 5 values, 10 values, or 100 values. , Freedom, flexibility, responsiveness. You just need to change the connection of the power line to connect.
c) In the present invention, since the multi-value logic output method of releasing the output can also be selected, the exit means (eg, output terminal etc.) can be selected by a resistor or the like other than “specific potential supply means (eg: power supply line) Vm. The output voltage can be freely changed by pulling up or down to “potential supply means other than“ potential supply means V0 to V (n−1) ”.
d) Although called inlet means and outlet means for the sake of convenience of explanation, they do not exist as terminals, and are often simple wires or electrodes. This is the same as what is called a base terminal, a base electrode, and a base lead wire of a transistor, for example.
e) The mathematical explanation of the number of types of multi-valued logic processing described above (paragraph number 0009) in the mathematical explanation regarding the super-explosive bubble size has been described conservatively in the case of two digits, but the number of digits and input As the number increases, it becomes "super, super, ... super, explosive size." For example, if there are 10 values, 1 digit and 3 inputs, there are 10-thousand powers of multi-value logic processing and multi-valued logic functions. There are multi-valued logic processing and multi-valued logic functions of “10 millions of powers” with 3 inputs, which are exactly “super-astronomical numbers”. Practically, it is a saying even if it is “infinite”, there is anything, and there is no logical processing that cannot be done (???).
On the other hand, in the case of "future binary quantum computer", which is said to be very difficult to maintain quantum coherency, even if it says "calculation speed is fast", it is "tens of 10" times . “Diversity of processing super-astronomical numbers” and “computation speed of tens of powers of 10” are not directly compared, but a decimal computer might be more advantageous.
f) Three-dimensional IC technology, low voltage technology, etc. strongly assist the practical application of “multi-ary logic circuits, multi-ary arithmetic circuits, multi-ary memory circuits, multi-adic computers, etc.”. If three-dimensional IC technology, low voltage drive and withstand voltage maintenance technology, energy saving technology, cooling technology, etc. will continue to advance in the future, 64 base, 100 base, 128 base logic circuits, arithmetic circuits, memory Circuits, computers, etc. will also be possible, and there may be 64, 100, 128, super, super, super, ultra, and super computers.
g)ところで10進法コンピューター『DC』(Decimal Computer)が「現在の2進法コンピューターが引き起こす『コンピューター過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、緩和(かんわ)したり、又は、治(なお)したり、することが期待される。『コンピューター過剰適応症』では「0」が「1」しかないコンピューターの2進法的な思考に同一化して、「曖昧(あいまい)な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。
参考:日本経済新聞(東京版)の2002年3月11日付け朝刊のp.34『心蝕(むしば)むテクノストレス』。
この事は『人間ぽい、人に優しいコンピューター、ニューロ・コンピューター又は人工知能を造るには多進法、特に10進法の方が良いこと』および『ファジィー制御にも多進法、特に10進法の方が向いていること』を示唆(しさ)している。
ただこれらの事は『曖昧な表現をする文化』を持つ日本などアジア系では当てはまり、『YES、NOをはっきりと表現する文化』を持つ欧米系では当てはまらないのかもしれない。であるなら、『多進法コンピューター等は日本などアジア系が向いていて、得意分野ではないだろうか!?』。
h)本発明者が「多値AND回路」と名付けた実施例31(参照:段落番号0070)の入力端子数を1つにし、入力端子と出力端子を接続すれば、10値メモリー、10値メモリー・セル、10値記憶手段を構成することができる。同様に多値数(N値のNのこと。)を変えれば多値数の異なる多値記憶手段を構成することができる。
i)例えば10値以上の多値記憶手段の複数個を10進法の多数桁で使い、10値以外の11値や12値などの部分をプラス、マイナスの符号またはパリティ・チェック等に使用することも可能である。このため、多値数と多進法数(N進法のNのこと。)が一致するとは限らないから、『多値論理回路、多値コンピューター等』と呼ぶよりは『多進法論理回路、多進法コンピューター等』と呼ぶ方が正しいと本発明者は考える。現に、4値のメモリーを使った2進法の回路が実用化されている。
j)多進法論理回路、多進法コンピューター等が2進法のそれらより、たとえ消費電力が大きくなったり、部品点数が多くなったりしたとしても、これら欠点を補い、さらに上回る高性能や利点が有れば実用化の価値が有る。上述した『人に優しい』もその利点の1つであるが、同じデータ線の数なら送れる情報量、扱う情報量の多さ、10進法なら10進数のままだから2進数・10進数の変換誤差が存在しないこと、桁上り、桁下りの回数が少ないこと、等もその利点である。他にも有る。
k)第1発明の効果3(段落番号0023)について補足する。
「図2の従来回路においてトランジスタQ1、Q4を取り外した回路」つまり「最低電位と最高電位の間にある中間電位に接続された双方向性スイッチング手段の回路」は図1〜図8それぞれに示す各実施例に相当するが、前述(段落番号0008)した通りその使い方に制限が有り、単独では使用できない。一方、図1〜図8それぞれに示す各実施例にはその様な使い方の制限が無く、自由に使用できる。つまり、これら実施例は「従来回路では実現できない多値論理処理機能」を持っていることになる。
そして、第2発明の「多値特定値NOT回路」、「多値特定値NAND回路」及び「多値特定値NOR回路」等の様に補出力の出力機能も「従来回路では実現できない多値論理処理機能」又は「知られていない多値論理処理機能」である。さらに、第2発明の「多値特定値OVER回路」、「多値特定値UNDER回路」、「多値特定値NOVER回路」および「多値特定値NUNDER回路」などと同じ多値論理処理機能を持つ従来回路も無い。特に、特定電位を双方向に出力する回路はそうである。
l)図2の従来回路において、トランジスタQ2、Q3を取り外し、それらの代わりに図1〜図8に示す実施例のうち1つを組み合わせることもできる。一方、実施例31(段落番号0070)においてn=10ではなくn=3にした回路も可能である。
この様に本発明は自由度、対応能力が高く、発展、強化または変更が自由である。g) By the way, the decimal computer “DC” (Decimal Computer) eliminates, prevents, or alleviates the “syndrome called“ computer over-adaptation ”caused by the current binary computer” Or it is expected to be cured. In “Computer Over-Adaptation”, “0” becomes the same as the binary thinking of a computer that has only “1”, and communication with “others who leave ambiguous room” becomes impossible. Gets worse.
Reference: p. Of the morning edition dated March 11, 2002 of the Nihon Keizai Shimbun (Tokyo edition). 34 “Musoba techno stress”.
This means that “multi-decimal, especially decimal, is better for building human-friendly, human-friendly computers, neuro-computers or artificial intelligence” and “multi-decimal, especially decimal, for fuzzy control. Suggests that “is better.”
However, these things may apply to Asians such as Japan with a “culture that expresses ambiguous expression”, and may not apply to Western countries that have “a culture that expresses YES and NO clearly”. If so, “Isn't the multi-adic computer etc. a good field for Asians like Japan? ? ].
h) If the number of input terminals of the embodiment 31 (refer to paragraph number 0070) named by the present inventor as “multi-value AND circuit” is set to one and the input terminal and the output terminal are connected, 10-value memory, 10-value A memory cell and a 10-value storage means can be configured. Similarly, multi-value storage means having different multi-value numbers can be configured by changing the multi-value number (N of N values).
i) For example, a plurality of ten-value or more multi-value storage means are used in decimal decimal numbers, and the 11-value and 12-value portions other than 10 values are used for plus / minus sign or parity check. It is also possible. For this reason, a multi-value number and a multi-adic number (N in N-ary system) do not always match. The present inventor believes that it is more correct to call it "multi-adic computer etc.". Actually, a binary circuit using a quaternary memory has been put into practical use.
j) Even when the power consumption and the number of parts are larger than those of the binary system in multi-ary logic circuits, multi-adic computers, etc., these performances can be compensated for and even higher performance and advantages. If there is, there is value in practical use. One of the advantages of the above-mentioned “human-friendly” is that the amount of information that can be sent and the amount of information that can be handled with the same number of data lines. Other advantages are that there is no error and that the number of carry and carry is small. There are others.
k) Supplementary description will be made regarding effect 3 (paragraph number 0023) of the first invention.
“A circuit in which the transistors Q1 and Q4 are removed from the conventional circuit of FIG. 2”, that is, “a circuit of bidirectional switching means connected to an intermediate potential between the lowest potential and the highest potential” is shown in FIGS. Although it corresponds to each embodiment, as described above (paragraph number 0008), its usage is limited and it cannot be used alone. On the other hand, each embodiment shown in each of FIGS. 1 to 8 does not have such usage restrictions and can be used freely. That is, these embodiments have a “multi-valued logic processing function that cannot be realized by a conventional circuit”.
Further, the output function of the complementary output, such as “multi-value specific value NOT circuit”, “multi-value specific value NAND circuit” and “multi-value specific value NOR circuit” in the second invention, is also “multi-value that cannot be realized by the conventional circuit”. "Logic processing function" or "Unknown multi-value logic processing function". Furthermore, the same multi-value logic processing function as the “multi-value specific value OVER circuit”, “multi-value specific value UNDER circuit”, “multi-value specific value NOVER circuit”, “multi-value specific value NUNDER circuit”, etc. of the second invention is provided. There is no conventional circuit. This is especially true for circuits that output a specific potential bidirectionally.
l) In the conventional circuit of FIG. 2, the transistors Q2 and Q3 can be removed, and one of the embodiments shown in FIGS. 1 to 8 can be combined instead. On the other hand, a circuit in which n = 3 instead of n = 10 in Example 31 (paragraph 0070) is also possible.
As described above, the present invention has a high degree of freedom and response capability, and can be freely developed, strengthened or changed.
Claims (2)
「『N個の数値と1対1ずつ対応すると定義され、第1電位から第N電位まで番号順に電位が高くなって行くN個の電位』を供給する第1電位供給手段〜第N電位供給手段」と、
「S個の入力信号の入口となる第1入口手段〜第S入口手段」と、
「前記N個の電位それぞれを基準にしたプラス側あるいはマイナス側のしきい値電位に基づいて『前記第1入口手段〜第S入口手段の各電位に対応する各数値』が所定の多値論理で使う各入力数値のどれ又はどれらに該当するのかを判別する数値判別手段」と、
「前記数値判別手段の判別出力信号に従い前記所定の多値論理を行う多値論理処理手段」と、
「論理出力信号の出口となる出口手段」と、
「前記第2電位供給手段〜前記第(N−1)電位供給手段のうち、1つ又は複数の特定の電位供給手段と前記出口手段の各間に1つずつ接続された1つ又は複数の双方向性スイッチング手段」と、
「前記多値論理処理手段によって制御され、前記『1つ又は複数の双方向性スイッチング手段』のそれぞれをオン・オフ駆動するオン・オフ駆動手段」、
を有する多値論理回路において、
前記「1つ又は複数の双方向性スイッチング手段」のそれぞれに「同一チャネルで、逆導通の、ノーマリィ・オフのゲート絶縁型FET2つをソース同士で接続したもの」又は「ノーマリィ・オフの4端子ゲート絶縁型FET」を用い、
前記オン・オフ駆動手段に「オフ駆動時に前記逆導通の方向あるいは前記4端子ゲート絶縁型FETのバックゲート・ソース間とバックゲート・ドレイン間の各導通方向に電流が流れないもの」を用いたことを特徴とする多値論理回路。When a predetermined plural number of 3 or 3 is represented by N and a predetermined natural number is represented by S,
“First potential supply means for supplying“ N potentials that are defined to correspond to N numerical values one by one and increase in order of numbers from the first potential to the Nth potential ”to Nth potential supply Means "
"First input means to S input means serving as S input signal inlets";
“The numerical values corresponding to the potentials of the first inlet means to the S inlet means” are predetermined multi-valued logic based on the positive or negative threshold potential with respect to each of the N potentials. Numeric value discriminating means for discriminating which one of the input numeric values used in or which one corresponds to ",
"Multi-value logic processing means for performing the predetermined multi-value logic according to the discrimination output signal of the numerical value discrimination means";
"Exit means to be the output of the logic output signal",
"One or more of the second potential supply means to the (N-1) th potential supply means, one or more specific potential supply means and one outlet connected between each of the outlet means""Bidirectional switching means",
“ON / OFF drive means controlled by the multi-value logic processing means to drive each of the“ one or more bidirectional switching means ”ON / OFF”,
In a multi-value logic circuit having
Each of the “one or more bidirectional switching means” is “the same channel, two reverse-conductive, normally-off gate-insulated FETs connected at their sources” or “normally-off four terminals” Using `` gate insulated FET ''
As the on / off driving means, “the one in which no current flows in the reverse conduction direction or the conduction direction between the back gate and the source and between the back gate and the drain of the four-terminal gate insulated FET during the off driving” is used. A multi-value logic circuit characterized by that.
前記数値判別手段が「前記N個の電位のうち1つ又は複数の入力用特定電位のそれぞれを基準にしたプラス側あるいはマイナス側のしきい値電位」に基づいて「前記第1入口手段〜第S入口手段の各電位に対応する各数値」と「前記1つ又は複数の入力用特定電位の各数値」との大小関係、上下関係、間に有るかどうかの関係、又は、等しいが等しくないかの関係を判別することを特徴とする多値特定値論理回路。The multi-value logic circuit according to claim 1, wherein
The numerical value discriminating means is based on “the positive side or the negative side threshold potential with reference to each of one or a plurality of input specific potentials among the N potentials”. The relationship between each numerical value corresponding to each potential of the S inlet means and each numerical value of the one or more input specific potentials, the vertical relationship, the relationship between whether or not, or equal but not equal A multi-value specific value logic circuit characterized by determining the relationship.
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