JP2005236322A - Semiconductor device and its manufacturing method - Google Patents

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JP2005236322A
JP2005236322A JP2005099237A JP2005099237A JP2005236322A JP 2005236322 A JP2005236322 A JP 2005236322A JP 2005099237 A JP2005099237 A JP 2005099237A JP 2005099237 A JP2005099237 A JP 2005099237A JP 2005236322 A JP2005236322 A JP 2005236322A
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JP2005099237A
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Inventor
Shinichirou Ikemasu
Shigemi Okawa
成実 大川
慎一郎 池増
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology for applying a nitride film spacer SAC structure to a polycide structure, making a memory cell of a DRAM fine and obtaining high integration. <P>SOLUTION: A semiconductor device is formed with a plurality of first conductive layers formed on a substrate in parallel, a first insulating film formed to cover the first conductive layers, a second insulating film with which a part between the adjacent first conductive layers is filled, which is matched with the upper face of the first insulating film and has a face parallel to the substrate, and a contact window which is formed in the second insulating film and in which a part of a base is formed to cover the first insulating film. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体記憶装置およびその製造方法に係り、特にDRAM(DynamicRandomAccess Memory)の高集積化、および高信頼性化に適した半導体記憶装置及びその製造方法に関する。 The present invention relates to a semiconductor memory device and a manufacturing method thereof, in particular highly integrated DRAM (DynamicRandomAccess Memory), and a method of a semiconductor memory device and a manufacturing suitable high reliability.

DRAMが大容量化されていく中で、高集積化と低価格化を実現する為には、その基本構成要素であるメモリセルの微細化を進めることが必要である。 In the DRAM will be large capacity, in order to realize high integration and low cost, it is necessary to advance the miniaturization of the memory cell which is a basic component. 一般的なDRAMセルは、一つのMOSトランジスタと、一つのキャパシターから構成される。 General DRAM cell, and one MOS transistor, and a single capacitor. したがって、メモリセルの微細化を進めていくためには、小さなセルサイズで、いかにして大きなキャパシター容量を確保するかという事が重要である。 Therefore, in order to promote the miniaturization of the memory cell is a small cell size, which is how to important that that or to secure a large capacitor capacity.

近年、キャパシター容量を確保する方法として、基板に溝(トレンチ)を形成し、その中にキャパシターを形成するトレンチ型セルや、キャパシターをMOSトランジスタの上部に3次元的に積層して形成するスタック型セルが提案され、実際のDRAMのセル構造として採用されてきた。 Recently, as a method for securing a capacitor capacitance to form a trench in the substrate, and a trench type cell forming a capacitor therein, stacked to form in the upper three-dimensionally stacked in MOS transistor capacitor cell have been proposed, has been adopted as the cell structure of the actual DRAM. 特にスタック型セルに関しては、その発展型として基板と概ね平行な方向に複数枚の蓄積電極を配置し、それぞれの蓄積電極の上下両面をキャパシターとして利用することで、専有面積あたりの容量を通常のスタック型よりも増加させているフィン型セルや、基板と概ね垂直方向にシリンダー状に蓄積電極を配置することで容量を増加させているシリンダー型セルなどの改良されたセル構造が提案されている。 Especially for stacked cells, arranged a plurality of storage electrodes in a direction generally parallel to the substrate as a evolved, by utilizing the upper and lower surfaces of each of the storage electrode as a capacitor, per area occupied volume normal and fin type cell that is increased than stacked, improved cell structure, such as a cylindrical cell which increases the capacity by arranging storage electrode on a substrate with a generally cylindrical vertically is proposed .

これらのセル構造、およびその製造プロセスを適用する事により0.35μmのデザインルールを持つ64Mbitクラスの集積度のDRAMを実現する事が可能になった。 These cell structure, and has become possible to realize a DRAM having an integration degree 64Mbit class with 0.35μm design rule by applying the manufacturing process.
しかしながら、さらに高集積化を進めた、0.25μmから0.15μmのデザインルールを持つ256Mbit、1Gbitクラスの集積度のDRAMを実現するためには、これらの技術だけでは不十分である。 However, further advances the high integration, 256Mbit with 0.15μm design rules from 0.25 [mu] m, in order to realize a DRAM having an integration degree 1Gbit classes, only these techniques are insufficient. したがって、キャパシタ電極の専有面積を狭めるだけでなく、フォトリソグラフィ法において配線間のショート等の弊害を防ぐために設けられている位置合わせ余裕をなるべく少なくする必要がある。 Therefore, not only narrow the area occupied by the capacitor electrodes, it is necessary to as small as possible alignment margin provided in order to prevent adverse effects such as a short between the wires in the photolithography process. また、シリンダー型セルなどの改良されたセル構造において生じた問題を解決する必要が求められている。 Also, necessary to solve the problems arising in the improved cell structure, such as a cylindrical cell has been demanded.

第1に、位置合わせに関する問題がある。 First, there are problems related to the alignment. 従来より、微細なコンタクト窓を形成する方法として、セルフアラインコンタクト法(Self Align Contact:SAC)と呼ばれる方法が知られている。 Conventionally, as a method for forming a fine contact windows, self-aligned contact process (Self Align Contact: SAC) and methods are known to be called. この方法は、たとえば特開昭58−115859号に開示されている。 This method is disclosed in for example JP 58-115859. すなわち、MOSトランジスタのゲート電極上に第1の絶縁膜を形成した状態でゲート電極のパターニングを行う。 That is, the patterning of the gate electrode in a state of forming a first insulating film on the gate electrode of the MOS transistor.

特開昭58−115859号公報 そして、ソース/ドレイン拡散層を形成したあとでさらに第2の絶縁膜を形成し、異方性エッチング法を用いて第2の絶縁膜を拡散層が露出するまでエッチングする。 JP 58-115859 discloses Then, a further second insulating film after forming the source / drain diffusion layers, until the second insulating film diffusion layer is exposed by anisotropic etching etching. これによって、第1の絶縁膜を含むゲート電極部の側壁に絶縁膜が形成されるため、ゲート電極の周囲を第1、第2の絶縁膜で完全に絶縁することができ、かつ、自己整合(セルフアライン)的に拡散層上にコンタクト窓領域を形成することが可能となる。 Thus, since the first insulating film insulating film on the sidewall of the gate electrode portions including the is formed, first the periphery of the gate electrode, can be completely insulated by the second insulating film, and a self-alignment it is possible to form a contact window region (self-aligned) diffused layer.

このようなセルフアラインコンタクト法を用いてコンタクト窓を形成すると、下地の導電層(ゲート電極及びソース/ドレイン拡散層)とコンタクト窓との位置合わせ余裕をとらなくてよいため、その余裕分だけセルを微細にすることができる。 When forming a contact window by using such a self-aligned contact method, since the conductive layer underlying the (gate electrode and the source / drain diffusion layer) may not take the position alignment margin between the contact window, only that margin cells it is possible to fine. ただし、高集積化されたDRAMセルでは微細化のために多層工程が用いられているため、このような単純なセルフアラインコンタクト法では、まだ不十分である。 However, since the highly integrated DRAM cells and the multilayer process is used for refining, in such a simple self-aligned contact method is still insufficient.

DRAMセルで用いられる改良されたセルフアラインコンタクト技術の一例を図34から図35の模式断面図を参照して説明する。 An example of a self-aligned contact technology improved used DRAM cell with reference to schematic cross-sectional view of FIG. 35 from FIG. 34 will be described. 図34と図35は、典型的なメモリセル部をワードラインの延在方向と交差する方向(MOSトランジスタのソース−ドレイン方向)に沿って切断した断面図である。 Figures 34 and 35 is a direction intersecting a typical memory cell portion and the extending direction of the word lines (MOS transistor source - drain direction) is a sectional view taken along. この図を参照して、ビットラインや蓄積電極とMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。 Referring to this figure, specifically describes a method of forming by using a contact window of the source / drain diffusion layer of the bit line and the storage electrode and the MOS transistor self-aligned contact technology.

はじめに、図34(a)に示すように、LOCOS酸化膜112で画定されたシリコン基板111上にゲート絶縁膜113を形成し、さらにその上にポリシリコン114とタングステンシリサイド115からなるポリサイドゲート電極を形成する。 First, as shown in FIG. 34 (a), a gate insulating film 113 on the silicon substrate 111 which is defined by the LOCOS oxide film 112, further polycide gate electrode made of polysilicon 114 and tungsten silicide 115 over its to form. ゲート電極両側にソース/ドレイン拡散層116を形成する。 On both sides of the gate electrode to form a source / drain diffusion layer 116. ポリサイドゲート電極の周囲を覆う窒化膜117を形成する。 Forming a nitride film 117 covering the periphery of the polycide gate electrode. ポリサイド電極がワードラインに相当する。 Polycide electrode corresponds to a word line.

この工程までは、前記したセルフアラインコンタクト法と同じであるため、前記した特開昭58−115859号に記載された方法によって行なえばよい。 Up to this step is the same as the self-aligned contact method described above, it may be performed according to the method described in JP-58-115859 mentioned above. つづいて、その上に全面にシリコン酸化膜118を形成する。 Subsequently, a silicon oxide film 118 on the entire surface thereon. この酸化膜は後工程を容易にするために、CMP(Chemical Mechanical Polishing 化学機械研磨)法等を用いて平坦化しておく。 The oxide film is to facilitate the subsequent process, keep planarized by CMP (Chemical Mechanical Polishing Chemical mechanical polishing) method or the like.

次に、図34(b)に示すように、平坦化された酸化膜118の上にレジストを塗布し、通常のフォトリソグラフィ法を用いて、レジスト層のパターニングを行い、エッチングのマスクとなるレジストパターン119を形成する。 Next, as shown in FIG. 34 (b), a resist is coated on the planarized oxide film 118, using conventional photolithography, the resist was patterned layer, a mask for etching the resist forming a pattern 119. 次に、図35(a)に示すように、レジストパターン119をマスクとして酸化膜118をエッチングし、拡散層116に到達するコンタクト窓120を形成する。 Next, as shown in FIG. 35 (a), the oxide film 118 using the resist pattern 119 as a mask is etched to form a contact window 120 to reach the diffusion layer 116. このとき、酸化膜のエッチング条件はシリコン窒化膜に対する選択比が大きくなるように設定する。 The etching conditions of the oxide film is set so as selectivity to the silicon nitride film is increased. したがって、酸化膜のエッチングによって窒化膜117が露出しても、窒化膜はそれほどエッチングされないため、最初に形成した窒化膜によるセルフアラインコンタクト窓領域とほぼ同等の領域がコンタクト窓として形成される。 Therefore, even if exposed nitride film 117 by the etching of the oxide film, since the nitride film is not so much etched, substantially the same area and self-aligned contact window region by initially formed nitride film is formed as a contact window.

つづいて、レジストパターン119を周知の技術で除去する。 Subsequently, the resist pattern is removed 119 in a well known technique. 次に、図35(b)に示すようにコンタクト窓に導電層121を形成する。 Next, a conductive layer 121 in the contact window, as shown in FIG. 35 (b). 以上のような方法で形成したコンタクト窓は、レジストパターン119が位置ずれをおこしてゲート電極の上部や近傍に開口されたとしても、導電層121とポリサイド電極とのショートを生じない。 Contact windows formed in the manner described above, even a resist pattern 119 is opened causing the positional shift on the top or in the vicinity of the gate electrode, does not cause short-circuit between the conductive layer 121 and the polycide electrode. 従って、ポリサイド電極に対してコンタクト窓の位置合わせ余裕をとる必要がない。 Therefore, it is not necessary to take a position alignment margin of contact windows against polycide electrode.

すなわち、本技術によれば、層間絶縁膜となる酸化膜118を平坦化しながら、コンタクト窓をセルフアラインで形成することが可能となる。 That is, according to the present technology, while planarizing the oxide film 118 serving as an interlayer insulating film, it is possible to form a contact window in a self-aligned manner. このようなセルフアラインコンタクト技術を、以降「窒化膜スペーサSAC」と呼ぶ。 Such self-alignment contact technique, hereinafter referred to as "nitride spacers SAC". 窒化膜スペーサSACを用いる上で、以下のような問題点がある。 In using nitride spacers SAC, it has the following problems.

ひとつめは、窒化膜スペーサSACをゲート電極として用いた場合のトランジスタ特性の劣化の問題である。 The first is a problem of deterioration of the transistor characteristics when the nitride spacers SAC as a gate electrode. 窒化膜サイドウォールをゲート電極構造に用いた場合の問題点は、たとえば、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.38 NO.3 MARCH 1991“Hot-Carrier Injection Suppression Due to the Nitride-Oxide LDDSpacer Structure”T.Mizuno et.al. に示されている。 Problems in the case of using the nitride film-based sidewall on the gate electrode structure, for example, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.38 NO.3 MARCH 1991 "Hot-Carrier Injection Suppression Due to the Nitride-Oxide LDDSpacer Structure" T. It has been shown to Mizuno et.al..

上記論文では、その解決法として窒化膜サイドウォールとゲート電極との間および窒化膜サイドウォールと基板との間に酸化膜をもうけ、窒化膜の影響を抑えることでトランジスタ特性の劣化を抑える方法が開示されている。 In the above article, a method of its solution as providing an oxide film on and between the nitride film-based sidewall and the substrate with the nitride film-based sidewall and the gate electrode, suppressing the deterioration of the transistor characteristics by suppressing the influence of the nitride film It has been disclosed. しかし、このような構造を、そのまま窒化膜スペーサSAC構造に適用することはできない。 However, such a structure can not be directly applied to the nitride spacer SAC structure.

図36から図37を参照して、その問題点について説明する。 From Figure 36 Referring to Figure 37, a description about the problem. なお、図36と37は図34と図35と同じく典型的なメモリセル部をワードラインの延在方向と交差する方向で切断した断面図であり、図中の符号で図34や図35中の符号に相当するものには、同じ符号をつけている。 Incidentally, FIG. 36 and 37 is a sectional view taken in the direction of the same exemplary memory cell portion and Figures 34 and 35 crossing the extending direction of the word line, 34 and 35 in our Reference numerals the equivalent to the codes, are assigned the same reference numerals. 図36(a)は、図34(b)に相当する工程であり、コンタクト窓を形成するためのレジストパターン119を酸化膜118上に形成した状態を示している。 Figure 36 (a) is a step corresponding in FIG. 34 (b), shows a state of forming a resist pattern 119 for forming a contact window on the oxide film 118. シリコン膜114とシリサイド膜115からなるポリサイド電極の上にはシリコン窒化膜122が形成されており、ポリサイド電極とシリコン窒化膜122の積層体の側壁には酸化膜123を介してシリコン窒化膜124が形成されている。 On the polycide electrode made of silicon film 114 and the silicide film 115 is formed with a silicon nitride film 122, the silicon nitride film 124 through the oxide film 123 on the side wall of the stack of polycide electrode and the silicon nitride film 122 It is formed. また、ゲート電極の横の基板111中にはソース/ドレイン拡散層となる不純物領域116が形成されている。 The impurity regions 116 to be a source / drain diffusion layer is formed in the substrate 111 beside the gate electrode.

窒化膜スペーサSAC構造のコンタクト窓を形成するために、レジストパターン119が形成されている。 To form a contact window of the nitride spacers SAC structure, a resist pattern 119 is formed. ただし、位置合わせずれのためにレジストパターンがずれている状態を示している。 However, it shows a state where the resist pattern is deviated for misalignment. この状態で酸化膜118をエッチングすると、図36(b)に示すように窒化膜サイドウォール124とポリサイドゲート電極との間のサイドウォール酸化膜123も同時にエッチングされてしまい、ゲート電極の側壁が露出してしまう。 When etching the oxide film 118 in this state, the side wall oxide film 123 between the nitride film-based sidewall 124 and the polycide gate electrode as shown in FIG. 36 (b) also will be etched at the same time, the side walls of the gate electrode It will be exposed.

次に、図37に示すように、コンタクト窓内に配線用電極121を形成すると、露出したゲート電極の側壁を介して、配線用電極121や拡散層116とゲート電極がショートしてしまう。 Next, as shown in FIG. 37, to form a wiring electrode 121 in the contact window, through the sidewalls of the exposed gate electrodes, wiring electrodes 121 and the diffusion layer 116 and the gate electrode is short-circuited. これを避けるためには位置合わせ余裕をとる必要があり、セルフアラインでコンタクト窓を形成することはできない。 In order to avoid this it is necessary to take the position alignment margin, it is impossible to form a contact window in a self-aligned manner. すなわち、上記論文に記載された窒化膜サイドウォール構造は、窒化膜スペーサSACに適用することができない。 That is, the nitride film sidewall structure described in the above article can not be applied to the nitride spacer SAC.

窒化膜スペーサSACを用いる場合のふたつめの問題点は、窒化膜スペーサSACとポリサイド導電層と組み合わせることで生じる、シリサイド膜のはがれの問題である。 Problems Futatsume when using nitride spacers SAC occurs by combining the nitride spacers SAC and polycide conductive layer is a silicide film peeling problem. シリコン膜と、タングステンシリサイド(WSi)やモリブデンシリサイド(MoSi)などのシリサイド膜との積層構造であるポリサイド構造は、シリコン膜にくらべて低抵抗が得られるため、ゲート電極やワードライン、ビットライン等に広く用いられる。 And the silicon film, polycide structure is a stacked structure of a silicide film such as tungsten silicide (WSi), molybdenum silicide (MoSi), since the low resistance is obtained as compared with the silicon film, the gate electrode or word line, bit lines, etc. widely used to.

しかし、ポリサイド膜からなる導電層に対して、前記窒化膜スペーサSAC工程を適用した場合に、ポリサイド膜と窒化膜との熱膨張係数の違いにより応力が生じ、後工程の熱処理によってシリサイド膜がはがれてしまうという現象があることが分かった。 However, with respect to the conductive layer made of polycide film, when applying the nitride spacers SAC process, it caused stress due to a difference in thermal expansion coefficient between the polycide film and a nitride film, peeling silicide film by heat treatment in a later step it has been found that there is a phenomenon arises in that. したがって、トランジスタ特性劣化などの影響がない、ビット線などの配線構造に関しても、従来の窒化膜スペーサSACを用いることはできないことが分かった。 Therefore, there should be no influence of the transistor characteristics deteriorate, with regard wiring structure such as a bit line, it was found that it is impossible to use a conventional nitride spacers SAC.

第2にコンタクト窓に埋め込まれているプラグ導電膜に対するコンタクト窓開け工程の問題がある。 There is a problem of contact windows making step for plug conductive film embedded in the contact windows in the second.
高集積化されたDRAM構造では、後工程での配線層の断線等を防ぐため、平坦化処理を行なう必要があり、コンタクト窓にプラグと呼ばれる導電膜を埋め込む構造が取られる。 The highly integrated DRAM structure, to prevent breakage or the like of the wiring layers in the later step, it is necessary to perform the flattening process, the structure of embedding a conductive film called plug-in contact window is taken. プラグとさらに上層の配線とのコンタクトをとるために、コンタクト窓を開ける場合には、位置あわせずれに対してマージンのあるプロセスが望ましい。 To make contact with the plug and an upper layer wiring, when opening the contact window, it is desirable process that margin for misalignment position. また、コンタクト窓開けにSAC法が用いられると、微細化が可能となるため好ましい。 Further, the SAC process is used to open contact windows, preferable miniaturization can be achieved.

プラグの周囲にある絶縁膜が、コンタクト窓開け工程でエッチングされてしまう条件の場合、位置合わせずれに対してプロセスマージンをとることができず、また、SAC法も用いることができない。 Insulating film on the periphery of the plug, when the conditions are etched in open contact windows step, it is impossible to take the process margin for misalignment, also can not be used SAC method. このため、位置合わせ余裕をとる必要があり、集積化をすすめる上で問題であった。 Therefore, it is necessary to take a position alignment margin, which is a problem in advancing integration.

第3にシリンダ型蓄積電極の形成方法に関する問題がある。 Thirdly there is the problem relates to a method of forming a cylindrical storage electrode. シリンダ型蓄積電極は、シリンダの側面をキャパシタ容量として利用するため、容量を安定させるためには、シリンダの側面積を一定にする必要がある。 Cylindrical storage electrode, for utilizing the side surface of the cylinder as a capacitance, in order to stabilize the capacity, it is necessary to the lateral area of ​​the cylinder constant. 一般に、シリンダ型蓄積電極は、絶縁膜に開口を形成したあと蓄積電極となる導電層を開口の側壁と底面上にのみ形成し、その後絶縁膜をエッチング除去することで形成される。 In general, cylindrical storage electrode, the conductive layer to be the after storage electrode to form an opening in the insulating film is formed only on the sidewalls and bottom of the opening, it is formed thereafter insulating film by etching removal.

このような形成方法をとる場合、蓄積電極となるシリンダ型の導電層形成後、その外側の絶縁膜のエッチングにおいて、エッチング量によって、蓄積電極の外側面の露出面積が変わる。 When taking such a forming method, after the conductive layer formed of the cylinder type comprising a storage electrode, the etching of the outer insulating film, the etching amount varies exposed area of ​​the outer surface of the storage electrode. このため、容量が変化して安定しないという問題があった。 For this reason, there is a problem that capacity is not stable change.

第4に、高低差の大きい導電層へのコンタクト窓開けの問題がある。 Fourth, there is a contact window opening issues into the larger conductive layer height difference. 小さなセル面積で、十分なキャパシター容量を確保する為に、先に示したようにシリンダー型セルのような3次元的構造を用いて、蓄積電極の面積を増やした構造が検討されている。 A small cell area, in order to ensure a sufficient capacitor capacity, as indicated above using a three-dimensional structure such as a cylindrical cell, increasing the area of ​​the storage electrode structure has been studied. キャパシタ容量を十分に確保するためには、蓄積電極部の高さをどんどん高くする必要がある。 In order to secure a sufficient capacitance of the capacitor, it is necessary to rapidly increase the height of the storage electrode portion. このため、セル部と、周辺回路部との高低差(段差)が大きくなる。 Therefore, a cell portion, difference in height between the peripheral circuit section (step) is increased.

大きな段差は、段差による配線の切断という問題を生じるだけではなく、例えば、金属配線層を、セル部、及び周辺回路部上でパターニングする時、フォトリソグラフィの焦点深度が不足し、寸法精度が低下するという問題を生じる。 Large step not only results in a problem that disconnection of wiring due to the step, for example, a metal wiring layer, the cell unit, and when patterning on the peripheral circuit portion, the depth of focus of photolithography is insufficient, lowering the dimensional accuracy there arises a problem that is. これに対して、絶縁膜を形成した後に凹部にSOG(Spin On Glass)などの塗布絶縁膜やレジストを埋め込んでからエッチバックしたり、CMP法を用いてセル部、周辺回路部の高低差を生じないように絶縁膜を平坦化するという方法が、たとえば、特開平3−155663号に開示されている。 In contrast, SOG in the recess after forming the insulating film (Spin On Glass) or etched back from embed coating insulating film and the resist, such as, cell portion by CMP, the height difference of the peripheral circuit portion method of planarizing the insulating film so as not to cause, for example, disclosed in Japanese Unexamined Patent Publication No. 3-155663.
特開平3−155663号 このような平坦化を行うことで、焦点深度が不足するという問題点は解決できる。 By performing Hei 3-155663 Patent Such planarization can be solved the problem of insufficient depth of focus. しかし、新たな問題として以下に示すものが浮かんできた。 However, it has floated those shown below as a new problem. DRAM構造では、周辺回路部のMOSトランジスタのソース/ドレイン拡散層やワードラインやビットラインあるいはメモリセル部のビットラインやキャパシタ対向電極など、上層の金属配線層とのコンタクトを必要とする多くの導電層が存在している。 The DRAM structure, such as the source / drain diffusion layer and the word line or the bit line or the bit line or the capacitor counter electrodes of the memory cell portion of the MOS transistor in the peripheral circuit portion, a number of conducting requiring contact with the upper metal interconnect layer layer is present.

これらの導電層は、同じ層レベルに形成されているわけではなく、いくつかの層間絶縁膜を有して多層配線構造で形成されている。 These conductive layers are not necessarily formed in the same layer level, a number of the interlayer insulating film is formed in a multilayer wiring structure. したがって、各導電層の基板からの距離には差がある。 Therefore, the distance from the substrate of each of the conductive layers there is a difference. 先に述べた方法により、上層の絶縁膜を平坦化した場合、絶縁膜の表面は基板とほぼ平行な面に形成されるため、絶縁膜に形成されるコンタクト窓の深さに差が生じる。 The previously mentioned methods, if planarizing the upper insulating film, the surface of the insulating film to be formed substantially in a plane parallel to the substrate, there is caused a difference in the depth of the contact window formed in the insulating film.

したがって、一度のフォトリソグラフィ工程でコンタクト窓を形成しようとすると、たとえば最下層の導電層である拡散層を露出する開口をするとき、最上層の導電層は先に開口されるため、導電層が露出したまま長時間エッチング雰囲気にさらされることになる。 Therefore, in order to form a contact window in one photolithography process, for example, when an opening exposing the diffusion layer is the lowest layer of the conductive layer, since the uppermost conductive layer is opened first, conductive layer a long period of time left exposed will be exposed to the etching atmosphere. 導電層に対する絶縁膜のエッチング選択比は、それほど大きくとれない。 Etching selectivity of the insulating film to the conductive layer does not take so large. このため、コンタクト窓は最上層の導電層を貫いてさらに下層の絶縁膜までもエッチングしてしまい、場合によってはコンタクト窓の下部の別の導電層とショートしてしまう。 Therefore, contact window further until the lower insulating film through the uppermost conductive layer also would be etched in some cases short-circuited with another conductive layer of the bottom of the contact window.

したがって、下層配線層とショートをおこさない信頼性の高いコンタクト窓を形成するためには、フォトリソグラフィ工程を複数回に分けるなどして、工程数を増やすことで対処せざるを得なかった。 Therefore, in order to form a high contact window reliable without causing short and the lower wiring layer, and the like divide the photolithography process into a plurality of times, we had to deal with increasing the number of steps.

第5に、平坦化の問題がある。 Fifth, there is a planarization problems. 高集積化されるにつれて、微細化のためにDRAMの製造プロセスは複雑になり、かつ、工程数も増えてしまう。 As highly integrated, the manufacturing process of DRAM for miniaturization becomes complicated, and thus also increased number of steps. これは、製品の歩留まりを低下させる要因にもなり、最終的にはコストの増大を招く。 This also becomes a factor to lower the yield of the product, eventually results in an increase in cost. 一方、高集積化のために、多層配線工程が用いられるようになり、絶縁層や配線層の平坦化が重要である。 On the other hand, for higher integration, now the multilayer wiring process is employed, it is important planarizing insulating layer and wiring layer.

したがって、製造プロセスを複雑にせずに平坦化する技術が必要である。 Therefore, there is a need in the art for flattening without complicating the manufacturing process.
第6に、MOSトランジスタ特性の問題がある。 Sixth, there is a problem of the MOS transistor characteristics. 高集積化されるにつれて、MOSトランジスタも微細化されており、微細化にともなう特性の劣化や信頼性の低下が考えられる。 As highly integrated, MOS transistors have also been miniaturized, considered a reduction in degradation and reliability characteristics due to miniaturization.
特開平8−97210号公報 JP 8-97210 discloses 特開昭56−27971号公報 JP-A-56-27971 JP 特開昭61−194779号公報 JP-A-61-194779 JP 特開昭62−261145号公報 JP-A-62-261145 JP 特開平6−181209号 JP-A-6-181209

本発明の目的は、ポリサイド構造に窒化膜スペーサSAC構造を適用でき、DRAMのメモリセルの微細化を進め、高集積化を実現できる技術を提供することである。 An object of the present invention, the polycide structure can be applied to nitride spacers SAC structure, miniaturized memory cell of DRAM, is to provide a technique capable of realizing a high integration.
本発明の他の目的は、プラグ上の位置ずれに対してもプロセスマージンがあり、SAC構造を適用できる技術を提供することである。 Another object of the present invention, has a process margin with respect to positional displacement of the plug is to provide a technique which can be applied SAC structure.

本発明のさらに他の目的は、シリンダ型蓄積電極の外側の側面の露出面積を一定にして、安定した容量を得られる技術を提供することである。 Still another object of the present invention is to the exposed area of ​​the outer side surface of the cylindrical storage electrode constant is to provide a technique to obtain a stable capacity.
本発明の他の目的は、DRAMのメモリセル部に用いらることができ、特性を改善したMOSトランジスタ構造を提供することである。 Another object of the present invention can be Mochiiraru in the memory cell portion of the DRAM, to provide a MOS transistor structure having improved properties.

本発明の第1の観点によれば、 According to a first aspect of the present invention,
基板上に略平行に、かつ複数本配置された第1の導電層と、 A first conductive layer which is substantially parallel to, and a plurality of arranged on a substrate,
前記第1の導電層を覆うように設けられた第1の絶縁膜と、 A first insulating film provided so as to cover the first conductive layer,
前記隣接する第1の導電層間を埋め込み、前記第1の絶縁膜の上面と一致する、前記基板と平行な面を持つ第2の絶縁膜と、 Embedding a first electrically conductive layers of the adjacent, it coincides with the upper surface of the first insulating film, a second insulating film having the plane parallel to the substrate,
前記第2の絶縁膜に設けられ、その底部の一部が前記第1の絶縁膜上にかかるように形成されたコンタクト窓と、 Provided on the second insulating film, a contact window in which a part of the bottom portion is formed to span over the first insulating film,
を有することを特徴とする半導体装置が提供される。 Wherein a has a is provided.

MOSトランジスタの信頼性を損なうことなく、さらにゲート電極を構成する金属シリサイド膜の剥離を防止し、窒化膜スペーサーSACを可能にする。 Without impairing the reliability of the MOS transistor further prevent peeling of the metal silicide film constituting the gate electrode, allowing the nitride spacer SAC.
DRAMの微細化や製造マージンの増大、製造工程の短縮等に寄与する。 Increase in miniaturization and manufacturing margin of DRAM, it contributes to shortening the manufacturing process.

導電層の上面および側面を連続的に窒化幕で覆うことができ、且つ導電層の少なくとも側壁部と窒化膜との間に酸化膜等の絶縁膜を介在させることにより、MOSトランジスタの信頼性を損なうことなく、ゲート電極を構成する金属シリサイド膜の剥離を防止し、窒化膜スペーサーSACの採用を可能にする。 The upper and side surfaces of the conductive layer can be continuously covered with a nitride curtain, and by interposing an insulating film such as an oxide film at least between the side wall and a nitride film of the conductive layer, the reliability of the MOS transistor without damaging, preventing the separation of the metal silicide film constituting the gate electrode, allows the adoption of nitride spacer SAC.

以下、図面を参照して、本発明の実施例を説明する。 Hereinafter, with reference to the drawings, an embodiment of the present invention. 図1(a)、(b)は、本発明の基本実施例による半導体装置及びその変形例を示す。 Figure 1 (a), (b) show a semiconductor device and its modifications according to the basic embodiment of the present invention.
本発明の基本実施例を図1を参照して説明する。 The basic embodiment of the present invention will be described with reference to FIG. 図1(a)において、1はシリコン基板、2はフィールド絶縁膜、3はゲート酸化膜、4はシリコン膜、5はシリサイド膜、6はシリコン酸化膜、7は不純物拡散層領域、8はシリコン窒化膜スペーサ、9は層間絶縁膜、10はコンタクト窓である。 In FIG. 1 (a), 1 denotes a silicon substrate, 2 is a field insulating film, a gate oxide film 3, the silicon film 4, the silicide film 5, the silicon oxide film 6, the impurity diffusion layer region 7, 8 silicon nitride spacer, an interlayer insulating film 9, 10 is a contact window.

フィールド絶縁膜2により画定した活性層領域を有する基板1上にゲート酸化膜3を介して、シリコン膜4、シリサイド膜5の積層体からなるゲート電極が形成される。 Via a gate oxide film 3 on the substrate 1 having an active layer region was defined by the field insulating film 2, the silicon film 4, a gate electrode is formed a laminate of the silicide film 5. ゲート電極の上部および側面がシリコン窒化膜8によって覆われている。 Top and side surfaces of the gate electrode is covered with the silicon nitride film 8. サイドスペーサーとしてのシリコン窒化膜8の下部およびゲート電極の側壁との間には酸化膜6が存在する。 Between the side walls of the lower and the gate electrode of the silicon nitride film 8 as a side spacers exist oxide film 6.

スペーサーとなるシリコン窒化膜8の下部には酸化膜6が存在するので、MOSトランジスタチャネル部で発生したホットキャリアは、そのほとんどが酸化膜6中にトラップされる。 Since the lower portion of the silicon nitride film 8 serving as a spacer is present oxide film 6, hot carriers generated in the MOS transistor channel section, most of which are trapped in the oxide film 6. MOSトランジスタ特性が、シリコン窒化膜8の影響を受けることは少ない。 MOS transistor characteristics, it is less affected by the silicon nitride film 8. したがって、従来の酸化膜スペーサーを用いたのMOSトランジスタと同等の信頼性を得ることができる。 Therefore, it is possible to obtain a MOS transistor equivalent reliability using the conventional oxide film spacers.

一方、ゲート電極の側壁と、シリコン窒化膜の間に存在する酸化膜6は、シリサイド膜5と窒化膜8との間の緩衝膜として働き、シリサイド膜が後の熱処理工程等で剥離することを防止することができる。 On the other hand, the side walls of the gate electrode, oxide film 6 which is present between the silicon nitride film serves as a buffer layer between the silicide film 5 and the nitride film 8, being separated in the heat treatment step or the like after the silicide film it is possible to prevent. また、ゲート電極の側壁部のみにシリコン酸化膜6が存在し、ゲート電極の上部の領域にはシリコン酸化膜が露出しないため、窒化膜スペーサSACを用いてコンタクト窓10を形成する際に、マスクが位置ずれしたとしても従来例で説明したような、導電層とゲート電極が電気的にショートしてしまうという問題は生じない。 Further, there is a silicon oxide film 6 only on the side wall of the gate electrode, the silicon oxide film in the area above the gate electrode is not exposed, when forming a contact window 10 with nitride spacers SAC, mask There, as described in the prior art even when misaligned, there is no problem that the conductive layer and the gate electrode will be electrically shorted.

図1(b)は本発明の基本実施例による別の例を説明する図である。 Figure 1 (b) is a diagram illustrating another example according to the basic embodiment of the present invention. 図1(b)において、1はシリコン基板、2はフィールド絶縁膜、3はゲート酸化膜、4はシリコン膜、5はシリサイド膜、7は不純物拡散層領域、8はシリコン窒化膜スペーサ、9は層間絶縁膜、10はコンタクト窓、11はシリコン酸化膜である。 In FIG. 1 (b), 1 is a silicon substrate, 2 is a field insulating film, a gate oxide film 3, the silicon layer 4, the silicide film 5, the impurity diffusion regions 7, 8 silicon nitride spacer, 9 an interlayer insulating film, 10 is a contact window 11 is a silicon oxide film. なお、図1(a)の中の番号に相当するものには、同じ番号を付している。 Incidentally, the equivalent to the number in the Figure. 1 (a) are denoted by the same numbers.

図1(a)の構成と比較すると、ゲート電極を構成するシリサイド膜5の上部にも酸化膜を設け、ゲート電極の上部と側壁をシリコン酸化膜11で完全に覆ったところが異なる。 Compared Figure 1 the structure of (a), also provided an oxide film on the silicide layer 5 constituting the gate electrode, is different from the top and side walls of the gate electrode completely covering a silicon oxide film 11. この構造では、シリコン窒化膜8とシリサイド膜5とが直接接する事はないため、後の熱処理等の工程による剥離に対し、さらに強い構造となる。 In this structure, since the silicon nitride film 8 and the silicide film 5 is never in direct contact against peeling due process of heat treatment or the like after, a stronger structure.

なお、図1(a)や図1(b)に示した構造は、MOSトランジスタのゲート電極だけでなく、ポリサイド構造を有するビットライン等の他の配線層にも適用できる。 The structure shown in FIGS. 1 (a) and FIG. 1 (b), not only the gate electrodes of the MOS transistors can also be applied to other wiring layers, such as a bit line having a polycide structure.
以下、より具体的な各実施の形態について説明をする。 Hereinafter, the explanation more specific form of the embodiment. なお、図中の符号で各実施の形態で同じもの、または相当するものに対しては、同じ符号を用いている。 Incidentally, the same thing in each embodiment by a reference numeral in the drawing, or for the equivalent to are denoted by the same reference numerals.

図2は、DRAMのメモリセル部の模式平面図である。 Figure 2 is a schematic plan view of a memory cell portion of the DRAM. 図において、11は活性領域、12はMOSトランジスタのゲート電極も兼ねるワードライン、13はビットライン、14はビットラインとMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓、15はシリンダ型蓄積電極とMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓である。 In the figure, 11 is the active region, 12 a word line serves also as the gate electrode of the MOS transistor, 13 is a bit line, 14 is a contact window of the source / drain diffusion layer of the bit line and the MOS transistor 15 is a cylindrical storage electrode it is a contact window of the source / drain diffusion layer of the MOS transistor. なお、ゲート電極上やビットライン上に形成される裏打ちワードラインなどの配線層は図中には示していない。 The wiring layers such as backing word line formed over the gate electrode and the bit lines on are not shown in FIG.

ここで、基本実施例と従来技術とについて若干説明する。 Here, some described the basic embodiment and the conventional art.
特開平8−97210号には、図1(a)に一見類似した構造が記載されている。 The JP 8-97210, seemingly similar structure in FIGS. 1 (a) is described. しかし、本公報にはシリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。 However, this publication that the nitride film is formed directly on the silicide layer, to not described anything about the problem that the silicide film is peeled off, by forming the oxide film between the nitride films, peeling no no description also that the effect of preventing.

また、本公報に記載された発明では、たとえば同公報の図1に記載されているようにゲート電極の上の領域まで側壁シリコン酸化膜が形成されており、ゲート電極を覆うシリコン窒化膜の領域に酸化膜が食い込む構造になっていて、シリコン窒化膜の一部が薄く形成されている。 Further, in the invention described in this publication, for example, the sidewall silicon oxide film to a region on the gate electrode as described is formed in FIG. 1 of the publication, a region of the silicon nitride film covering the gate electrode oxide film have a structure in which bites, part of the silicon nitride film is formed thin. このような構造では、後工程のコンタクト窓の形成時に窒化膜がエッチングされて側壁酸化膜が露出し、エッチングされてコンタクト窓内に形成された配線層とゲート電極とがショートしてしまう危険性がある。 In such a structure, the nitride film is etched in forming the contact windows in a later step to expose the sidewall oxide film, the risk of the etched wiring layer formed in the contact windows and the gate electrode are short-circuited there is.

本発明の第1の観点によれば、側壁の酸化膜はゲート電極の側壁の部分にしかなく、ゲート電極を覆うシリコン窒化膜中に食い込んでいないため、構造が異なる。 According to a first aspect of the present invention, since the oxide film of the sidewall is only in the portion of the side wall of the gate electrode, not bite into the silicon nitride film covering the gate electrode, the structure is different. そして、この酸化膜の食い込みがないため、窒化膜厚が薄くなるようなことはなく、コンタクト窓形成時にゲート電極が露出するような危険性を避けることができる。 And this because there is no biting of the oxide film, never as thickness nitridation is reduced, it is possible to avoid the risk that exposes the gate electrode during a contact window formed.

また、本公報ではゲート電極上のシリコン窒化膜の横にも酸化膜を形成するために、CVD法によって酸化膜を形成している。 Further, in this publication to be next to the silicon nitride film on the gate electrode to form an oxide film to form an oxide film by CVD. しかし、本発明では、CVD酸化膜だけでなく、熱酸化法で酸化膜を形成することができる。 However, in the present invention, not only the CVD oxide film, it is possible to form an oxide film by thermal oxidation. 熱酸化法による酸化膜を用いることで、CVD酸化膜を用いた場合にくらべてシリサイド膜の剥離を防ぐ効果を大きくすることができる。 By using the oxide film formed by thermal oxidation, it is possible to increase the effect of preventing peeling of the silicide film as compared with the case of using a CVD oxide film.

さらに、基板を熱酸化して得られる酸化膜は、基板と酸化膜の界面の状態がCVD酸化膜にくらべて良好であるため、熱酸化膜が基板とシリコン窒化膜との間に存在することで、CVD酸化膜が基板とシリコン窒化膜との間にある場合よりも、MOSトランジスタ特性が向上し、信頼性が増すという効果もある。 Further, oxide film obtained substrate by thermal oxidation, because the state of the interface between the substrate and the oxide film is good compared to the CVD oxide film, the thermal oxide film is present between the substrate and the silicon nitride film in, than if the CVD oxide film is between the substrate and the silicon nitride film, improved MOS transistor characteristics, there is also an effect that reliability is increased.

特開昭61−16571号には、ゲート電極上に酸化膜と窒化膜の積層構造を設け、ゲート電極の側壁に窒化膜サイドウォールを有する構造が記載されている。 The JP 61-16571, the lamination structure of the oxide film and a nitride film disposed on the gate electrode, the sidewall of the gate electrode structure having a nitride film sidewall is described. しかし、本公報ではゲート電極の側壁には酸化膜がなく、窒化膜とゲート電極が直接接している点で全く異なるものであり、また、ポリサイド構造にした場合の問題点についても何も記載されていない。 However, no oxide film on the sidewall of the gate electrode in this publication, is quite different in that the nitride film and the gate electrode is in direct contact, also nothing is also described problems with, the polycide structure not.

特開昭56−27971号には、その実施例2としてゲート電極の上面と側壁を酸化膜と窒化膜で覆う構造が記載されている。 The JP 56-27971, the structure covering the upper surface and side walls of the gate electrode with an oxide film and a nitride film is described as a second embodiment. しかし、ゲート電極側壁の窒化膜の下には酸化膜がなく、本発明とは異なる構成であり、MOSトランジスタの特性向上の効果は望めない。 However, no oxide film under the nitride film of the gate electrode side wall, a structure different from the present invention, the effect of improving characteristics of the MOS transistor can not be expected. また、本公報にもポリサイド構造を用いることや、ポリサイド上に窒化膜を形成することで生ずる問題点について何も記載されていない。 Further, it and the use of polycide structure in this publication does not describe anything about arise problems by forming a nitride film on the polycide.

特開昭61−194779号には、ゲート電極の上面と側壁を酸化膜と窒化膜で覆う構造が記載されている。 The JP 61-194779, the structure covering the upper surface and side walls of the gate electrode with an oxide film and a nitride film is described. しかし、本公報にもポリサイド構造を用いることや、ポリサイド上に直接窒化膜を形成することで生ずる問題点について何も記載されていない。 However, it and the use of polycide structure in this publication does not describe anything about arise problems by forming a direct nitride film on the polycide. 特開昭62−261145号には、ポリサイド構造を有する配線層のまわりに酸化膜とシリコン窒化膜からなる複合膜を形成することが記載されている。 The JP 62-261145, to form a composite film made of an oxide film and a silicon nitride film around the wiring layer having the polycide structure is described. しかし、本公報に記載された発明の目的は、スパッタ法で形成したシリサイド膜からの金属汚染を防ぐためにシリコン窒化膜を用いるものであって、窒化膜サイドウォールSAC構造に関するものとは全く異なる。 However, the purpose of the invention described in this publication is, there is a silicon nitride film in order to prevent metal contamination of the silicide film formed by sputtering, completely different from those relating nitride film sidewall SAC structure.

また、本公報ではシリコン窒化膜を酸化膜の下に設けて、シリコン窒化膜がポリサイドと直接接しても良いことが記載されており、シリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。 Further, in this publication is provided a silicon nitride film under the oxide film, in contact with the silicon nitride film is directly and polycide are described that may be, that the nitride film is formed directly on the silicide film, the silicide it does not describe anything about the problem that film is peeled, by forming the oxide film between the nitride film, there is no description at all also be effective in preventing delamination.

さらに、本公報はポリサイド構造をパターニングしてから酸化膜とシリコン窒化膜の複合膜を形成しており、本発明のポリサイド上に酸化膜とシリコン窒化膜を形成してからパターニングを行い、つづいて側壁酸化膜やシリコン窒化膜を形成する方法とは異なる。 Further, this publication forms a composite film of oxide film and a silicon nitride film after patterning the polycide structure, and patterned after forming the oxide film and a silicon nitride film on a polycide of the invention, followed by different from the method of forming a sidewall oxide film or a silicon nitride film. その他、ポリサイドからなる電極上の酸化膜厚を電極側壁に形成されたる酸化膜厚よりも厚くすることで、窒化膜の剥離を防ぐ効果を増大させることができるが、上記5つの従来技術にはその点について何ら記載がない。 Other, by thicker than oxide film oxide thickness upcoming formed on the electrode sidewall thickness on the electrode made of polycide, can increase the effect of preventing the peeling of the nitride film, the above five prior art there is no description at all on that point.

このように、上記5つの公知例は本発明の基本実施例とは全く異なるものであり、また示唆するものは何も記載されていない。 Thus, the five known examples are completely different from the basic embodiment of the present invention, also intended to suggest nothing is described.
本発明の第2の観点によれば、コンタクト窓内に形成された配線用の導電層の周辺にエッチングストッパ層として機能する窒化膜があって、酸化膜やBPSG等の下層の層間絶縁膜が表面に露出していないため、窒化膜上にさらに形成された上層の層間絶縁膜のコンタクト窓を形成するときに、位置合わせずれをおこしても導電層の周辺の下層絶縁膜がエッチングされることはなく、位置合わせずれに対してマージンの大きいプロセスとなる。 According to a second aspect of the present invention, there is nitride film serving around the conductive layer for wiring formed in the contact window as an etching stopper layer, the lower layer of the interlayer insulating film such as an oxide film or a BPSG is because it is not exposed on the surface, when forming the contact windows of the upper interlayer insulating film is further formed on the nitride film, the lower insulating film around the also conductive layer causing the misalignment is etched rather, a large process margin for misalignment.

また、上層配線層の横に前記コンタクト窓が形成されている場合には、下層絶縁膜がエッチングされないため、SAC工程をとることが可能である。 Further, when the side of the upper wiring layer and the contact window is formed, since the lower insulating film is not etched, it is possible to take a SAC process.
本発明の第3の観点によれば、シリンダ型蓄積電極を形成する際に、蓄積電極の外側の絶縁膜の下にエッチングストッパ膜として機能する窒化膜を形成しておくことにより、蓄積電極の外側の絶縁膜をすべて除去することができるため、シリンダ型の蓄積電極の外側面の面積を一定にすることができ、キャパシタ容量のバラツキが小さく、安定したDRAMセルを製造することが可能となる。 According to a third aspect of the present invention, when forming a cylindrical storage electrode, by forming a nitride film functions as an etching stopper film below the outer insulating film of the storage electrode, the storage electrode it is possible to remove any outer insulating film, it is possible to make the area of ​​the outer surface of the cylindrical storage electrode constant, the variation of the capacitance is small, it is possible to manufacture a stable DRAM cell .

また、セル領域と周辺回路部との高低差をあまり大きくすることなくDRAMセルを製造することも可能になる。 Further, it becomes possible to produce a DRAM cell without a too large difference in height between the cell region and the peripheral circuit portion.
本発明の第4の観点によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、製造工程数を減らした手段を提供するものである。 According to a fourth aspect of the present invention, have a structure in which the depth of the contact windows are different, opened can do window in one photolithography step, it provides a means with a reduced number of manufacturing processes is there.

本発明の第4の観点によれば、複数の配線層にコンタクト窓を形成するときに、上層の配線層の下に窒化膜を設けて、窒化膜をストッパとしてエッチングすることで、コンタクト窓が上層の配線層から窒化膜下の絶縁層まで突き抜けて、下層の配線層まで達することを防ぐことができる。 According to a fourth aspect of the present invention, when forming a contact window in a plurality of wiring layers, under the upper wiring layer by providing a nitride film, by etching the nitride film as a stopper, the contact window penetrates the upper wiring layer to the insulating layer below the nitride film can be prevented from reaching the lower wiring layer. したがって、層間のショートを防ぐことができるため、コンタクト窓の深さが異なる上層の配線層と下層の配線層のコンタクト窓を一度のフォトリソグラフィ工程で形成することができ、工程を短縮することができる。 Therefore, it is possible to prevent a short circuit between layers, it is possible to form a contact window of the upper wiring layer depth of the contact windows are different and lower wiring layers in a single photolithography process, to shorten the process it can.

また、上層と下層の中間の配線層上に窒化膜を形成しておき、窒化膜をストッパとして第1ステップのエッチングを行い、つづいて窒化膜をエッチングする第2ステップのエッチングを行なうことで、コンタクト窓が上層の配線層から窒化膜下の絶縁層を突き抜けたり、中間層の配線層を突き抜けてさらに下層の絶縁層を突き抜けたりして、下層の配線層に達することを防ぐことができる。 Further, the upper and lower intermediate wiring layer previously formed a nitride film, etching of the first step the nitride film as a stopper, by performing the etching of the second step of etching the nitride film Subsequently, or penetrate the insulation layer under the nitride layer contact windows from the upper wiring layer, further or penetrate the lower insulating layer penetrates the wiring layer of the intermediate layer, it is possible to prevent the reaching the lower wiring layer. したがって、層間のショートを防ぐことができるため、コンタクト窓の深さが異なる上層と中間層と下層の配線層のコンタクト窓を一度のフォトリソグラフィ工程で形成することができ、工程を短縮することができる。 Therefore, it is possible to prevent a short circuit between layers, it is possible to form a contact window in the upper depth of the contact windows are different, the intermediate layer and the lower wiring layer in a single photolithography process, to shorten the process it can.

本発明の第5の観点によれば、窒化膜スペーサSACに平坦化工程を適用して製造プロセスを簡略化した方法が提供される。 According to a fifth aspect of the present invention, a method of a simplified manufacturing process by applying a planarization step to nitride spacer SAC is provided.
本発明の第5の観点によれば、窒化膜スペーサーSACに用いる配線群の上の絶縁膜を平坦化するときに、窒化膜をCMPのストッパーとして用いることにより、ストッパーとなる層を新たに形成しないで平坦化ができる。 According to a fifth aspect of the present invention, when the planarizing an insulating film on the wiring group used for nitride spacer SAC, by using the nitride film as a stopper CMP, a newly a layer of a stopper formed it is flattened not. したがって、新たな工程の増加を行なわずに精度のよい平坦化が可能である。 Therefore, it is possible to accurate planarization without an increase in new processes. また、基板からの距離の異なる配線層群の上に形成された絶縁膜を平坦化する工程において、基板からの距離が最も大きい配線群の上に設けた窒化膜をCMP工程のストッパとして用いることにより、上記配線層群の上に設けられた絶縁膜の平坦化を精度よく行なうことができる。 Further, in the step of planarizing the insulating film formed on the different wiring layers group of distance from the substrate, using a nitride film formed on the distance is the largest line group from the substrate as a stopper of the CMP process Accordingly, the planarization insulating film formed on said wiring layer group can be performed with high accuracy.

このとき基板からの距離が最も大きいものではない配線群上の絶縁膜の下の膜はストッパとして研磨にさらされないので、一定の厚さを保つことができ、耐圧を維持することが可能である。 Since this time, film under the insulating film on the wiring group distance from the substrate is not the largest not exposed to abrasive as a stopper, it is possible to maintain a constant thickness, it is possible to maintain the withstand voltage . 特開平6−181209号には、導電層の上面にシリコン窒化膜を設け、その上部に形成された絶縁膜を、前記シリコン窒化膜をストッパとしてCMP法により平坦化する方法が示されている。 The JP-6-181209, a silicon nitride film is provided on the upper surface of the conductive layer, has been shown how to flattening by CMP of the insulating film formed thereon, the silicon nitride film as a stopper. そして、本公報の図4には従来技術として、所望の形状にパターニングされた導電層の上面および側面、さらに導電層間にシリコン窒化膜が設けられ、それをCMPのストッパー膜として用いることが記載されている。 Then, as a conventional 4 of this publication technique, upper and side surfaces of the conductive layer patterned into a desired shape, the silicon nitride film is provided on the further conductive layers, it describes the use of it as a stopper film for CMP ing.

しかし、本公報には窒化膜スペーサSACについては何も記載されていないし、窒化膜スペーサSACをDRAMに用いた場合の問題については何も記載されていない。 However, you are the nitride spacers SAC in this publication does not describe anything about the problem in the case of using the nitride spacers SAC the DRAM is not described anything.
DRAMの製造方法では導電層上の窒化膜をストッパ層として用いることで、上部に形成された絶縁膜を平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。 In the method of manufacturing the DRAM by using the nitride film on the conductive layer as a stopper layer, not only planarize the insulating film formed above, it is also possible to reduce the variation in film thickness.

平坦化した絶縁膜の膜厚がばらついていると、後工程の窒化膜スペーサSACでコンタクト窓形成するときのエッチング量に分布が生じ、コンタクト窓形成時に窒化膜領域が減少して導電層とコンタクト窓内に形成される上層導電層とがショートする危険性が増してしまう。 When are variations in the thickness of the flattened insulating film, distributed in the etching amount at the time of contact windows formed in nitride spacers SAC in the subsequent step occurs, the conductive layer nitride film region at the contact window formed is reduced and the contact risk of the upper conductive layer formed in the window is short resulting in increased.

ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーSACを用いるために必要となる、窒化膜スペーサをそのまま用いることができるため、新たな工程の増加を招くことはない。 Instead of specially forming a layer of a stopper, needed with a nitride spacer SAC, it is possible to use a nitride spacer as it is, it does not lead to increase in the new process.

上記公知例には、このような窒化膜スペーサSACをDRAMに用いたときの特有の問題について何ら記載がないし、それを解決する手段についての示唆もない。 Above known examples, to no no description about specific problems when using such a nitride spacers SAC to DRAM, there is no suggestion of a means to solve it. さらに、本発明では、配線層を基板からの距離の異なるように設け、基板からの距離が最も大きい配線層の窒化膜のみをストッパとして用い、それよりも基板に近いレベルの配線層上の窒化膜はストッパとして機能させないことで、基板に近いレベルの配線層の窒化膜の絶縁耐圧を低下させないことができるが、本公報にはそのようなことはどこにも記載されていない。 Furthermore, in the present invention, provided with a wiring layer as a different distance from the substrate, using only the nitride film of the distance is the largest wiring layer from the substrate as a stopper, the level nitride on the wiring layer closer to the substrate than the film that does not function as a stopper, it is possible not to lower the breakdown voltage of the nitride film near the level of the wiring layer to the substrate, the present publication does not describe anywhere the case.

本発明の第6の観点によれば、メモリセル部のキャパシタ側のソース/ドレイン領域にのみ接合リークを防ぐための不純物を導入し、ビットラインとの接続側のソース/ドレイン領域には接合リークを防ぐための不純物を新たに導入しない。 According to a sixth aspect of the present invention, by introducing an impurity to prevent junction leakage only to the source / drain region of the capacitor of the memory cell part, junction leakage in source / drain region of the connecting side to the bit line not introduced a new impurities to prevent.

前記不純物注入をキャパシタが接続される側のみに行うことにより、MOSトランジスタのソース/ドレインの内、片側は浅い接合深さとすることができ、トランジスターの短チャネル効果や、素子間のリーク電流への悪影響を抑える事ができ、しかも、接合リークに関してシビアなキャパシタ側では接合リークを抑えることが可能である。 By performing only side that the impurity implantation capacitor is connected, of the source / drain of the MOS transistor, one side can be a shallow junction depth, and the short channel effect of the transistor, to a leakage current between the elements can suppress the adverse effect, moreover, it is a severe capacitor side it is possible to suppress junction leakage respect junction leakage.

[第1の実施の形態] First Embodiment
図3から図13を参照して、本発明の第1の実施の形態によるDRAMに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。 From Figure 3 with reference to FIG. 13, specifically describes a method of forming by using a self-aligned contact technology contact windows to the DRAM according to the first embodiment of the present invention. なお、図3〜図13は、メモリセル部については図2のA−A'部の、周辺回路部については典型的な例としての配線構造の模式切断断面図である。 Incidentally, FIGS. 3 13, for the memory cell portion of the A-A 'section of FIG. 2 is a schematic cut cross-sectional view of a wiring structure as a typical example for the peripheral circuit portion. はじめに、図3(a)に示すように、p型シリコン基板16上に、公知のLOCOS法(LOCal Oxidation of Silicon) を用いて厚い酸化膜17(フィールド酸化膜)を形成し、素子分離領域と活性領域を画定する。 First, as shown in FIG. 3 (a), on a p-type silicon substrate 16, using a known LOCOS method (LOCal Oxidation of Silicon) to form a thick oxide film 17 (the field oxide film), and the element isolation region defining an active region. 図中MCはメモリセル領域、PCは周辺回路領域を表している。 Figure MC is a memory cell region, PC denotes a peripheral circuit region.

周辺回路領域には、種々の回路が形成されるため、通常は、これらの回路を構成するためのnチャネルMOSトランジスタ形成領域やpチャネルMOSトランジスタ形成領域が形成されているpチャネルMOSトランジスタ形成領域としては、p型シリコン基板中に形成されたn型ウェル内に形成されるものがあり、nチャネルMOSトランジスタ形成領域としては、p型シリコン基板中に形成されたp型ウェル内に形成されるものや、p型シリコン基板中に形成されたn型ウェル内にさらに形成されたp型ウェル(三重ウェル構造)内に形成されるものなどがある。 The peripheral circuit area, since the various circuits are formed, typically, the p-channel MOS transistor forming region in which the n-channel MOS transistor forming region, a p-channel MOS transistor forming region for constituting these circuits are formed the are those formed in the p-type silicon substrate n type well formed in, as the n-channel MOS transistor forming region, is formed in the p-type well formed in the p-type silicon substrate goods and include those formed in the p-type silicon substrate p-type well that is further formed on the formed the n-type well in a (triple well structure). これらの構成は、所望の特性によって適宜選べば良い。 These configurations may be suitably selected depending on the desired properties.

したがって、図示していないが、LOCOS工程の前後で周辺回路領域PCの他の領域には、p型の不純物やn型の不純物をイオン注入し、それぞれp型ウェル、n型ウェルを形成し、n型ウェル領域の中の一部には、さらにp型の不純物を導入する事により、n型ウェルにその周辺部、底部を囲まれたp型ウェルを形成する。 Therefore, although not shown, the other regions of the peripheral circuit region PC before and after the LOCOS process, the p-type impurity or n-type impurities are ion-implanted, p-type well, respectively, the n-type well is formed, some in the n-type well region further by introducing a p-type impurity to form the peripheral portion, p-type well surrounded the bottom n-type well.

このとき、必要であればフィールド酸化膜17の下部には、ウェルの不純物型を考慮して、p型不純物やn型不純物をイオン注入し、チャネルストップ層を形成する。 At this time, if necessary in the lower portion of the field oxide film 17, in consideration of the impurity type wells, p-type impurities or n-type impurity ions are implanted to form a channel stop layer. また、活性領域には、これも図示していないが、各MOSトランジスタの特性に合わせて、しきい値(Vth)を制御するための不純物を導入する。 Further, in the active region, also not shown, in accordance with the characteristics of each MOS transistor, introducing impurities for controlling the threshold (Vth).

なお、上記したウェル層やチャネルストップ層およびVth制御用のイオン注入は、工程上必ずしもこの位置で行う必要があるわけではなく、以下に順次説明するゲート酸化膜形成工程やゲート電極形成工程などの後でも構わないことは言うまでもない。 Incidentally, the above-mentioned well layer and the channel stop layer and ion implantation Vth control is not necessarily has to be performed in this position on the process, such as a gate oxide film forming step and gate electrode forming step of successively described below it is needless to say that does not matter even after.

図3(b)に示すように、基板表面を酸化してゲート酸化膜18を厚さ8nm形成し、その上にリンをドープしたシリコン膜19を50nm、タングステンシリサイド(WSi)膜20を50nm、シリコン窒化膜21を80nmを順次公知のCVD法(Chemical Vapor Deposition 化学気相成長法)を用いて形成する。 As shown in FIG. 3 (b), the substrate surface is oxidized to a thickness of 8nm form a gate oxide film 18, 50 nm of the silicon film 19 doped with phosphorus thereon, 50 nm tungsten silicide (WSi) film 20, the silicon nitride film 21 is formed using 80nm sequential known CVD method (chemical vapor deposition chemical vapor deposition).

これらの積層体を公知のフォトリソグラフィ法を用いてMOSトランジスタのゲート電極となるよう所望のパターンにパターニングする。 These laminates using a known photolithography patterned into a desired pattern such as a gate electrode of the MOS transistor. セル部においては、これらの積層体のポリサイド構造はワード線(図1の12に相当)となる。 In the cell portion, polycide structure of these laminates the word lines (corresponding to 12 of FIG. 1).

図4(a)に示すように、熱酸化により酸化膜22を2〜10nm成長させる。 As shown in FIG. 4 (a), the oxide film 22 is 2~10nm grown by thermal oxidation. この酸化により、ポリサイド構造のシリコン膜19とWSi膜20の側壁および活性領域のシリコン基板16表面に酸化膜が形成されるが、シリコン窒化膜は酸化されないので、シリコン窒化膜21の側壁には酸化膜が形成されない。 This oxidation, the silicon film 19 and the WSi film 20 oxide film on the silicon substrate 16 surface of the sidewall and the active region of the polycide structure is formed, the silicon nitride film is not oxidized, oxide on the sidewall of the silicon nitride film 21 film is not formed. また、シリコン膜19は基板11にくらべて不純物濃度が高いため、酸化膜22の厚さは基板よりも厚くなる。 Further, since the silicon film 19 has a higher impurity concentration than the substrate 11, the thickness of the oxide film 22 is thicker than the substrate.

つづいて前記ゲート電極をマスクとして、基板全面にn型の不純物であるリンを1×10 13 cm -2のドーズ量でイオン注入する。 As a mask the gate electrode Subsequently, ions are implanted at a dose of phosphorus 1 × 10 13 cm -2, which is an n-type impurity in the entire surface of the substrate. これによってnチャネルMOSトランジスタ領域ではLDD(Lightly Doped Drain )構造のn -層に相当する不純物拡散層23が形成される。 This is a n-channel MOS transistor region n of the LDD (Lightly Doped Drain) structure - impurity diffusion layer 23 which corresponds to the layer is formed. このとき、pチャネルMOSトランジスタ領域にもこのn型不純物が導入されるが、後工程の高濃度のp型不純物層のイオン注入により実質的に消失させることができるため問題はないし、最終的にこのn型不純物領域をソース/ドレイン部となるp型不純物拡散層の周囲に残しておけば、パンチスルー防止の役割をもたせることも可能である。 At this time, the p-channel MOS transistor region n-type impurity is introduced, to no problem because it can be substantially eliminated by the ion implantation of high-concentration p-type impurity layer in a subsequent step, final if leaving the n-type impurity region around the p-type impurity diffusion layer serving as a source / drain portion, it is also possible to have the role of preventing punch through.

図4(b)に示すように、CVD法によりシリコン窒化膜を50〜150nm形成し、それを公知のRIE(Reactive Ion Etching)法などで異方性エッチングすることにより、ゲート電極の側壁に窒化膜からなるサイドウォールスペーサを形成する。 As shown in FIG. 4 (b), by the silicon nitride film is 50~150nm formed, anisotropic etching or the like it known RIE (Reactive Ion Etching) method, CVD nitride on the sidewalls of the gate electrode forming a sidewall spacer made of film. このとき、基板16上などの、窒化膜に覆われていない領域の酸化膜22は、残した状態でエッチングを終了するほうが、エッチングダメージが少ないため、より好ましいが、必ずしも残す必要があるわけではない。 At this time, such as the upper substrate 16, oxide film 22 in the region not covered with the nitride film, better to end the etching in a state in which left behind is, because little etching damage, and more preferred, but not it is not always necessary to leave Absent.

このサイドウォール窒化膜はポリサイド電極上の窒化膜20と一体化して、ゲート電極上面から側面を連続的に覆う窒化膜領域24を構成する。 The sidewall nitride film is integrated with the nitride film 20 on the polycide electrode, constituting the nitride film region 24 covering a side surface continuous from the gate electrode upper surface. この工程により、シリコン膜19とWSi膜20からなるポリサイド電極の周囲は窒化膜領域24で覆われるが、ポリサイド電極の側壁部では、酸化膜22が存在するため、後工程の熱処理でWSi膜20が基板から剥離することを防ぐことができる。 This step, around the polycide electrode made of silicon film 19 and the WSi film 20 is covered with a nitride layer region 24, the side wall of the polycide electrode, since the oxide film 22 present, the WSi film 20 in heat treatment in a later step There can be prevented from being peeled off from the substrate.

つづいて熱酸化によって酸化膜を2〜10nm成長する。 To 2~10nm grown oxide film by thermal oxidation followed. このときシリコン基板上に露出している酸化膜22をフッ酸系のエッチャントで除去してから酸化してもよい。 The oxide film 22 exposed in this case a silicon substrate may be oxidized after removing an etchant of hydrofluoric acid. 膜厚の制御性からは除去したほうがよいが、フィールド酸化膜17や、サイドウォール窒化膜の下にある酸化膜22まで削られる危険性がある。 It is better to remove from the control of the film thickness, but, field oxide film 17, there is a risk of cut up oxide film 22 under the sidewall nitride film. この酸化によって、主として活性領域上のシリコン基板表面が酸化され、前記酸化膜22と一体化する。 This oxidation, primarily silicon substrate surface on the active region is oxidized, integrated with the oxide film 22. 窒化膜領域24に覆われたシリコン膜19やWSi膜20は酸化されない。 Silicon film 19 and the WSi film 20 covered with the nitride film region 24 is not oxidized. なお、本実施の形態では以降この一体化した酸化膜を酸化膜22と称する。 Incidentally, the oxide film this integrated later in this embodiment is referred to as oxide film 22.

つづいて、メモリセル領域を除く周辺回路領域のnチャネルMOSトランジスタ領域が露出するようにレジストパターンを形成し、窒化膜領域24を有するゲート電極をマスクとして、前記レジストの開口領域に、n型不純物であるヒ素を5×10 15 cm -2のドーズ量でイオン注入する。 Subsequently, a resist pattern as n-channel MOS transistor region of the peripheral circuit region except the memory cell region is exposed, as a mask of the gate electrode having a nitride film region 24, the opening region of the resist, n-type impurity ion implantation at a dose of 5 × 10 15 cm -2 arsenic is. これによって、周辺回路領域のnチャネルMOSトランジスタ領域には、高濃度不純物拡散層領域25がLDD構造のn +層として形成される。 Thus, the n-channel MOS transistor region of the peripheral circuit region, the high concentration impurity diffusion layer region 25 is formed as an n + layer having an LDD structure.

なお、メモリセル領域のトランジスターのソース/ドレイン層に、この高濃度n型不純物層のイオン注入は行わない理由は、高濃度の不純物導入による結晶欠陥を防ぎ、微少な電荷を貯えるキャパシターからのリーク電流を抑えるためである。 Incidentally, the source / drain layer of the transistor in the memory cell area, leakage from capacitor reason ion implantation is not performed in the high-concentration n-type impurity layer, which prevents the crystal defects due to impurity introduction of a high density, store the minute charge it is to suppress the current. つづいて、周辺回路領域のpチャネルMOSトランジスタ領域が露出するようにレジストパターンを形成し、窒化膜領域24を有するゲート電極をマスクとして、前記レジストの開口領域に、BF 2 +イオンを5×10 15 cm -2のドーズ量でイオン注入し、pチャネルMOSトランジスタのソース/ドレイン領域となる不純物拡散層領域を形成する。 Subsequently, a resist pattern as a p-channel MOS transistor region of the peripheral circuit region is exposed, as a mask of the gate electrode having a nitride film region 24, the opening region of the resist, BF 2 + ions 5 × 10 ion-implanted at a dose of 15 cm -2, to form an impurity diffusion layer region serving as the source / drain regions of the p-channel MOS transistor.

図5(a)に示すように、ボロホスホシリケートガラス(BPSG)膜26をCVD法により100〜200nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 5 (a), after 100~200nm grown by CVD borophosphosilicate glass (BPSG) film 26, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing. さらに平坦化を行う為に、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。 To further planarized, may be used an etch-back or CMP, it may be flattened in combination.

なお、エッチバック法やCMP法を用いる場合には、除去される膜厚分だけ厚くBPSG膜の成長を行い、エッチバックやCMP処理後の膜厚が100〜200nmとなるようにする。 In the case of using an etch-back method or CMP method, by the thickness of which is removed thick performs growth of the BPSG film, so that the film thickness after etch-back or CMP process is 100 to 200 nm. つづいて、メモリセル領域のMOSトランジスタのソース/ドレイン領域が露出する開口を有するレジストパターンを形成し、開口内のBPSG膜26と酸化膜22を、たとえばC 48とCOの混合ガスを用いてRIE法によって順次エッチングして、基板表面を露出させ、コンタクト窓27を形成する。 Subsequently, a resist pattern having an opening where the source / drain regions of the MOS transistor in the memory cell region is exposed, the BPSG film 26 in the opening of the oxide film 22, for example using a mixed gas of C 4 F 8 and CO It is sequentially etched by the RIE method Te, to expose the substrate surface to form a contact window 27.

コンタクト窓27の底部は窒化膜領域24のスペーサによってセルフアラインで画定されている。 The bottom of the contact window 27 is defined by self-alignment by the spacer nitride film region 24. レジストパターンの開口部が位置ずれをおこしたとしても、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて酸化膜が露出していないため、エッチングで除去されてしまうことはなく、図35の従来例で述べたようなゲート電極とコンタクト電極がショートするようなことはない。 Resist even opening pattern is misaligned, because the oxide film around all covered with nitride film polycide gate electrode is not exposed, it never would be removed by etching, FIG. 35 the gate electrode and the contact electrode as described in the conventional example will not as a short circuit.

なお、望ましくは、BPSG膜26と酸化膜22のエッチングは、窒化膜領域24がエッチングされないように、窒化膜とのエッチング選択比が10以上ある条件で行うことが好ましい。 Incidentally, preferably, the etching of the BPSG film 26 and oxide film 22, as the nitride film region 24 is not etched, the etching selectivity between the nitride film is preferably formed under the condition that 10 or more. つづいて、レジストパターンを除去したあと、BPSG膜26と窒化膜領域24をマスクとして、コンタクト窓27のシリコン基板中に、n型不純物であるリンを3×10 13 cm -2のドーズ量でイオン注入し、n型拡散層28を形成する。 Then, after removing the resist pattern, the BPSG film 26 and a nitride film region 24 as a mask, ions in the silicon substrate of the contact window 27, the phosphorus which is an n-type impurity at a dose of 3 × 10 13 cm -2 injected to form an n-type diffusion layer 28.

このn型拡散層28は必ずしも必要ではないが、コンタクト窓27が位置ずれしてフィールド酸化膜17のエッジ付近にかかって形成された場合に、ソース/ドレイン拡散層形成用のn型不純物が導入されていないフィールド酸化膜17のエッジ付近で、接合リークが大きくなってしまうという問題が生ずるのを防ぐことができる。 This n-type diffusion layer 28 is not necessarily required, if the contact window 27 is formed depends on the near edge of the field oxide film 17 misaligned, n-type impurity is introduced for the source / drain diffusion layer formation is near the edge of the field oxide film 17 is not, it is possible to prevent the problem of junction leakage increases that occur.

図5(b)に示すように、CVD法によりリンをドープしたシリコン膜を全面に形成した後、エッチバック法やCMP法を用いて、コンタクト窓27内にシリコン膜のプラグ29を残存させる。 As shown in FIG. 5 (b), after a silicon film doped with phosphorus is formed on the entire surface by CVD, using an etch-back or CMP, to leave the plug 29 of the silicon film in the contact window 27. なお、エッチバック法やCMP法を用いずに、選択CVD法を用いてシリコン膜のプラグ29を形成してもよい。 Incidentally, without using etch-back or CMP, it may be formed plug 29 of the silicon film by a selective CVD method. つづいて、CVD法により酸化膜30を30〜100nm成長する。 Subsequently, 30~100nm grown oxide film 30 by the CVD method.

図6(a)に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜30をエッチングし、シリコン膜プラグ29の上面の一部が露出するようなコンタクト窓31を形成したあと、レジストを除去する。 As shown in FIG. 6 (a), to form a resist pattern having an opening in the bit line connection region, which was etched oxide film 30 as a mask, so as to expose a portion of the upper surface of the silicon film plug 29 after the formation of the contact window 31, the resist is removed. つづいて、リンをドープしたシリコン膜32を30nm、WSi膜33を50nm、シリコン窒化膜34を80nmを順次CVD法により形成する。 Subsequently, the silicon film 32 doped with phosphorus 30 nm, 50 nm and WSi film 33 is formed by sequentially CVD method 80nm silicon nitride film 34.

これらの積層体を公知のフォトリソグラフィ法を用いて所望の配線パターンにパターニングする。 These laminates using a known photolithography patterned into a desired wiring pattern. これらの積層体のポリサイド電極は、メモリセル部においてはビット線(図2の13に相当)となり、周辺回路部ではビット線以外の配線層としても用いられる。 Polycide electrode of these laminates, the bit lines in the memory cell portion (corresponding to 13 of FIG. 2), and is also used as a wiring layer other than the bit line in the peripheral circuit portion.

図6(b)に示すように、熱酸化により酸化膜35を2〜10nm成長させる。 As shown in FIG. 6 (b), the oxide film 35 is 2~10nm grown by thermal oxidation. この酸化により、ポリサイド構造のシリコン膜32とWSi膜33の側壁部には酸化膜が形成されるが、シリコン窒化膜は酸化されないので、シリコン窒化膜34の側壁には酸化膜が形成されない。 This oxidation, while the side wall portion of the silicon film 32 and the WSi film 33 polycide structure oxide film is formed, the silicon nitride film is not oxidized, the sidewall of the silicon nitride film 34 is not formed oxide film.

つづいて、CVD法により、シリコン窒化膜を50〜150nm形成し、それをRIE法で異方性エッチングし、ビット線の側壁に窒化膜からなるサイドウォールを形成する。 Subsequently, by CVD, a silicon nitride film is 50~150nm form, it is anisotropically etched by RIE to form a side wall made of a nitride film on the side walls of the bit line. このサイドウォール窒化膜はポリサイド電極上の窒化膜34と一体化して、ポリサイド電極の上面から側面を連続的に覆う窒化膜領域36を構成する。 The sidewall nitride film is integrated with the nitride film 34 on the polycide electrode, constituting the nitride film region 36 from the upper surface of the polycide electrode covering a side surface continuously.

この工程により、シリコン膜32と、WSi膜33からなるポリサイド電極の周囲は窒化膜領域36で覆われる。 By this step, the silicon film 32, the periphery of the polycide electrode made of WSi film 33 is covered with a nitride layer region 36. ポリサイド電極の側壁部では、酸化膜35が存在するため、後工程の熱処理でWSi膜33が基板から剥離することを防ぐことができる。 The side wall of the polycide electrodes, since the oxide film 35 present, WSi film 33 in heat treatment subsequent process can be prevented from being separated from the substrate.

図7に示すように、BPSG膜37をCVD法により500nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 7, it was 500nm grown by CVD BPSG film 37, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing.
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。 To further perform planarization, may be used an etch-back or CMP, it may be flattened in combination. なお、エッチバック法やCMP法を用いる場合には、除去される膜厚分だけ厚くBPSG膜の成長を行い、エッチバックやCMP処理後の膜厚が500nmとなるようにする。 In the case of using an etch-back method or CMP method, by the thickness of which is removed thick performs growth of the BPSG film, the film thickness after etch-back or CMP process is to be 500 nm.

BPSG膜37の厚さは、シリンダ型蓄積電極の場合には容量を決定する条件のひとつとなる。 The thickness of the BPSG film 37 becomes one of the conditions that determine the capacitance in the case of a cylindrical storage electrode. したがって、さらに大きな容量が必要な場合は、500nm以上に厚く形成する必要がある。 Therefore, if even greater capacity is required, it is necessary to thicker than 500 nm.

図8に示すようにキャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のBPSG膜37と酸化膜30をたとえばC 48とCOの混合ガスを用いてRIE法によって順次エッチングして、シリコン膜プラグ29の上面が露出するようなコンタクト窓38を形成する。 Forming a resist pattern capacitor connection region has an opening to expose, as shown in FIG. 8, it is used a mixed gas of the BPSG film 37 and oxide film 30 in the opening in the mask for example C 4 F 8 and CO RIE It is sequentially etched by law, to form a contact window 38, such as to expose the upper surface of the silicon film plug 29.

通常、シリンダ型蓄積電極を用いる場合、コンタクト窓38の大きさはシリンダ型蓄積電極の底面積および周辺長と関係するため、キャパシタ容量を増やすためには、なるべく大きく開口することが望ましい。 Usually, when using a cylindrical storage electrode, since the size of the contact window 38 is associated with the bottom area and the peripheral length of the cylindrical storage electrode in order to increase the capacitance of the capacitor, it is desirable that as large as possible openings. 本発明では、コンタクト窓38は窒化膜領域36によってビット線とセルフアラインで規定されているため、コンタクト窓をビット線であるポリサイド電極の上部まで広げることができ、シリンダ型蓄積電極の底面積および周辺長を最大にすることができる。 In the present invention, since the contact window 38 is defined in bit lines and self-aligned by the nitride film region 36, it can extend the contact window to the top of the polycide electrode is a bit line, the bottom area of ​​the cylinder-type storage electrode and perimeter can be maximized.

しかも、ポリサイド電極(ビット線)のまわりは全て窒化膜領域36で覆われているため、エッチングで除去されてしまうことはなく、ビット線と蓄積電極とがショートするようなことはない。 Moreover, since it is covered all around the polycide electrode (bit line) in the nitride film region 36, it never would be removed by etching, the bit line and the storage electrode does not like a short circuit. なお、望ましくは、BPSG膜37と酸化膜30のエッチングは、窒化膜との選択比が10以上ある条件で行うことが好ましい。 Incidentally, preferably, the etching of the BPSG film 37 and oxide film 30 is preferably performed under the condition that the selection ratio of the nitride film is 10 or more.

図9に示すように、レジストパターンを除去したあと、CVD法によりリンをドープしたシリコン膜を50nm形成した後、エッチバック法やCMP法を用いてコンタクト窓38内の側壁及び底面にのみシリコン膜39を残存させる。 As shown in FIG. 9, after removing the resist pattern, after a silicon film doped with phosphorus they were 50nm formed by CVD, the silicon film only on the sidewalls and bottom of the contact window 38 using an etch-back or CMP 39 to leave.

図10に示すように、フッ酸系のエッチャントを用いてBPSG膜37をコントロールエッチングして、たとえば150nm程度残すことにより、内部がくりぬかれたシリンダ状の蓄積電極39が形成される。 As shown in FIG. 10, by controlling etching the BPSG film 37 using a hydrofluoric acid etchant, by leaving for example, about 150 nm, cylindrical storage electrode 39 whose inside is hollowed out is formed.

図11に示すように、CVD法によりシリコン窒化膜を40nm形成し、1〜2nm熱酸化することで、蓄積電極39の表面にキャパシター絶縁膜を形成する。 As shown in FIG. 11, a silicon nitride film is 40nm is formed by CVD, to oxidize 1~2nm heat to form a capacitor insulating film on the surface of the storage electrode 39. (キャパシタ絶縁膜は、図中では蓄積電極39と一体化して示す。) (Capacitor insulating film, shown integrated with the storage electrode 39 in the figure.)
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。 Then, after a silicon film doped with phosphorus 50nm formed by CVD, and patterned to form a counter electrode 40 of the capacitor. このとき、対向電極40のパターンに合わせてキャパシタ絶縁膜39aも除去する。 At this time, also removed the capacitor insulating film 39a in accordance with the pattern of the counter electrode 40.

図12に示すように、BPSG膜41をCVD法により1μm成長したあと、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 12, After 1μm grown by CVD BPSG film 41, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing. さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。 To further perform planarization, may be used an etch-back or CMP, it may be flattened in combination. このような平坦化処理により、メモリセル領域と周辺回路領域で高低差がほとんどなくなり、ほぼ平坦な表面を得る事が出来る。 Such planarization process, almost eliminates the difference in height between the memory cell region and the peripheral circuit region, it is possible to obtain a substantially planar surface.

図13に示すように、コンタクト窓42〜45を形成する。 As shown in FIG. 13, to form a contact window 42 to 45. コンタクト窓42は対向電極40の、コンタクト窓43はシリコン膜32、WSi膜33からなる周辺回路の配線層の、コンタクト窓44はシリコン膜19、WSi膜20からなる周辺回路の配線層の、コンタクト窓45は周辺回路のMOSトランジスタの拡散層25のコンタクト用の窓である。 Contact window 42 of the counter electrode 40, the contact window 43 of the wiring layers in the peripheral circuit composed of a silicon film 32, WSi film 33, a contact window 44 of the wiring layers in the peripheral circuit composed of a silicon film 19, WSi film 20, contact the window 45 is a window for the contact diffusion layer 25 of the MOS transistor of the peripheral circuit.

BPSG膜41が平坦化されているため、レジスト露光工程で露光装置の焦点深度内に凹凸を抑えることができ、寸法精度の低下を抑えることができる。 Since the BPSG film 41 is planarized, it is possible to suppress the unevenness in the depth of focus of the exposure apparatus in the resist exposure process, it is possible to suppress deterioration in dimensional accuracy. なお、これらのコンタクト窓42〜45は一度のフォトリソグラフィ工程で窓開けすると工程が短縮されて望ましいが、コンタクト窓の深さが大きく異なるため、最下層の拡散層25のコンタクト窓45を形成している間に、最上層の対向電極40のコンタクト窓42が突き抜けてしまい、場合によっては下層配線層とショートしてしまうことがある。 Although these contact windows 42 to 45 when windows are opened in a single photolithography process step is desirable is shortened, since the depth of the contact windows are significantly different, to form a contact window 45 of the lowermost diffusion layer 25 during and are, would be contact windows 42 of the top layer of the counter electrode 40 penetration, and in some cases may be short-circuited and the lower wiring layer.

このような場合には、コンタクト窓42〜45の窓開け工程を、対向電極上のコンタクト窓と、その他の導電層上のコンタクト窓に分けたり、対向電極とビット線上のコンタクト窓、ワード線とシリコン基板上のコンタクト窓の二回に分けて行う。 In such a case, the window opening process of the contact windows 42 to 45, the contact windows on the opposing electrode, or divided into contact windows on other conductive layer, a counter electrode and a bit line contact window, and the word line It carried out in two batches of the contact window of the silicon substrate. 深いコンタクト窓と浅いコンタクト窓とに分離して複数回に分けて窓開け工程を行うことで、エッチング工程によってコンタクト窓が導電層を突き抜けるなどの弊害を取り除くことができる。 And separated into the deep contact windows and a shallow contact windows by performing the windowing process a plurality of times, it is possible to eliminate the problems such as the contact window by etching process penetrating the conductive layer.

図14に示すように、チタン膜(Ti)をスパッタ法、窒化チタン膜(Tin)をリアクティブスパッタ法、タングステン膜(W)をCVD法で順次形成し、これをパターニングして第1の金属配線層46を形成する。 As shown in FIG. 14, sputtering a titanium film (Ti), reactive sputtering of titanium nitride (Tin), a tungsten film (W) is sequentially formed by the CVD method, the first metal is patterned to forming the wiring layer 46. 第1の金属配線層46は、セル領域ではワード線と平行な向きに配置され、ワード・デコーダーと、サブワード・デコーダーとを結ぶ配線に主として用いられる。 First metal interconnection layer 46 in the cell region are arranged in parallel orientation and word lines, and a word decoder, mainly used in the wiring connecting the sub-word decoders.

以降図示しないが、第1の金属配線層46の上部に層間絶縁膜を成長し、それをCMP法により平坦化する。 Although not shown since, growing an interlayer insulating film on the first metal wiring layer 46 is planarized by CMP it. 第1の金属配線層46の上部にコンタクト窓を形成したあと、第2の金属配線層を形成してパターニングする。 After forming a contact window on top of the first metal wiring layer 46 is patterned to form a second metal wiring layer. 第2の金属配線層としては、たとえばTiN膜とアルミニウム膜(Al)とTiN膜からなる積層体を用いることができる。 As the second metal wiring layer, it can be used, for example laminate of TiN film, an aluminum film (Al) and a TiN film.

第2の金属配線層はセル領域では、ビット線と平行な向きに配置され、コラム・デコーダーと、センスアンプとを結ぶ配線に主として用いられる。 In the second metal interconnect layer cell region, disposed parallel orientation and the bit line, a column decoder, mainly used in the wiring that connects the sense amplifier. また、第2の金属配線層はボンディングパッドとしても用いられる。 The second metal wiring layer is also used as a bonding pad. 最後にパッシベーション膜としてプラズマCVD法によりシリコン酸化膜とシリコン窒化膜を順次形成し、ボンディングパッド上のパッシベーション膜をエッチング除去してDRAMが完成する。 Finally, the silicon oxide film and a silicon nitride film are sequentially formed by a plasma CVD method as a passivation film, DRAM completes the passivation film on the bonding pads are removed by etching.

本実施の形態によれば、ワード線、ゲート電極、ビット線あるいは周辺回路の配線層を形成するポリサイド電極は、周囲を窒化膜スペーサで覆われているが、ポリサイド電極の側壁部では、酸化膜が存在するため、後工程の熱処理でポリサイド電極が基板から剥離することを防ぐことができる。 According to this embodiment, the word line, polycide electrode to form a wiring layer of the gate electrode, the bit line or the peripheral circuit is covered around by the nitride spacers, the side wall of the polycide electrode, oxide film for there exist, polycide electrode in the heat treatment in the subsequent step can be prevented from being separated from the substrate. しかも、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて、酸化膜が露出しないため、セルフアラインコンタクト窓を形成するときのエッチングで除去されてしまうことはなく、ポリサイド電極と上層配線とがショートするようなことはない。 Moreover, all around the polycide gate electrode covered with the nitride film, because the oxide film is not exposed, it never would be removed by etching for forming the self-aligned contact window, the polycide electrode and the upper wiring but there is no such thing as a short circuit.

なお、ゲート電極の横に形成される酸化膜22の厚さは厚いほうがシリサイド膜の剥離に対して強くなる。 The thickness of the oxide film 22 formed beside the gate electrode thicker has become resistant to peeling of the silicide film. ただし、熱酸化法で酸化膜22を形成する場合には、基板も同時に酸化されて、ゲート電極の下部の端部にゲートバーズビークと言われるゲート酸化膜よりも厚い領域が形成されるため、MOSトランジスタの特性を劣化させる可能性があるので、これらを考慮して膜厚を決定するとよい。 However, in the case of forming the oxide film 22 by thermal oxidation, the substrate is also oxidized at the same time, thicker region than the gate oxide film is said to gate bird's beak at the end portion of the lower portion of the gate electrode is formed, because it may degrade the characteristics of the MOS transistor, it is preferable to determine the film thickness in consideration of these.

図1(a)に示したように、第1の実施の形態では、ポリサイド電極の側壁部にのみ酸化膜がある例を示した。 As shown in FIG. 1 (a), in the first embodiment, an example in which there is only the oxide film on the side wall of the polycide electrode.
[第2の実施の形態] Second Embodiment
図1(b)に示すように、ポリサイド電極が酸化膜に覆われた構成を、第2の実施の形態として、図15、図16を参照して説明する。 As shown in FIG. 1 (b), a configuration in which a polycide electrode covered with the oxide film, as the second embodiment, FIG. 15 is described with reference to FIG. 16. なお、図15、図16とも、メモリセル部については図2のA−A'部の、周辺回路部については典型的な例としての配線構造の模式切断断面図であるのは第1の実施の形態と同じである。 Incidentally, FIG. 15, both 16, for the memory cell portion of the A-A 'section of FIG. 2, the schematic cut cross-sectional view of a wiring structure as a typical example for the peripheral circuit portion to the first embodiment is the same as that of the form.

図15は図1(b)に示した構成をゲート電極やセル部のワード線(図1の12に相当)に用いた例である。 Figure 15 is an example using FIG. 1 (b) to show the configuration of the gate electrode and the cell of word line (corresponding to 12 of FIG. 1). 図3(a)を参照して説明したのと同様な方法で、p型シリコン基板16上に、フィールド酸化膜17を形成する。 In FIGS. 3 (a) similar to the reference to that described a method, on a p-type silicon substrate 16, a field oxide film 17.

図15(a)に示すように、基板表面を酸化してゲート酸化膜18を8nm形成し、その上にリンをドープしたシリコン膜19を50nm、WSi膜20を50nmをCVD法で順次形成する。 As shown in FIG. 15 (a), and 8nm form a gate oxide film 18 by oxidizing the surface of the substrate, 50nm silicon film 19 doped with phosphorus thereon are sequentially formed by a CVD method 50nm the WSi film 20 .

つづいて、酸化膜47を3〜50nm形成する。 Subsequently, the oxide film 47 3 to 50 nm formed. 形成方法は熱酸化法でもCVD法でも構わないが、熱酸化法を用いるほうが剥離に強い構造が得られるので好ましい。 While forming method may be a CVD method in a thermal oxidation method, preferred because better to use a thermal oxidation is strong structure is obtained in the separation. また、熱酸化法で酸化膜を形成すると、ポリサイド膜の膜厚が薄くなってしまうので、熱酸化法で薄く酸化膜を形成したあとでCVD法で酸化膜を形成して所望の厚さにする方法も有効である。 Further, by forming the oxide film by a thermal oxidation method, the film thickness of the polycide film becomes thinner, after forming a thin oxide film by thermal oxidation to form an oxide film by CVD to a desired thickness how to is also effective.

つづいて、CVD法を用いてシリコン窒化膜21を80nm形成したあと、これらの積層体をゲート電極や配線層となるようパターニングする。 Then, after you 80nm forming a silicon nitride film 21 by CVD, these laminates are patterned to be a gate electrode and a wiring layer. 第1の実施の形態と異なり、シリコン膜19、WSi膜20、酸化膜47、シリコン窒化膜21からなる積層体が形成される。 Unlike the first embodiment, the silicon film 19, WSi film 20, oxide film 47, the laminate composed of the silicon nitride film 21 is formed.

図15(b)に示すように 熱酸化により酸化膜を2〜10nm成長させると、ポリサイド構造のシリコン膜19とWSi膜20の側壁部に酸化膜が形成されて、酸化膜47と一体化した酸化膜領域48が形成できる。 15 when is 2~10nm grown oxide film by thermal oxidation (b), the oxide film is formed on the side wall of the silicon film 19 and the WSi film 20 of polycide structure, integral with the oxide film 47 oxide regions 48 can be formed.

つづいて、第1の実施の形態と同じく、ゲート電極をマスクとして、基板全面にn型の不純物であるリンを1×10 13 cm -2のドーズ量でイオン注入して、nチャネルMOSトランジスタ領域にLDD(構造のn -層に相当する不純物拡散層23を形成する。つづいて、CVD法によりシリコン窒化膜を50〜150nm形成し、それを公知異方性エッチングする事により、窒化膜領域24が酸化膜領域48を覆うように形成される。 Subsequently, as in the first embodiment, the gate electrode as a mask, phosphorus which is an n-type impurity on the entire surface of the substrate by ion implantation at a dose amount of 1 × 10 13 cm -2, n-channel MOS transistor region n of LDD (structure -. to form the impurity diffusion layer 23 which corresponds to the layer Subsequently, by a silicon nitride film is 50~150nm formed, and a known anisotropic etching it by a CVD method, the nitride film region 24 There is formed to cover the oxide region 48.

以降、第1の実施の形態と同様な工程をとって、DRAMを作成する。 Since, taking the same steps as the first embodiment, to create a DRAM. 本実施の形態によれば、シリコン膜19、WSi膜20の側壁部だけでなく、WSi膜20の上面にも酸化膜が形成されるため、ポリサイド電極はシリコン窒化膜に直接接する事がない。 According to this embodiment, not only the side wall portion of the silicon film 19, the WSi film 20, since to the upper surface of the WSi film 20 oxide film is formed, a polycide electrode is not be in direct contact with the silicon nitride film. したがって、WSi膜の剥離に対して、さらに強い構造を得ることが出来る。 Thus, for separation of the WSi film, it is possible to obtain a stronger structure.

図16は図1(b)に記載した発明をセル部のビット線(図1の13に相当)に用いた例である。 Figure 16 is an example of using the cell portion of the bit lines (corresponding to 13 of FIG. 1) of the invention described in FIG. 1 (b). 第1の実施の形態の図5(b)までと、同様な工程をとることで、平坦化されたBPSG膜26の上にシリコン酸化膜30が形成されている。 Until FIG 5 (b) of the first embodiment, by taking the same steps, and the silicon oxide film 30 is formed on the BPSG film 26 is planarized.

図16(a)に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜30をエッチングし、シリコン膜プラグ29の上面の一部が露出するようなコンタクト窓31を形成したあと、レジストを除去する。 As shown in FIG. 16 (a), to form a resist pattern having an opening in the bit line connection region, which was etched oxide film 30 as a mask, so as to expose a portion of the upper surface of the silicon film plug 29 after the formation of the contact window 31, the resist is removed.

つづいて、リンをドープしたシリコン膜32を30nm、WSi膜33を50nmをCVD法で形成した後、酸化膜49を3〜50nm形成する。 Then, 30 nm of silicon film 32 doped with phosphorus, after the WSi film 33 to form a 50nm by CVD, the oxide film 49 3 to 50 nm formed. 形成方法や構成は、先にワード線に用いた例で示したものと同じである。 Forming method and arrangement are the same as those shown in the example used previously in the word line. つづいて、CVD法を用いてシリコン窒化膜21を80nm形成したあと、これらの積層体をビット線や配線層となるようパターニングする。 Then, after you 80nm forming a silicon nitride film 21 by the CVD method and patterned to be these laminates the bit line and the wiring layer.

図16(b)に示すように、熱酸化により酸化膜を2〜10nm成長させて、ポリサイド構造のシリコン膜32とWSi膜33の側壁部に酸化膜を形成し、酸化膜49と一体化した酸化膜領域50を形成する。 As shown in FIG. 16 (b), by 2~10nm grown oxide film by thermal oxidation, on the sidewall portion of the silicon film 32 and the WSi film 33 having a polycide structure to form an oxide film, integral with the oxide film 49 forming an oxide region 50. つづいて、CVD法によりシリコン窒化膜を50〜150nm形成し、それを異方性エッチングする事により、窒化膜領域36が酸化膜領域48を覆うように形成される。 Subsequently, the silicon nitride film is 50~150nm formed by CVD, by anisotropically etching it, the nitride film region 36 is formed to cover the oxide region 48.

以降、第1の実施の形態と同様な工程をとって、DRAMを作成する。 Since, taking the same steps as the first embodiment, to create a DRAM. この場合もワード線に用いた場合と同様に、シリコン膜32、WSi膜33の側壁部だけでなく、WSi膜33の上面にも酸化膜が形成されるため、ポリサイド電極はシリコン窒化膜に直接接する事がない。 Also in this case, similarly to the case of using the word lines, as well as the sidewall of the silicon film 32, the WSi film 33 because the oxide film to the upper surface of WSi film 33 is formed, a polycide electrode directly to the silicon oxynitride film He is never in contact with. したがって、WSi膜の剥離に対して、さらに強い構造を得ることが出来る。 Thus, for separation of the WSi film, it is possible to obtain a stronger structure.

上記説明では、セル部のワード線とビット線にそれぞれSAC構造を用いた場合について説明したが、SAC構造を別々に用いても構わないし、2つ組み合わせてワード線とビット線の両方に適用しても構わないことは言うまでもない。 In the above description, the case of using the SAC structure to word lines and bit lines of the cell unit, to may be used SAC structure separately, combined two by applying to both of the word lines and the bit lines and it may be it is needless to say. なお、本実施の形態でもゲート電極を覆う酸化膜厚は厚いほうがシリサイド膜の剥離に対して強い構造となるが、前記したように、熱酸化法で酸化膜を形成する場合には、ゲート電極側壁の膜厚を厚く形成しようとするとMOSトランジスタの特性を劣化させるため、あまり厚くすることができない。 Note that when oxide film thickness in the present embodiment to cover the gate electrode is thicker. However a strong structure against delamination of the silicide film, which as described above, to form an oxide film by thermal oxidation, a gate electrode since degrading the characteristics of the MOS transistor when you try to form a thick film thickness of the side wall, it can not be too thick. したがって、ゲート電極上面の酸化膜厚をゲート電極側壁の膜厚よりも厚くすることで、MOSトランジスタの特性を劣化させずに、剥離に対して強い構造とすることができる。 Therefore, the oxide film thickness of the gate electrode upper surface by thicker than the gate electrode side wall, without deteriorating the characteristics of the MOS transistor can be a strong structure against delamination.

[第3の実施の形態] Third Embodiment
図17から図23の模式断面図を参照して、第3の実施の形態を述べる。 From Figure 17 with reference to the schematic cross-sectional view of FIG. 23, it described the third embodiment. なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A'部の、周辺回路部については典型的な例としての配線構造の模式断面図である。 Incidentally, as in the first and second embodiments, for the memory cell portion, the A-A 'section of FIG. 1 is a schematic cross-sectional view of the wiring structure as a typical example for the peripheral circuit portion.

第1の実施の形態と同様な手法で図4(b)の工程まで処理を行い、ワード電極やゲート電極となるポリサイド電極、窒化膜領域24等を形成する。 Performs processing up to the step shown in FIG. 4 (b) in a manner similar to the first embodiment, the polycide electrode serving as a word electrode or a gate electrode, forming a nitride film region 24, and the like.
図17(a)に示すように、BPSG膜26をCVD法により100〜200nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 17 (a), after 100~200nm grown by CVD BPSG film 26, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing. さらに平坦化を行うためにエッチバック法やCMP法を用いても良いのは、第1の実施の形態と同様である。 Even more may be used etchback or CMP in order to perform flattening, the same as in the first embodiment. つづいて平坦化されたBPSG膜26の上に、CVD法によりシリコン窒化膜51を10〜50nm成長する。 On the BPSG film 26 is planarized followed to 10~50nm grow a silicon nitride film 51 by the CVD method.

図17(b)に示すようにセル領域のMOSトランジスタのソース/ドレイン領域が露出する開口を有するレジストパターンを形成し、窒化膜51とBPSG膜26と酸化膜22を順次エッチングして基板表面を露出させ、コンタクト窓27を形成する。 A resist pattern is formed having openings source / drain regions of the MOS transistor of the cell region is exposed as shown in FIG. 17 (b), the substrate surface by sequentially etching the oxide film 22 and nitride film 51 and the BPSG film 26 exposed to form a contact window 27.

窒化膜51のエッチングはRIE法によりCF 4ガスを用いて行い、BPSG膜26の表面が露出したら、ガスをC 48とCOの混合ガスに変えて、同じくRIE法により窒化膜との選択比の大きい条件でBPSG膜をエッチングする。 Etching the nitride film 51 is performed using the CF 4 gas by RIE When the surface of the BPSG film 26 exposed by changing the gas to the mixed gas of C 4 F 8 and CO, as well the selection of the nitride film by RIE etching the BPSG film in a large condition ratio. これは、窒化膜領域24がエッチングされないようにするためであり、窒化膜との選択比が10以上ある条件で行うのが好ましい。 This is because the nitride layer region 24 from being etched, preferably carried out under the condition that the selection ratio of the nitride film is 10 or more.

本実施の形態においても、コンタクト窓27は窒化膜領域24のスペーサ部によってセルフアラインで規定されており、しかも、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて酸化膜が露出していないため、前記レジストの開口部が位置ずれをおこしたとしても、スペーサ部がエッチングで除去されてしまうことはなく、図35から37の従来例で述べたようなゲート電極とコンタクト電極がショートするようなことはない。 Also in this embodiment, the contact window 27 is defined in a self by the spacer portion of the nitride film region 24, moreover, all around the polycide gate electrode covered with a nitride film oxide film is not exposed since there, even if the opening of the resist is misaligned, the spacer portion is never would be removed by etching, the gate electrode and the contact electrode as described in the conventional example of FIGS. 35 37 are short-circuited It is not such thing as. つづいて、第1の実施の形態と同じく、レジストを除去したあと、BPSG膜26と窒化膜領域24をマスクとして、コンタクト窓27のシリコン基板中に、n型不純物であるリンを3×10 13 cm -2のドーズ量でイオン注入し、n型拡散層28を形成する。 Subsequently, as in the first embodiment, after removing the resist, the BPSG film 26 and a nitride film region 24 as a mask, a contact in the silicon substrate in the window 27, phosphorus 3 × 10 13 is an n-type impurity ion implantation at a dose of cm -2, to form an n-type diffusion layer 28.

図18(a)に示すように、CVD法によりリンをドープしたシリコン膜を全面に形成した後、エッチバック法やCMP法を用いて、コンタクト窓27内にシリコン膜のプラグ29を残存させる。 As shown in FIG. 18 (a), after a silicon film doped with phosphorus is formed on the entire surface by CVD, using an etch-back or CMP, to leave the plug 29 of the silicon film in the contact window 27.

なお、エッチバック法やCMP法を用いずに、選択CVD法を用いてシリコン膜のプラグ27を形成してもよい。 Incidentally, without using etch-back or CMP, it may be formed plug 27 of the silicon film by a selective CVD method. つづいて、CVD法によりシリコン酸化膜30を30〜100nm成長する。 Subsequently, 30~100nm grow silicon oxide film 30 by the CVD method.

図18(b)に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜30をエッチングし、シリコン膜プラグ29の上面の一部が露出するようなコンタクト窓31を形成したあと、レジストパターンを除去する。 As shown in FIG. 18 (b), to form a resist pattern having an opening in the bit line connection region, which was etched oxide film 30 as a mask, so as to expose a portion of the upper surface of the silicon film plug 29 after forming contact windows 31, the resist pattern is removed.

つづいて、リンをドープしたシリコン膜32を30nm、WSi膜33を50nm、シリコン窒化膜34を80nmを順次CVD法により形成する。 Subsequently, the silicon film 32 doped with phosphorus 30 nm, 50 nm and WSi film 33 is formed by sequentially CVD method 80nm silicon nitride film 34. これらの積層体を公知のフォトリソグラフィ法を用いて所望の配線パターンにパターニングする。 These laminates using a known photolithography patterned into a desired wiring pattern. これらの積層体のポリサイド電極は、セル部においてはビット線(図1の13に相当)となり、周辺回路部ではビット線以外の配線層としても用いられる。 Polycide electrode of these laminates, the bit line in the cell portion (corresponding to 13 of FIG. 1), and is also used as a wiring layer other than the bit line in the peripheral circuit portion.

図19に示すように、BPSG膜37をCVD法により500nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 19, after 500nm grown by CVD BPSG film 37, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing. さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わないのは、第1の実施の形態と同じである。 To further perform planarization, may be used an etch-back or CMP, the may be planarized by combining these are the same as in the first embodiment.

つづいて、キャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のBPSG膜37と酸化膜30をたとえばC 48とCOの混合ガスを用いてRIE法によって順次エッチングして、シリコン膜プラグ29の上面が露出するようなコンタクト窓38を形成する。 Subsequently, a resist pattern having an opening capacitor connection region are exposed sequentially by the RIE method using a BPSG film 37 and oxide film 30 in the opening it to mask example C 4 F 8 and a mixed gas of CO It is etched to form a contact window 38, such as to expose the upper surface of the silicon film plug 29. このとき、ポリサイドゲート電極のまわりは全て窒化膜領域36で覆われているため、エッチングで除去されてしまうことはなく、ビット線と蓄積電極とがショートするようなことはない。 At this time, because all around the polycide gate electrode is covered with the nitride film region 36, never would be removed by etching, the bit line and the storage electrode does not like a short circuit.

また、第1の実施の形態では、図8に示すように、酸化膜30の下にはBPSG膜26が存在するため、BPSG膜37と酸化膜30をエッチングしてコンタクト窓38を開けるときに、BPSG膜26までエッチングして、キャパシタ接続領域のプラグ29の側部に溝が形成される危険性がある。 In the first embodiment, as shown in FIG. 8, since under the oxide film 30 is present BPSG film 26, when opening the contact window 38 by etching the oxide film 30 and the BPSG film 37 , by etching until the BPSG film 26, a groove on the side of the plug 29 of the capacitor connection region is at risk of being formed. このため、溝上に形成された蓄積電極の形状が変化して面積が変わるため、キャパシタ容量が変化し、安定した素子特性が得られない可能性がある。 Therefore, since the change area shape change of the formed storage electrode in-groove, the capacitor capacitance changes may not stable device characteristics.

これに対して本実施の形態では、酸化膜30の下には窒化膜51が存在しており、蓄積電極のコンタクト部でBPSG膜37と酸化膜30をエッチングするときに、この窒化膜51がストッパとして働くため、キャパシタ接続領域のプラグ29の側部に溝が形成されることはない。 In this embodiment, on the other hand, under the oxide film 30 are present nitride film 51, when etching the BPSG film 37 and oxide film 30 in the contact portion of the storage electrode, this nitride film 51 to serve as a stopper, not a groove is formed on the side of the plug 29 of the capacitor connection region. したがって、安定した容量を保つことができ、DRAMの歩留りを上げるのに役立つ。 Therefore, it is possible to maintain a stable volume helps to increase the yield of the DRAM.

図20に示すように、レジストを除去したあと、CVD法によりリンをドープしたシリコン膜を50nm形成し、エッチバック法やCMP法を用いてコンタクト窓38内の側壁及び底面にのみシリコン膜39を残存させる。 As shown in FIG. 20, after removing the resist, a silicon film doped with phosphorus by the CVD method to 50nm is formed, a silicon film 39 only on the sidewalls and bottom of the contact window 38 using an etch-back or CMP to leave. つづいて、フッ酸系のエッチャントを用いて、窒化膜51をエッチングストッパとしてBPSG膜37をすべてエッチング除去することにより、内部がくりぬかれたシリンダ状の蓄積電極39が形成される。 Subsequently, by using a hydrofluoric acid etchant, by all etched and removed BPSG film 37 and a nitride film 51 as an etching stopper, a cylindrical storage electrode 39 whose inside is hollowed out is formed.

第1の実施の形態では図9に示したように、シリコン膜39をコンタクト窓38内の側壁及び底面にのみ残存させたあと、図10に示したように、フッ酸系のエッチャントを用いてBPSG膜をコントロールエッチングして、内部がくりぬかれた柱状の蓄積電極39を形成した。 As in the first embodiment shown in FIG. 9, after the silicon film 39 is left only on the sidewalls and bottom of the contact window 38, as shown in FIG. 10, by using a hydrofluoric acid etchant the BPSG film is controlled etched to form a columnar storage electrode 39 whose inside is hollowed out. 本実施の形態では、窒化膜51をエッチングストッパとして、シリコン膜39の外側のBPSG膜37をフッ酸系のエッチャントですべて除去することができる。 In this embodiment, the nitride film 51 as an etching stopper, the outer BPSG film 37 of the silicon film 39 can be removed all at hydrofluoric acid etchant. このため、BPSG膜37のエッチング量がばらつくことはなく、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のバラツキが小さく、安定したDRAMセルを製造することが可能となる。 Thus, no etching of the BPSG film 37 varies, it is possible to the outer area of ​​the cylinder-type storage electrode constant, small variations in the capacitance, can be produced a stable DRAM cell Become.

図21に示すように、CVD法によりシリコン窒化膜を40nm形成し、1〜2nm熱酸化することで、蓄積電極37の表面にキャパシター絶縁膜を形成する。 As shown in FIG. 21, a silicon nitride film is 40nm is formed by CVD, to oxidize 1~2nm heat to form a capacitor insulating film on the surface of the storage electrode 37. (キャパシタ絶縁膜については図中で示していない。) (For the capacitor insulating film it is not shown in the figure.)
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成したあと、パターニングしてキャパシタの対向電極40を形成する。 Then, after you 50nm form a silicon film doped with phosphorus by a CVD method, and patterned to form a counter electrode 40 of the capacitor. つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜51を同時にエッチング除去する。 Subsequently, at the same time it etched away capacitor insulating film and the silicon nitride film 51 in accordance with the pattern of the counter electrode 40.

このとき、シリコン窒化膜51を残していても構わないが、シリコン窒化膜が周辺回路部に存在すると、後工程における、周辺回路の拡散層に対するコンタクト窓の窓開け工程が、酸化膜とシリコン窒化膜両方をエッチングするため複雑になったり、コンタクト窓部でエッチング特性の違いにより、シリコン窒化膜がひさしとなり、コンタクト窓内に形成する金属配線層が断線する不具合を生じる可能性があるので、取り除いておくほうが好ましい。 At this time, although it may be leaving the silicon nitride film 51, the silicon nitride film is present in the peripheral circuit section, in the subsequent step, windowing process of contact windows to the diffusion layer of the peripheral circuit, oxide film and a silicon nitride or complicated to etch both film, the difference in etching properties at the contact windows, the silicon nitride film becomes eaves, since the metal wiring layer formed in the contact windows which may cause trouble to break, remove better keep is preferable.

また、シリコン窒化膜51のエッチング時に、セル部のビット線と同時に形成する周辺回路部の配線層のまわりのシリコン窒化膜領域36も同時にエッチングされてしまうので、シリコン窒化膜領域36を構成する、WSi膜33上のシリコン窒化膜34の膜厚は、前記シリコン窒化膜51の膜厚より厚く設定しておくと良い。 Moreover, during etching of the silicon nitride film 51, the bit line of the cell unit and the result is a silicon nitride film region 36 also simultaneously etched around the wiring layers of the peripheral circuit portion forming simultaneously forming the silicon nitride film region 36, the thickness of the silicon nitride film 34 on the WSi film 33, good idea to set thicker than the thickness of the silicon nitride film 51.

以降の工程は第1の実施の形態と同様な工程であり、コンタクト窓開けや金属配線層を形成することにより、DRAMを形成することができる。 The subsequent steps are the same steps as the first embodiment, by forming a contact window opening and a metal wiring layer, it can be formed DRAM. 本実施の形態では、第1の実施の形態にくらべて、エッチングストッパ層として機能する窒化膜51があるため、蓄積電極のコンタクトの形成や蓄積電極の形成に際して面積を一定にすることができ、安定した容量を保つことができるため、DRAMの歩留りを上げるのに役立つ。 In this embodiment, as compared with the first embodiment, since there is a nitride film 51 functions as an etching stopper layer, it can be made constant the area in the formation of the contact formation and storage electrode of the storage electrode, it is possible to maintain a stable volume helps to increase the yield of the DRAM.

その他の効果として、ビットラインのコンタクト窓を安定して開口できる効果も期待できる。 Other effects, contact windows of the bit line can be expected stably opening can effectively. 以下、図22と23を参照してこの点について説明する。 Referring to FIG. 22 and 23 will be described on this point.
図22、図23は図1のA−A'で切断したセル部の模式断面図であり、図18(b)で形成したコンタクト窓31が位置ずれした場合を示している。 22, FIG. 23 is a schematic sectional view of a cell portion cut along the A-A 'of FIG. 1 shows a case where the contact window 31 formed in FIG. 18 (b) is misaligned. なお、図22が酸化膜30の下にシリコン窒化膜51がない、第1の実施の形態に相当し、図23が酸化膜30の下にシリコン窒化膜51がある第3の実施の形態に相当する。 Incidentally, FIG. 22 there is no silicon nitride film 51 below the oxide film 30, corresponds to the first embodiment, the third embodiment 23 is that there is a silicon nitride film 51 below the oxide film 30 Equivalent to.

図22に示すように、第1の実施の形態に相当する工程によれば、コンタクト窓31が位置ずれして開けられた場合に、酸化膜30のエッチングによってBPSG膜26もエッチングされ、シリコン膜のプラグ29の側部に溝が掘られてしまう。 As shown in FIG. 22, according to the step corresponding to the first embodiment, when the contact window 31 is opened misaligned, BPSG film 26 is also etched by the etching of the oxide film 30, a silicon film thus dug a groove on the side of the plug 29. この溝のために上層のビット線が断線したり、溝が埋まらずにボイドとして残ったり、逆に溝内に残った配線層によってプラグ29間がショートするなど、素子に何らかの悪影響を与える危険性がある。 Or disconnection upper bit line for the groove, or remain as a void without bury the groove, by a wiring layer remaining on the inner groove Conversely, between the plug 29 is short, the risk of giving some adverse effect on the device there is.

図23に示すように、これに対して、本実施の形態によれば、コンタクト窓31が位置ずれして開けられた場合でも、窒化膜51がストッパとして働くため、BPSG膜26がエッチングされる危険性はなく、シリコン膜のプラグ29の側部に溝が掘られることはないため、上記した悪影響は生じない。 As shown in FIG. 23, with respect to this, according to the present embodiment, even if the contact window 31 is opened misaligned, because nitride film 51 acts as a stopper, BPSG film 26 is etched no danger, because will not be dug ditch on the side of the plug 29 of the silicon film, the above-mentioned adverse effects can not occur. また、この窒化膜ストッパ49を積極的に利用して、コンタクト窓31の大きさをシリコン膜のプラグ29より大きくすることも可能であり、コンタクト窓開け工程のマージンを高めることも可能である。 Further, the nitride film stopper 49 by utilizing positively, it is also possible to the size of the contact window 31 larger than the plug 29 of the silicon film, it is also possible to increase the margin of the opening contact windows process.

[第4の実施の形態] Fourth Embodiment
図24から図28の模式断面図を参照して、第4の実施の形態を述べる。 From Figure 24 with reference to the schematic cross-sectional view of FIG. 28, described the fourth embodiment. なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A'部の、周辺回路部については典型的な例としての配線構造の模式断面図である。 Incidentally, as in the first and second embodiments, for the memory cell portion, the A-A 'section of FIG. 1 is a schematic cross-sectional view of the wiring structure as a typical example for the peripheral circuit portion.

第1の実施の形態と同様な手法で図6(b)の工程まで処理を行い、ワードラインや周辺部のMOSトランジスタなどの上部に、ビットラインや周辺部で配線層となるポリサイド電極、シリコン窒化膜領域36等を形成する。 Performs processing up to the step shown in FIG. 6 (b) in a manner similar to the first embodiment, the upper portion of such MOS transistors of the word line and peripheral portion, polycide electrode serving as the wiring layer at the bit line and the peripheral portion, the silicon forming a nitride film region 36 or the like.

図24に示すように、全面にBPSG膜52をCVD法により成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。 As shown in FIG. 24, after growing by CVD BPSG film 52 on the entire surface, a heat treatment at a temperature of 750 to 900 ° C., to planarize the surface by reflowing.
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。 To further perform planarization, may be used an etch-back or CMP, it may be flattened in combination. つづいて、シリコン窒化膜53、BPSG膜54を順次CVD法により成長する。 Then, sequentially grown by CVD silicon nitride film 53, BPSG film 54. ここで、BPSG膜52と54の膜厚は、二層あわせて500nmとなるようにし、シリコン窒化膜53は10〜50nmとなるようにする。 Here, the film thickness of the BPSG film 52 and 54, set to be 500nm together two layers, a silicon nitride film 53 is made to be 10 to 50 nm.

なお、BPSG膜52の厚さは、平坦化できる程度に必要であり、BPSG膜54の厚さは、容量に直接関係するシリンダ型蓄積電極の外側面の面積を規定するので、要求される容量により選ぶ必要がある。 The thickness of the BPSG film 52 is required to the extent that can be flattened, the thickness of the BPSG film 54, so defining an area of ​​the outer surface of the cylindrical storage electrode which is directly related to the volume, the required capacity it is necessary to select by. したがって、BPSG膜50と52の膜厚比やトータルの膜厚は、これらを考慮して適宜選べばよい。 Therefore, the film thickness ratio and the total thickness of the BPSG film 50 and 52 may be suitably selected in consideration of these.

図25に示すようにキャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のBPSG膜54をC 48とCOの混合ガスを用いてRIE法によってエッチングし、つづいて窒化膜53をCF 4ガスを用いてRIE法によってエッチングし、つづいてBPSG膜52と酸化膜30を再度C 48とCOの混合ガスを用いてRIE法によって順次エッチングして、シリコン膜プラグ29の上面が露出するようなコンタクト窓38を形成する。 Forming a resist pattern capacitor connection region has an opening to expose, as shown in FIG. 25, is etched by RIE method using a mixed gas of the BPSG film 54 in the opening in the mask C 4 F 8 and CO it, the nitride film 53 followed by etching by RIE method using CF 4 gas, are sequentially etched by RIE method using a mixed gas of the BPSG film 52 and oxide film 30 C 4 F 8 again followed CO, silicon the upper surface of the membrane plug 29 to form a contact window 38 so as to expose.

図26に示すように、レジストを除去したあと、CVD法によりリンをドープしたシリコン膜を50nm形成したあと、エッチバック法やCMP法を用いてコンタクト窓38内の側壁及び底面にのみシリコン膜39を残存させる。 As shown in FIG. 26, after removing the resist, After 50nm form a silicon film doped with phosphorus by a CVD method, a silicon only on the sidewalls and bottom of the contact window 38 using an etch-back or CMP film 39 to leave.

図27に示すようにシリコン膜39の外側のBPSG膜54をフッ酸系のエッチャントを用いて除去する。 The outer BPSG film 54 of the silicon film 39 as shown in FIG. 27 is removed using a hydrofluoric acid etchant. 窒化膜53がエッチングストッパとして働くため、BPSG膜54のみをすべて除去することができる。 Since the nitride film 53 acts as an etching stopper, it is possible to remove all of only the BPSG film 54. この工程で内部がくりぬかれたシリンダ状の蓄積電極39が形成される。 Cylindrical storage electrode 39 whose inside is hollowed out in this step is formed.

本実施の形態でも、第3の実施の形態と同じく、シリンダ型蓄積電極39の外側のBPSG膜54をすべて除去することができる。 In the present embodiment, as in the third embodiment, it is possible to remove all outer BPSG film 54 of the cylinder-type storage electrode 39. したがって、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のばらつきが小さく、安定したDRAMセルを製造することが可能となる。 Therefore, it is possible to the outer area of ​​the cylinder-type storage electrode constant, the variation in capacitance is small, it is possible to manufacture a stable DRAM cell.

図28に示すように、CVD法によりシリコン窒化膜を40nm形成し、1〜2nm熱酸化することで、蓄積電極39の表面にキャパシター絶縁膜を形成する。 As shown in FIG. 28, a silicon nitride film is 40nm is formed by CVD, to oxidize 1~2nm heat to form a capacitor insulating film on the surface of the storage electrode 39. (キャパシタ絶縁膜は図には示していない) (Capacitor insulating film is not shown in the drawing)
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。 Then, after a silicon film doped with phosphorus 50nm formed by CVD, and patterned to form a counter electrode 40 of the capacitor. つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜53も除去する。 Subsequently, the capacitor insulating film and the silicon nitride film 53 is also removed in accordance with the pattern of the counter electrode 40.

このとき、シリコン窒化膜53を残していても構わないが、シリコン窒化膜が周辺回路部に存在すると、後工程で拡散層とのコンタクト窓の窓開け工程が、酸化膜とシリコン窒化膜両方をエッチングするため複雑になったり、コンタクト窓部部でエッチング特性の違いにより、シリコン窒化膜がひさしとなり、コンタクト窓内に形成する金属配線層が断線する不具合を生じる可能性があるので、取り除いておくほうが好ましいのは、第3の実施の形態と同様である。 At this time, although it may be leaving the silicon nitride film 53, the silicon nitride film is present in the peripheral circuit section, steps opened window contact windows between the diffusion layer in a subsequent step, both oxide film and a silicon nitride film or complicated to etching, difference in etching properties at the contact window portion, the silicon nitride film becomes eaves, since the metal wiring layer formed in the contact windows could be problems of disconnection, advance removed more is preferred because the same as the third embodiment.

以降の工程は第1の実施の形態と同様な工程でコンタクト窓開けや金属配線層を形成することにより、DRAMを形成することができる。 Subsequent steps in by forming a contact window opening and a metal wiring layer in the same manner as in the first embodiment process, it is possible to form a DRAM. 本実施の形態では、シリンダ蓄積電極39の外側のBPSG膜54のみをすべて除去することができる。 In this embodiment, it is possible to remove all only the outer BPSG film 54 of the cylinder storage electrode 39. したがって、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のばらつきが小さく、安定したDRAMセルを製造することが可能となる。 Therefore, it is possible to the outer area of ​​the cylinder-type storage electrode constant, the variation in capacitance is small, it is possible to manufacture a stable DRAM cell.

第1の実施の形態の図11に示したように、キャパシタ対向電極40を形成したあとに、絶縁膜で完全に平坦化を行う。 As shown in FIG. 11 of the first embodiment, after the formation of the capacitor opposing electrode 40, it performs perfectly flattened by the insulating film. 本実施の形態のようにセル部と周辺回路部との高低差が小さいほうが、後工程での平坦化が容易であることは言うまでもない。 More height difference between the cell portion and peripheral circuit portion as in this embodiment is small, it is needless to say easily flattened in a later step. すなわち、本実施の形態によれば、安定した容量を得るという効果とメモリセル部と周辺回路部の高低差を小さくして平坦化を容易にするという効果の両方を考慮してプロセス設計をすることができ、安定した特性のDRAMを製造することが可能となる。 That is, according to this embodiment, the taking into account both the effect by reducing the height difference of the effect as the memory cell portion and peripheral circuit portion of obtaining a stable capacity to facilitate the flattening process designed to it can be, it is possible to manufacture the DRAM having stable characteristics.

なお、前記窒化膜53は、対向電極38をエッチングする際、同時に除去されるため、第3の実施の形態で述べたのと同様に、シリコン窒化膜が周辺回路部に存在することによる不具合を避けることができる。 Incidentally, the nitride film 53, etching the counter electrode 38, to be removed at the same time, in the same manner as described in the third embodiment, problems caused by the silicon nitride film is present in the peripheral circuit portion it can be avoided. このとき、本実施の形態では、第3の実施の形態とは異なり、シリコン窒化膜53の下にはBPSG膜52が存在するため、これをエッチングストッパとしてシリコン窒化膜53をエッチングでき、セル部のビット線に相当する周辺回路部の配線層のまわりのシリコン窒化膜領域36がエッチングされるおそれがなくなるという効果を得ることもできる。 At this time, in this embodiment, unlike the third embodiment, since the bottom of the silicon nitride film 53 which exists BPSG film 52, the silicon nitride film 53 can etch a as an etching stopper, the cell unit silicon nitride film region 36 around the wiring layers of the peripheral circuit portion corresponding to the bit lines can be obtained an effect that is the risk is eliminated etching.

[第5の実施の形態] Fifth Embodiment
図29と図30を参照して、第5の実施の形態について説明する。 Referring to FIGS. 29 and 30, a description will be given of a fifth embodiment. 本実施の形態は、第1の実施の形態の図13に示した第1の金属配線層とのコンタクト窓42〜45の形成方法に関するものである。 This embodiment relates to a method of forming the contact windows 42 to 45 of the first metal interconnection layer shown in FIG. 13 of the first embodiment.

図29は第3の実施の形態にしたがって、対向電極40を形成したあとBPSG膜を形成して平坦化し、本実施の形態にそってコンタクト窓42〜45を形成した状態を示している。 Figure 29 in accordance with the third embodiment, by forming the after BPSG film forming the counter electrode 40 is flattened, shows the state of forming contact windows 42 to 45 along with the present embodiment. はじめに、コンタクト窓42〜45の窓開け工程で、第1のステップとして、BPSG膜41のエッチングを窒化膜との選択比が十分大きい条件で行う。 First, in the windowing step of contact windows 42 to 45, as a first step, the etching of the BPSG film 41 selectivity to the nitride film performed in large enough conditions. このエッチングは窒化膜SAC構造を形成するときに用いた、C 48とCOの混合ガスなどを使用するとよい。 This etching is used in forming a nitride film SAC structure, it is preferable to use a mixed gas of C 4 F 8 and CO.

上記第1ステップのエッチングは最下層の拡散層25の表面が露出するまで行なう。 Etching of the first step is performed to expose the surface of the lowermost diffusion layer 25. このとき、最上層の対向電極40はエッチングされて除去されてしまうが、対向電極の下部には窒化膜51があるため、エッチングはここでストップし、その下層のBPSG膜26がエッチングされることはない。 In this case, it counter electrode 40 of the top layer would be etched away, but since the lower portion of the counter electrode is a nitride film 51, the etching is stopped here, BPSG film 26 thereunder are etched no. また、コンタクト窓43、44のエッチングも、それぞれ窒化膜領域36、24でストップする。 The etching of the contact windows 43 and 44, respectively stops at the nitride film region 36,24.

つづいて、第2ステップのエッチングとして、CHF 3とO 2の混合ガス等を用いて、酸化膜と選択比の大きい条件でシリコン窒化膜のエッチングを行う。 Subsequently, as the etching of the second step, using a mixed gas of CHF 3 and O 2, to etch the silicon nitride film is greater conditions of the oxide film and the selectivity. これにより、コンタクト窓43、44の底部にある窒化膜領域36、25を除去してコンタクトをとることができるようになる。 Thus, it is possible to contact by removing the nitride film region 36,25 in the bottom of the contact window 43 and 44. なお、この窒化膜エッチングにより、対向電極40の下にある窒化膜51もエッチングされてしまうが、その下層のBPSG膜26でエッチングがストップするため、コンタクト窓42で対向電極40が下層配線層とショートをおこす心配はない。 Incidentally, this nitride film etching, the nitride film 51 under the counter electrode 40 is also etched, but the etching of BPSG film 26 thereunder is stopped, the counter electrode 40 and the lower wiring layer in the contact window 42 do not worry cause a short circuit. また、このようなコンタクト窓構造でも、コンタクト窓内に形成された、第1の金属配線層は、対向電極40の側壁で電気的に接続されるので、何ら問題はない。 Moreover, even in such a contact window structure formed in the contact window, the first metal interconnect layers, because they are electrically connected with the side wall of the counter electrode 40, there is no problem.

図30は第4の実施の形態にしたがって、対向電極40を形成したあとBPSG膜を形成して平坦化し、本実施の形態にそってコンタクト窓42〜45を形成した状態を示している。 Figure 30 shows a state in which in accordance with the fourth embodiment, by forming the after BPSG film forming the counter electrode 40 is flattened to form contact windows 42 to 45 along with the present embodiment. 図30も図29と同じように対向電極40の下に窒化膜53とBPSG膜52があるため、上記した2ステップエッチングを適用することができ、下層配線とのショートなどの問題をおこさずに、コンタクト窓42〜45を一度のフォトリソグラフィ工程で形成することができる。 Because Figure 30 also has a nitride film 53 and the BPSG film 52 under the counter electrode 40 in the same manner as in FIG. 29, it is possible to apply a two-step etching as described above, without causing problems such as short circuit between the lower wiring , it is possible to form the contact windows 42 to 45 in a single photolithography process.

本実施の形態によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、工程を短縮することができる。 According to this embodiment, even in the structure in which the depth of the contact window is different, it is possible to perform the open window in one photolithography step, it is possible to shorten the process. なお、コンタクト窓41や42の底面に窒化膜が形成されておらず、第1のステップで配線層やゲート電極の表面を露出できる場合には、第2のステップの窒化膜エッチングを行なう必要はない。 Incidentally, no nitride film is formed on the bottom of the contact window 41 and 42, if it can expose the surface of the wiring layer and the gate electrode in the first step it is necessary to perform a nitride film etching in the second step Absent.

また、本実施の形態で述べたコンタクト窓の形成方法は、上記実施の形態に限られたものではなく、複数の配線層で上層の配線層の下に窒化膜を設けて、窒化膜をストッパとしてエッチングすることで、同様の効果が得られることは言うまでものない。 Further, the method of forming the contact window described in this embodiment is not limited to the embodiment described above, by providing a nitride film under the upper wiring layer by a plurality of wiring layers, a nitride film stopper as is etched, nothing to say that a similar effect can be obtained. ただし、本実施の形態にそった形で用いれば、上記本実施の形態のによる効果だけでなく、第3の実施の形態や第4の実施の形態で述べた効果も合わせて奏することができるため、有利である。 However, the use in line with the present embodiment, it is possible to obtain the well effect of this embodiment, also the combined effects described in the third embodiment and the fourth embodiment Therefore, it is advantageous.

[第6の実施の形態] [Sixth Embodiment]
図31の模式断面図を参照して、第6の実施の形態を述べる。 Referring to schematic cross-sectional view of FIG. 31, it described a sixth embodiment.
第1実施の形態の図5(a)では、BPSG膜24をリフロー、エッチバック法またはCMP法で平坦化している。 In FIG. 5 (a) of the first embodiment, it is planarized BPSG film 24 reflow, an etch back method or CMP method. 本実施の形態では、図31に示すように、ゲート電極やワード線の上に形成されたBPSG膜26の平坦化をCMP法を用いて行い、シリコン窒化膜領域24をそのストッパ層として用いる。 In this embodiment, as shown in FIG. 31 was smoothened BPSG film 26 formed on the gate electrode and the word line by the CMP method, a silicon nitride film region 24 as a stopper layer.

ポリサイド電極の周囲を覆うシリコン窒化膜領域24の基板からの距離は、ゲート電極として活性層上にあるものと、配線層としてフィールド酸化膜17上にあるものとで異なるが、本実施の形態では高いほうの窒化膜スペーサだけをストッパ層として用い、低いほうの窒化膜スペーサの上にはBPSG膜26が残るようにしている。 Distance from the substrate of the silicon nitride film region 24 covering the periphery of the polycide electrode, as in the active layer as the gate electrode is different between what is on the field oxide film 17 as the wiring layer, in this embodiment using only the higher nitride spacers as a stopper layer, so that the BPSG film 26 is left on top of the lower more nitride spacers.

このとき、研磨剤としては、たとえばシリカ系のものを用いることで、シリコン窒化膜とのエッチング選択比を高くした状態でBPSG膜を研磨することが可能である。 In this case, as the polishing agent, for example, by using those of the silica-based, it is possible to polish the BPSG film while increasing the etching selectivity of the silicon nitride film. このストッパ層によりBPSG膜26は平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。 BPSG film 26 by the stopper layer is not only flattened, it is also possible to reduce the variation in film thickness.

平坦化したBPSGの膜厚がばらついていると、後工程のコンタクト窓形成時のエッチング量に分布が生じる。 When are variations in the thickness of the flattened BPSG, distributed etching amount during a contact window formed in the subsequent step occurs. コンタクトを確実にとるためには、コンタクト窓内のBPSG膜をすべてエッチング除去しなければならないから、BPSG膜のオーバーエッチ量を多くしなければならない。 To take to ensure contact, since all the BPSG film in the contact window must be etched away, it must increase the over-etching amount of the BPSG film. したがって、窒化膜スペーサSACを用いる場合には、このオーバーエッチで窒化膜スペーサの膜厚が減少して、ポリサイド電極と上層配線とがショートする危険性が増すため、特に、BPSG膜厚の安定性が重要である。 Therefore, in the case of using the nitride spacers SAC, the thickness of the nitride spacers in overetching is reduced, to increase the risk of and the upper wiring polycide electrode is short, in particular, the stability of the BPSG film thickness is important.

本実施の形態では、ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーSACを用いるために必要となる、窒化膜領域24をそのまま用いることができるため、新たな工程の増加を招くことはない。 In this embodiment, rather than specially forming a layer of a stopper, needed with a nitride spacer SAC, it is possible to use as a nitride layer region 24, causing an increase in new processes no. また、CMPによる平坦化を行った後、さらにBPSG膜を形成して層間膜厚を厚くし、寄生容量を減少させるようにしてもよいし、第3の実施の形態で示したように、シリコン窒化膜を形成してからコンタクト窓形成工程を行なってもよい。 Further, after the flattening by CMP, to increasing the interlayer thickness was further formed BPSG film, may be to reduce the parasitic capacitance, as shown in the third embodiment, the silicon after forming a nitride film may be subjected to contact window formation step.

なお、BPSG膜26の膜厚は、上層に形成されるビット線の寄生容量に影響を与えるので、本実施の形態の方法により、膜厚ばらつきを小さくすることで、ビット線容量のばらつきを小さくすることができ、DRAMの動作の安定性を高くできるという効果もある。 The thickness of the BPSG film 26, so affects the parasitic capacitance of the bit line formed on the upper layer, the method of the present embodiment, by reducing the thickness variation, reduce variations in the bit line capacitance it can be, there is also an effect that can increase the stability of the operation of the DRAM. さらに、本実施の形態では、ワード線や配線層として用いられているフィールド絶縁膜上の窒化膜スペーサのみをストッパ層として用い、ゲート電極として用いられている活性層上の窒化膜スペーサにはストッパとしての役割を持たせていない。 Further, in this embodiment, using only nitride spacers on the field insulating film used as a word line and a wiring layer as a stopper layer, the nitride spacer on the active layer used as a gate electrode stopper not to have a role as a.

したがって、CMP法でBPSG膜を平坦化するときに、活性層上の窒化膜スペーサが研磨されて、膜厚が減少することはない。 Thus, when flattening the BPSG film by CMP, nitride spacers on the active layer is polished, never thickness decreases. 窒化膜スペーサSACでは、窒化膜スペーサをマスクとしてセルフアラインでコンタクト窓を形成しているが、このコンタクト窓は、当然フィールド絶縁膜上には形成されず、活性層領域の拡散層上に形成されるから、窒化膜スペーサSAC工程をCMP法による平坦化で膜厚が減少していない窒化膜をマスクとして用いることができるしたがって、本実施の形態では、ストッパ層を用いたCMP法により制御性のよい平坦化を行いながら、窒化膜スペーサSACによるコンタクト窓形成でポリサイド電極と上層配線層とのショートを防ぐという効果を得ることができる。 In nitride spacers SAC, but forms a contact window in a self-aligned manner with nitride spacers as a mask, the contact window is not formed on the diffusion layer of the active layer region formed on naturally field insulating film that because, therefore it is possible to use a nitride film thickness of the nitride spacers SAC process in the planarization by the CMP method has not decreased as a mask, in this embodiment, the controllability of the CMP method using the stopper layer while good planarization, it is possible to obtain the effect of preventing short circuit between the polycide electrode and the upper wiring layer with contact windows formed by nitride spacers SAC.

以上、本実施の形態によれば、工程を増やすことなく、製品歩留まりの向上、及び、動作の安定性が増大するという効果が得られる。 As described above, according to this embodiment, without increasing the process, improve product yield, and the effect is obtained that the stability of the operation is increased.
[第7の実施の形態] [Seventh Embodiment]
図32の模式断面図を参照して、第7の実施の形態を述べる。 Referring to schematic cross-sectional view of FIG. 32, described the seventh embodiment. 本実施の形態では、第6の実施の形態で示した技術をビット線となる導電層上の平坦化工程に用いる。 In this embodiment, a technique shown in the sixth embodiment the planarization process of the conductive layer serving as a bit line.

第1の実施の形態の図7では、BPSG膜37をリフロー、エッチバック法またはCMP法で平坦化している。 In Figure 7 of the first embodiment, and flatten the BPSG film 37 reflow, an etch back method or CMP method. 本実施の形態では、図32に示すように、ビット線上に形成されたBPSG膜37の平坦化をCMP法を用いて行い、シリコン窒化膜領域36をストッパ層として用いる。 In this embodiment, as shown in FIG. 32 was smoothened BPSG film 37 formed on the bit line by the CMP method, a silicon nitride film region 36 as a stopper layer.

このとき、研磨剤としては、たとえばシリカ系のものを用いることで、シリコン窒化膜とのエッチング選択比を高くした状態でBPSG膜を研磨することが可能であることは、第6の実施の形態で述べたことと同じである。 In this case, as the polishing agent, for example, by using those of the silica-based, it is possible to polish the BPSG film while increasing the etching selectivity of the silicon nitride film, the sixth embodiment in is the same as what has been said. このストッパ層によりBPSG膜37は平坦化できるだけでなく、膜厚のばらつきも少なくすることができる。 BPSG film 37 by the stopper layer is not only flattened can be less variation in film thickness.

平坦化したBPSGの膜厚がばらついていると、後工程のコンタクト窓形成時のエッチング量に分布が生じ、窒化膜領域36が減少してポリサイド電極と上層の蓄積電極とがショートする危険性が増すため、特に、BPSG膜厚の安定性が重要である点も第6の実施形態で述べたことと同じである。 When are variations in the thickness of the flattened BPSG, distributed etching amount during a contact window formed in the subsequent step occurs, the risk of the polycide electrode and an upper storage electrode and the nitride film region 36 is reduced to a short increases because, in particular, that it is important to the stability of the BPSG film thickness also the same as that described in the sixth embodiment. また、本実施の形態でも、ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーSACを用いるために必要となる、窒化膜領域36をそのまま用いることができるため、新たな工程の増加を招くことはない。 Also in this embodiment, rather than specially forming a layer of a stopper, needed with a nitride spacer SAC, it is possible to use a nitride film region 36 as it is, an increase in new processes It does not lead.

なお、BPSG膜37の厚さは蓄積電極の面積に影響し、キャパシタ容量に影響を与えるので、CMPによる平坦化を行った後、さらにBPSG膜を形成して所望の容量が得られるように厚さを設定してもよいし、第4の実施の形態で示したように、BPSG膜を2層として間に窒化膜を形成してもよい。 The thickness of the BPSG film 37 affects the area of ​​the storage electrode, so affecting the capacitor capacitance, after flattening by CMP, a thickness as desired capacity is obtained further BPSG film formed by may be set is, as shown in the fourth embodiment, it may be formed nitride film between the BPSG film as the second layer.

[第8の実施の形態] Eighth Embodiment
図33の模式断面図を参照して、第8の実施の形態を述べる。 Referring to schematic cross-sectional view of FIG. 33, it described the eighth embodiment.
第1の実施の形態の図5(a)において、接合リーク低減のためn型拡散層26を形成した。 In FIGS. 5 (a) of the first embodiment, the n-type diffusion layer 26 for junction leakage reduction. 本実施の形態では、図33に示すようにメモリセル部のキャパシタ側のソース/ドレイン領域にのみn型拡散層28を形成するために、ビット線が接続される側のソース/ドレイン領域をレジスト55で覆ってから、BPSG膜26と窒化膜領域24をマスクとして、コンタクト窓27のシリコン基板中に、n型不純物であるリンを3×10 13 cm -2のドーズ量でイオン注入する。 In this embodiment, in order to form the n-type diffusion layer 28 only on the source / drain region of the capacitor of the memory cell portion as shown in FIG. 33, the source / drain region on the side where the bit line is connected resist after covering 55, the BPSG film 26 and a nitride film region 24 as a mask, the silicon substrate of the contact window 27, ion implantation of phosphorus which is an n-type impurity at a dose of 3 × 10 13 cm -2.

n型拡散層28は第1の実施の形態で説明したように、接合リークが大きくなるという問題を防ぐことができる。 n-type diffusion layer 28 can prevent the problem as described in the first embodiment, the junction leakage is increased. しかし、一方で、このイオン注入により、ソース/ドレインの接合深さが深くなるので、トランジスターの短チャネル効果に悪影響を及ぼしたり、素子間のリーク電流が大きくなるという問題も生じる。 However, on the other hand, by this ion implantation, the junction depth of the source / drain becomes deeper, or adversely affect the short-channel effect of the transistor, also caused a problem that a leakage current between the elements increases. 微少な電荷を貯えるキャパシタ側の拡散層は、接合リークを十分低くすることが要求されるのに対して、ビット線が接続される側の拡散層は、接合リークに関しては、それほど厳しくない。 Diffusion layer of the capacitor side to store a minute charge, the junction leakage whereas it is required to sufficiently low diffusion layers on the side bit line is connected, with respect to the junction leakage, less stringent.

本実施の形態では、そこで、前記イオン注入をキャパシタが接続される側のみに行うことにより、MOSトランジスタのソース/ドレインの内、片側は浅い接合深さとすることができ、トランジスターの短チャネル効果や、素子間のリーク電流への悪影響を抑える事が可能となる。 In the present embodiment, where, by carrying out only the ion implantation side is connected capacitors, of the source / drain of the MOS transistor, one side can be a shallow junction depth, Ya short channel effect of the transistor , it is possible to suppress the adverse effect on the leakage current between elements.

以上第1〜第8の実施の形態に沿って本発明を説明したが、本発明は上記実施の形態にとどまるものではなう。 Above first to the invention has been described along the eighth embodiment, the present invention is Nau intended stay to the above embodiment. 上述のプロセスと同様な技術思想を持つプロセスに広く適用できることは言うまでもない。 It can of course be widely applied to a process having the same spirit and the process described above.

上記説明では、ポリサイド電極としてWSiを用いたが、MoSiやTiSiなどその他のシリサイドを用いてもよい。 Above description, it was used WSi as polycide electrode, and may be other silicide such as MoSi or TiSi. また、シリサイドに限らずタングステン(W)やモリブデン(Mo)あるいは窒化チタン(TiN)やチタンタングステン(TiW)など金属や金属化合物も使用することが可能である。 Further, it is possible to also use limited without tungsten (W) or molybdenum (Mo) or a metal or a metal compound such as titanium nitride (TiN), titanium tungsten (TiW) to the silicide. なお、金属や金属化合物の場合には熱酸化法で酸化膜を形成するのが困難なので、CVD法等による酸化膜を用いればよい。 Since in the case of a metal or metal compound difficult to form an oxide film by thermal oxidation may be used an oxide film by CVD method or the like.

また、上記説明では、窒化膜との間に設ける絶縁膜としてシリコン酸化膜の例を述べたが、シリコン窒化膜の応力を緩和できるようなものであれば他の絶縁膜も使用できる。 In the above description has dealt with an example of a silicon oxide film as an insulating film provided between the nitride film, another insulating film as long as such can reduce the stress of the silicon nitride film can also be used. 特に、シリコン酸化窒化膜(SiON)膜を用いると、シリサイド膜上では反射防止膜としても使用できるため、工程短縮になって好ましい。 In particular, the use of silicon oxynitride (SiON) film, which can also be used as an antireflection film on the silicide layer, preferably made in Step shortened. また、層間絶縁膜として、BPSGの例を示したが、PSGやシリコン酸化膜等なども使用することもできる。 Further, as an interlayer insulating film, an example of BPSG, it can also be used, such as PSG or silicon oxide film or the like.

また、エッチング方法としてウェットエッチング法による等方性エッチングとRIE法による異方性エッチングを用いる例を示したが、その他等方性のプラズマエッチング法や、ECRを用いたエッチング法など他のエッチング法も、用途に合わせて適宜使用することができる。 Also, although an example of using the anisotropic etching with isotropic etching and RIE by wet etching as the etching method, other isotropic plasma etching or other etching method such as etching using an ECR it can also be suitably used according to the application. また、コンタクト窓に形成するプラグとしてリンをドープしたシリコン膜の例を示したが、p型拡散層やp型シリコン層上に形成するならば、ボロン等のp型不純物をドープしたシリコン膜を用いればよい。 Also, although an example of a silicon film doped with phosphorus as a plug to form the contact window, if formed on the p-type diffusion layer and p-type silicon layer, a silicon film doped with p-type impurities such as boron it may be used. なお、プラグとしてはシリコン膜に限られるわけではなく、WやTiWなどの金属や金属化合物あるいは金属シリサイドであっても構わない。 Incidentally, not limited to the silicon film as a plug, it may be a metal or a metal compound or metal silicide such as W or TiW.

また、キャパシタ絶縁膜として窒化膜を酸化した例を示したが、タンタル酸化膜(Ta 25 )やPZTなどの高誘電体膜や強誘電体膜などを用いることができる。 Further, although the example in which oxide nitride film as a capacitor insulating film, a high dielectric film or a ferroelectric film such as tantalum oxide film (Ta 2 O 5) or PZT can be used. その場合には、蓄積電極や対向電極を金属にすることで、電極の自然酸化膜による容量の減少や、キャパシタ絶縁膜とシリコン膜との反応を防ぐことができて好ましい。 In that case, the storage electrode and the counter electrode by a metal reduction and the capacity due to the natural oxide film of the electrode, preferably to be able to prevent the reaction between the capacitor insulating film and the silicon film.

また、シリコン膜としては、ポリシリコンやアモルファスシリコンを用いてもよく、不純物ドープは、膜の成長と同時にしてもよいし、成長後に拡散法やイオン注入法などを用いてドープしても良い。 As the silicon film, may be used polysilicon or amorphous silicon, doped may be simultaneously with the growth of the film, it may be doped by using a diffusion method or an ion implantation method after the growth . また、実施の形態ではシリンダー型キャパシタの製造方法を例として示したが、スタック型やFIN型など、他のキャパシタ構造に適用しても構わないことは言うまでもない。 Further, in the embodiment is shown as an example a method of manufacturing a cylindrical capacitor, a stack type or FIN type etc., it is needless to say that it may be applied to other capacitor structures.

本発明の基本実施例を説明する断面図である。 It is a cross-sectional view for explaining a basic embodiment of the present invention. メモリセル部を示す模式平面図である。 It is a schematic plan view showing a memory cell portion. 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その1)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (1). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その2)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (2). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その3)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (3). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その4)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (4). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その5)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (5). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その6)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (6). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その7)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (7). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その8)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (8). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その9)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (9). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その10)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (10). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その11)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (11). 本発明の第1の実施の形態による第1のDRAMの製造工程を示す模式断面図(その12)である。 Schematic cross-sectional view showing a first DRAM manufacturing process according to the first embodiment of the present invention (12). 本発明の第2の実施の形態による第2のDRAMの製造工程を示す模式断面図(その1)である。 Schematic cross-sectional view showing a second DRAM manufacturing process according to the second embodiment of the present invention (1). 本発明の第2の実施の形態による第3のDRAMの製造工程を示す模式断面図(その2)である。 Schematic cross-sectional view showing a third DRAM manufacturing process according to the second embodiment of the present invention (2). 本発明の第3の実施の形態による第4のDRAMの製造工程を示す模式断面図(その1)である。 Schematic sectional view showing a fourth DRAM manufacturing process according to a third embodiment of the present invention (1). 本発明の第3の実施の形態による第4のDRAMの製造工程を示す模式断面図(その2)である。 Schematic cross-sectional view showing the manufacturing process of the fourth DRAM according to a third embodiment of the present invention (2). 本発明の第3の実施の形態による第4のDRAMの製造工程を示す模式断面図(その3)である。 Schematic cross-sectional view showing the manufacturing process of the fourth DRAM according to a third embodiment of the present invention (3). 本発明の第3の実施の形態による第4のDRAMの製造工程を示す模式断面図(その4)である。 Schematic cross-sectional view showing the manufacturing process of the fourth DRAM according to a third embodiment of the present invention (4). 本発明の第3の実施の形態による第4のDRAMの製造工程を示す模式断面図(その5)である。 Schematic cross-sectional view showing the manufacturing process of the fourth DRAM according to a third embodiment of the present invention (5). 本発明の第3の実施の形態の効果を説明する模式断面図(その1)である。 Schematic cross-sectional view for explaining the effect of the third embodiment of the present invention (1). 本発明の第3の実施の形態の効果を説明する模式断面図(その2)である。 Schematic cross-sectional view for explaining the effect of the third embodiment of the present invention (2). 本発明の第4の実施の形態による第5のDRAMの製造工程を示す模式断面図(その1)である。 Schematic cross-sectional views showing manufacturing steps of the fifth DRAM according to a fourth embodiment of the present invention (1). 本発明の第4の実施の形態による第5のDRAMの製造工程を示す模式断面図(その2)である。 Schematic cross-sectional views showing manufacturing steps of the fifth DRAM according to a fourth embodiment of the present invention (2). 本発明の第4の実施の形態による第5のDRAMの製造工程を示す模式断面図(その3)である。 Schematic cross-sectional view showing a fifth DRAM manufacturing process according to a fourth embodiment of the present invention (3). 本発明の第4の実施の形態による第5のDRAMの製造工程を示す模式断面図(その4)である。 Schematic cross-sectional view showing a fifth DRAM manufacturing process according to a fourth embodiment of the present invention (4). 本発明の第4の実施の形態による第5のDRAMの製造工程を示す模式断面図(その5)である。 Schematic cross-sectional views showing manufacturing steps of the fifth DRAM according to a fourth embodiment of the present invention (5). 本発明の第5の実施の形態による第6のDRAMの製造工程を示す模式断面図(その1)である。 Schematic cross-sectional view showing a sixth DRAM manufacturing process according to a fifth embodiment of the present invention (1). 本発明の第5の実施の形態による第6のDRAMの製造工程を示す模式断面図(その2)である。 Schematic cross-sectional view showing a sixth DRAM manufacturing process according to a fifth embodiment of the present invention (2). 本発明の第6の実施の形態による第7のDRAMの製造工程を示す模式断面図である。 Is a schematic cross-sectional views showing manufacturing steps of a 7 DRAM of according to a sixth embodiment of the present invention. 本発明の第7の実施の形態による第8のDRAMの製造工程を示す模式断面図である。 It is a schematic sectional view showing a manufacturing step of the 8 DRAM of according to the seventh embodiment of the present invention. 本発明の第8の実施の形態による第9のDRAMの製造工程を示す模式断面図である。 It is a schematic sectional view showing a manufacturing process of a 9 DRAM of according to an eighth embodiment of the present invention. 窒化膜スペーサSACを説明する模式断面図(その1)である。 Schematic cross-sectional view illustrating a nitride spacers SAC (Part 1). 窒化膜スペーサSACを説明する模式断面図(その2)である。 Schematic cross-sectional view illustrating a nitride spacers SAC (Part 2). 従来技術の問題点を説明する模式断面図(その1)である。 Schematic cross-sectional view for explaining the problems of the prior art; FIG. 従来技術の問題点を説明する模式断面図(その2)である。 Schematic cross-sectional view for explaining the problems of the prior art; FIG.

符号の説明 DESCRIPTION OF SYMBOLS

4、19、114 シリコン膜5、20、115 シリサイド膜6、22 シリコン酸化膜7、23、116 n -型不純物拡散層8、24、117 シリコン窒化膜領域9、26、118 BPSG膜10、27、119 コンタクト窓25 n +型不純物拡散層28 n型不純物拡散層31 コンタクト窓32 シリコン膜33 シリサイド膜34 シリコン窒化膜35 シリコン酸化膜36 シリコン窒化膜領域38 コンタクト窓39 シリンダ型蓄積電極40 キャパシタ対向電極41 BPSG膜42、43、44、45 コンタクト窓48、50 シリコン酸化膜領域51、53 シリコン窒化膜52、54 BPSG膜123 シリコン酸化膜124 シリコン窒化膜 4,19,114 silicon film 5,20,115 silicide film 6, 22 silicon oxide film 7,23,116 n - -type impurity diffusion layer 8,24,117 silicon nitride film region 9,26,118 BPSG film 10, 27 , 119 contact window 25 n + -type impurity diffusion layer 28 n-type impurity diffusion layer 31 contact window 32 silicon film 33 a silicide film 34 a silicon nitride film 35 a silicon oxide film 36 a silicon nitride film region 38 contact window 39 cylindrical storage electrode 40 capacitor counter electrode 41 BPSG film 42, 43, 44, 45 contact window 48, 50 silicon oxide region 51 and 53 the silicon nitride film 52, 54 BPSG film 123 a silicon oxide film 124 a silicon nitride film

Claims (11)

  1. 基板上に略平行に、かつ複数本配置された第1の導電層と、 A first conductive layer which is substantially parallel to, and a plurality of arranged on a substrate,
    前記第1の導電層を覆うように設けられた第1の絶縁膜と、 A first insulating film provided so as to cover the first conductive layer,
    前記隣接する第1の導電層間を埋め込み、前記第1の絶縁膜の上面と一致する、前記基板と平行な面を持つ第2の絶縁膜と、 Embedding a first electrically conductive layers of the adjacent, it coincides with the upper surface of the first insulating film, a second insulating film having the plane parallel to the substrate,
    前記第2の絶縁膜に設けられ、その底部の一部が前記第1の絶縁膜上にかかるように形成されたコンタクト窓と、 Provided on the second insulating film, a contact window in which a part of the bottom portion is formed to span over the first insulating film,
    を有することを特徴とする半導体装置。 Wherein a has a.
  2. 基板上に略平行に、かつ複数本配置され、基板からの距離のレベルが複数ある第1の導電層と、 Substantially parallel to the substrate, and are parallelly arranged, a first conductive layer level of the distance from the substrate there are a plurality,
    前記第1の導電層を覆うように設けられた第1の絶縁膜と、 A first insulating film provided so as to cover the first conductive layer,
    前記隣接する第1の導電層間を埋め込み、前記第1の絶縁膜の基板からの距離のレベルが最も大きい第1の絶縁膜の上面と一致する、前記基板と平行な面を持つ第2の絶縁膜と、 Embedding a first electrically conductive layers to the adjacent, said level of distance from the substrate of the first insulating film coincides with the upper surface of the largest first insulating film, a second insulating with the plane parallel to the substrate and the film,
    を有することを特徴とする半導体装置。 Wherein a has a.
  3. 前記第2の絶縁膜に設けられ、その底部の一部が前記第1の絶縁膜上にかかるように形成されたコンタクト窓を有することを特徴とする請求項2記載の半導体装置。 Wherein provided on the second insulating film, a semiconductor device according to claim 2, wherein a portion of the bottom portion thereof and having the first insulating film such as formed contact windows on.
  4. 前記第1の絶縁膜はシリコン窒化膜であることを特徴とする請求項1または2記載の半導体装置。 It said first insulating film semiconductor device according to claim 1 or 2, wherein the is a silicon nitride film.
  5. 前記基板からの距離のレベルが大きい第1の絶縁膜はフィールド絶縁膜上に形成され、前記基板からの距離のレベルが最も小さい第1の導電層は活性領域上に形成されていることを特徴とする請求項2記載の半導体装置。 Wherein the first insulating film level is greater distance from the substrate is formed on the field insulating film, the first conductive layer level distance is smallest from the substrate is formed on the active region the semiconductor device of claim 2 wherein.
  6. 前記第1の導電層はDRAMのビットラインを構成することを特徴とする請求項1記載の半導体装置。 Wherein the first conductive layer semiconductor device according to claim 1, characterized in that it constitutes a bit line of the DRAM.
  7. 前記第1の導電層はDRAMのワードラインを構成することを特徴とする請求項2記載の半導体装置。 Wherein the first conductive layer semiconductor device according to claim 2, characterized in that it constitutes a word line of the DRAM.
  8. 半導体基板上に第1の導電層と第1の絶縁膜を順次形成する工程と、 Sequentially forming a first conductive layer a first insulating film on a semiconductor substrate,
    前記第1の絶縁膜と前記第1の導電層からなる積層体を略平行に配置するようにパターニングする工程と、 A step of patterning so as to be substantially parallel to the laminate and the first insulating film made of the first conductive layer,
    前記積層体を含む前記半導体基板上に第2の絶縁膜を形成し、異方性エッチングを行なって積層体の側壁にサイドウォールを形成する工程と、 And forming the second insulating film is formed on a semiconductor substrate, the sidewalls on the side walls of the laminate subjected to anisotropic etching including the laminate,
    前記第1および第2の絶縁膜に覆われた前記第1の導電層を含む前記半導体基板上に第3の絶縁膜を形成する工程と、 Forming a third insulating film on the semiconductor substrate including the first conductive layer covered with the first and second insulating films,
    前記第3の絶縁膜を前記第1の絶縁膜をストッパーとして、CMP法により平坦化する工程と、 Said third insulating film as a stopper of the first insulating film, planarizing by CMP,
    前記第3の絶縁膜の一部を除去し、その底部の一部が少なくとも前記第2の絶縁膜の一部の上にくるように、コンタクト窓を形成する工程と、 Removing a portion of said third insulating film, such that a portion of the bottom portion thereof comes over a portion of at least said second insulating film, forming a contact window,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  9. 半導体基板に素子分離用の絶縁膜を形成して活性領域を画定する工程と、 A step of defining an active region by forming an insulating film for element isolation in a semiconductor substrate,
    前記素子分離用絶縁膜と活性領域を含む前記半導体基板上に第1の導電層と第1の絶縁膜を順次形成する工程と、 Sequentially forming a first conductive layer a first insulating film on the semiconductor substrate including the isolation insulating film and the active region,
    前記第1の絶縁膜と前記第1の導電層からなる積層体を略平行に配置するようにパターニングする工程と、 A step of patterning so as to be substantially parallel to the laminate and the first insulating film made of the first conductive layer,
    前記積層体を含む前記半導体基板上に第2の絶縁膜を形成し、異方性エッチングを行なって積層体の側壁にサイドウォールを形成する工程と、 And forming the second insulating film is formed on a semiconductor substrate, the sidewalls on the side walls of the laminate subjected to anisotropic etching including the laminate,
    前記第1および第2の絶縁膜に覆われた前記第1の導電層と素子分離用絶縁膜を含む前記半導体基板上に第3の絶縁膜を形成する工程と、 Forming a third insulating film on the first and second insulating film-covered the first conductive layer and the semiconductor substrate including an element isolation insulating film,
    前記第3の絶縁膜を前記素子分離用絶縁膜上の前記第1の絶縁膜をストッパーとして、CMP法により平坦化する工程と、 As a stopper of the first insulating film over the third insulating film to the element isolation insulating film, planarizing by CMP,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  10. 前記活性領域上の前記第3の絶縁膜の一部を除去し、その底部の一部が少なくとも前記第2の絶縁膜の一部の上にくるように、コンタクト窓を形成する工程をさらに有することを特徴とする請求項9記載の半導体装置の製造方法。 It said active portions of said third insulating film is removed in the region, a part of the bottom so as to come over at least a portion of said second insulating film, further comprising the step of forming a contact window the method according to claim 9, wherein a.
  11. 前記第1および第2の絶縁膜はシリコン窒化膜であることを特徴とする請求項8または9記載の半導体装置の製造方法。 The method according to claim 8, wherein said first and second insulating film is a silicon nitride film.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218334A (en) * 1991-10-31 1993-08-27 Micron Technol Inc Tungsten contact core stack capacitor and forming method thereof
JPH05218211A (en) * 1991-12-13 1993-08-27 Nec Corp Formation of self-aligned contact hole
JPH06104398A (en) * 1992-09-18 1994-04-15 Toshiba Corp Semiconductor storage device and manufacture thereof
JPH06140391A (en) * 1992-10-26 1994-05-20 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH06209088A (en) * 1993-01-11 1994-07-26 Toshiba Corp Semiconductor storage device and its manufacture
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
JPH07147330A (en) * 1993-07-28 1995-06-06 Samsung Electron Co Ltd Semiconductor device and manufacture therefor
JPH07335842A (en) * 1994-06-14 1995-12-22 Micron Semiconductor Inc Semiconductor storage having storage capacitor structure using chemical vapor deposition of titanium nitride on semi-spherical grain silicon and manufacture thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218334A (en) * 1991-10-31 1993-08-27 Micron Technol Inc Tungsten contact core stack capacitor and forming method thereof
JPH05218211A (en) * 1991-12-13 1993-08-27 Nec Corp Formation of self-aligned contact hole
JPH06104398A (en) * 1992-09-18 1994-04-15 Toshiba Corp Semiconductor storage device and manufacture thereof
JPH06140391A (en) * 1992-10-26 1994-05-20 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH06209088A (en) * 1993-01-11 1994-07-26 Toshiba Corp Semiconductor storage device and its manufacture
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
JPH07147330A (en) * 1993-07-28 1995-06-06 Samsung Electron Co Ltd Semiconductor device and manufacture therefor
JPH07335842A (en) * 1994-06-14 1995-12-22 Micron Semiconductor Inc Semiconductor storage having storage capacitor structure using chemical vapor deposition of titanium nitride on semi-spherical grain silicon and manufacture thereof

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