JP2005229402A - High pressure output circuit - Google Patents

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JP2005229402A JP2004036872A JP2004036872A JP2005229402A JP 2005229402 A JP2005229402 A JP 2005229402A JP 2004036872 A JP2004036872 A JP 2004036872A JP 2004036872 A JP2004036872 A JP 2004036872A JP 2005229402 A JP2005229402 A JP 2005229402A
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Nobuaki Imamura
宣明 今村
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive and small high pressure output circuit to be used for a CRT (cathode-ray tube) or the like. <P>SOLUTION: The high pressure output circuit 50 is obtained by connecting a damping circuit 28 to a switch circuit 55 in parallel. The switch circuit 55, where a flyback pulse period is an on-period, is constituted to allow the damping circuit 28 to short-circuit in the flyback pulse period. An FET 51 is connected to the damping circuit 28 in parallel and connected to the primary coil of a flyback transformer 12 together with the damping circuit 28. The damping circuit 28 includes: a capacitor 30; a damping resistance 32; and a coil 34. A power source V is connected to the source of the FET 51 and the damping circuit 28. A resistance 52 and a zener diode 53 are connected between the gate and source of the FET 51. The gate of the FET 51 is connected to the tertiary coil of the flyback transformer 12 via a speed-up capacitor 54. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＣＲＴ（陰極線管）などに用いられる高圧出力回路に関する。   The present invention relates to a high-voltage output circuit used for a CRT (cathode ray tube) or the like.

従来の高圧出力回路として、特許文献１に記載のものが知られている。図３に示すように、この高圧出力回路１０は、フライバックトランス１２の一次コイルにダイオード１４のアノードが接続され、ダイオード１４のカソードはスイッチ素子としてのＦＥＴ１６のドレインに接続されている。そして、ダイオード１４とＦＥＴ１６の直列回路に対して並列にダイオード２０が接続されている。   As a conventional high-voltage output circuit, the one described in Patent Document 1 is known. As shown in FIG. 3, in the high voltage output circuit 10, the anode of the diode 14 is connected to the primary coil of the flyback transformer 12, and the cathode of the diode 14 is connected to the drain of the FET 16 serving as a switching element. A diode 20 is connected in parallel to the series circuit of the diode 14 and the FET 16.

さらに、このダイオード２０と並列に、共振用コンデンサ２２とダイオード２４の直列回路が接続されている。共振用コンデンサ２２とダイオード２４との中間部は、ダイオード２６のアノードが接続され、ダイオード２６のカソードはダンピング回路２８を介してフライバックトランス１２の一次コイルに接続されている。ダンピング回路２８は、コンデンサ３０とダンピング抵抗３２とコイル３４によって構成されている。ダンピング回路２８には電源Ｖが接続されている。   Further, a series circuit of a resonance capacitor 22 and a diode 24 is connected in parallel with the diode 20. The anode of the diode 26 is connected to an intermediate portion between the resonance capacitor 22 and the diode 24, and the cathode of the diode 26 is connected to the primary coil of the flyback transformer 12 via the damping circuit 28. The damping circuit 28 includes a capacitor 30, a damping resistor 32, and a coil 34. A power supply V is connected to the damping circuit 28.

また、フライバックトランス１２の２次コイルには整流ダイオード２３や分圧抵抗３６，３７が接続されている。   The secondary coil of the flyback transformer 12 is connected to a rectifier diode 23 and voltage dividing resistors 36 and 37.

次に、高圧出力回路１０の動作を説明する。ＦＥＴ１６のゲートには、ＰＷＭ（パルス幅変調）制御回路４０からオン・オフを制御するための信号が与えられる。ＰＷＭ制御回路４０には、フライバックトランス１２の２次側出力電圧を分圧抵抗３６，３７で分圧した電圧が入力される。この電圧と別に入力された水平ドライブ信号とから、ＦＥＴ１６を制御するための制御信号ＨＤが得られる。   Next, the operation of the high voltage output circuit 10 will be described. A signal for controlling on / off from a PWM (pulse width modulation) control circuit 40 is given to the gate of the FET 16. The PWM control circuit 40 receives a voltage obtained by dividing the secondary output voltage of the flyback transformer 12 by the voltage dividing resistors 36 and 37. A control signal HD for controlling the FET 16 is obtained from this voltage and a horizontal drive signal inputted separately.

この高圧出力回路１０の各部の波形が、図４に示されている。図４において、（ａ）は図３に示すＡ点の電圧波形であり、（ｂ）はフライバックトランス１２の１次コイルの電流波形であり、（ｃ）はＦＥＴ１６を制御するための信号波形であり、（ｄ）は図３に示すＢ点の電圧波形である。   The waveform of each part of the high voltage output circuit 10 is shown in FIG. 4A is a voltage waveform at the point A shown in FIG. 3, FIG. 4B is a current waveform of the primary coil of the flyback transformer 12, and FIG. 4C is a signal waveform for controlling the FET 16. FIG. (D) is a voltage waveform at point B shown in FIG.

ｔ（０）において、ＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイル、ダイオード１４およびＦＥＴ１６を経由して電流が流れる。この電流によって、フライバックトランス１２の１次コイルに電磁エネルギが蓄えられる。   When the FET 16 is turned on at t (0), a current flows from the power source V via the primary coil of the flyback transformer 12, the diode 14, and the FET 16. Due to this current, electromagnetic energy is stored in the primary coil of the flyback transformer 12.

ｔ（１）でＦＥＴ１６がオフになると、フライバックトランス１２の１次コイルから共振用コンデンサ２２およびダイオード２６を経由して、フライバックトランス１２の１次コイルと共振用コンデンサ２２とで共振が始まり、フライバックパルスが発生する。このフライバックパルスは、フライバックトランス１２に蓄えられた電磁エネルギが全て共振用コンデンサ２２の静電エネルギに変換されたとき最大になる。   When the FET 16 is turned off at t (1), resonance starts between the primary coil of the flyback transformer 12 and the resonance capacitor 22 via the resonance capacitor 22 and the diode 26 from the primary coil of the flyback transformer 12. A flyback pulse is generated. This flyback pulse becomes maximum when all the electromagnetic energy stored in the flyback transformer 12 is converted into electrostatic energy of the resonance capacitor 22.

フライバックトランス１２の１次コイルに蓄えられた電磁エネルギが全て共振用コンデンサ２２に移った後、ダイオード２４，共振用コンデンサ２２およびフライバックトランス１２の１次コイルを経由して逆電流が流れ、共振用コンデンサ２２の静電エネルギがフライバックトランス１２の１次コイルの電磁エネルギに逆変換される。このとき、ＦＥＴ１６の寄生容量に蓄積された電荷は、ダイオード１４に妨げられてフライバックトランス１２の１次コイル側へ流出しない。   After all the electromagnetic energy stored in the primary coil of the flyback transformer 12 has moved to the resonance capacitor 22, a reverse current flows through the diode 24, the resonance capacitor 22 and the primary coil of the flyback transformer 12, The electrostatic energy of the resonance capacitor 22 is inversely converted into electromagnetic energy of the primary coil of the flyback transformer 12. At this time, the charge accumulated in the parasitic capacitance of the FET 16 is prevented by the diode 14 and does not flow out to the primary coil side of the flyback transformer 12.

フライバックパルスが終わったｔ（２）で、Ａ点の電位が０になる。このとき、ダイオード２０がオンとなり、グランド側からフライバックトランス１２の１次コイルに電流が流れる。この電流によりＡ点の電圧が上昇してｔ（３）で電源Ｖの電圧と同電位になると、ダイオード２０がオフとなって電流が０になる。このとき、電源Ｖから共振用コンデンサ２２に電流が流れようとするが、ダイオード２４，２６からなる電流阻止用クランプ回路により、共振用コンデンサ２２の両端の電位が電源Ｖの電圧にクランプされ、フライバックトランス１２の１次コイルから共振用コンデンサ２２に電流が流れることはない。   At t (2) when the flyback pulse ends, the potential at point A becomes zero. At this time, the diode 20 is turned on, and a current flows from the ground side to the primary coil of the flyback transformer 12. When the voltage at point A rises due to this current and becomes the same potential as the voltage of the power source V at t (3), the diode 20 is turned off and the current becomes zero. At this time, current tends to flow from the power source V to the resonance capacitor 22, but the potential at both ends of the resonance capacitor 22 is clamped to the voltage of the power source V by the current blocking clamp circuit composed of the diodes 24 and 26. No current flows from the primary coil of the back transformer 12 to the resonance capacitor 22.

次に、ｔ（４）でＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイルに向かって電流が流れ、最初のｔ（０）の状態に一致する。このような動作が繰り返されることにより、回路動作が継続される。そして、フライバックパルスがフライバックトランス１２で昇圧されて、フライバックトランス１２の２次コイルから高電圧が出力される。   Next, when the FET 16 is turned on at t (4), a current flows from the power source V toward the primary coil of the flyback transformer 12, and matches the initial state of t (0). By repeating such an operation, the circuit operation is continued. Then, the flyback pulse is boosted by the flyback transformer 12, and a high voltage is output from the secondary coil of the flyback transformer 12.

ここで、ＰＷＭ制御は、スイッチングポイントＰ１〜Ｐ４が多いため、ｔ（３）からｔ（４）の間においてリンギング（不要振動電流）の発生が避けられず、リンギングによるフライバックトランス１２の温度上昇が無視できない。その対策として、フライバックトランス１２の１次コイルと直列にダンピング回路２８を接続し、リンギングを抑えることでフライバックトランス１２の発熱を抑えている。ダンピング回路２８としては、コイル３４とコンデンサ３０と抵抗３２にて構成される共振回路が一般的である。   Here, in PWM control, since there are many switching points P1 to P4, occurrence of ringing (unnecessary vibration current) is inevitable between t (3) and t (4), and the temperature of the flyback transformer 12 rises due to ringing. Cannot be ignored. As a countermeasure, the damping circuit 28 is connected in series with the primary coil of the flyback transformer 12 to suppress ringing, thereby suppressing the heat generation of the flyback transformer 12. As the damping circuit 28, a resonance circuit including a coil 34, a capacitor 30, and a resistor 32 is generally used.

しかしその結果、図４（ａ）に示すように、スイッチングポイントＰ１で急峻なリンギングパルス（跳ね上がり）Ｒが発生してしまう。その電圧レベルは、ダンピング回路２８を設けない場合には１００Ｖ程度であるのに対して、ダンピング回路２８を設けた場合には２〜３００Ｖにまで増える。そして、この急峻なリンギングパルス電圧とフライバックトランスパルス電圧が合算した電圧が、ＦＥＴ１６のドレイン電圧の最大定格をオーバーしてしまうという問題があった。   However, as a result, as shown in FIG. 4A, a sharp ringing pulse (bounce) R occurs at the switching point P1. The voltage level is about 100 V when the damping circuit 28 is not provided, but increases to 2 to 300 V when the damping circuit 28 is provided. Then, there is a problem that the voltage obtained by adding the steep ringing pulse voltage and the flyback transformer pulse voltage exceeds the maximum rating of the drain voltage of the FET 16.

その解決策として、耐電圧の高いＦＥＴ１６を用いる方法がある。あるいは、フライバックトランス１２の２次コイルの巻回数を多くしたり、コア断面積を大きくしたりして１次巻回数を減らし、フライバックトランス１２の昇圧比を大きくし、フライバックトランス１２のパルス電圧のレベルを下げる方法がある。しかしながら、いずれの場合もコストアップやフライバックトランス１２が大型になることが避けられなかった。
特開２００２−７５７６４号公報 As a solution, there is a method using a FET 16 having a high withstand voltage. Alternatively, the number of turns of the secondary coil of the flyback transformer 12 is increased or the core cross-sectional area is increased to reduce the number of primary turns, and the boost ratio of the flyback transformer 12 is increased. There is a method for lowering the level of the pulse voltage. However, in any case, it is inevitable that the cost increases and the flyback transformer 12 becomes large.
JP 2002-75764 A

そこで、本発明の目的は、安価で小型の高圧出力回路を提供することにある。   Therefore, an object of the present invention is to provide an inexpensive and small high-voltage output circuit.

前記目的を達成するため、本発明に係る高圧出力回路は、
（ａ）フライバックトランスと、
（ｂ）フライバックトランスの１次コイル側に接続され、１次コイルに流れる電流をオン・オフ制御するスイッチ素子と、
（ｃ）フライバックトランスの１次コイル側に接続され、１次側電流の不要振動電流を除去するためのダンピング回路と、
（ｄ）ダンピング回路と電気的に並列に接続され、フライバックパルス期間がオン期間であるスイッチ回路とを備え、
（ｅ）スイッチ回路が、フライバックパルス期間においてダンピング回路を短絡するように構成されていること、
を特徴とする。 In order to achieve the above object, a high voltage output circuit according to the present invention comprises:
(A) a flyback transformer;
(B) a switch element that is connected to the primary coil side of the flyback transformer and controls on / off of the current flowing through the primary coil;
(C) a damping circuit connected to the primary coil side of the flyback transformer for removing unnecessary oscillation current of the primary side current;
(D) a switch circuit electrically connected in parallel with the damping circuit and having a flyback pulse period being an on period;
(E) the switch circuit is configured to short-circuit the damping circuit during the flyback pulse period;
It is characterized by.

ダンピング回路は、例えば不要振動電流の周波数に共振するコイルとコンデンサとダンピング抵抗とから構成されている。そして、スイッチ回路のオン期間の信号として、たとえばフライバックトランスの３次コイル側に発生した出力を用いている。   The damping circuit is composed of, for example, a coil, a capacitor, and a damping resistor that resonate with the frequency of the unnecessary vibration current. For example, an output generated on the tertiary coil side of the flyback transformer is used as a signal during the ON period of the switch circuit.

本発明によれば、温度上昇の原因となっていたスイッチ素子のオン電流が流れている期間のリンギングをダンピング回路によって抑えることができるため、フライバックトランスの発熱を抑えることができる。一方、フライバックパルス期間においてはダンピング回路を短絡させているため、見掛け上この期間はダンピング回路が設けられていない状態となり、フライバックパルスのリンギング（跳ね上がり）を小さくすることができる。この結果、耐電圧定格の低いスイッチ素子を使うことができ、一方、昇圧比が小さくてよいので、小型のフライバックトランスを使うことができる。   According to the present invention, ringing during a period in which the on-current of the switch element is flowing, which has caused the temperature rise, can be suppressed by the damping circuit, and thus heat generation of the flyback transformer can be suppressed. On the other hand, since the damping circuit is short-circuited during the flyback pulse period, the damping circuit is apparently not provided during this period, and the ringing (bounce) of the flyback pulse can be reduced. As a result, a switch element having a low withstand voltage rating can be used, and on the other hand, since the step-up ratio may be small, a small flyback transformer can be used.

以下、本発明に係る高圧出力回路の実施例について添付の図面を参照して説明する。   Hereinafter, embodiments of a high-voltage output circuit according to the present invention will be described with reference to the accompanying drawings.

図１に示すように、この高圧出力回路５０は、図３に示した従来の高圧出力回路１０において、ダンピング回路２８と並列にスイッチ回路５５を接続したものである。スイッチ回路５５は、フライバックパルス期間がオン期間であり、フライバックパルス期間においてダンピング回路２８を短絡するように構成されている。   As shown in FIG. 1, the high-voltage output circuit 50 is obtained by connecting a switch circuit 55 in parallel with the damping circuit 28 in the conventional high-voltage output circuit 10 shown in FIG. The switch circuit 55 is configured such that the flyback pulse period is an ON period and the damping circuit 28 is short-circuited during the flyback pulse period.

より詳細に説明する。フライバックトランス１２の一次コイルにダイオード１４のアノードが接続され、ダイオード１４のカソードはスイッチ素子としてのＦＥＴ１６のドレインに接続されている。そして、ダイオード１４とＦＥＴ１６の直列回路に対して並列にダイオード２０が接続されている。   This will be described in more detail. The anode of the diode 14 is connected to the primary coil of the flyback transformer 12, and the cathode of the diode 14 is connected to the drain of the FET 16 as a switching element. A diode 20 is connected in parallel to the series circuit of the diode 14 and the FET 16.

さらに、このダイオード２０と並列に、共振用コンデンサ２２とダイオード２４の直列回路が接続されている。共振用コンデンサ２２とダイオード２４との中間部は、ダイオード２６のアノードが接続され、ダイオード２６のカソードはＦＥＴ５１のソースに接続されている。ＦＥＴ５１はダンピング回路２８に並列に接続され、ダンピング回路２８とともにフライバックトランス１２の一次コイルに接続されている。ダンピング回路２８は、不要振動電流の周波数に共振するコンデンサ３０とダンピング抵抗３２とコイル３４によって構成されている。ＦＥＴ５１のソースとダンピング回路２８には電源Ｖが接続されている。   Further, a series circuit of a resonance capacitor 22 and a diode 24 is connected in parallel with the diode 20. The anode of the diode 26 is connected to the intermediate portion between the resonance capacitor 22 and the diode 24, and the cathode of the diode 26 is connected to the source of the FET 51. The FET 51 is connected in parallel to the damping circuit 28, and is connected to the primary coil of the flyback transformer 12 together with the damping circuit 28. The damping circuit 28 includes a capacitor 30, a damping resistor 32, and a coil 34 that resonate with the frequency of the unnecessary vibration current. A power supply V is connected to the source of the FET 51 and the damping circuit 28.

さらに、ＦＥＴ５１のゲート−ソース間には抵抗５２およびツェナーダイオード５３が接続されている。ＦＥＴ５１のゲートは、スピードアップコンデンサ５４を介してフライバックトランス１２の３次コイルに接続している。また、フライバックトランス１２の２次コイルには整流ダイオード２３や分圧抵抗３６，３７が接続されている。   Further, a resistor 52 and a Zener diode 53 are connected between the gate and source of the FET 51. The gate of the FET 51 is connected to the tertiary coil of the flyback transformer 12 via the speed-up capacitor 54. The secondary coil of the flyback transformer 12 is connected to a rectifier diode 23 and voltage dividing resistors 36 and 37.

次に、高圧出力回路５０の動作を説明する。ＦＥＴ１６のゲートには、ＰＷＭ（パルス幅変調）制御回路４０からオン・オフを制御するための信号ＨＤが与えられる。ＰＷＭ制御回路４０には、フライバックトランス１２の２次側出力電圧を分圧抵抗３６，３７で分圧した電圧が入力される。この電圧と別に入力された水平ドライブ信号とから、ＦＥＴ１６を制御するための制御信号ＨＤが得られる。   Next, the operation of the high voltage output circuit 50 will be described. A signal HD for controlling on / off from a PWM (pulse width modulation) control circuit 40 is given to the gate of the FET 16. The PWM control circuit 40 receives a voltage obtained by dividing the secondary output voltage of the flyback transformer 12 by the voltage dividing resistors 36 and 37. A control signal HD for controlling the FET 16 is obtained from this voltage and a horizontal drive signal inputted separately.

この高圧出力回路５０の各部の波形が、図２に示されている。図２において、（ａ）は図１に示すＡ点の電圧波形であり、（ｂ）はフライバックトランス１２の１次コイルの電流波形であり、（ｃ）はＦＥＴ１６を制御するための信号波形であり、（ｄ）は図１に示すＢ点の電圧波形であり、（ｅ）は図１に示すＤ点の電圧波形であり、（ｆ）は図１に示すＣ点の電圧波形である。   The waveform of each part of the high voltage output circuit 50 is shown in FIG. 2A is a voltage waveform at point A shown in FIG. 1, FIG. 2B is a current waveform of the primary coil of the flyback transformer 12, and FIG. 2C is a signal waveform for controlling the FET 16. FIG. (D) is the voltage waveform at point B shown in FIG. 1, (e) is the voltage waveform at point D shown in FIG. 1, and (f) is the voltage waveform at point C shown in FIG. .

ｔ（０）において、ＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイル、ダイオード１４およびＦＥＴ１６を経由して電流が流れる。この電流によって、フライバックトランス１２の１次コイルに電磁エネルギが蓄えられる。   When the FET 16 is turned on at t (0), a current flows from the power source V via the primary coil of the flyback transformer 12, the diode 14, and the FET 16. Due to this current, electromagnetic energy is stored in the primary coil of the flyback transformer 12.

ｔ（１）でＦＥＴ１６がオフになると、フライバックトランス１２の１次コイルから共振用コンデンサ２２およびダイオード２６を経由して、フライバックトランス１２の１次コイルと共振用コンデンサ２２とで共振が始まり、フライバックパルスが発生する。同時に、フライバックトランス１２の３次コイルに出力電圧が発生する（図２（ｅ）参照）。この出力電圧はＦＥＴ５１のゲートに印加され、ＦＥＴ５１をオンする。これにより、ＦＥＴ５１はダンピング回路２８を短絡した状態にする。   When the FET 16 is turned off at t (1), resonance starts between the primary coil of the flyback transformer 12 and the resonance capacitor 22 via the resonance capacitor 22 and the diode 26 from the primary coil of the flyback transformer 12. A flyback pulse is generated. At the same time, an output voltage is generated in the tertiary coil of the flyback transformer 12 (see FIG. 2E). This output voltage is applied to the gate of the FET 51 to turn on the FET 51. As a result, the FET 51 short-circuits the damping circuit 28.

フライバックトランス１２の１次コイルに蓄えられた電磁エネルギが共振用コンデンサ２２に移った後、ダイオード２４，共振用コンデンサ２２およびフライバックトランス１２の１次コイルを経由して逆電流が流れ、共振用コンデンサ２２の静電エネルギがフライバックトランス１２の１次コイルの電磁エネルギに逆変換される。このとき、ＦＥＴ１６の寄生容量に蓄積された電荷は、ダイオード１４に妨げられてフライバックトランス１２の１次コイル側へ流出しない。   After the electromagnetic energy stored in the primary coil of the flyback transformer 12 moves to the resonance capacitor 22, a reverse current flows through the diode 24, the resonance capacitor 22 and the primary coil of the flyback transformer 12, and resonance occurs. The electrostatic energy of the capacitor 22 is reversely converted into the electromagnetic energy of the primary coil of the flyback transformer 12. At this time, the charge accumulated in the parasitic capacitance of the FET 16 is prevented by the diode 14 and does not flow out to the primary coil side of the flyback transformer 12.

フライバックパルスが終わったｔ（２）で、Ａ点の電位が０になる。同時に、フライバックトランス１２の３次コイルからの出力がなくなり（図２（ｅ）参照）、ＦＥＴ５１をオフする。これにより、ダンピング回路２８の短絡状態は解除される。   At t (2) when the flyback pulse ends, the potential at point A becomes zero. At the same time, the output from the tertiary coil of the flyback transformer 12 disappears (see FIG. 2E), and the FET 51 is turned off. As a result, the short circuit state of the damping circuit 28 is released.

ダイオード２０はオンとなり、グランド側からフライバックトランス１２の１次コイルに電流が流れる。この電流によりＡ点の電圧が上昇してｔ（３）で電源Ｖの電圧と同電位になると、ダイオード２０がオフとなって電流が０になる。このとき、電源Ｖから共振用コンデンサ２２に電流が流れようとするが、ダイオード２４，２６からなる電流阻止用クランプ回路により、共振用コンデンサ２２の両端の電位が電源Ｖの電圧にクランプされ、フライバックトランス１２の１次コイルから共振用コンデンサ２２に電流が流れることはない。   The diode 20 is turned on, and a current flows from the ground side to the primary coil of the flyback transformer 12. When the voltage at point A rises due to this current and becomes the same potential as the voltage of the power source V at t (3), the diode 20 is turned off and the current becomes zero. At this time, current tends to flow from the power source V to the resonance capacitor 22, but the potential at both ends of the resonance capacitor 22 is clamped to the voltage of the power source V by the current blocking clamp circuit composed of the diodes 24 and 26. No current flows from the primary coil of the back transformer 12 to the resonance capacitor 22.

次に、ｔ（４）でＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイルに向かって電流が流れ、最初のｔ（０）の状態に一致する。このような動作が繰り返されることにより、回路動作が継続される。そして、フライバックパルスがフライバックトランス１２で昇圧されて、フライバックトランス１２の２次コイルから高電圧が出力される。   Next, when the FET 16 is turned on at t (4), a current flows from the power source V toward the primary coil of the flyback transformer 12, and matches the initial state of t (0). By repeating such an operation, the circuit operation is continued. Then, the flyback pulse is boosted by the flyback transformer 12, and a high voltage is output from the secondary coil of the flyback transformer 12.

以上の構成からなる高圧出力回路５０は、温度上昇の原因となっていたＦＥＴ１６のオン電流が流れている期間のリンギングをダンピング回路２８によって抑えることができるため、フライバックトランス１２の発熱を抑えることができる。一方、フライバックパルス期間（ｔ（１）〜ｔ（２））においてはダンピング回路２８を短絡させているため、見掛け上この期間はダンピング回路２８が設けられていない状態となり、フライバックパルスのリンギング（跳ね上がり）を小さくすることができる。この結果、耐電圧定格の低いＦＥＴ１６を使うことができ、一方、昇圧比が小さくてよいので、小型のフライバックトランス１２を使うことができる。   The high voltage output circuit 50 having the above configuration can suppress the ringing during the period during which the ON current of the FET 16 is flowing, which has caused the temperature rise, by the damping circuit 28, and thus suppress the heat generation of the flyback transformer 12. Can do. On the other hand, since the damping circuit 28 is short-circuited during the flyback pulse period (t (1) to t (2)), the damping circuit 28 is apparently not provided during this period, and the flyback pulse ringing occurs. (Bounce) can be reduced. As a result, the FET 16 having a low withstand voltage rating can be used. On the other hand, since the step-up ratio may be small, a small flyback transformer 12 can be used.

なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。   In addition, this invention is not limited to the said Example, It can change variously within the range of the summary.

本発明に係る高圧出力回路の一実施例を示す電気回路図。1 is an electric circuit diagram showing an embodiment of a high voltage output circuit according to the present invention. （ａ）は図１に示す高圧出力回路のＡ点の電圧波形図、（ｂ）はフライバックトランスの１次コイルの電流波形図、（ｃ）はＦＥＴを制御するための信号波形図、（ｄ）は図１に示すＢ点の電圧波形図、（ｅ）は図１に示すＤ点の電圧波形図、（ｆ）は図１に示すＣ点の電圧波形図。(A) is a voltage waveform diagram at point A of the high-voltage output circuit shown in FIG. 1, (b) is a current waveform diagram of the primary coil of the flyback transformer, (c) is a signal waveform diagram for controlling the FET, d) is a voltage waveform diagram at point B shown in FIG. 1, (e) is a voltage waveform diagram at point D shown in FIG. 1, and (f) is a voltage waveform diagram at point C shown in FIG. 従来の高圧出力回路を示す電気回路図。The electric circuit diagram which shows the conventional high voltage | pressure output circuit. （ａ）は図３に示す従来の高圧出力回路のＡ点の電圧波形図、（ｂ）はフライバックトランスの１次コイルの電流波形図、（ｃ）はＦＥＴを制御するための信号波形図、（ｄ）は図３に示すＢ点の電圧波形図。3A is a voltage waveform diagram at point A of the conventional high-voltage output circuit shown in FIG. 3, FIG. 3B is a current waveform diagram of the primary coil of the flyback transformer, and FIG. 3C is a signal waveform diagram for controlling the FET. , (D) is a voltage waveform diagram at point B shown in FIG.

符号の説明Explanation of symbols

１２…フライバックトランス
１６…ＦＥＴ
２８…ダンピング回路
３０…コンデンサ
３２…ダンピング抵抗
３４…コイル
５０…高圧出力回路
５５…スイッチ回路 12 ... Flyback transformer 16 ... FET
28 ... Damping circuit 30 ... Capacitor 32 ... Damping resistor 34 ... Coil 50 ... High voltage output circuit 55 ... Switch circuit

Claims (3)

フライバックトランスと、
前記フライバックトランスの１次コイル側に接続され、前記１次コイルに流れる電流をオン・オフ制御するスイッチ素子と、
前記フライバックトランスの１次コイル側に接続され、１次側電流の不要振動電流を除去するためのダンピング回路と、
前記ダンピング回路と電気的に並列に接続され、フライバックパルス期間がオン期間であるスイッチ回路とを備え、
前記スイッチ回路が、フライバックパルス期間において前記ダンピング回路を短絡するように構成されていること、
を特徴とする高圧出力回路。 A flyback transformer,
A switch element connected to the primary coil side of the flyback transformer and for controlling on / off of a current flowing through the primary coil;
A damping circuit connected to the primary coil side of the flyback transformer for removing unnecessary oscillation current of the primary side current;
A switch circuit electrically connected in parallel with the damping circuit, and a flyback pulse period is an on period;
The switch circuit is configured to short-circuit the damping circuit during a flyback pulse period;
High voltage output circuit characterized by 前記ダンピング回路が不要振動電流の周波数に共振するコイルとコンデンサとダンピング抵抗とから構成されていることを特徴とする請求項１に記載の高圧出力回路。   The high-voltage output circuit according to claim 1, wherein the damping circuit includes a coil, a capacitor, and a damping resistor that resonate at a frequency of unnecessary vibration current. 前記スイッチ回路のオン期間の信号として、前記フライバックトランスの３次コイル側に発生した出力を用いていることを特徴とする請求項１または請求項２に記載の高圧出力回路。   3. The high-voltage output circuit according to claim 1, wherein an output generated on a tertiary coil side of the flyback transformer is used as a signal during an ON period of the switch circuit.
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* Cited by examiner, † Cited by third party
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