JP2005217708A - 画像読取装置及びその駆動制御方法 - Google Patents
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Abstract
【解決手段】 画像読取装置は、単一のガラス基板等の絶縁性の基板SUBの一面側に、上記フォトセンサアレイ110及びトップゲートドライバ120A、ボトムゲートドライバ130、ソースドライバ140が、一体的に形成された構成を有している。ここで、フォトセンサアレイ110に配列されたフォトセンサPSは、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有し、一方、トップゲートドライバ120A、ボトムゲートドライバ130、ソースドライバ140の各回路は、少なくとも低温ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されている。
【選択図】 図1
Description
図20は、従来技術における画像読取装置(指紋読取装置)を示す概略構成図であり、図21は、従来技術における画像読取装置に被写体(指)を載置した状態を示す。
従来技術における画像読取装置は、例えば、図20(a)に示すように、フォトセンサ(読取画素)PSをマトリクス状に配列して構成されたフォトセンサアレイ110Pを備え、フォトセンサPSのリセット動作や画像読取動作の際に、各行のフォトセンサを順次駆動状態にするための走査ドライバ120P、130Pや、各フォトセンサPSにより読み取られた電気信号を読み出すためのデータドライバ140P等が、フォトセンサアレイ110Pの周辺領域に設けられた構成を有している。なお、図20(a)においては、走査ドライバとして、フォトセンサアレイ110Pを挟んで対向する領域に一対設けられた構成を示したが、いずれか一方のみに走査ドライバが設けられているものも知られている。
このような画像読取装置におけるドライバチップの実装構造については、例えば、特許文献1等に詳しく記載されている。
すなわち、図20に示したような画像読取装置を指紋読取装置として適用した場合、フォトセンサアレイ110Pの撮像エリアARPに被写体である指が直接載置されることになるが、このとき、図21に示すように、指の載置面(フォトセンサアレイ110Pの上面)よりもドライバチップ(ここでは、走査ドライバ120P、130P)の上部や、該ドライバチップを保護するための保護ケースCASが高く突出することになるため、フォトセンサアレイ110Pの周辺に近接してドライバチップが実装(配置)されている場合には、図中、POT1、POT2に示すように、ドライバチップ又は保護ケースCASが障害となって(指FGに当接してしまい)、フォトセンサアレイ110Pの撮像エリアARPに指FGを良好に密着させて載置することができなくなるという問題を有している。そのため、適切な指紋読取動作が実行されず、指紋認証処理の誤動作等の不具合が生じる可能性があった。
また、上述したような従来技術においては、フォトセンサアレイの仕様(読取画素の構成や駆動方法等)に対応する専用のドライバチップを用意する必要があるため、当該仕様が変更された場合には、ドライバチップを設計し直す必要があり、仕様変更の自由度が低く、開発期間やコストが増大するという問題も有していた。
請求項3記載の発明は、請求項2記載の画像読取装置において、前記走査駆動手段は、少なくとも、各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする。
請求項6記載の発明は、請求項1乃至5のいずれかに記載の画像読取装置において、前記信号駆動手段は、少なくとも、各列ごとの前記フォトセンサから前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記被写体の画像に対応して前記フォトセンサの各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、を備え、前記シフトレジスタ回路部及び前記電圧保持部、信号変換部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする。
請求項9記載の発明は、請求項8記載の画像読取装置において、前記第1の走査駆動手段は、少なくとも、前記リセットパルスを前記各行ごとの前記フォトセンサの前記第1のゲート電極に印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする。
また、このような構成によれば、フォトセンサアレイに近接して周辺回路を一体的に配置することができるので、ドライバチップを別個に用意する必要がなく、部品点数や製造プロセスを削減することができるとともに、画像読取装置の回路構成や配線接続構造を簡素化して、小型化や製品コストの削減を図ることができる。
さらに、上記第1及び第2の走査駆動手段を構成するシフトレジスタ回路部として、シフト反転手段を備えた構成を適用することもできるので、フォトセンサアレイの仕様等に対応させて、走査信号の出力順序(シフト方向)を任意に切り換えて反転設定することができ、使い勝手や設計自由度の高いシステムを簡易かつ安価に提供することができる。
<第1の実施形態>
図1は、本発明に係る画像読取装置の第1の実施形態を示す概略構成図である。ここで、上述した従来技術と同等の構成については、同一又は同等の符号を付して説明する。
なお、フォトセンサアレイ110において、114は、各フォトセンサPSのドレイン端子Dを所定の低電位電圧(例えば、接地電位)Vssに共通に接続するドレインライン(コモンライン)である。
(フォトセンサ)
図2は、本実施形態に係るフォトセンサアレイに適用可能なフォトセンサの素子構造を示す概略断面図である。
上述したフォトセンサアレイ110に適用可能なフォトセンサPSは、具体的には、図2に示すように、概略、励起光(ここでは、可視光)の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層(チャネル領域)11と、半導体層11の両端に、各々n+シリコンからなる不純物層(オーミックコンタクト層)17、18を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極12(ソース端子S)及びドレイン電極13(ドレイン端子D)と、半導体層11の上方(図面上方)にブロック絶縁膜(ストッパ膜)14及び上部ゲート絶縁膜15を介して形成され、酸化スズ膜やITO膜(インジウム−スズ酸化膜)等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極TGx(第1のゲート電極;トップゲート端子TG)と、半導体層11の下方(図面下方)に下部ゲート絶縁膜16を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極BGx(第2のゲート電極;ボトムゲート端子BG)と、を有して構成されている。
上述したフォトセンサアレイ110は、このようなフォトセンサPSを透明な基板SUB上に2次元配列することにより構成されている。
図3は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図4は、本実施形態に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図4においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。
図3に示すように、まず、リセット期間Trstにおいては、トップゲートドライバ120Aによりトップゲートライン111を介して、i行目のフォトセンサPSのトップゲート端子TGにリセットパルス(例えば、トップゲート電圧(=リセットパルス電圧)Vtg=+15Vのハイレベル)φTiを印加して、半導体層11に蓄積されているキャリヤ(ここでは、正孔)を放出するリセット動作(初期化動作)を実行する(第1のステップ)。
ここで、電荷蓄積期間Taにおいては、図4に示すように、図2に示したフォトセンサPSが形成された透明な絶縁性基板SUBの下方に設けられたバックライト(光源)BLから、検知面(フォトセンサアレイ110の上面)DTCに密着して載置された被写体(例えば、指)FGに対して照射光Laが照射され、その反射光Lbが透明電極層からなるトップゲート電極TGxを通過して半導体層11に入射する。これにより、電荷蓄積期間Ta中に半導体層11に入射した光量に応じて、半導体層11の入射有効領域(キャリヤ発生領域)で電子−正孔対が生成され、半導体層11とブロック絶縁膜14との界面近傍(チャネル領域周辺)に正孔が蓄積される。
次いで、読み出し期間Treadにおいては、上記プリチャージ期間Tprchを経過した後、ボトムゲートドライバ130によりボトムゲートライン112を介して、ボトムゲート端子BGに読み出しパルス(例えば、ボトムゲート電圧(=読み出しパルス電圧)Vbg=+10Vのハイレベル)φBiを印加することにより、電荷蓄積期間Taにチャネル領域に蓄積されたキャリヤ(正孔)に応じたソースライン電圧VD(データ電圧Vrd;電圧信号)をソースドライバ140により読み出す読み出し動作が実行される(第4のステップ)。
なお、本実施形態においては、本発明に係る画像読取装置に適用されるフォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を2次元配列したフォトセンサアレイを適用するものであってもよい。
図5は、本実施形態に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図であり、図6は、本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図7は、本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
また、図6に示したシフトレジスタ回路部121に適用されるラッチ回路LC(LC1〜LCr)は、例えば、図7(a)に示すような、周知のインバータINV及びクロックドインバータCIV1、CIV2を用いた論理回路を適用することができ、アナログスイッチSW(SW11〜SW1s、SW21〜SW2s)は、例えば、図7(b)に示すような、周知の電界効果型トランジスタFETp及びFETnを並列に接続した回路構成を適用することができる。
図8は、本実施形態に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図9は、本構成例に係るソースドライバの機能を説明するための回路概念図である。また、図10は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図11は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
ここで、ラッチ回路群及び出力論理回路群は、各々、上述したトップゲートドライバ120A又はボトムゲートドライバ130に適用可能なシフトレジスタ回路部121を構成するラッチ回路群及び出力論理回路群と同等の構成(図6、図7参照)を有しているので、具体的な回路構成についての説明を省略する。
図12は、本実施形態に係る画像読取装置に適用可能なソースドライバの他の構成例を示す概略ブロック図であり、図13は、本構成例に係るソースドライバの機能を説明するための回路概念図である。また、図14は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、パラレル−シリアル変換回路部、ソースフォロワ回路部及びリセット回路部の一例を示す回路構成図である。ここで、上述した第1の構成例に係るソースドライバと同等の構成については、同一の符号を付してその説明を簡略化又は省略する。
また、パラレル−シリアル変換回路部142(142j)は、上述したシフトレジスタ回路部141からローレベルの論理信号(シフト信号)ASoutjが供給されるタイミングで、インバータ群INV1〜INV3及びインバータ群INV1、INV7により、アナログスイッチSW2jがオン動作して、各ソースライン113に形成されたライン容量Clnに蓄積されたソースライン電圧VDを取り出して、ソースフォロワ回路部143に出力する。
上述したように、本実施形態に係る画像読取装置100Aにおいては、フォトセンサアレイ110として、図2に示したようなダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ(読取画素)PSを複数配列した構成を有し、その駆動制御を実行するためのトップゲートドライバ120A、ボトムゲートドライバ130及びソースドライバ140を、該フォトセンサアレイ110の周囲に配置した構成(図1参照)を示した。
リセットパルス電圧Vtg=+15V〜−15V
プリチャージ電圧Vpg=0V〜+5V
読み出しパルス電圧Vbg=0V〜+10V
図15は、本実施形態に係る画像読取装置に適用可能な駆動制御方法の一例を示すタイミングチャートである。ここでは、画像読取装置(フォトセンサアレイ)の駆動制御方法として、上述した「リセット動作→電荷蓄積動作→プリチャージ動作→読み出し動作」からなる一連の動作処理を各行毎に繰り返す手法(図3参照)とは異なり、まず各行ごとに順次リセット動作を実行し、その後電荷蓄積期間が経過した行のフォトセンサPSに対してプリチャージ動作を行った後、読み出し動作を実行する駆動制御方法について説明する。
このように、上述したリセット期間Trstにおいては、フォトセンサPSにハイレベル(0V)の走査信号φT1、φT2、…φTnと、ハイレベル(+10V)の走査信号φB1、φB2、…φBnと、が同期して印加されることにより、フォトセンサPSの半導体層11に誘起される電位差によって、通常のキャリヤの掃き出し動作(すなわち、図3に示したリセット動作)と同等の作用が働いて、リセット動作が実現される。
次に、本発明に係る画像読取装置の第2の実施形態について説明する。
図16は、本発明に係る画像読取装置の第2の実施形態を示す概略構成図である。ここで、上述した第1の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
図17は、本実施形態に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図18は、本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。ここで、上述した第1の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
ここで、各電界効果型トランジスタTr31〜Tr35は、いずれもアモルファスシリコン薄膜トランジスタである。
図19は、本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したトップゲートドライバ120Bにおいて、少なくとも、レベルシフト回路部123に供給される電源電圧として、高電位電圧Vapdが+15V、低電位電圧Vapsが−18Vに設定され、出力バッファ部122(122i)により0〜15Vの電圧振幅(第1の電圧振幅)を有する増幅信号AMS、AMSbを、上記レベルシフト回路部123(123i)により、−15〜+15Vの電圧振幅(第2の電圧振幅)を有する信号に変換して走査信号(リセットパルス)φTiとしてi行目のトップゲートライン111に印加する場合について説明する。
110 フォトセンサアレイ
120A、120B トップゲートドライバ
123 レベルシフト回路部
130 ボトムゲートドライバ
140、140A、140B ソースドライバ
150 システムコントローラ
PS フォトセンサ
Claims (13)
- 複数のフォトセンサが2次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置において、
少なくとも、
前記フォトセンサアレイに配列された任意の行の前記フォトセンサを選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、
を備え、
前記フォトセンサの各々は、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有して構成され、
前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、
少なくとも前記フォトセンサアレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成されていることを特徴とする画像読取装置。 - 前記走査駆動手段は、少なくとも、前記走査信号を前記各行ごとの前記フォトセンサに印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする請求項1記載の画像読取装置。
- 前記走査駆動手段は、少なくとも、
各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする請求項2記載の画像読取装置。 - 前記走査駆動手段は、少なくとも、
各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記シフトレジスタ回路部及び前記出力回路部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項1記載の画像読取装置。 - 前記走査駆動手段の前記シフトレジスタ回路部は、前記タイミング信号の出力順序を切り換えて反転設定するためのシフト反転手段を備えていることを特徴とする請求項3又は4記載の画像読取装置。
- 前記信号駆動手段は、少なくとも、
各列ごとの前記フォトセンサから前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記被写体の画像に対応して前記フォトセンサの各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、
各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、
を備え、
前記シフトレジスタ回路部及び前記電圧保持部、信号変換部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項1乃至5のいずれかに記載の画像読取装置。 - 前記フォトセンサは、アモルファスシリコンからなる半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、前記第1のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、
前記第1のゲート電極にリセットパルスを印加して前記フォトセンサを初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第2のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする請求項1乃至6のいずれかに記載の画像読取装置。 - 前記走査駆動手段は、前記フォトセンサの前記第1のゲート電極に、前記走査信号として前記リセットパルスを出力する第1の走査駆動手段と、前記フォトセンサの前記第2のゲート電極に、前記走査信号として前記読み出しパルスを出力する第2の走査駆動手段と、を備え、
前記信号駆動手段は、前記フォトセンサの前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする請求項7記載の画像読取装置。 - 前記第1の走査駆動手段は、少なくとも、前記リセットパルスを前記各行ごとの前記フォトセンサの前記第1のゲート電極に印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする請求項8記載の画像読取装置。
- 前記第1の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第1のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、
前記第2の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第2のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、
前記第1の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする請求項9記載の画像読取装置。 - 前記第1の走査駆動手段における前記レベルシフト回路は、少なくとも、
前記タイミング信号の反転信号であって、第1の電圧振幅を有する第1の入力信号、及び、前記第1の入力信号の反転信号となる第2の入力信号が個別に入力され、前記第1の入力信号の反転信号となる第3の入力信号を生成する入力段のインバータ回路と、
前記第1の入力信号に基づく信号電圧、及び、前記第3の入力信号が個別に入力され、前記第1の電圧振幅よりも大きい第2の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
前記第1の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、
を有し、
前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項9又は10記載の画像読取装置。 - 前記入力段のインバータ回路は、少なくとも第1の電源電圧及び第2の電源電圧間に電流路が直列に接続され、前記第2の入力信号が制御端子に入力される第1のスイッチング素子及び前記第1の入力信号が制御端子に入力される第2のスイッチング素子を備えて、前記第1のスイッチング素子及び前記第2のスイッチング素子の接続接点の電位を前記第3の入力信号として出力し、
前記出力段のインバータ回路は、少なくとも前記第1の電源電圧及び前記第2の電源電圧間に電流路が直列に接続され、前記第1の入力信号に基づく前記信号電圧が制御端子に入力される第3のスイッチング素子及び前記第3の入力信号が制御端子に入力される第4のスイッチング素子を備えて、前記第3のスイッチング素子及び前記第4のスイッチング素子の接続接点から前記出力信号を前記走査信号として出力し、
前記ブートストラップ回路部は、少なくとも前記第3のスイッチング素子の制御端子と前記第3のスイッチング素子及び前記第4のスイッチング素子の前記接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第3のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第5のスイッチング素子と、を備えていることを特徴とする請求項11記載の画像読取装置。 - 半導体層からなるチャネル領域の上方及び下方に、各々第1のゲート電極及び第2のゲート電極が形成されたダブルゲート型の薄膜トランジスタ構造を有する複数のフォトセンサが、2次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置の駆動制御方法において、
前記画像読取装置は、少なくとも、
前記フォトセンサの半導体層が、アモルファスシリコンにより構成され、
前記フォトセンサの前記第1の電極に第1の走査信号を印加する第1の走査駆動手段、及び、前記フォトセンサの前記第2の電極に第2の走査信号を印加する第2の走査駆動手段、並びに、前記フォトセンサにプリチャージ信号を印加した後、所定のタイミングで前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段が、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、
少なくとも前記フォトセンサアレイ及び前記第1及び第2の走査駆動手段、前記信号駆動手段が、単一の絶縁性の基板上に一体的に形成され、
少なくとも、
前記第1の走査駆動手段により、前記フォトセンサの前記第1の電極に前記第1の走査信号を印加するとともに、少なくとも該第1の走査信号の印加期間に、前記第2の走査駆動手段により、前記第2の電極に前記第2の走査信号を印加して前記フォトセンサを初期化する第1のステップと、
前記初期化終了後、前記信号駆動手段により、前記プリチャージ信号を印加してプリチャージする第2のステップと、
前記プリチャージ動作が終了した前記フォトセンサに対して、前記第2の走査駆動手段により、前記第2の電極に前記第2の走査信号を再び印加して読み出し期間を設定する第3のステップと、
前記読み出し期間終了後、前記信号駆動手段により、前記初期化終了から前記第2の走査信号の再印加までの電荷蓄積期間に蓄積された電荷に対応した電気信号を読み出す第4のステップと、
を含むことを特徴とする画像読取装置の駆動制御方法。
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